KR100304084B1 - 멀티뱅크 구성의 반도체 메모리장치 - Google Patents

멀티뱅크 구성의 반도체 메모리장치 Download PDF

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Abstract

개시된 내용은, 제 1방향으로 일렬로 배열되며 독립적으로 동작하는 N(N은 양의 정수)개의 메모리 뱅크들과, 상기 N개의 메모리 뱅크들의 각 비트선에 각각 접속하고 상기 제 1방향으로 배치되는 I/O 버스선 및, 이 I/O 버스선의 데이터를 증폭하고 출력하는 데이터 증폭 회로를 포함하는 반도체 메모리 장치에 관한 것이다. 상기 데이터 증폭 회로는, N/2번째 메모리 뱅크와 (N/2+1)번째 메모리 뱅크 사이에 배치하고, 상기 I/O버스는 데이터 증폭 회로에 각각 접속하는 제 1의 I/O버스 및 제 2의 I/O버스로 분할되어 있다.

Description

멀티뱅크 구성의 반도체 메모리 장치
본 발명은 멀티뱅크 구성을 가진 반도체 메모리 장치에 관한 것이다.
64M나 256M DRAM 같은 대용량의 메모리에서는, 복수의 독립적으로 동작하는 메모리뱅크들을 서로 인터리브되도록 칩 내에 제공하는 방법이 폭넓게 실용화되었다.
예를 들어, 각 뱅크가 16M인 4개의 뱅크들를 가지는 64M DRAM과 같이 내부 버스 폭이 넓은 메모리의 경우, 집적도 향상을 위해, 각 뱅크의 단변(short side)이 칩의 단변을 따라서 일렬로 배열되고 이 뱅크들 간에 I/O 버스선들이 공유되게 뱅크들이 구성된다. 특히, 동작 주파수 범위가 800MHz∼1GHz인 고속 DRAM에서는, 리드 프레임에 존재하는 수 nH의 인덕턴스에 의해 전송 특성의 악화가 현저하기 때문에, I/O 패드를 칩에지(edge)에 설치할 필요가 있다. 따라서, 패드들, 외부 I/O회로들 및 칩의 에지를 다시 배치할 필요가 있다.
도 1을 참고하여, 종래의 멀티뱅크 구성의 종래의 반도체 메모리 장치를 설명한다. 이 종래의 반도체 메모리 장치는, 각 뱅크의 단변방향으로 배열한 뱅크-A(1), 뱅크-B(2), 뱅크-C(3), 뱅크-D(4)와, 이러한 뱅크-A(1)∼뱅크-D(4)에 의해 공유되는 상보적인 I/O버스들(TO 및 NO), I/O버스들(TO 및 NO)상의 데이터를 읽고, 읽은 데이터를 데이터버스(RDLO)로 출력하는 데이터증폭부(105), 및 데이터버스(RDLO)로부터 읽은 데이터의 공급에 응답하여 출력데이터를 출력하는 출력버퍼(6)를 구비한다.
데이터 증폭부(105)는, I/O버스들(TO 및 NO)와의 접속부분으로 여러 뱅크들에 대한 읽어동작을 행하는 I/O 버스데이터증폭접속부(151)를 구비한다.
I/O 버스(TO 및 NO) 각각은, 뱅크-A(1) 상의 서로 상보적인 비트선들(D0 및 DB0)에, 뱅크-B(2) 상의 상보적인 비트선들(D1 및 DB1)에, 뱅크-C(3) 상의 상보적인 비트선들(D2 및 DB2)에, 그리고 뱅크-D(4)상의 상보적인 비트선들(D3 및 DB3)에 각각 접속되어 있다.
I/O 버스들(TO 및 NO)와 비트선선(D0 및 DB0)의 접속부분인, I/O 버스 및 비트선접속부(T1)의 상세한 회로도를 나타내는 도 2를 참조하면, 이 I/O 버스 비트선 접속부(T1)는, 각각의 드레인이 I/O 버스(TO 및 NO)에 각각 접속되고, 각각의 소스가 비트선들(D0 및 DB0)에 각각 접속되고 각각의 게이트들이 공통 접속되어 열(column)선택신호선(CO)에 접속된 NMOS 트랜지스터(N60 및 N61)를 구비한다. 또한, 도시하지는 않지만, 비트선들(D0 및 DB0)에는 메모리셀들과, 이 메모리셀들의 데이터를 증폭하기 위한 센스증폭기들이 접속된다.
이와 비슷하게, I/O 버스 및 비트 선 접속부(T2)는 I/O 버스들(TO 및 NO)와 비트선들(D1 및 DB1)에 접속되고, I/O 버스 및 비트 선 접속부(T3)는 I/O 버스들(TO 및 NO)와 비트선들(D2 및 DB2)에 접속하고, I/O 버스 비트 선 접속부(T4)는 I/O 버스들(TO 및 NO)와 비트 선(D3 및 DB3)에 접속한다.
데이터 증폭부(105) 및 I/O 버스 데이터 증폭 접속부(151)의 상세한 회로도를 도시하는 도 3을 참조하면, I/O 버스 데이터 증폭 접속부(151)는, 각각의 소스를 I/O 버스(TO 및 NO)에 각각 접속하고, 각각의 드레인들이 데이터 증폭부(105)의 절점(node)들(S0 및 S1)에 각각 접속되고 각각의 게이트들이 공통 접속해서 I/O 버스 선택 신호(RSW)에 접속한 PMOS 트랜지스터(P70 및 P71)를 구비한다.
데이터 증폭부(105)는, 래치 동작에 의해 데이터를 읽어내는 래치형 데이터 증폭부이다. 이 데이터 증폭부(105)는, 각각의 소스들이 전원(VD)에 접속되고 각각의 게이트들이 상대편 트랜지스터의 드레인에 접속한 PMOS 트랜지스터들(P51 및 P52)와, 각각의 드레인들을 트랜지스터(P51 및 P52)의 드레인에 각각 접속되어 상보적인 출력절점들(S0 및 S1)을 형성하며 각각의 게이트들이 트랜지스터들(P51 및 P52)의 게이트들에 각각 접속하고 각각의 소스들이 공통 접속한 NMOS 트랜지스터들(N51 및 N52)와, 드레인을 트랜지스터(N51 및 N52)의 공통 접속 점에 접속되며, 소스가 접지에 연결되고 게이트가 데이터 증폭 활성화 신호(DAE)에 접속한 NMOS 트랜지스터(N53) 및, 절점(S0)에 접속되고, 출력신호를 버퍼링 한 후에 데이터 버스(RDLO)로 출력하는 버퍼(BUFO)를 구비한다.
다음으로, 종래의 반도체 메모리 장치의 읽기 동작에 관해서 설명한다. 우선, 비트선들(D0 및 DB0) 상에 H레벨 및 L레벨의 읽어내기 데이터가 각각 발생하고 있다고 가정한다. NMOS 트랜지스터(N60 및 N61)은 열선택신호선(CO)의 H레벨로의 천이에 응답하여 동작하게되며, 읽은 데이터에 대응해서, H레벨 및 L레벨의 전위를 I/O 버스들(TO 및 NO)로 각각 전송한다. 그 결과, I/O 버스(TO)의 전위에 비해서 I/O 버스(NO)의 전위가 낮게 되며, 예를 들어 300㎷의 전위 차가 I/O버스들(TO 및 NO)간에 발생된다. 이 전위차는, I/O 버스 선택 신호(RSW)를 L레벨로 되게 하고 I/O 버스 데이터 증폭 접속부(151)의 트랜지스터(P70 및 P71)을 동작하는 상태로 되게함으로써, 데이터 증폭부(105)의 절점들(S0 및 S1)으로 전달된다. 이 상태에서, 데이터 증폭 활성화 신호(DAE)를 H레벨로 되게 하여 트랜지스터(N53)를 동작시켜 상기 전위 차를 증폭시킴으로써, 절점들(S0 및 S1)을 각각 H레벨 및 L레벨이 되게 한다. 이런 식으로, 버퍼 증폭기(BUFO)가 절점(S0)의 H레벨을 데이터 버스(RDLO)로 출력하여, H레벨을 데이터 버스(RDLO)에 전달된다. 데이터 버스(RDLO) 상의 데이터는 출력 버퍼(6)에 의해 외부로 출력된다.
나머지 뱅크, 즉 뱅크-B 내지 뱅크-D에 대한 읽기 동작도, 전술한 바와 비슷하며, 각 뱅크들에 접속된 비트 선의 데이터가 외부로 출력된다.
상술한 종래의 반도체 메모리 장치는, 복수의 각 뱅크의 단변들이 칩의 단변 방향을 따라서 일렬로 배열되고, I/O 버스선들이 이러한 뱅크들에 의해 공유되는 구성을 가진다. 따라서, I/O 버스 선들의 길이가 칩의 단변의 길이와 거의 동일하고, 그래서 I/O 버스선 당 부하운반용량이 대단히 크게 된다. 그래서, 데이터 증폭부와 반대측에 배치되며 데이터증폭부로부터 물리적으로 떨어져있는 뱅크들인 A 및 B를 액세스하려는 경우, 비트 선들에서부터 I/O 버스선들로의 데이터 전송은 긴 시간을 필요로 하고, 이는 읽기 액세스 속도의 저하 요인이 된다.
따라서 본 발명의 목적은, I/O 버스 선들의 길이의 증가에 수반되는 읽기 속도의 악화를 완화시킬 수 있는 반도체 메모리 장치를 제공하는데 있다.
도 1은 종래의 반도체 메모리 장치를 나타내는 블록도이며,
도 2는 종래의 I/O 버스 및 비트 선들의 접속 부분을 나타내는 회로도이며,
도 3은 종래의 데이터 증폭기를 나타내는 회로도이며,
도 4는 본 발명에 따른 반도체 메모리 장치의 제 1실시예를 나타내는 블록도이며,
도 5는 도 4에 도시한 데이터 증폭기의 회로도이며,
도 6은 본 발명의 동작을 설명하기 위한 파형도이고,
도 7은 본 발명의 제 2실시예를 설명하기 위한 데이터 증폭기의 회로도이다.
*도면의 주요부분에 대한 부호의 설명
1∼4 : 메모리뱅크 5 : 데이터증폭부
6 : 출력버퍼 10 : 제어회로
51 : I/O버스데이터증폭접속부 D, DB : 비트선
TOU, NOU, TOL, NOL : I/O버스
본 발명에 따른 반도체 메모리 장치는, 제 1방향으로 일렬로 배열되며 각각 독립적으로 동작하는 N(N은 양의 정수)개의 메모리 뱅크들, 상기 N개의 메모리 뱅크들의 개별 비트 선들에 공통 접속하고 상기 제 1방향으로 배열되는 I/O 버스선들, 및 상기 I/O 버스선들상의 데이터를 증폭해서 출력하는 데이터 증폭 회로를 포함한다. 상기 데이터 증폭 회로는, N/2번째 메모리 뱅크와 (N/2+1)번째 메모리 뱅크 사이에 배치하고, 상기 I/O 버스는 데이터 증폭 회로에 각각 접속하는 제1 I/O버스선들 및 제2 I/O버스선들로 분할된다.
본 발명의 상술한 목적 및 다른 목적들, 특징 및 이점들은 첨부하는 도면을 참조하여 설명되는 다음의 설명에 의해 더욱 분명해질 것이다.
도 4를 참고하여, 본 발명의 제 1실시예를 설명한다. 도 4에서, 도 1의 것들과 공통인 구성요소들에는 공통의 참조기호들/번호들을 붙인다. 본 발명의 반도체 메모리 장치는, 각 뱅크의 단변방향으로 배열되며 독립적으로 동작하는 뱅크-A(1), 뱅크-B(2), 뱅크-C(3) 및 뱅크-D(4)와, 출력버퍼(6)를 구비한다. 이에 부가해서, 본 실시예에서는, 뱅크-A(1) 및 뱅크-B(2)에 의해 공유되는 상보적인 I/O 버스들(TOU 및 NOU), 뱅크-C(3) 및 뱅크-D(4)에 의해 공유되며 종래의 메모리장치의 I/O 버스들(TO 및 NO)을 두 부분으로 분할하여 얻어지고 I/O버스들(TO 및 NO) 대신으로 사용되는 상보적인 I/O 버스(TOL 및 NOL), 그리고 뱅크-B(2)와 뱅크-C(3) 사이에 배치되며 I/O버스들(TOU 및 NOU)과 I/O버스들(TOL 및 NOL)상의 데이터를 읽고 읽은 데이터를 데이터버스(RDL0)로 출력하며 종래의 메모리장치의 데이터증폭부(105) 대신으로 사용되는 데이터증폭부(5)가 제공된다. 여기서, I/O버스들(TOU 및 NOU)과 I/O버스들(TOL 및 NOL)은 각각 거의 동일한 길이를 갖는다.
데이터 증폭부(5)는, I/O 버스(TOU 및 NOU)와 I/O 버스(TOL 및 NOL)간의 접속부이며, 각 뱅크들의 데이터의 읽어내기 동작을 행하는 I/O 버스 데이터 증폭 접속부(51)를 구비한다.
또한, 본 실시예는, 스트로브 신호들(RAS 및 CAS)과 어드레스신호(ADD)에 기초해서 선택신호들(RSWU 및 RSWL)을 발생하고, 그 결과를 데이터증폭부(5)로 공급하는 제어회로(10)가 제공된다.
데이터 증폭부(5) 및 I/O 버스 데이터 증폭 접속부(51)의 상세한 회로도를 도시하는 도 5를 참조하면, I/O 버스 데이터 증폭 접속부(51)는, 각각의 소스를 I/O 버스들(TOU 및 NOU)에 각각 접속하고, 각각의 드레인을 데이터 증폭부(5)의 절점들(S0 및 S1)에 각각 접속하고, 각각의 게이트를 공통 접속되며 I/O 버스 선택 신호(RSWU)에 접속한 PMOS 트랜지스터들(P70 및 P71)와, 각각의 소스들이 I/O 버스들(TOL 및 NOL)에 각각 접속하고, 각각의 드레인을 데이터 증폭부(5)의 절점들(S0 및 S1)에 각각 접속되고 각각의 게이트를 공통 접속해서 I/O 버스 선택 신호(RSWL)에 접속한 PMOS 스위칭 트랜지스터들(P72 및 P73)를 구비한다.
데이터 증폭부(5)는, 래치 동작에 의해 데이터를 읽어내는 래치형 데이터 증폭부이다. 트랜지스터들(P70 및 P72)의 드레인들이 절점(S0)에 접속되고, 트랜지스터들(P71 및 P73)의 드레인들이 절점(S1)에 접속한다는 사실을 제외하고는, 종래의 데이터 증폭부(105)와 동일이다.
다음으로, 본 실시예의 읽어내기 동작에 관해서 설명한다. 우선, 뱅크들인 A 및 B의 읽어내기 동작에서는, I/O 버스 선택 신호(RSWU)는 트랜지스터들(P70 및 P71)이 동작하도록 L레벨로 된다. 이 때, I/O 버스 선택 신호(RSWL)는 트랜지스터들(P72 및 P73)이 동작하도록 레벨로 된다. 이 동작의 결과로, 데이터 증폭부는 뱅크들(A 및 B)에 의해 공유된 I/O 버스들(TOU 및 NOU)에만 접속된다. 이 상태에서, 데이터 증폭 활성화 신호(DAE)를 H레벨로 하여 트랜지스터(N53)를 동작하게 함으로써, I/O 버스들(TOU 및 NOU)간의 전위 차를 증폭될 수 있다. 데이터 증폭부(5)에 의해 증폭된 데이터는, 버퍼 증폭기(BUFO)를 매개로 해서 데이터 버스(RDLO)로 출력된다. 데이터 버스(RDLO)상의 데이터는 출력 버퍼(6)에 의해 외부로 출력된다.
다음으로, 뱅크(C 및 D)로부터의 읽기 동작에서, I/O 버스 선택 신호(RSWL)는 트랜지스터들(P72 및 P73)을 동작하게 하도록 L레벨로 된다. 동시에, I/O 버스 선택 신호(RSWU)는 트랜지스터(P70 및 P71)를 동작하지 않게 하도록 H레벨로 된다. 이 동작의 결과로, 데이터증폭부(5)는, 뱅크들(C 및 D)에 의해 공유된 I/O 버스들(TOL 및 NOL)에만 접속되는 상태로 놓이게 된다. 이 상태에서, I/O 버스(TOL 및 NOL)간의 전위 차는 데이터 증폭활성화신호(DAE)에 의해 증폭된 데이터는 버퍼 증폭기(BUFO)를 통해 데이터 버스(RDLO)로 출력되며, 출력 버퍼(6)에 의해 외부로 출력된다.
상술한 바와 같이, 본 실시예에서는 데이터 증폭부(5)를 뱅크 군의 중앙, 즉 종래 장치의 I/O 버스(TO 및 NO)를 2 부분으로 분할한 중간 지점에 배치된다. 따라서, 데이터 증폭부(5)에 속하는 I/O 버스 데이터 증폭 접속부(51)의 트랜지스터들(P70∼P73)로 구성되는 스위치로 I/O 버스들(TO 및 NO)의 접속을 제어하는 것에 의해, 저장용량 증대에 수반하는 I/O 버스들의 증가를 방지할 수 있다.
읽기 동작 동안에 여러 부분들의 신호 파형들을 나타내는 도 6을 참조하여, 본 발명의 효과를 설명한다. 이 읽기 동작은, 본 실시예의 I/O 버스 선택 신호(RSWU 또는 RSWL), 또는 종래 장치의 I/O 버스 선택 신호(RSW)에 의해, 소망의 I/O 버스가 데이터 증폭부에 접속하는 시간(TM0)에서 시작한다. 시간(TM1)에서 열선택신호(CO)를 H레벨로 되면, 비트선 데이터의 I/O 버스로의 전송이 시간(TM1)에서 시작된다. 본 실시예에서는, 시간(TM2)에서, 데이터 증폭 활성화 신호(DAE)를 H레벨로 하여, I/O 버스 TOU(L) 및 NOU(L) 간에 데이터 증폭부(5)를 동작하게 할 수 있는 전위 차(예를 들면, 300㎷)를 발생한다. 이 동작으로, H레벨는 데이터버스(RDL0)의 경우 신간(TM3)에서 얻어진다.
한편, 종래 장치에서는, 데이터 증폭 활성화 신호(DAE)를 H레벨로 해서, I/O 버스(TO 및 NO)간의 데이터 증폭부(105)를 동작하게 하는 전위차를 발생시킨다. 그 결과, H레벨은 데이터 버스(RDLO)의 경우 시간(TM5)에 얻어진다. 따라서, 종래의 장치와 본 실시예의 차이는, I/O 버스들(TO 및 NO) 및 I/O 버스들(TOU(L) 및 NOU(L))의 길이들에 각각 대응하는 시간(TM4)과 시간(TM2) 사이의 시간 차(TM4-TM2)에 있다.
시뮬레이션의 일 예로서, 일반적으로 4뱅크 구성의 64M DRAM의 경우, 전위 차 300㎷에 대한 시간차(TM4-TM2)가 약 2ns로 되는 것을 확인되었다.
다음으로, 도 7을 참고하여, 본 발명의 제 2실시예를 설명한다. 이 실시예의 데이터 증폭부(5A)와 제 1실시예의 데이터 증폭부(5)간의 차이는, 이 실시예의 데이터증폭부가 래치회로 대신으로 전류미러회로(current mirror circuit)를 능동 부하로 사용하는 차동 증폭 회로로 구성되는 차동 증폭형 데이터 증폭기를 채용한 점이다.
데이터 증폭부(5A)는, 소스를 전원(VD)에 접속하고 게이트와 드레인이 공통 접속되고 출력 절점(S3)을 갖는 PMOS 트랜지스터(P81)와, 소스를 전원(VD)에 접속되며 게이트가 트랜지스터(P81)의 게이트와 공통 접속됨으로써 트랜지스터(P81)와 함께 전류미러를 형성하는 PMOS 트랜지스터(P82)와, 각각의 드레인을 트랜지스터들(P81 및 P82)의 각 드레인에 접속하며 각각의 게이트들이 상보적인 절점들(S0 및 S1)에 접속되고 각각의 소스들이 공통 접속해서 차동회로를 구성하는 NMOS 트랜지스터들(N81 및 N82), 드레인이 트랜지스터들(N81 및 N82) 소스의 공통 접속점에 접속되며 그 소스를 접지에 연결되고 게이트가 전원에 접속되는 NMOS 트랜지스터(N83), 및 입력단자가 트랜지스터들(P81 및 N81) 드레인들의 공통 접속점에 접속되어 출력신호를 버퍼링하고 그 결과를 데이터버스(RDLO)로 출력하는 버퍼(BUFO)를 구비한다.
다음으로, 본 실시예의 읽기 동작에 관해서 설명한다. 우선, 뱅크들(A 및 B)로부터의 읽기를 행하는 경우, 제 1실시예와 동일하게, I/O 버스 선택 신호(RSWU)를 L레벨로 해서, 트랜지스터들(P70 및 P71)을 동작하게 한다. 이 때, I/O 버스 선택 신호(RSWL)는 H레벨로 하고, 트랜지스터들(P72 및 P73)을 동작하지 않게 한다. 이 동작의 결과로, 데이터 증폭부(5A)는, 뱅크들(A 및 B)이 공유하고 있는 I/O 버스들(TOU 및 NOU)에 접속한 상태가 된다.
이 상태에서, 데이터 증폭부(5A)는, 자동적으로 I/O 버스(TOU 및 NOU)간의 전위차를 자동 증폭한다. 데이터 증폭부(5A)에 의해 증폭된 데이터는, 절점(S3)에서부터 버퍼 증폭기(BUFO)를 통하여 데이터 버스(RDLO)로 출력된다. 데이터 버스(RDLO)의 데이터는, 출력 버퍼(6)에 의해 외부로 출력된다.
다음으로, 뱅크 C 및 D의 읽기를 행하는 경우에는, I/O 버스 선택 신호(RSWL)를 L레벨로 해서, 트랜지스터들(P72 및 P73)을 동작하게 하고, I/O 버스 선택 신호(RSWU)는 H레벨로 되어 트랜지스터(P70 및 P71)를 동작하지 않게 한다. 이 동작의 결과로, 데이터 증폭부(5A)는, 뱅크 C와 D가 공유하고 있는 I/O 버스(TOL 및 NOL)에만 접속한 상태가 된다. 이 상태에서, 데이터 증폭부(5A)는 I/O 버스들(TOL 및 NOL)간의 전위 차를 자동 증폭한다. 증폭된 데이터는 버퍼 증폭기(BUFO)를 통하여 데이터 버스(RDLO)로 출력된 다음, 출력 버퍼(6)에 의해 외부로 출력된다.
본 발명의 특정 실시예들을 참조하여 설명하였지만, 본 설명은 제한하는 의미로 해석되어서는 안된다. 개시된 실시예들의 다양한 변화들이 본 발명의 설명에 의해 이 기술분야의 당업자들에게 분명하게 될 것이다. 그래서, 첨부한 청구범위는 본 발명의 참된 범위 내의 변형이나 실시예들을 포괄할 것이다.
상술한 바와 같이, 본 발명에 의하면, I/O 버스 선 길이의 증대에 수반하는 읽기 속도의 악화를 완화하는 효과가 있다.

Claims (12)

  1. 제 1방향으로 일렬로 배열되며 독립적으로 동작하는 N(N은 양의 정수)개의 메모리 뱅크들;
    상기 N개의 메모리뱅크들이 개별 비트선들에 공통 접속되고 상기 제 1방향으로 배열된 I/O 버스선들; 및
    상기 I/O 버스선들상의 데이터를 증폭해서 출력하는 데이터 증폭 회로를 포함하며,
    상기 데이터 증폭 회로는 상기 메모리 뱅크들 중의 N/2번째 메모리뱅크와 (N/2+1)번째 메모리뱅크 사이에 배치되고, 상기 I/O 버스선들은 상기 데이터 증폭 회로에 각각 접속되는 제 1의 I/O 버스선들 및 제 2의 I/O 버스선들로 분할되는 반도체 메모리 장치.
  2. 제 1항에 있어서, 상기 데이터 증폭 회로는, 상기 제 1의 I/O 버스선들 및 상기 제 2의 I/O 버스선들과 접속하는 접속부분을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1항에 있어서, 상기 제 1의 I/O 버스선들 및 상기 제 2의 I/O 버스선들은, 상보적인 버스 선 쌍들로 각각 구성되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1항에 있어서, 상기 제 1의 I/O 버스선들의 길이는 상기 제 2의 I/O 버스선들의 길이와 실질적으로 동일한 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1항에 있어서, 상기 데이터 증폭 회로는, 래치형 데이터 증폭 회로, 상기 래치형 데이터 증폭 회로의 데이터 입력 단자와 상기 제 1의 I/O 버스선들 사이에 구비되며 제 1선택신호에 의해 그 동작이 제어되는 제 1스위치 회로 및, 상기 래치형 데이터 증폭 회로의 데이터 입력 단자와 상기 제 2 I/O 버스선들 사이에 구비되고 제 2선택신호에 의해 그 동작이 제어되는 제 2스위치 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5항에 있어서, 상기 래치형 데이터 증폭 회로의 활성화는 데이터증폭활성화신호로 제어되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 1항에 있어서, 상기 데이터 증폭 회로는, 차동 증폭형 데이터 증폭 회로, 상기 차동 증폭형 데이터 증폭 회로의 입력 단자와 상기 제 1 I/O 버스선들 사이에 구비되고 제 1 선택신호로써 그 동작이 제어되는 제 1 스위치 회로 및, 상기 차동 증폭형 데이터 증폭 회로의 입력 단자와 상기 제 2 I/O 버스선들 사이에 구비되고 제 2선택신호로써 그 동작이 제어되는 제 2스위치 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 1의 메모리뱅크들, 상기 제 1의 메모리뱅크들의 비트선들에 접속되는 제 1의 I/O 버스선들, 제 2의 메모리 뱅크들, 상기 제 2의 메모리 뱅크들의 비트선들에 접속되는 제 2 I/O 버스선들, 및 상기 제 1 I/O 버스선들 및 상기 제 2 I/O 버스선들에 접속되며, 선택 신호에 응답하여 상기 제 1 I/O 버스선들상의 데이터 또는 상기 제 2 I/O 버스선들상의 데이터 중의 하나를 증폭해서 출력하는 데이터 증폭 회로를 포함하며,
    상기 제 1메모리 뱅크들 및 상기 제 2메모리 뱅크들은 각각 독립적으로 동작하며, 상기 제 1 I/O 버스 선들의 길이들 및 상기 제 2 I/O 버스선들의 길이들은 실질적으로 동일한 반도체 메모리 장치.
  9. 제 8항에 있어서, 상기 데이터 증폭 회로는, 상기 제 1의 I/O 버스선들 및 상기 제 2의 I/O 버스선들과 접속하는 접속부분을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 8항에 있어서, 상기 데이터 증폭 회로는, 래치형 데이터 증폭 회로, 상기 래치형 데이터 증폭 회로의 입력 단자와 상기 제 1 I/O 버스선들 사이에 구비되며 제 1 선택신호로써 그 동작이 제어되는 제 1 스위치 회로 및, 상기 래치형 데이터 증폭 회로의 입력 단자와 상기 제 2 I/O 버스선들 사이에 구비되고 제 2 선택신호에 의해 그 동작이 제어되는 제 2 스위치 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10항에 있어서, 상기 래치형 데이터 증폭 회로의 활성화는 데이터 증폭 활성화 신호로 제어되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 8항에 있어서, 상기 데이터 증폭 회로는, 차동 증폭형 데이터 증폭 회로, 상기 차동 증폭형 데이터 증폭 회로의 입력 단자와 상기 제 1 I/O 버스선들 사이에 구비되고, 제 1 선택 신호로써 그 동작이 제어되는 제 1 스위치 회로, 및 상기 차동 증폭형 데이터 증폭 회로의 입력 단자와 상기 제 2 I/O 버스 선 사이에 구비되고 제 2 선택 신호로써 그 동작이 제어되는 제 2 스위치 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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