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HINTERGRUND DER ERFINDUNG
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Gebiet der Erfindung
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Die vorliegende Erfindung betrifft
eine Halbleiterspeichervorrichtung mit einer Mehrfachbank-Konfiguration.
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Beschreibung
des zugehörigen
Standes der Technik
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In einem Speicher großer Kapazität, wie beispielsweise
einem 64M- oder 256M-DRAM,
ist es weit verbreitete Praxis, ein Verfahren anzunehmen, bei welchem
eine Vielzahl von unabhängig
arbeitenden Speicherbänken
innerhalb eines Chips derart vorgesehen ist, dass sie unter diesen
Bänken
verschachtelt sind.
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Beispielsweise ist in dem Fall eines
Speichers mit einer breiten internen Busbreite, wie beispielsweise
eines 64M-DRAM mit vier Bänken
von jeweils 16M, die Konfiguration der Bänke zum Zwecke eines Verbesserns
des Integrationsausmaßes
so, dass sie in einer Reihe angeordnet sind, wobei die kurze Seite
jeder Bank entlang der kurzen Seite des Chips platziert ist, und
I/O-Bus-Leitungen unter den Bänken
gemeinsam genutzt werden. Insbesondere ist es bei einem Hochgeschwindigkeits-DRAM mit der Betriebsfrequenz
im Bereich von 800 MHz bis 1 GHz nötig, die I/O-Anschlussflecken
aufgrund der auffallenden Verschlechterung bezüglich der Übertragungscharakteristiken
aufgrund einer Induktivität von
mehreren nH, die im Zuleitungsrahmen existiert, an einem Chiprand
vorzusehen. Demgemäß ist es nötig, die
Anschlussflecken, externe I/O-Schaltungen und einen Rand des Chips
zu arrangieren.
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Unter Bezugnahme auf 1 wird eine herkömmliche Halbleiterspeichervorrichtung
mit einer Mehrfachbank-Konfiguration beschrieben. Diese herkömmliche
Halbleiterspeichervorrichtung ist versehen mit einer Bank-A 1,
einer Bank-B 2, einer Bank-C 3 und einer Bank-D 4,
die in der Richtung der kurzen Seite jeder Bank angeordnet sind,
komplementären I/O-Bussen
TO und NO, die von der Bank-A 1 bis zur Bank-D 4 gemeinsam
genutzt werden, einem Datenverstärkerteil
105,
der Daten auf den I/O-Bussen TO und NO liest und die gelesenen Daten
zu einem Datenbus RDLO ausgibt, und einem Ausgangspuffer 6, der
die Ausgangsdaten in Reaktion auf die Zufuhr von gelesenen Daten
vom Datenbus RDLO ausgibt.
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Der Datenverstärkerteil 105 ist mit
einem I/O-Bus-Datenverstärker-Verbindungsteil 151 versehen,
der der Verbindungsabschnitt mit den I/O-Bussen TO und NO ist, und
führt das
Lesen von verschiedenen Banken aus.
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Die I/O-Busse TO und NO sind jeweils
verbunden mit Bitleitungen D0 und DB0, die an der Bank-A 1 komplementär zueinander
sind, Bitleitungen D1 und DB1, die an der Bank-B 2 komplementär sind,
Bitleitungen D2 und DB2, die an der Bank-C 3 komplementär sind,
und Bitleitungen D3 und DB3, die an der Bank-D 4 komplementär sind.
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Unter Bezugnahme auf 2, die ein detailliertes Schaltungsdiagramm
eines I/O-Busses
und eines Bitleitungs-Verbindungsteils T1 zeigt, der der Verbindungsabschnitt
der I/O-Busse TO und NO mit den Bitleitungen D0 und DB0 ist, ist
dieser I/O-Bus-Bitleitungs-Verbindungsteil T1 mit NMOS-Transistoren
N60 und N61 versehen, deren jeweilige Drainanschlüsse jeweils
an die I/O-Busse TO und NO angeschlossen sind, deren jeweilige Sourceanschlüsse jeweils
an die Bitleitungen D0 und DB0 angeschlossen sind und deren jeweilige Gateanschlüsse gemeinsam
angeschlossen sind und an eine Spaltenauswahlsignalleitung CO angeschlossen
sind. Zusätzlich
sind, obwohl es nicht gezeigt ist, die Bitleitungen D0 und DB0 an
Speicherzellen und an Leseverstärkern
zum Verstärken
der Daten in den Speicherzellen angeschlossen.
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Gleichermaßen ist ein I/O-Bus-Bitleitungs-Verbindungsteil
T2 an die I/O-Busse TO und NO und die Bitleitungen D1 und DB1 angeschlossen, ist
ein I/O-Bus-Bitleitungs-Verbindungsteil
T3 an die I/O-Busse TO und NO und die Bitleitungen D2 und DB2 angeschlossen
und ist ein I/O-Bus-Bitleitungs-Verbindungsteil T4 an die I/O-Busse
TO und NO und die Bitleitungen D3 und DB3 angeschlossen.
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Unter Bezugnahme auf 3, die ein detailliertes Schaltungsdiagramm
des Datenverstärkerteils 105 und
des I/O-Bus-Datenverstärker-Verbindungsteils 151 zeigt,
ist der I/O-Bus-Datenverstärker-Verbindungsteil 151 mit
PMOS-Transistoren P70 und P71 versehen, deren jeweilige Sourceanschlüsse jeweils
an die I/O-Busse
TO und NO angeschlossen sind, deren jeweilige Drainanschlüsse jeweils
an Knoten S0 und S1 des Datenverstärkerteils 105 angeschlossen
sind und deren jeweilige Gateanschlüsse gemeinsam angeschlossen
sind und an ein I/O-Bus-Auswahlsignal
RSW angeschlossen sind.
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Der Datenverstärkerteil 105 ist ein
Datenverstärkerteil
vom Latch- bzw. Zwischenspeicherungstyp, in welchem Daten durch
eine Zwischenspeicherungsaktion gelesen werden. Er ist versehen mit
PMOS-Transistoren P51 und P52, deren jeweilige Sourceanschlüsse an eine
Leistungsversorgung VD angeschlossen sind und deren jeweilige Gateanschlüsse wechselseitig
an die Drainanschlüsse
der entgegengesetzten Transistoren angeschlossen sind, mit NMOS-Transistoren
N51 und N52, deren jeweilige Drainanschlüsse jeweils an die Drainanschlüsse der
Transistoren P51 und P52 angeschlossen sind, um komplementäre Ausgangsknoten
S0 und S1 zu bilden, deren jeweilige Gateanschlüsse jeweils an die Gateanschlüsse der
Transistoren P51 und P52 angeschlossen sind und deren jeweilige Sourceanschlüsse gemeinsam
angeschlossen sind, mit einem NMOS-Transistor N53, dessen Drainanschluss
an die gemeinsame Anschlussstelle der Transistoren N51 und N52 angeschlossen
ist, dessen Sourceanschluss auf Erde gelegt ist und dessen Gateanschluss
an ein Datenverstärker-Aktivierungssignal
DAE angeschlossen ist, und mit einem Puffer BUFO, der an den Knoten
S0 angeschlossen ist und ein Ausgangssignal nach einem Puffern von
ihm zum Datenbus RDLO ausgibt.
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Als Nächstes wird die Leseoperation
der herkömmlichen
Halbleiterspeichervorrichtung beschrieben. Zuerst soll angenommen
sein, dass H-Pegel- und L-Pegel-Lesedaten
auf den Bitleitungen D0 bzw. DB0 erzeugt werden. Die NMOS-Transistoren N60 und
N61 werden in Reaktion auf den Übergang
der Spaltenauswahlsignalleitung CO auf den N-Pegel angeregt und
transferieren entsprechend den Lesedaten H- und L-Pegel-Potentiale
zu den I/O-Bussen TO bzw. NO. Als Ergebnis wird das Potential des I/O-Busses
NO verglichen mit dem Potential des I/O-Busses TO niedriger und
wird eine Potentialdifferenz von beispielsweise 300 mV zwischen
den I/O-Bussen TO und NO erzeugt. Diese Potentialdifferenz wird
durch Bringen des I/O-Bus-Auswahlsignals RSW zum L-Pegel und durch
Bringen der Transistoren P70 und P71 des I/O-Bus-Datenverstärker-Verbindungsteils 151 zum
angeregten Zustand zu den Knoten S0 und S1 des Datenverstärkerteils 105 übertragen.
In diesem Zustand werden die Knoten S0 und S1 durch Brin gen eines
Datenverstärker-Aktivierungssignals
DAE zum N-Pegel und durch Anregen des Transistors N53, um die Potentialdifferenz
zu verstärken,
jeweils zu Hund L-Pegeln gebracht. Auf diese Weise gibt der Pufferverstärker BUFO
den H-Pegel des
Knotens S0 zum Datenbus RDLO aus, um den H-Pegel zum Datenbus RDLO
zu übertragen. Die
Daten auf dem Datenbus RDLO werden durch den Ausgangspuffer 6 nach
außen
ausgegeben.
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Die Leseoperation für die anderen
Bänke, nämlich die
Bank-B bis zur Bank-D, ist gleich der obigen, und die Daten auf
den Bitleitungen, die an jeweilige Bänke angeschlossen sind, werden
nach außen ausgegeben.
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Die oben beschriebene herkömmliche
Speichervorrichtung hat eine Konfiguration, bei welcher die kurzen
Seiten einer Vielzahl von Bänken
in einer Reihe entlang der Richtung der kurzen Seite des Chips angeordnet
ist und die I/O-Busleitungen von diesen Bänken gemeinsam genutzt werden.
Demgemäß ist die
Länge der
I/O-Busleitungen
nahezu gleich der Länge
der kurzen Seite des Chips, so dass die lasttragende bzw. ladungstragende
Kapazität
pro I/O-Busleitung sehr hoch ist. Daher dauert dann, wenn auf die
Bänke A
und B, die auf der anderen Seite vom Datenverstärkerteil angeordnet und physikalisch
entfernt von diesem gelegen sind, zuzugreifen ist, der Datentransfer
von den Bitleitungen zu den I/O-Busleitungen eine lange Zeit, was
zu einem derartigen Nachteil führt,
dass es ein Faktor bei der Verschlechterung der Lesezugriffsgeschwindigkeit
ist.
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KURZE ZUSAMMENFASSUNG
DER ERFINDUNG
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Aufgabe der Erfindung
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Es ist daher die Aufgabe der vorliegenden Erfindung,
eine Halbleiterspeichervorrichtung zu schaffen, die bezüglich der
Verschlechterung bezüglich
der Leserate entspannt sein kann, welche die Erhöhung bezüglich der Länge der I/O-Busse begleitet.
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Zusammenfassung
der Erfindung
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Die Halbleiterspeichervorrichtung
gemäß dieser
Erfindung enthält
N (N ist eine positive gerade Zahl) unabhängig arbeitende Speicherbänke, die
in einer Reihe in einer ersten Richtung angeordnet sind, I/O-Busse,
die sich in der ersten Richtung erstrecken und gemeinsam an jeweilige
Bitleitungen der N Speicherbänke
angeschlossen sind, und eine Datenverstärkerschaltung, die Daten auf
den I/O-Bussen verstärkt
und ausgibt. Die Datenverstärkerschaltung ist
zwischen der (N/2)-ten Speicherbank und der (N/2 + 1)-ten Speicherbank
angeordnet, und die I/O-Busse sind in einen ersten I/O-Bus und einen
zweiten I/O-Bus aufgeteilt, die jeweils an die Datenverstärkerschaltungen
angeschlossen sind.
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KURZE BESCHREIBUNG DER
ZEICHNUNGEN
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Die oben angegebenen und andere Aufgaben,
Merkmale und Vorteile dieser Erfindung werden durch Bezugnahme auf
die folgende detaillierte Beschreibung der Erfindung, genommen in
Zusammenhang mit den beigefügten
Zeichnungen, klarer werden, wobei:
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1 ein
Blockdiagramm ist, das eine herkömmliche
Halbleiterspeichervorrichtung zeigt;
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2 ein
Schaltungsdiagramm ist, das einen Verbindungsteil der herkömmlichen
I/O-Busleitungen und B tleitungen zeigt;
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3 ein
Schaltungsdiagramm ist, das einen herkömmlichen Datenverstärker zeigt;
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4 ein
Blockdiagramm ist, das ein erstes Ausführungsbeispiel der Halbleiterspeichervorrichtung
gemäß dieser
Erfindung zeigt;
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5 ein
Schaltungsdiagramm des in 4 gezeigten
Datenverstärkers
ist;
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6 ein
Wellenformdiagramm zum Beschreiben des Betriebs dieser Erfindung
ist; und
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7 ein
Schaltungsdiagramm des Datenverstärkers zum Beschreiben eines
zweiten Ausführungsbeispiels
dieser Erfindung ist.
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DETAILLIERTE
BESCHREIBUNG DER ERFINDUNG
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Unter Bezugnahme auf 4 wird ein erstes Ausführungsbeispiel
dieser Erfindung beschrieben. In 4 sind
Bestandteilen, die gleich denjenigen der 1 sind, gemeinsame Zeichen/Ziffern zugeteilt.
Die Halbleiterspeichervorrichtung dieser Erfindung ist versehen
mit einer Bank-A 1, einer Bank-B 2, einer Bank-C 3 und
einer Bank-D 4, die unabhängig arbeiten und die in der
Richtung der kurzen Seite jeder Bank angeordnet sind, und einem
Ausgangspuffer 6. Zusätzlich
dazu ist dieses Ausführungsbeispiel
versehen mit anstelle der I/O-Busse TO und NO verwendeten komplementären I/O-Bussen
TOU und NOU, die durch die Bank-A 1 und die Bank-B 2 gemeinsam
genutzt werden, und komplementären I/O-Bussen
TOL und NOL, die durch die Bank-C 3 und die Bank-D 4 gemeinsam
genutzt werden, welche durch Aufteilen der I/O-Busse TO und NO der herkömmlichen
Speichervorrichtung in zwei Teile erhalten werden, und einem anstelle
des Datenverstärkerteils 105 der
herkömmlichen
Speichervorrichtung verwendeten Datenverstärkerteil 5, der zwischen
der Bank-B 2 und der Bank-C 3 angeordnet ist und
der Daten auf den I/O-Bussen TOU und NOU und den I/O-Bussen TOL
und NOL liest und die gelesenen Daten zum Datenbus RDLO ausgibt.
Hier haben die I/O-Busse TOU und NOU und die I/O-Busse TOL und NOL
jeweils nahezu gleiche Längen.
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Der Datenverstärkerteil 5 ist der
Verbindungsabschnitt zwischen den I/O-Bussen TOU und NOU und den
I/O-Bussen TOL und NOL und ist mit einem I/O-Bus-Datenverbindungsteil 51 versehen, der
ein Lesen von Daten von jeweiligen Bänken ausführt.
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Zusätzlich ist dieses Ausführungsbeispiel
mit einer Steuerschaltung 10 versehen, die Auswahlsignale
RSWU und RSWL basierend auf Ausblend- bzw. Strobesignalen RAS und
CAS und einem Adressensignal ADD erzeugt und das Ergebnis zum Datenverstärkerteil 5 zuführt.
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Unter Bezugnahme auf 5, die ein detailliertes Schaltungsdiagramm
des Datenverstärkerteils 5 und
des I/O-Bus-Datenverstärker-Verbindungsteils 51 zeigt,
ist der I/O-Bus-Datenverstärker-Verbindungsteil 51 versehen
mit PMOS-Transistoren P70 und P71, deren jeweilige Sourceanschlüsse jeweils an
die I/O-Busse TOU und NOU angeschlossen sind, deren jeweilige Drainanschlüsse jeweils
an die Knoten S0 und S1 des Datenverstärkerteils 5 angeschlossen
sind und deren jeweilige Gateanschlüsse gemeinsam angeschlossen
sind und an das I/O-Bus-Auswahlsignal
RSWU angeschlossen sind, und PMOS-Schalttransistoren P72 und P73,
deren jeweilige Sourceanschlüsse
jeweils an die I/O-Busse TOL und NOL angeschlossen sind, deren jeweilige Drainanschlüsse jeweils
an die Knoten S0 und S1 des Datenverstärkerteils 5 angeschlossen
sind und deren jeweilige Gateanschlüsse gemeinsam angeschlossen
sind und an das I/O-Bus-Auswahlsignal RSWL angeschlossen sind.
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Der Datenverstärkerteil 5 ist ein
Datenverstärkerteil
vom Latch- bzw. Zwischenspeicherungstyp, welcher Daten durch eine
Zwischenspeicherungsoperation liest. Außer der Tatsache, dass die
Drainanschlüsse
der Transistoren P70 und P72 an den Knoten S0 angeschlossen sind
und die Drainanschlüsse
der Transistoren P71 und P73 an den Knoten S1 angeschlossen sind,
ist er derselbe wie der herkömmliche
Datenverstärkerteil 105.
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Als Nächstes wird die Leseoperation
dieses Ausführungsbeispiels
beschrieben. Zuerst wird bei der Leseoperation aus den Bänken A und
B das I/O-Bus-Auswahlsignal
RSWU zum L-Pegel gebracht, um die Transistoren P70 und P71 anzuregen. Gleichzeitig
wird das I/O-Bus-Auswahlsignal RSWL zum H-Pegel gebracht, um die
Transistoren P72 und P73 zu entregen. Als Ergebnis dieser Operation
wird der Datenverstärkerteil
nur an die I/O-Busse TOU und NOU angeschlossen, die von den Bänken A und B
gemeinsam genutzt werden. In diesem Zustand kann durch Bringen des
Datenverstärker-Aktivierungssignals
DAE zum H-Pegel,
um den Transistor N53 anzuregen, die Potentialdifferenz zwischen
den I/O-Bussen TOU
und NOU auf dieselbe Weise wie bei der herkömmlichen Vorrichtung verstärkt werden. Die
durch den Datenverstärkerteil 5 verstärkten Daten
werden über
den Pufferverstärker
BUFO zum Datenbus RDLO ausgegeben. Die Daten auf dem Datenbus RDLO
werden durch den Ausgangspuffer 6 nach außen ausgegeben.
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Als Nächstes wird bei der Leseoperation
aus den Bänken
C und D das I/O-Bus-Auswahlsignal RSWL
zum L-Pegel gebracht, um die Transistoren P72 und P73 anzuregen.
Gleichzeitig wird das I/O-Bus-Auswahlsignal RSWU zum H-Pegel gebracht,
um die Transistoren P70 und P71 zu entregen. Als Ergebnis dieser
Operation wird der Datenverstärkerteil 5 in
den Zustand versetzt, in welchem er nur an die I/O-Busse TOL und
NOL angeschlossen ist, die von den Bänken C und D gemeinsam genutzt werden.
In diesem Zustand wird die Potentialdifferenz zwischen den I/O-Bussen
TOL und NOL durch Bringen des Datenverstärker-Aktivierungssignals DAE
zum H-Pegel verstärkt,
um den Transistor N53 anzuregen. Die durch den Datenverstärkerteil 5 verstärkten Daten
werden über
den Pufferverstärker BUFO
zum Datenbus RDLO ausgegeben und werden weiterhin durch den Ausgangspuffer 6 nach
außen
ausgegeben.
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Wie im Obigen ist bei diesem Ausführungsbeispiel
der Datenverstärkerteil 5 in
der Mitte der Bankgruppe, nämlich
bei dem Mittelpunkt, der die I/O-Busse TO und NO der herkömmlichen
Vorrichtung in zwei Teile unterteilt, angeordnet. Demgemäß ist es
möglich,
die Erhöhung
bezüglich
der Länge
der I/O-Busse zu verhindern, die die Erhöhung bezüglich der Speicherkapazität begleitet,
indem die Verbindung der I/O-Busse TO und NO mit dem Schalter gesteuert
wird, der aus den Transistoren P70 bis P73 des I/O-Bus-Datenverbindungsteils 51,
der zum Datenverstärkerteil 5 gehört, besteht.
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Unter Bezugnahme auf 6, die die Signalwellenformen von verschiedenen
Teilen während
der Leseoperation zeigt, wird der Effekt der Erfindung beschrieben.
Die Leseoperation startet zur Zeit TM0, wenn mittels des I/O-Bus-Auswahlsignals RSWU oder
RSWL bei diesem Ausführungsbeispiel
oder mittels des I/O-Bus-Auswahlsignals RSW bei der herkömmlichen
Vorrichtung ein erwünschter
I/O-Bus mit dem Datenverstärker
verbunden wird. Wenn das Spaltenauswahlsignal CO zur Zeit TM1 zum
H-Pegel gebracht wird, startet zu dieser Zeit TM1 der Transfer der
Bitleitungsdaten zu den I/O-Bussen. Im Mode dieses Ausführungsbeispiels
wird das Datenverstärker-Aktivierungssignal
DAE zu einem H-Pegel
gebracht, was zur Zeit TM2 die Erzeugung einer Potentialdifferenz
(beispielsweise 300 mV) begleitet, welche Potentialdifferenz den
Datenverstärkerteil 5 zwischen
den I/O-Bussen TOU (L) und NOU (L) aktivieren kann. Mit dieser Operation
wird zur Zeit TM3 ein H-Pegelsignal für den Datenbus RDLO erhalten.
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Andererseits wird bei der herkömmlichen Vorrichtung
das Datenverstärker-Aktivierungssignal DAE
zum N-Pegel gebracht, was die Erzeugung einer Potentialdifferenz
begleitet, die den Datenverstärker 105 zwischen
den I/O-Bussen TO und NO aktivieren kann. Als Ergebnis wird zur
Zeit TM5 ein H-Pegel für
den Datenbus RDLO erhalten. Demgemäß besteht der Unterschied zwischen
der her kömmlichen
Vorrichtung und dem vorliegenden Ausführungsbeispiel in der Differenz
(TM4 – TM2)
zwischen der Zeit TM4 und der Zeit TM2, welche jeweils der Länge der
I/O-Busse TO und NO und den I/O-Bussen TOU (L) und NOU (L) entsprechen.
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Als Simulationsbeispiel wurde im
Fall eines allgemein verwendeten 64M-DRAM mit einer Konfiguration
mit vier Bänken
bestätigt,
dass die Differenz (TM4 – TM2)
für die
Potentialdifferenz 300 mV etwa 2 ns ist.
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Als Nächstes wird unter Bezugnahme
auf 7 ein zweites Ausführungsbeispiel
dieser Erfindung beschrieben. Der Unterschied zwischen dem Datenverstärkerteil 5A dieses
Ausführungsbeispiels und
dem Datenverstärkerteil 5 des
ersten Ausführungsbeispiels
besteht darin, dass der Datenverstärker dieses Ausführungsbeispiels
die Annahme eines Datenverstärkers
vom Differentialverstärkungstyp
ist, der aus einer Differentialverstärkerschaltung unter Verwendung
einer Stromspiegelschaltung anstelle einer Latch-Schaltung als die
aktive Last ausgebildet ist.
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Der Datenverstärkerteil 5A ist versehen
mit einem PMOS-Transistor P81, dessen Sourceanschluss an eine Leistungsversorgung
VD angeschlossen ist, dessen Gateanschluss und Drainanschluss gemeinsam
angeschlossen sind und einen Ausgangsknoten S3 hat, einem PMOS-Transistor P82,
dessen Sourceanschluss an die Leistungsversorgung VD angeschlossen
ist und der einen Stromspiegel mit dem Transistor P81 bildet, indem
er seinen Gateanschluss gemeinsam mit dem Gateanschluss des Transistors
P81 angeschlossen hat, NMOS-Transistoren N81 und N82, deren jeweilige Drainanschlüsse an die
jeweiligen Drainanschlüsse der
Transistoren P81 und P82 angeschlossen sind, deren jeweilige Gateanschlüsse an komplementäre Knoten
S0 und S1 angeschlossen sind und deren jeweilige Sourceanschlüsse gemeinsam
angeschlossen sind, um eine Differentialschaltung zu bilden, einem
NMOS-Transistor N83, dessen Drainanschluss an die gemeinsame Anschlussstelle
der Sourceanschlüsse
der Transistoren N81 und N82 angeschlossen ist, dessen Sourceanschluss
auf Erde gelegt ist und dessen Gateanschluss an eine Leistungsversorgung
angeschlossen ist, und einem Puffer BUFO, dessen Eingangsanschluss
an die gemeinsame Anschlussstelle der Drainanschlüsse der
Transistoren P81 und N81 angeschlossen ist, um das Ausgangssignal
zu puffern, und der das Ergebnis zum Datenbus RDLO ausgibt.
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Als Nächstes wird die Leseoperation
dieses Ausführungsbeispiels
beschrieben. Zuerst wird beim Lesen aus den Bänken A und B das I/O-Bus-Auswahlsignal
RSWU zum L-Pegel gebracht, um die Transistoren P70 und P71 anzuregen,
was gleich wie beim ersten Ausführungsbeispiel
ist. Gleichzeitig wird das I/O-Bus-Auswahlsignal RSWL zum H-Pegel gebracht,
um die Transistoren P72 und P73 zu entregen. Als Ergebnis dieser
Operation gelangt der Datenverstärkerteil 5A zu
dem Zustand, dass er an die I/O-Busse TOU und NOU angeschlossen
ist, die von den Bänken
A und B gemeinsam genutzt werden.
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In diesem Zustand verstärkt der
Datenverstärkerteil 5A automatisch
die Potentialdifferenz zwischen den I/O-Bussen TOU und NOU. Die
durch den Datenverstärkerteil 5A verstärkten Daten
werden vom Knoten S3 über
den Pufferverstärker
BUFO zum Datenbus RDLO ausgegeben. Die Daten auf dem Datenbus TDL0
werden durch den Ausgangspuffer 6 nach außen ausgegeben.
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Als Nächstes wird beim Lesen aus
den Bänken
C und D das I/O-Bus-Auswahlsignal
RSWL zum L-Pegel gebracht, um die Transistoren P72 und P73 anzuregen,
und wird das I/O-Bus-Auswahlsignal RSWU zum H-Pegel gebracht, um
die Transistoren P70 und P71 zu entregen. Als Ergebnis dieser Operation
gelangt der Datenverstärkerteil 5A zu
dem Zustand, in welchem er nur an die I/O-Busse TOL und NOL angeschlossen ist,
die durch die Bänke
C und D gemeinsam genutzt werden. In diesem Zustand verstärkt der
Datenverstärkerteil 5A automatisch
die Potentialdifferenz zwischen den I/O-Bussen TOL und NOL. Die
verstärkten
Daten werden über
den Pufferverstärker
BUFO zum Datenbus RDLO ausgegeben und werden dann durch den Ausgangspuffer 6 nach außen ausgegeben.
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Obwohl die Erfindung unter Bezugnahme
auf spezifische Ausführungsbeispiele
beschrieben worden ist, soll diese Beschreibung nicht in einem beschränkenden
Sinn gedacht sein. Verschiedene Modifikationen der offenbarten Ausführungsbeispiele werden
Fachleuten auf dem Gebiet bei einer Bezugnahme auf die Beschreibung
der Erfindung offensichtlich werden. Es wird daher gemeint, dass
die beigefügten
Ansprüche
alle Modifikationen oder Ausführungsbeispiele
abdecken werden, wie sie unter den wirklichen Schutzumfang der Erfindung
fallen.