TW407274B - Semiconductor memory device with multiple memory bases - Google Patents
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Description
經濟部中央標準局員工消費合作社印製 Λ7 _______ B? 五、發明説明（丨） 407274 發明領域 本發明有關一具有複數記憶體庫組態之半導體記憶 襞置。 〜 相關技術說明 在大容量之記憶體如64M或256M DRAM(動態隨機 存取記憶體）’廣為採用的做法是將複數個獨立運作之記 憶體庫設於該等記憶體庫欲交錯之一晶片内。 例如，在一具有寬内匯流排寬之記憶體，例如一 64M DRAM具有四個為16M之記憶體庫，其組態為每一記憶 體庫之短側沿晶片之短侧成一宜線配置，且輸入/輸出匯 流排線由記憶體庫共用，以增進整合位準。尤其在具 有800MHZ之運作頻率之高速是需設置輸入/輸出墊（pads) 於晶片邊緣，因現有導架（lead frame)有nH之導性，導 致傳輸特性明顯之惡化。是以有必要配置墊，外接輸入/ 輸出（輸入/輸出）電路及晶片邊緣。 參考第1圖，將說明含複數記憶體庫之傳統式半導 體記憶體裝置。該傳統式半導體記憶體裝置含記憶體庫 A 1，記憶體庫B 2，記憶體庫C 3及記憶體庫D 4設於 每一記憶體庫短側方向，互補式輸入/輸出匯流排τ〇及 Ν0由記憶體庫A 1到D4共用，一資料放大器部分1〇5。 讀取在輸入/輸出匯流排T0及N0之資料，並輸出讀取資 料到資料匯流排RDL0，及一輸出緩衝器6，在對自資料 匯流排RDL0讀取提供之資料回應時，輸出該輸出資料。 資料放大器部分105，設有一輸入/輸出匯流排資料 本紙張尺度適财賴家料（CNS ) ( 210x297^ ) ---------衣------1Τ------線. ,1 * Λ (請先閱讀背面之注意事項再填寫本頁) A7 B7 -------------------------- — A c\^y A-- 五、發明説明（） 放大器連接部分151，為連接輸入/輸出匯流排TO及NO 之連接部分，並執行讀取各一記憶體庫。 輸入/輸出匯流排TO及NO分別連接到位元線DO及 DB0以在記憶體庫A1彼此互補，位元線D1及DB1在 記憶體庫B2互補，位元線D2及DB2在記憶體庫C3互 補，及位元線D3及DB3在記憶體庫D4互補。 參考第2圖，繪示為輸入/輸出匯流排及位元線連接 部分T1，即輸入/輸出匯流排TO及NO與位元線DO及DB0 之連接段的詳細電路圖，該輸入/輸出匯流排位元線連接 部分T1設有NMOS (N頻道金屬氧化物半導體）電晶體 N60灰N61，其汲極分別連接到輸入/輸出匯流排TO及 NO,其閘極共同連接並連接到一欄選擇訊號線C0。此外， 雖圖未顯示，位元線DO及DB0連接到記憶元及感測放 大器以將記憶元之内之資料放大。 同理，輸入/輸出匯流排線連接部分T2連接到輸入/ 輸出匯流排TO及NO與位元線D1及DB1 ; —輸入/輸出 匯流排線連接部分T3連接到輸入/輸出匯流排TO及NO 與位元線D2及DB2，一輸入/輸出匯流排線連接部分T4 連接到輸入/輸出匯流排TO及NO與位元線D31及DB3。 參考第3圖，顯示資料放大器部分105及輸入/輸出 匯流排資料放大器連接部分151之詳細電路圖，該輸入/ 輸出匯流排資料放大器連接部分151設有PMOS (P頻 道金屬氧化物半導體）電晶體P70及P71，其源極分別連 接到輸入/輸出匯流排T0及N0，其個別之汲極分別連接 本紙張尺度適州中囤國家標準（CNS ) A4規格（210X297公釐） . ^^訂 線 .-· f I ("先閱讀背面之注意事項再填寫本頁) A7 A7 好浐部中决i!-4,/:Jh T,消於合竹.^卬父 ----------------------- d / 五、發明说明（3) 3^2丨74 ---- -貝料放大器。卩分105之波節（n〇de )s〇及s丨，其個別之閘 極則共同連接並連接到輸入/輸出及選擇訊號 RSW。 身料放大器部分105為一閂鎖型資料放大器部分， 其内之貝料以閂鎖行動讀取。内設有PMOS電晶體 P51P52 ’其個別之源極連接__電源供應VD，其個別之 閘極相互連接到對置電晶體，NM〇s電晶體N51及N52 之汲極’其個別之汲極則分別連接到電晶體P51及P52 之汲源以形成互補輸出波節；其個別之閘極分別連接電 晶體P51及P52之閘極，其個別之源極則共接，一 NM〇s 電晶體N53,其汲極連接電晶體N51及N52之共同接點， 其源極則接地，且其閘極連接一資料放大器啟動訊號資 料放大器E’及一緩衝器BUF0連接波節S0，並在暫存 資料到資料匯流排時輸出一輸出訊號。 其次’說明傳統式半導體記憶體裝置之讀取運作。 首先’假定在位元線D0及DB0分別產生Η位準及L位 準讀取資料。NMOS電晶體Ν60及Ν61被加強以回應C 選擇訊號L C0改變成Η位準，並對應讀取資料，分別 移轉Η及L位準電位到輸入/輸出匯流排το及no。結 果’輸入/輸出匯流排T0及N0之電位變成比輸入/輸出 匯流排T0之電位低’例如產生輸入/輸出匯流排το及N0 之電位壓300mV。該電位壓即傳送到資料放大器部分 105之波節S0及S1 ’使輸入/輸出匯流排選擇訊號RSW 變成L位準，並使輸入/輸出匯流排資料放大器連接部分 151之電晶體P70及P71變成強化（energized)狀態。在該 本纸張尺度遶州中國國家標準（CNS ) A4规格（210X297公麓） --------'λ)4------訂‘------線( r r (誚先閱讀背面之注意事項再頊艿本頁) 4 五、發明説明（ i.C?274 A7 B7 M妒部中Λ^ί?-/.;υ消於合竹衫卬.欠
狀態時’波節SO及si分別變成Η及L位準，使資料放 大器啟動訊號資料放大器E變成Η位準，並強化電晶體 Ν53以放大電位差。依此方式，緩衝器放大器buf〇輪 出波節SO之Η位準到資料匯流排RDL0以傳送H位準 到資料匯流排RSL0。在資料匯流排rdLO之資料即為輸 出緩衝器6輸出到外部。 其他記憶體庫，亦即記憶體庫Β到記憶體庫D之讀 取運作，與上述類似，且連接至個別記憶體庫之位元線 上之資料即輸出至外部。 上述傳統式記憶體裝置所具組態為，複數個記憶體 庫之短側沿晶片之短側方向配置，且輸入/輸出匯流排線 由該等記憶體庫共用。當然，輸入/輸出匯流排線之長度 幾乎等於晶片之短側長度，故每一輸入/輸出匯流排線之 電荷電容相當高。因此，在記憶體庫Α及Β，配置於資 料放大器部分之另一邊，並實質遠離資料放大器部分欲 被存取時，自位元線轉移資料到輸入/輸出匯流排線需很 長時間產生之缺點為導致讀取存取速度減緩。 發明目的 故本發明之目的在提供一半導體記憶裝置，可以在 增加輸入/輸出匯流排之長度時不致使讀取速率減弱。 發明之概要 根據本發明之半導體記憶裝置包括為正偶數） 各自獨立運作之記憶體庫以-第-方向配置，輸入/輸出 匯流排向該第-方向延伸’且共同連接^己憶體庫之 本麻尺度刺，丨’關幻 (讀先閲讀背面之注意事項再填寫本頁，一 袈 、1Τ ·—年------ • II I . ·
• —^1 I I 5 A7 5 A7 407¾^ 發明説明（ 別位元線’與一資料放大器電路，以放大並輸出在輸入/ 輪出匯流排之資料。該資料放大器電路配置於第（N/2)個 °己憶體庫與第（N/2+1)個記憶體庫之間’輸入/輸出匯流排 被分成一第一輸入/輸出匯流排及一第二輸入/輸出匯流 排’分別連接到資料放大電路。 圖式簡要說明 本發明上述及其他目的，特性及優點配合下列之本 發明詳細說明及新附圖示將更為明顯，其中： 第1圖為顯示一傳統式半導體記憶裝置之方塊圖； 第2圖為顥示傳統式輸入/輸出匯流排及位元線連接 部分之電路圖； 第3圖為顯示一傳統式資料放大器之電路圖； 第4圖為顯示根據本發明半導體記憶體裝置一第一 實施例之方塊圖； 第5圖為第4圖所示資料放大器之電路圖； 第6圖為說明本發明之波形圖；及 第7圖為說明本發明一第二實施例之資料放大器之 電路圖。 發明之詳細說明 參考第4圖，將說明本發明第一實施例。在第4圖 中，與第1圖相同之組件均標示以相同之參考符號/數字。 本發明之半導體記憶體裝置設有各自獨立運作之記憶體 庫A1 ’記憶體庫B2，記憶體庫C3，記憶體庫D4以每 一記憶體庫之短側方向配置，及一輸出緩衝器6。此外， 本紙張尺度_中酬家 ---------!· ^------II------0, (讀先閱讀背面之注意事項再峨朽本頁) :¾¾:‘部屮呔"^^，、^^消於含竹；；.卬來 407274 A7 B7 五、發明説明（） 6 本實施例設有互補式輸入/輸出匯流排TOU及NOU由記 憶體庫Α1及記憶體庫Β2共用，及互補式輸入/輸出匯 流排TOL及NOL由記憶體庫C3及記憶體庫D4共用， 為將傳統式記憶體裝置之輸入/輸出匯流排Τ0及Ν0分 成兩部分而得，並用以取代輸入/輸出匯流排T0及N0， 及一資料放大器05配置於記憶體庫B2及記憶體庫C3 之間，讀取在輸入/輸出匯流排TOU及NOU，及輸入/ 輸出匯流排TOL及NOL之資料，並輸出讀取資料到資 料匯流排RDL0，以取代傳統式記憶體裝置之資料放大 器部分105。在此，輸入/輸出匯流排TOU及NOU，與 輸入/輸出匯流排TOL及NOL分別具有幾乎相等長度。 資料放大器部分5為輸入/輸出匯流排TOU及NOU 與輸入/輸出匯流排TOL及NOL之間的連接部分，設有 輸入/輸出匯流排資料連接部分51，執行個別記憶體庫之 資料讀取。 此外，本實施例設有一控制電路10以根據選通脈衝 RAS及CAS產生選擇訊號RSWU及RSWL及一位址訊 號ADD，並傳送結果到資料放大器部分5。 參考第5圖，顯示資料放大器部分5及輸入/輸出匯 流排資料放大連接部分51之詳細電路圖，輸入/輸出匯 流排資料放大連接部分51設有PMOS電晶體P70及P71， 其個別之源極分別連接到輸入/輸出匯流排TOU及 NOU，其個別之汲極分別連接到資料放大器部分5之波 節S0及S1，及其個別之閘極共接，並連接輸入/輸出匯 本紙張尺度通州中國國家標準（CNS ) Λ4規格（21〇X 297/il ) ----------束------ΐτ^------^ h- (誚先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 407274 __________________________ 五、發明説明（7) 流排選擇訊號RSWU，及PMOS電晶體P72及P73，其 個別之源極分別連接到輸入/輸出匯流排TOL及NOL， 其個別之汲極分別連接資料放大器部分5之波節S0及 S1，及其個別之閘極共接，並連接輸入/輸出匯流排選擇 訊號RSWL。 資料放大器部分5為一閂鎖型資料放大器部分，以 閂鎖運作讀取資料。除了電晶體P70及P72之汲極連接 波節S0外，電晶體P71及P73之汲極連接到波節S1， 此與傳統式資料放大器部分105相同。 其次說明本實施例之讀取運作。首先，在記憶體庫 A及B之讀取運作時，輸入/輸出匯流排選擇訊號RSWU 即變成L位準以強化（energize)電晶體P70及P71。同時， 輸入/輸出匯流排選擇訊號RSWU變成Η位準，以弱化 (deenergize)電晶體Ρ72及Ρ73。此運作結果為，資料放 大器部分只連接由記憶體庫A及B共用之輸入/輸出匯 流排TOU及NOU。在此狀態時，將資料放大器啟動訊 號資料放大器E變成Η位準以強化電晶體N53，輸入/輸 出匯流排TOU及NOU之電位差以與傳統式裝置相同方 式放大。資料放大器部分5放大之資料即透過緩衝器放 大器BUF0輸出至資料匯流排RDL0。在資料匯流排RDL0 之資料即為輸出緩衝器6輸出到外部。
其次，在記憶體庫C及D之讀取運作時，輸入/輸 出匯流排選擇訊號RSWU即變成L位準以強化電晶體 P72及P73。同時，輸入/輸出匯流排選擇訊號RSWU 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公釐） ---------'裝------’玎^------^ V- (請先閱讀背面之注意事項再填寫本頁) 407274 經濟部中央標準局員工消費合作社印製 五、發明説明（8) 變成Η位準，以弱化電晶體p7〇及P71。此運作結果為， 資料放大器部分只連接由記憶體庫Α及Β共用之輸入/ 輸出匯流排TOL及NOL。 在此狀態，輸入/輸出匯流排TOL及NOL之電位差 即被放大，使資料放大器啟動訊號資料放大器E變成η 位準’以強化電晶體Ν53。資料放大器部分5放大之資 料即透過緩衝器放大器BUF0輸出至資料匯流排RDL〇， 並進而由輸出緩衝器6輸出到外部。 如上述’在本實施例中，資料放大器部分5配置於 記憶體庫群組之中央，亦即為傳統式裝置輸入/輸出匯流 排T0及NO中分為二部分之中央點。當然，是可能防止 輸入/輸出匯流排長度隨容積量增加而增加長度，方法為 用包括屬於資料連接部分5之輸入/輸出匯流排連接部分 51之電晶體P70至P73之開關來控制輸入/輸出匯流排 TO及N0之連接。 參考第6圖，顯示讀取運作時各部分之訊號波形， 將说明本發明之效應。在一所需之輸入/輸出匯流排透過 本實施例輸入/輸出匯流排選擇訊號RSWU*RSWL或 在傳統式裝置之輸入/輸出選擇訊號RW連接到資料放大 器之讀取運作時於時間TM〇啟始在攔選擇訊號於時 間TM變成η位準時，位元線資料之移轉到輸入/輸出匯 流排是從該時間TM1開始。在本實施例之模態，資料放 大器啟動訊號資料放大器E則隨著在時間TM2產生之電 位差（例如，為300mV)而變成H位準，該電位差可以啟) A4,m (210χ29^----- (請先閱讀背面之注意事項再填寫本頁) 裝' 、-=* 線 407274 Λ7 Η" 五、發明説明（9) ' 動輸入/輸出匯流排TOU(L)及NOU(L)之間的資料放大器 部分5。以此項運作，即在時間TM3可取得資料匯流排 RDL0之一 Η位準訊號。 在另一方面，於傳統式裝置内，資料放大器啟動訊 號資料放大器Ε隨著一足以啟動輸入/輸出匯流排Τ0及 N0之間的電位差之間的資料放大器105產生而變成Η 位準，當然，傳統式裝置與本實施例之間的差異在於時 間ΤΜ4及時間ΤΜ2之間的差異（ΤΜ4-ΤΜ2)，該等時間 分別對應於輸入/輸出匯流排Τ0及Ν0以及輸入/輸出匯 流排TOU(L)及NOU(L)之長度。 以模擬範例而言，在通常採用四記憶體庫之64M DRAM組態中，該電位差300mV之差異經確認為約2ns (十億分之二秒）。 其次，參考第7圖，本發明第二實施例之說明如下。 第一實施例之資料放大器部分5與本實施例之差異在於 本實施例之資料放大器是差動型資料放大器採用由一電 流鏡電路而非閂鎖電路形成之差動型電路做為主動承 載。 資料放大器部分5A設有一 PMOS電晶體P81，其源 極連接一電源VD，其閘極及汲極共接，並具有一輸出 波節S3, 一 PMOS電晶體P82,其一源極連接一電源VD， 並以電晶體P81共同形成一電流鏡，其閘極共接電晶體 P81之閘極，NMOS電晶體N81及N82，其個別之汲極 連接電晶體P81及P82之個別汲極，其個別之閘極 _12_ 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨OX 297公楚） ---------裝------1T------^ - r Ψ * (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標隼局員工消費合作社印製 經濟部中央標準局員工消費合作社印製 --40-7-274__B?—_________________ 五、發明説明（） . 10 連接到互補波節SO及S1，且其個別之源極共同連接以 形成一差動電路，一 NMOS電晶體N83，其源極連接電 晶體N81及N82源極之共同接點，其源極接地，其閘極 連接電源，一緩衝器BUF0，其輸入端連接電晶體P81 及N81汲極之共同接點以暫存輸出訊號並輸出結果到資 料匯流排RDL0。 其次說明本實施例之讀取運作。首先，在記憶體庫 A及B之讀取運作時，輸入/輸出匯流排選擇訊號RSWU 即變成L位準以強化電晶體P71與第一實施例相同。。 同時，輸入/輸出匯流排選擇訊號RSWU變成Η位準， 以弱化電晶體Ρ72及Ρ73。此運作結果為，資料放大器 部分只連接由記憶體庫Α及Β共用之輸入/輸出匯流排 TOU 及 NOU。 在此狀態時，資料放大器部分5A自動放大輸入/輸 出匯流排TOU及NOU之電位差為資料放大器部分5A 放大之資料透過緩衝器放大器BUF0自波節S3輸出到資 料匯流排RDL0。在資料匯流排RDL0之資料為輸出緩衝 器6輸出到外部。 其次，在記憶體庫C及D之讀取運作時，輸入/輸 出匯流排選擇·訊號RSWU即變成L位準以強化電晶體 P70及P71。同時，輸入/輸出匯流排選擇訊號RSWU變 成Η位準，以弱化電晶體P70及P71。此運作結果為， 資料放大器部分5Α進入只連接由記憶體庫C及D共用 之輸入/輸出匯流排T0L及N0L之狀態。在此狀態，資 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公犛） '裝------訂------線 -. i~ (請先閱讀背面之注意事項再填寫本頁) 407274 五、發明説明（ 11 料放大器部分5A自動放大私λ …“。 輸入/輸出匯流排T〇L及祖 之電位差為貝料放大器部分 放大器卿〇自波節料透過緩衝器 輸出到資料匯流排RDL0。在資 料匯流排RDL0之資料么於山 之貝钭為輸出緩衝器6輸出到外部。 本發明雖參考特殊實施例說明，然、該說明並不偏限 於有限的建構。精熟本技術者仍可就參考本發明所揭露 之實施例說明而多方潤飾修改。因此所附申請專利範圍 將涵括符合本發明真正範疇之任何修改或實施例。 (請先閱讀背面之注意事項再填寫本頁) 裝 訂 線 經濟部中央標準局員工消費合作社印製 本紙張尺度剌巾關轉
Claims (1)
- 經濟部中央標準局貝工消費合作社印裝 407274 β88 C8 D8 六、申請專利範圍 1.一種半導體記憶裝置，包括： N (N為一正偶數）單元各自獨立運作之記憶體庫， 以一第一方向配置； 輸入/輸出匯流排，向該第一方向延伸，且共同連接 N記憶體庫之個別位元線；以及 ―貝料放大器電路，以放大並輪出在輸入/輸出匯流 排之資料； 該資料放大器電路配置於第（N/2)個記憶體庫與第 (N/2+1)個記憶體庫之間，輸入/輸出匯流排被分成一第一 輸入/輸出匯流排及一第二輸入/輸出匯流排，分別連接 到資料放大電路。 2. 依申請專利範圍第1項所述之半導體記憶裝置， 其中該資料放大器電路包括一連接部分，其中該資料放 大器電路連接該第一輸入/輸出匯流排線及該第二輸入/ 輸出匯流排線。 3. 依申請專利範圍第丨項所述之半導體記憶裝置， 其中該第一輸入/輸出匯流排線及該第二輸入/輸出匯流 排線分別包括互補匯流排線組。 4. 依申請專利範圍第1項所述之半導體記憶體裝置， 其中該第一輸入/輸出匯流排線之長度實質等於該第二輸 入/輸出匯流排線之長度。 5. 依申請專利範圍第丨項所述之半導體記憶裝置， 其中該資料放大器電路包括一閂鎖型資料放大器電路， —第—開關電路，設置於設閂鎖型資料放大器電路之資 I紙張尺度^?^在隼（CNS) Α4· (21()χ297 ---- •‘ -- (請先閲讀背面之注意事項再填寫本頁) *- ABCD 407274 六、申請專利範圍 料輸入端與該第一輸入/輸出匯流排線之間，其強化係以 一第一選擇訊號控制，及一第二開關電路，設置於該閂 鎖型資料放大器電路之資料輸入端與該第二輸入/輪出匯 流排線之間，其強化係以一第二選擇訊號控制。 6. 依申請專利範圍第5項所述之半導體記憶裝置， 其中該閂鎖型資料放大器電路之啟動係以一資料放大器 啟動訊號控制。 7. 依申請專利範圍第1項所述之半導體記憶裝置， 其中該=貝料放大器電路包括一差動放大型資料放大器電 路，一第一開關電路，設置於設差動放大型資料放大器 電路之輸入端與該第一輸入/輸出匯流排線之間，其強化 係以一第一選擇訊號控制，及一第二開關電路，設置於 該差動放大型資料放大器電路之資料輸入端與該第二輸 入/輸出匯流排線之間’其強化係以一第二選擇訊號控 制。 8. —種半導體記憶裝置，包括： 第一記憶體庫，第一輸入/輸出匯流排線連接至該第 一記憶體庫之位元線； 第二記憶體庫，第二輸入/輸出匯流排線連接至該第 二記憶體庫之位元線；以及 資料放大器電路，連接該第一輸入/輸出匯流排線 及該第二輸入/輸出線，並在回應一選擇訊號時放大及輸 出在該第一輸入/輸出匯流排線之資料或者在該第二輸入 /輸出匯流排線之資料兩者之一； 16 尽-氏張尺度適用中國國家標準（CNS ) A4規格（2丨〇χ297公釐） (請先聞讀背面之注意事項再填寫本頁) -裝· 經濟部中央標準局員工消費合作社印製407274 g 該第-記憶體庫及該第二記憶體庫分別獨立運作， 且該第一輸入/輸出匯流排線之長度與該第二輸入/輸出 匯流排線之長度實質相等。 9·依申請專圍第8項所述之半導體記憶裝置， 其中該資料放大器電路包括_連接部分，其中該資料放 大器電路連接該第一輸入/輸出匯流排線及該第二輸入/ 輸出匯流排線。 10·依申請專利範圍第8項所述之半導體記憶裝置， 其中該資料放大器電路包括一連接部分，其中該資料放 大器電路包括一閂鎖型資料放大器電路’ 一第一開關電 路’設置於設閃鎖型資料放大器電路之f料輸入端與該 第一輸入/輸出匯流排線之間，其強化係以一第一選擇訊 號控制，及一第二開關電路，設置於該閂鎖型資料放大 器電路之資料輸入端與該第二輸入/輸出匯流排線之間， 其強化係以一第二選擇訊號控制。 11 ·依申睛專利範圍第1 〇項所述之半導體記憶裝置， 其中該閂鎖型資料放大器電路之啟動係以一資料放大器 啟動訊號控制。 12 ·依申g青專利範圍第8項所述之半導體記憶裝置， 其中該資料放大器電路包括： 一差動放大型資料放大器電路； 一第一開關電路，設置於設差動放大型資料放大器 電路之輸入端與該第一輸入/輸出匯流排線之間，其強化 係以一第一選擇訊號控制；以及 17 本紙張尺度適用中國國家標準（CNS ) Α4規格（210x297公釐） 1¾.-- * i (請先閱讀背面之注意事項再填寫本頁) 、?τί 錚丨· 經濟部中央標準局貝工消費合作社印製 A8 B8 407274_§_， 六、申請專利範圍 一第二開關電路，設置於該差動放大型資料放大器 電路之資料輸入端與該第二輸入/輸出匯流排線之間，其 強化係以一第二選擇訊號控制。 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）
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