DE10113714A1 - Eingabe/Ausgabe-Abtastverstärkerschaltung für ein Halbleiterspeicherbauelement - Google Patents

Abstract

Die Erfindung bezieht sich auf eine E/A-Abtastverstärkerschaltung (20') eines Halbleiterspeicherbauelements, die an E/A-Leitungen angekoppelt ist, die zu einem jeweiligen Bitleitungspaar gehören, wobei die Schaltung einen Stromabtastverstärker (14') zum Abtasten einer Stromdifferenz zwischen den E/A-Leitungen und Abgeben entsprechender Differenzsignale, einen Spannungsabtastverstärker (16') zum Verstärken der Spannungen dieser Differenzsignale und eine Zwischenspeicherschaltung zum Zwischenspeichern der Differenzsignale vom Spannungsabtastverstärker in Reaktion auf ein Zwischenspeichersignal (LAT) aufweist. DOLLAR A Erfindungsgemäß beinhaltet die Zwischenspeicherschaltung einen ersten Differenzverstärker (DF1) und einen zweiten Differenzverstärker (DF2), die jeweils die Differenzsignale (DIF, DIFB) vom Spannungsabtastverstärker empfangen, sowie zwischen die Ausgangsanschlüsse des ersten und zweiten Differenzverstärkers eingeschleifte Mittel (R1, R2, MP24) zur Änderung der Spannungsverstärkung des ersten und zweiten Differenzverstärkers in Abhängigkeit vom Zwischenspeichersignal. DOLLAR A Verwendung z. B. in DRAM-Halbleiterbauelementen.

Description

Die Erfindung bezieht sich auf eine Eingabe/Ausgabe-Abtastver­ stärkerschaltung für ein Halbleiterspeicherbauelement, das we­ nigstens ein Paar von Bitleitungen und ein zugehöriges Paar von Eingabe/Ausgabe(E/A)-Leitungen aufweist, an welche die Ein­ gabe/Ausgabe(E/A)-Abtastverstärkerschaltung ankoppelbar ist. Die E/A-Abtastverstärkerschaltung ist insbesondere in dynamischen Speicherbauelementen mit wahlfreiem Zugriff (DRAMs) verwend­ bar.

Halbleiterspeicherbauelemente, insbesondere DRAM-Bauelemente, beinhalten üblicherweise ein Feld von in einer Matrix mit meh­ reren Zeilen und mehreren Spalten angeordneten Speicherzellen sowie Schaltkreise zum Zugreifen auf die Speicherzellen und Übertragen von aus den Speicherzellen ausgelesenen Daten nach außen. Es ist bekannt, dass ein entsprechender Übertragungs­ pfad, der eine Speicherzelle mit einem externen Bereich ver­ bindet, ein Paar von Bitleitungen BLn, BLnB, die mit eine r Speicherzelle MC verknüpft sind, ein Paar von Eingabe/Ausgabe- Leitungen IOi, IOiB, die zu dem Bitleitungspaar gehören, sowie ein Paar von Dateneingabe-/Datenausgabeleitungen DIOj, DIOjB umfasst, die zu dem E/A-Leitungspaar gehören, wie in Fig. 1 für eine entsprechende herkömmliche Anordnung gezeigt.

Konkret überträgt das E/A-Leitungspaar IOi, IOiB Zellendaten, die auf ein Bitleitungspaar geladen wurden, über Transistoren T1 und T2 (oder eine Spaltenpassier-Torschaltung)zu einem Ein­ gabe/Ausgabe-Multiplexer 12, wobei die Transistoren T1 und T2 über eine Spaltenauswahlleitung CSL angewählt werden. Mit dem E/A-Multiplexer 12 sind in nicht gezeigter Weise mehrere Ein­ gabe/Ausgabe-Leitungspaare verbunden, die zu dem Paar von Da­ teneingabe-/Datenausgabeleitungen DIOj, DIOjB gehören. Mit an­ deren Worten verbindet ein E/A-Multiplexer 12 eines von mehre­ ren E/A-Leitungspaaren mit demjenigen Paar von Dateneingabe- /Datenausgabeleitungen DIOj, DIOjB, das Zellendaten über den E/A-Multiplexer 12 zu einer Dateneingabe-/Datenausgabe-Abtast­ verstärkerschaltung 20 überträgt. Da die Abmessung eines Bit­ leitungsabtastverstärkers 24 klein ist und die Last der E/A- Leitungen und Dateneingabe-/Datenausgabeleitungen sehr hoch ist, wird die E/A-Abtastverstärkerschaltung 20 zur erneuten Verstärkung eines Signals am Ende des Dateneingabe- /Datenausgabeleitungspaars DIOj, DIOjB verwendet.

Im allgemeinen werden Verstärker, die zur Verstärkung von E/A- Signalen in einem Speicherbauelement verwendet werden, in sol­ che vom Stromabtasttyp und solche vom Spannungsabtasttyp klas­ sifiziert. Was die Betriebseigenschaften betrifft, besitzt ein Verstärker vom Spannungsabtasttyp, im folgenden als Spannungs­ abtastverstärker bezeichnet, eine niedrigere Antwortgeschwin­ digkeit als ein Verstärker vom Stromabtasttyp, nachfolgend als Stromabtastverstärker bezeichnet. Mit anderen Worten wird, da der Spannungsabtastverstärker ein Signal derart verstärkt, dass es eine große Schwingungsweite besitzt, relativ viel Zeit zur Signalübertragung benötigt. Andererseits verstärkt der Stromabtastverstärker ein Signal derart, dass es eine kleine Schwingungsweite aufweist, so dass zur Signalübertragung ver­ glichen mit dem Spannungsabtastverstärker nur wenig Zeit benö­ tigt wird.

Wie aus Fig. 1 weiter ersichtlich, beinhaltet die herkömmliche E/A-Abtastverstärkerschaltung 20 einen Stromabtastverstärker 14, einen Spannungsabtastverstärker 16 und eine Zwischenspei­ cherschaltung 18. Der Stromabtastverstärker 14, der eine hohe Betriebsgeschwindigkeit aufweist, verstärkt Datensignale bzw. Differenzsignale verschiedener Pegel auf den Dateneingabe- /Datenausgabeleitungen DIOj, DIOjB, und der Spannungsabtast­ verstärker 16 verstärkt nochmals die Datensignale CSA, CSAB vom Stromabtastverstärker 14. Anschließend wandelt die Zwi­ schenspeicherschaltung 18 die Spannungspegel der Datensignale DIF, DIFB vom Spannungsabtastverstärker in CMOS-Pegel und überträgt entsprechende Datensignale DOUT, DOUTB auf CMOS- Pegeln zu einer Ausgabepufferschaltung 22. Fig. 2 zeigt ein detailliertes Schaltbild der herkömmlichen E/A-Abtastverstär­ kerschaltung 20 und der Ausgabepufferschaltung 22.

Wie aus Fig. 2 ersichtlich, sind der Stromabtastverstärker 14 und der Spannungsabtastverstärker 16 aktiviert, wenn ein als "IOSAE" bezeichnetes Signal auf einem hohen Logikpegel liegt. Der Stromabtastverstärker 14 weist zwei PMOS-Transistoren MP1, MP2 und drei NMOS-Transistoren MN1, MN2, MN3 auf, die in der in Fig. 2 gezeigten Weise verschaltet sind, und tastet Signale auf den Dateneingabe-/Datenausgabeleitungen DIOj, DIOjB ab und verstärkt diese. Der Spannungsabtastverstärker 16 weist zwei Differenzverstärker auf, von denen jeder aus zwei PMOS- Transistoren und drei NMOS-Transistoren besteht, die in der in Fig. 2 illustrierten Weise verschaltet sind. Der Spannungsab­ tastverstärker 16 empfängt die Datensignale CSA, CSAB vom Stromabtastverstärker 14 und verstärkt die Spannungspegel die­ ser empfangenen Signale, um Datensignale DIF, DIFB mit ver­ stärkten Spannungspegeln abzugeben. Die Zwischenspeicherschal­ tung 18 wandelt die Spannungspegel dieser Datensignale DIF, DIFB in CMOS-Pegel um, wozu sie vier PMOS-Transistoren MP7, MP8, MP9, MP10 und drei NMOS-Transistoren MN9, MN10, MN11 auf­ weist, die in der in Fig. 2 gezeigten Weise verschaltet sind. Im Betrieb werden, wenn das Signal IOSAE von einem niedrigen auf einen hohen Logikpegel übergeht, der Stromabtastverstärker 14 und der Spannungsabtastverstärker 16 der E/A-Abtastver­ stärkerschaltung 20 gleichzeitig aktiviert. Zu den Dateneinga­ be-/Datenausgabeleitungen DIOj, DIOjB übertragene Datensignale werden vom Stromabtastverstärker 14 abgetastet und verstärkt, und die solchermaßen verstärkten Datensignale CSA, CSAB werden zum Spannungsabtastverstärker 16 übertragen. Dieser verstärkt die Datensignale CSA, CSAB des Stromabtastverstärkers 14, wo­ bei von den von ihm verstärkten Datensignalen DIF, DIFB eines mit einem hohen Logikpegel einen Spannungspegel von etwa 1,5 V aufweist. Die Zwischenspeicherschaltung 18 wird dann deakti­ viert, wenn ein mit "LAT" bezeichnetes Signal auf niedrigem Logikpegel liegt. In diesem Fall sind ihre Ausgangsanschlüsse DOUT, DOUTB über die PMOS-Transistoren MP9 und MP10 mit der­ selben Spannung VDD vorgespannt. Die Zwischenspeicherschaltung 18 ist bei hohem Logikpegel des Signals LAT aktiviert, um dann die Ausgangssignale DIF, DIFB des Spannungsabtastverstärkers 16 zwischenzuspeichern. Zu diesem Zeitpunkt weist von den Aus­ gangssignalen DOUT, DOUTB der Zwischenspeicherschaltung eines mit hohem Logikpegel einen CMOS-Pegel auf, d. h. einen Spei­ sespannungs(VDD)-Pegel.

Da in der herkömmlichen E/A-Abtastverstärkerschaltung 20 die Signale DOUT und DOUTB von der Zwischenspeicherschaltung 18 relativ rasch ausgegeben werden, ist die Lesedauer des DRAM- Bauelements (oder eine Spaltenadressen-Zugriffszeit) redu­ ziert. Wenn jedoch ein Zeitpunkt des Übergangs von niedrigem zu hohem Pegel zu rasch gesetzt wird, werden zuvor abgegebene Datensignale, d. h. Ausgangssignale des Spannungsabtastverstär­ kers, der Zwischenspeicherschaltung 18 als Eingangssignale zu­ geführt, was als ungültiger Abtastbetrieb bezeichnet wird. Wie aus Fig. 2 ersichtlich, weisen die kreuzoekonnelten PMOS- Transistoren MP7 und MP8 der Zwischenspeicherschaltung 18 eine Charakteristik derart auf, dass dadurch weiterhin ein zwi­ schengespeicherter Wert beibehalten wird. Im Fall der Zufüh­ rung ungültiger Daten zur Zwischenspeicherschaltung 18 puffern die kreuzgekoppelten PMOS-Transistoren MP7 und MP8 die ungül­ tigen Daten. Da die zwischengespeicherten ungültigen Daten in momentan eingegebene, gültige Daten umzukehren sind, benötigt die Ausgabe der gültigen Daten relativ viel Zeit. Um einen stabilen Betrieb der Zwischenspeicherschaltung 18 sicherzu­ stellen, ist daher eine vorgegebene Zeittoleranz, siehe Tmar­ gin in Fig. 4, zum Zeitpunkt eines Übergangs von niedrigem auf hohen Pegel des der Zwischenspeicherschaltung 18 zugeführten Signals LAT vorgesehen. Dies bedeutet, dass die Lesedauer des DRAM-Bauelements durch den Zeitpunkt des Übergangs von niedri­ gem auf hohen Pegel (bzw. einen Aktivierungszeitpunkt) des Signals LAT begrenzt ist.

Der Erfindung liegt als technisches Problem die Bereitstellung einer E/A-Abtastverstärkerschaltung für ein Halbleiterspei­ cherbauelement zugrunde, mit der sich die Lesedauer verringern lässt.

Die Erfindung löst dieses Problem durch die Bereitstellung ei­ ner E/A-Abtastverstärkerschaltung mit den Merkmalen des An­ spruchs 1.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unter­ ansprüchen angegeben.

Eine vorteilhafte, nachfolgend näher beschriebene Ausführungs­ form der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:

Fig. 1 ein Blockschaltbild eines Datenausgabepfades eines herkömmlichen dynamischen Speicherbauelementes mit wahlfreiem Zugriff mit E/A-Abtastverstärkerschal­ tung,

Fig. 2 ein Schaltbild der E/A-Abtastverstärkerschaltung von Fig. 1,

Fig. 3 ein Schaltbild einer erfindungsgemäßen E/A-Abtast­ verstärkerschaltung und

Fig. 4 ein zeitliches Signalverlaufsdiagramm zur Veran­ schaulichung der Betriebsweise der erfindungsgemäßen E/A-Abtastverstärkerschaltung von Fig. 3.

Fig. 3 zeigt eine erfindungsgemäße E/A-Abtastverstärker­ schaltung, wobei gleiche Komponenten wie bei der herkömmlichen Schaltung von Fig. 2 mit denselben Bezugszeichen versehen sind. Die erfindungsgemäße E/A-Abtastverstärkerschaltung 20' von Fig. 3 ist mit Dateneingabe-/Datenausgabeleitungen DIOj und DIOjB verbunden und weist einen Stromabtastverstärker 14', einen Spannungsabtastverstärker 16' und eine Zwischenspeicher­ schaltung 18' auf. Der Stromabtastverstärker 14' und der Span­ nungsabtastverstärker 16' besitzen dieselbe Funktionalität wie die entsprechenden Komponenten der herkömmlichen E/A- Abtastverstärkerschaltung von Fig. 2, so dass diesbezüglich auf deren obige Beschreibung verwiesen werden kann.

Die Zwischenspeicherschaltung 18' von Fig. 3 beinhaltet zwei Differenzverstärker DF1 und DF2, von denen jeder aus zwei PMOS-Transistoren und drei NMOS-Transistoren besteht, die in der in Fig. 3 gezeigten Weise verschaltet sind. Jeder Diffe­ renzverstärker DF1 und DF2 empfängt Signale DIF und DIFB vom Spannungsabtastverstärker 16' einer vorgehenden Stufe als Ein­ gangssignale und weist einen jeweiligen Ausgangsanschluss zum Abgeben zugehöriger Ausgangssignale DOUT und DOUTB auf. Des weiteren weist die Zwischenspeicherschaltung 18' zwei Wider­ stände R1 und R2 sowie einen PMOS-Transistor MP24 auf, die ei­ nen Verstärkungsänderungsschaltkreis bilden. Ein Ende des Wi­ derstands R1 ist an den Ausgangsanschluss DOUT des Differenz­ verstärkers DF1 angeschlossen, und ein Ende des Widerstands R2 ist an den Ausgangsanschluss DOUTB des Differenzverstärkers DF2 angeschlossen. Zwischen den anderen Enden der Widerstände R1 und R2 ist ein Source/Drain-Kanal des PMOS-Transistors MP24 eingeschleift, an dessen Gate-Elektrode ein LAT-Signal, d. h. ein Zwischenspeichersignal angelegt wird.

Die Widerstände R1 und R2 und der PMOS-Transistor MP24 bewir­ ken eine Änderung der Spannungsverstärkung jedes Differenzver­ stärkers DF1 und DF2 in Abhängigkeit vom Logikpegel des Sig­ nals LAT. Speziell ist, wenn das Signal LAT auf niedrigem Lo­ gikpegel liegt, der PMOS-Transistor MP24 leitend geschaltet, so dass die Ausgangsanschlüsse DOUT und DOUTB der Zwischen­ speicherschaltung 18' über die Widerstände R1 und R2 und den PMOS-Transistor MP24 elektrisch verbunden sind. In diesem Fall wird der Ausgangswiderstand jedes Differenzverstärkers DF1 und DF2 klein, so dass die Spannungsverstärkung jedes Differenz­ verstärkers DF1 und DF2 reduziert ist. Beispielsweise hat die Spannungsverstärkung jedes Differenzverstärkers DF1, DF2 zu diesem Zeitpunkt den Wert eins. Wenn andererseits das Signal LAT auf hohem Logikpegel liegt, ist der PMOS-Transistor MP24 sperrend geschaltet, so dass die Ausgangsanschlüsse DOUT und DOUTB der Zwischenspeicherschaltung 18' nicht miteinander elektrisch verbunden sind. Da dadurch der Ausgangswiderstand jedes Differenzverstärkers DF1 und DF2 verglichen mit dem vo­ rigen Zustand, in welchem die Ausgangsanschlüsse elektrisch verbunden waren, erhöht ist, ist die Spannungsverstärkung je­ des Differenzverstärkers DF1 und DF2 erhöht. Folglich kann die Spannungsverstärkung jedes Differenzverstärkers DF1 und DF2 in Abhängigkeit davon geändert werden, ob sich der PMOS- Transistor MP24 im sperrend oder leitend geschalteten Zustand befindet.

Fig. 4 zeigt den zeitlichen Verlauf von Signalen zur Erläute­ rung der Betriebsweise der erfindungsgemäßen E/A-Abtastver­ stärkerschaltung von Fig. 3. Nachstehend wird auf den Betrieb der erfindungsgemäßen E/A-Abtastverstärkerschaltung anhand der Fig. 3 und 4 näher eingegangen.

Wenn ein Lesevorgang beginnt, wird zuerst eine Wortleitung WLm ausgewählt. Daten, die in einer mit der ausgewählten Wortlei­ tung verbundenen Speicherzelle MC gespeichert sind, werden zu einem Bitleitungspaar BLn, BLnB übertragen. Die mit der ausge­ wählten Speicherzelle verknüpften Bitleitungen BLn, BLnB sind über Transistoren T1 und T2, die durch eine Spaltenauswahllei­ tung CSL angesteuert werden, mit Eingabe/Ausgabe-Leitungen IOi und IOiß verbunden. Das Paar von E/A-Leitungen ist über einen Eingabe/Ausgabe-Multiplexer 12 mit zugehörigen Dateneingabe- /Datenausgabeleitungen DIOj und DIOjB verbunden. Wie in Fig. 4 veranschaulicht, sind zu diesem Zeitpunkt der Stromabtastver­ stärker 14', der Spannungsabtastverstärker 16' und die Zwi­ schenspeicherschaltung 18' der E/A-Abtastverstärkerschaltung 20' auf einem hohen Logikpegel des Signals IOSAE aktiviert. Zu den Dateneingabe-/Datenausgabeleitungen DIOj und DIOjB über­ tragene Datensignale werden durch den Stromabtastverstärker 14' abgetastet und verstärkt, und die abgetasteten und ver­ stärkten Datensignale CSA und CSAB werden dem Spannungsabtast­ verstärker 16' zugeführt. Dieser verstärkt nochmals die ihm vom Stromabtastverstärker 14' zugeführten Datensignale CSA und CSAB.

Wenn das Signal LAT auf niedrigem Logikpegel liegt, sind die Ausgangsanschlüsse DOUT und DOUTB der Zwischenspeicherschal­ tung 18' elektrisch über die Widerstände R1 und R2 und den PMOS-Transistor MP24 verbunden. Dies bedeutet, dass die Span­ nungsverstärkung der jeweiligen Differenzverstärker DF1 und DF2 in der Zwischenspeicherschaltung 18' als Differenzverstär­ ker mit niedrigerer Spannungsverstärkung fungiert. Die Zwi­ schenspeicherschaltung 18' gibt daher die Signale DOUT und DOUTB abhängig von Logikpegeln ungültiger oder gültiger Ein­ gangssignale DIF und DIFB ab. Mit anderen Worten gibt die Zwi­ schenspeicherschaltung 18' ihre Ausgangssignale DOUT und DOUTB direkt proportional zu Spannungspegeln ihrer Eingangssignale DIF und DIEB ab. Da zu diesem Zeitpunkt die Spannungsverstär­ kung jedes Differenzverstärkers DF1 und DF2 abgesenkt ist, liegen die Ausgangssignale DOUT bzw. DOUTB nicht auf einem CMOS-Pegel. Wenn das Signal LAT einen Übergang von niedrigem auf hohen Pegel zeigt, sind die Ausgangsanschlüsse DOUT und DOUTB der Zwischenspeicherschaltung 18' nicht miteinander elektrisch verbunden. Dies bedeutet, dass jeder Differenzver­ stärker DF1 und DF2 als ein Verstärker mit hoher Spannungsver­ stärkung arbeitet, wodurch die Spannungspegel der Eingangssig­ nale DIF und DIFB jeweils in einen CMOS-Pegel gewandelt wer­ den.

In einem Fall, in welchem ein ungültiger Abtastvorgang ausge­ führt wird, wie er oben beschrieben wurde (bzw. in einem Fall, in welchem das Signal LAT rasch zugeführt wird, so dass zuvor abgegebene Datensignale als Eingangssignale an die Zwischen­ speicherschaltung 18' angelegt werden), kann es sein, dass die Ausgangssignale DOUT und DOUTB der Zwischenspeicherschaltung 18' als ungültige Daten abgegeben werden. Da jedoch bei der erfindungsgemäßen Zwischenspeicherschaltung 18' die kreuzge­ koppelten PMOS-Transistoren mit einer Charakteristik der Bei­ behaltung vorhergehender Daten nicht vorhanden sind, wird kei­ ne Zeitdauer benötigt, um die ungültigen Daten in momentane gültige Daten umzuwandeln. Daher wird keine Zeittoleranz Tmar­ gin des Signals LAT zur Sicherstellung eines stabilen Betriebs der Zwischenspeicherschaltung 18' benötigt, wie dies bei der herkömmlichen Zwischenspeicherschaltung 18 von Fig. 1 der Fall ist, so dass sich die Lesedauer für das DRAM-Bauelement durch Verwendung der erfindungsgemäßen E/A-Abtastverstärkerschaltung verkürzt.

Claims (4)

1. Eingabe/Ausgabe-Abtastverstärkerschaltung für ein Halb­ leiterspeicherbauelement, das wenigstens ein Paar von Bitlei­ tungen (BLn, BLnB) und ein Paar von zugehörigen Einga­ be/Ausgabe-Leitungen (IOi, IOiß) aufweist, an welche die Ein­ gabe/Ausgabe-Abtastverstärkerschaltung ankoppelbar ist, mit

• - einem Stromabtastverstärker (14') zum Abtasten einer Stromdifferenz zwischen den Eingabe/Ausgabe-Leitungen, um zu­ gehörige Differenzsignale (CSA, CSAB) abzugeben,
• - einem Spannungsabtastverstärker (16') zum Verstärken von Spannungen der Differenzsignale vom Stromabtastverstärker und
• - einer Zwischenspeicherschaltung (18') zum Zwischenspei­ chern der Differenzsignale vom Spannungsabtastverstärker in Reaktion auf ein Zwischenspeichersignal (LAT), dadurch gekennzeichnet, dass
• - die Zwischenspeicherschaltung (18') einen ersten Diffe­ renzverstärker (DF1), der die Differenzsignale vom Spannungs­ abtastverstärker (16') empfängt, einen zweiten Differenzver­ stärker (DF2), der die Differenzsignale vom Spannungsabtast­ verstärker empfängt, und zwischen die Ausgangsanschlüsse des ersten und zweiten Differenzverstärkers eingeschleifte Mittel (R1, R2, MP24) aufweist, um die Spannungsverstärkung des ers­ ten und zweiten Differenzverstärkers in Reaktion auf das Zwi­ schenspeichersignal (LAT) zu ändern.

2. Eingabe/Ausgabe-Abtastverstärkerschaltung nach Anspruch 1, weiter dadurch gekennzeichnet, dass die zwischen die Aus­ gangsanschlüsse des ersten und zweiten Differenzverstärkers eingeschleiften Mittel folgende Elemente umfassen:

• - ein erstes Widerstandselement (R1), das mit einem Ende an den Ausgangsanschluss (DOUT) des ersten Differenzverstärkers (DF1) angeschlossen ist,
• - ein zweites Widerstandselement (R2), das mit einem Ende an den Ausgangsanschluss (DOUTB) des zweiten Differenzverstär­ kers (DF2) angeschlossen ist, und
• - einen zwischen die anderen Enden des ersten und zweiten Widerstandselements eingeschleiften Schalttransistor (MP24), der in Abhängigkeit vom Logikpegel des Zwischenspeichersignals (LAT) leitend und sperrend geschaltet wird.

3. Eingabe/Ausgabe-Abtastverstärkerschaltung nach Anspruch 2, weiter dadurch gekennzeichnet, dass der Schalttransistor ein PMOS-Transistor (MP24) ist.

4. Eingabe/Ausgabe-Abtastverstärkerschaltung nach Anspruch 2 oder 3, weiter dadurch gekennzeichnet, dass die Spannungsver­ stärkung des ersten und des zweiten Differenzverstärkers bei einem niedrigen Logikpegel des Zwischenspeichersignals niedri­ ger als bei einem hohen Logikpegel des Zwischenspeichersignals ist.