KR20010092224A - 반도체 메모리 장치의 입출력 감지 증폭기 회로 - Google Patents

반도체 메모리 장치의 입출력 감지 증폭기 회로 Download PDF

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Abstract

여기에 개시되는 반도체 메모리 장치의 입출력 감지 증폭기 회로는 전류 감지 증폭기, 전압 감지 증폭기 그리고 래치 회로를 포함하며, 상기 래치 회로는 상기 전압 감지 증폭기로부터 출력되는 차동 신호들을 받아들이는 제 1 차동 증폭기와, 상기 전압 감지 증폭기로부터 출력되는 상기 차동 신호들을 받아들이는 제 2 차동 증폭기와, 상기 제 1 및 제 2 차동 증폭기들의 출력 단자들 사이에 연결되며 래치 신호에 응답하여 상기 제 1 및 제 2 차동 증폭기들 각각의 전압 이득이 변화되게 하는 회로로 구성되어 있다. 이러한 회로 구성에 의하면, 상기 래치 회로의 동작 시점을 결정하는 래치 신호에 부여된 시간 여유를 제거할 수 있으며, 그 결과 반도체 메모리 장치의 읽기 시간을 단축할 수 있다.

Description

반도체 메모리 장치의 입출력 감지 증폭기 회로{INPUT/OUTPUT SENSE AMPLIFIER CIRCUIT FOR USE IN A SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치들에 관한 것으로서, 구체적으로는 다이나믹랜덤 액세스 메모리 (Dynamic Random Access Memory, 이하 DRAM이라 칭함) 장치에 사용되는 입출력 감지 증폭기 회로에 관한 것이다.
반도체 메모리 장치, 특히 DRAM 장치는 메모리 셀들이 행들과 열들의 매트릭스 형태로 배치되는 메모리 셀 어레이와, 상기 메모리 셀들을 액세스하고 메모리 셀들로부터 읽혀진 데이터를 외부로 전송하기 위한 회로들을 포함한다. 잘 알려진 바와 같이, 메모리 셀과 외부 영역을 연결하는 전송 통로는, 도 1에 도시된 바와 같이, 임의의 메모리 셀 (MC)에 관련된 한 쌍의 비트 라인들 (BLn, BLnB), 상기 비트 라인 쌍에 대응하는 한 쌍의 입출력 라인들 (IOi, IOiB), 그리고 상기 입출력 라인 쌍에 대응하는 한 쌍의 데이터 입출력 라인들 (DIOj, DIOjB)을 포함한다.
좀 더 구체적으로 설명하면, 한 쌍의 입출력 라인들 (IOi, IOiB)은 열 선택 라인 (column selection line, CSL)에 의해서 선택되는 트랜지스터들 (T1, T2) (또는 열 패스 게이트 회로)를 통해 한 쌍의 비트 라인들 (BLn, BLnB)에 실린 셀 데이터를 입출력 멀티플렉서 (22)로 전달한다. 입출력 멀티플렉서 (22)에는, 비록 도면에는 도시되지 않았지만, 한 쌍의 데이터 입출력 라인들 (DIOj, DIOjB)에 대응하는 입출력 라인 쌍들이 연결된다. 즉, 하나의 입출력 멀티플렉서 (22)는 한 쌍의 데이터 입출력 라인들 (DIOj, DIOjB)에 대응하는 다수의 쌍들의 입출력 라인들 중 한 쌍의 입출력 라인들을 상기 한 쌍의 데이터 입출력 라인들 (DIOj, DIOjB)에 연결하기 위한 것이다. 상기 데이터 입출력 라인 쌍 (DIOj, DIOjB)은 입출력 멀티플렉서 (22)를 통해 전달된 셀 데이터를 대응하는 입출력 감지 증폭기 회로 (20)로 전달한다. 비트 라인 감지 증폭기 (24)의 사이즈는 작은 반면에 입출력 라인과 데이터 입출력 라인의 로딩이 매우 크기 때문에, 데이터 입출력 라인 쌍 (DIOj, DIOjB)의 끝에서 신호를 다시 한번 증폭하기 위하여 입출력 감지 증폭기 회로 (20)가 사용된다.
일반적으로, 반도체 메모리 장치에서 입출력 신호의 증폭을 위해 사용되는 증폭기는 전류 감지형 (current sense type)과 전압 감지형 (voltage sense type)으로 분류될 수 있다. 전압 감지형 증폭기 (이하 "전압 감지 증폭기"라 칭함)는 동작 특성을 고려해 볼 때 전류 감지 증폭기 (이하 "전류 감지 증폭기"라 칭함)에 비해 느린 응답 속도를 갖는다. 다시 말해서, 전압 감지 증폭기는 큰 스윙 폭을 갖도록 신호를 증폭하기 때문에, 신호 천이에 많은 시간이 소요된다. 이에 반해서, 전류 감지 증폭기는 작은 스윙 폭을 갖도록 신호를 증폭하기 때문에, 전압 감지 증폭기와 비교하여 볼 때 신호 천이에 짧은 시간이 소요된다.
계속해서 도 1을 참조하면, 입출력 감지 증폭기 회로 (20)는 전류 감지 증폭기 (14), 전압 감지 증폭기 (16) 그리고 래치 회로 (18)로 구성된다. 동작 속도가 빠른 전류 감지 증폭기 (14)는 데이터 입출력 라인들 (DIOj, DIOjB) 상의 데이터 신호들 (또는 서로 다른 레벨을 갖는 차동 신호들)을 증폭하고, 전압 감지 증폭기 (16)는 전류 감지 증폭기 (14)로부터 출력되는 데이터 신호들 (또는 서로 다른 레벨을 갖는 차동 신호들)을 다시 증폭한다. 그 다음에, 래치 회로 (18)는 전압 감지 증폭기 (16)로부터 출력되는 데이터 신호들의 전압 레벨들을 CMOS 레벨들로 변환하여 출력 버퍼 회로 (22)로 전달한다. 도 1의 입출력 감지 증폭기 회로 (20)와 출력 버퍼 회로 (22)의 상세 회로도가 도 2에 도시되어 있다.
도 2를 참조하면, 전류 감지 증폭기 (14) 그리고 전압 감지 증폭기 (16)는 "IOSAE"라 표기된 신호가 로직 하이 레벨일 때 활성화된다. 전류 감지 증폭기 (14)는 도시된 바와 같이 연결된 2개의 PMOS 트랜지스터들 (MP1, MP2)과 3개의 NMOS 트랜지스터들 (MN1, MN2, MN3)로 구성되며, 데이터 입출력 라인들 (DIOj, DIOjB) 상의 신호들을 감지하여 증폭한다. 전압 감지 증폭기 (16)는 2개의 차동 증폭기들 (differential amplifiers)로 구성되며, 각 차동 증폭기는 도시된 바와 같이 연결된 2개의 PMOS 트랜지스터들과 3개의 NMOS 트랜지스터들로 이루어져 있다. 전압 감지 증폭기 (16)는 전류 감지 증폭기 (14)로부터 출력되는 데이터 신호들 (CSA, CSAB)을 받아들이고 상기 데이터 신호들 (CSA, CSAB)의 전압 레벨들을 증폭하며, 그렇게 증폭된 전압 레벨들을 갖는 데이터 신호들 (DIF, DIFB)을 출력한다. 그 다음에, 래치 회로 (18)는 전압 감지 증폭기 (16)로부터 출력되는 데이터 신호들 (DIF, DIFB)의 전압 레벨들을 CMOS 레벨들로 변환하여 출력하며, 도시된 바와 같이 연결된 4개의 PMOS 트랜지스터들 (MP7, MP8, MP9, MP10)과 3개의 NMOS 트랜지스터들 (MN9, MN10, MN11)로 이루어져 있다.
회로 동작에 있어서, 신호 (IOSAE)가 로직 로우 레벨에서 로직 하이 레벨로 천이하면, 입출력 감지 증폭기 회로 (20)의 전류 감지 증폭기 (14)와 전압 감지 증폭기 (16)는 활성화된다. 데이터 입출력 라인들 (DIOj, DIOjB)에 전달된 데이터 신호들은 전류 감지 증폭기 (14)에 의해서 감지 증폭되고, 그렇게 증폭된 데이터 신호들 (CSA, CSAB)은 전압 감지 증폭기 (16)로 전달된다. 전압 감지 증폭기 (16)는 전류 감지 증폭기 (14)로부터 제공되는 데이터 신호들 (CSA, CSAB)을 증폭하여 출력한다. 전압 감지 증폭기 (16)에 의해서 증폭된 데이터 신호들 (DIF, DIFB) 중 로직 하이 레벨을 갖는 데이터 신호의 전압 레벨은 약 1.5V 정도이다. 그 다음에, 래치 회로 (18)는 "LAT"라 표기된 신호가 로직 로우 레벨일 때 비활성화되며, 출력단자들 (DOUT, DOUTB)은 PMOS 트랜지스터들 (MP9, MP10)을 통해 동일한 전압 (VDD)으로 프리챠지된다. 래치 회로 (18)는 신호 (LAT)가 로직 하이 레벨이 될 때 활성화되며, 전압 감지 증폭기 (16)의 출력 신호들 (DIF, DIFB)을 래치한다. 이때, 래치 회로 (18)의 출력 신호들 (DOUT, DOUTB) 중 로직 하이 레벨을 갖는 신호는 CMOS 레벨 즉, 전원 전압 (VDD) 레벨을 갖는다.
종래 기술에 따른 입출력 감지 증폭기 회로 (20)에 있어서, 래치 회로 (18)로부터 출력되는 신호들 (DOUT, DOUTB)이 빨리 출력되면 DRAM 장치의 읽기 시간을 단축할 수 있다. 즉, 래치 회로 (18)에 제공되는 신호 (LAT)의 로우-하이 천이 시점을 빠르게 설정함으로써 DRAM 장치의 읽기 시간 특히, tAA(access time from column address)이 단축될 수 있다. 하지만, 신호 (LAT)의 로우-하이 천이 시점을 너무 빠르게 설정하는 경우, 이전에 출력된 데이터 신호들 (즉, 전압 감지 증폭기의 출력 신호들)이 래치 회로 (18)의 입력 신호들로 인가될 수 있으며, 이러한 현상을 무효 감지 동작 (invalid sensing operation)이라 한다. 도 2에 도시된 바와 같이, 래치 회로 (18)에 제공되는 교차 접속된 PMOS 트랜지스터들 (MP7, MP8)은 래치된 값을 유지하려는 특성을 갖는다. 무효 데이터가 래치 회로 (18)에 인가되는 경우, 무효 데이터가 교차 접속된 PMOS 트랜지스터들 (MP7, MP8)에 의해서 래치된다. 그렇게 래치된 무효 데이터를 현재 입력되는 유효 데이터로 뒤집어야 하기 때문에, 유효 데이터를 출력하는데 많은 시간이 소요된다. 그러므로, 래치 회로 (18)의 안정적인 동작을 보장하기 위해서 래치 회로 (18)에 제공되는 신호 (LAT)의 로우-하이 천이 시점에 소정의 시간 여유 (time margin) (도 4 참조, Tmargin)을 주어야 한다. 이는 DRAM 장치의 읽기 시간 특히, tAA이 신호 (LAT)의 로우-하이 천이 시점 (활성화 시점)에 제한됨을 의미한다.
따라서 본 발명의 목적은 읽기 시간을 단축할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 가변 가능한 전압 이득을 갖는 래치 회로를 포함하는 반도체 메모리 장치의 입출력 감지 증폭기 회로를 제공하는 것이다.
도 1은 일반적인 다이나믹 랜덤 액세스 메모리 장치의 데이터 출력 경로에 따른 회로 구성을 보여주는 블록도;
도 2는 도 1에 도시된 입출력 감지 증폭기 회로의 상세 회로도;
도 3은 본 발명에 따른 입출력 감지 증폭기 회로의 바람직한 실시예; 그리고
도 4는 본 발명에 따른 입출력 감지 증폭기 회로의 동작을 설명하기 위한 타이밍을 보여주는 도면이다.
*도면의 주요 부분에 대한 부호 설명
10 : DRAM 12 : 입출력 멀티플렉서
14, 14' : 전류 감지 증폭기 16, 16' : 전압 감지 증폭기
18, 18' : 래치 회로 20, 20 : 입출력 감지 증폭기 회로
22 : 출력 버퍼 회로 24 : 비트 라인 감지 증폭기
(구성)
상술한 바와 같은 목적들을 달성하기 위한 본 발명의 일 특징에 의하면, 다이나믹 랜덤 액세스 메모리 장치는 적어도 한 쌍의 비트 라인들에 대응하는 한 쌍의 입출력 라인들과, 상기 한 쌍의 입출력 라인들에 연결된 입출력 감지 증폭기 회로를 포함하며, 상기 입출력 감지 증폭기 회로는 상기 입출력 라인들 사이의 전류차를 감지하여 차동 신호들을 출력하는 전류 감지 증폭기와; 상기 전류 감지 증폭기로부터 출력되는 차동 신호들의 전압들을 증폭하는 전압 감지 증폭기 및; 래치신호에 응답하여 상기 전압 감지 증폭기로부터 출력되는 차동 신호들을 래치하는 래치 회로로 구성된다. 본 발명의 래치 회로는 상기 전압 감지 증폭기로부터의 차동 신호들을 받아들이는 제 1 차동 증폭기와, 상기 전압 감지 증폭기로부터의 차동 신호들을 받아들이는 제 2 차동 증폭기와, 상기 제 1 및 제 2 차동 증폭기들의 출력 단자들 사이에 연결되며 상기 래치 신호에 응답하여 상기 제 1 및 제 2 차동 증폭기들 각각의 전압 이득이 변화되게 하는 회로로 구성되어 있다.
이 실시예에 있어서, 전압 이득을 변화시키는 회로는 상기 제 1 차동 증폭기의 출력 단자에 연결된 일단을 갖는 제 1 저항 소자와; 상기 제 2 차동 증폭기의 출력 단자에 연결된 일단을 갖는 제 2 저항 소자 및; 상기 제 1 및 제 2 저항 소자들의 타단들 사이에 연결되며, 상기 래치 신호의 로직 레벨에 따라 스위치 온/오프되는 스위치 트랜지스터를 포함한다.
이 실시예에 있어서, 상기 래치 신호의 로직 로우 레벨에서 상기 제 1 및 제 2 차동 증폭기들 각각의 전압 이득은 상기 래치 신호의 로직 하이 레벨에서 상기 제 1 및 제 2 차동 증폭기들 각각의 전압 이득보다 작다.
(작용)
이와 같은 장치에 의해서, 2개의 차동 증폭기들과 전압 이득 변화 회로를 이용하여 래치 회로를 구현함으로써 래치 회로의 동작 시점을 결정하는 래치 신호에 부여된 시간 여유를 제거할 수 있으며, 그 결과 DRAM 장치의 읽기 시간을 단축할 수 있다.
(실시예)
본 발명에 따른 실시예가 이하 참조도면들에 의거하여 상세히 설명된다. 본 발명에 따른 입출력 감지 증폭기 회로의 바람직한 실시예가 출력 버퍼와 함께 도 3에 도시되어 있다. 도 3에 있어서, 도 2의 구성 요소들과 동일한 기능을 갖는 구성 요소들은 동일한 참조번호들로 표기된다. 본 발명에 따른 입출력 감지 증폭기 회로 (20')는 데이터 입출력 라인들 (DIOj, DIOjB)에 연결되며, 전류 감지 증폭기 (14'), 전압 감지 증폭기 (16') 그리고 래치 회로 (18')로 구성된다. 본 발명에 따른 전류 감지 증폭기 (14') 및 전압 감지 증폭기 (16')는 도 2에 도시된 것과 동일한 기능을 수행하며, 그것에 대한 설명은 그러므로 생략된다.
본 발명에 따른 래치 회로 (18')는 각각 도시된 바와 같이 연결된 2개의 PMOS 트랜지스터들과 3개의 NMOS 트랜지스터들로 구성된 2개의 차동 증폭기들 (DF1, DF2)을 포함한다. 각 차동 증폭기 (DF1, DF2)는 입력 신호들로서 전단의 전압 감지 증폭기 (16')로부터 출력되는 신호들 (DIF, DIFB)을 받아들이며, 대응하는 출력 신호들 (DOUT, DOUTB)을 출력하기 위한 출력 단자들을 갖는다. 본 발명의 래치 회로 (18')는 2개의 저항들 (R1, R2)과 하나의 PMOS 트랜지스터 (MP24)를 더 포함한다. 저항 (R1)의 일단은 차동 증폭기 (DF1)의 출력 단자 (DOUT)에 연결되고, 저항 (R2)의 일단은 차동 증폭기 (DF2)의 출력 단자 (DOUTB)에 연결된다. PMOS 트랜지스터 (MP24)의 소오스-드레인 채널은 저항들 (R1, R2)의 타단들 사이에 연결되며, 게이트는 "LAT"라 표기된 신호 또는 래치 신호를 받아들이도록 연결된다.
저항들 (R1, R2)과 PMOS 트랜지스터 (MP24)는 각 차동 증폭기 (DF1, DF2)의 전압 이득이 신호 (LAT)의 로직 레벨에 따라 변화되게 한다. 즉, 신호 (LAT)가 로직 로우 레벨일 때 PMOS 트랜지스터 (MP24)는 턴 온되며, 래치 회로 (18')의 출력 단자들 (DOUT, DOUTB)은 저항들 (R1, R2) 및 PMOS 트랜지스터 (MP24)를 통해 전기적으로 연결된다. 이때, 각 차동 증폭기 (DF1, DF2)의 출력 저항은 작아지며, 그 결과 각 차동 증폭기 (DF1, DF2)의 전압 이득이 감소한다 (이때, 예를 들면, 각 차동 증폭기의 전압 이득은 "1"이다). 이와 반대로, 신호 (LAT)가 로직 하이 레벨일 때 PMOS 트랜지스터 (MP24)는 턴 오프되며, 래치 회로 (18')의 출력 단자들 (DOUT, DOUTB)은 전기적으로 연결되지 않는다. 이때, 각 차동 증폭기 (DF1, DF2)의 출력 저항이 이전 상태 (출력 단자들이 전기적으로 연결된 상태)와 비교하여 볼 때 증가되기 때문에, 각 차동 증폭기 (DF1, DF2)의 전압 이득이 커진다. 결론적으로, 각 차동 증폭기 (DF1, DF2)의 전압 이득은 PMOS 트랜지스터 (MP24)의 턴 온/턴 오프에 따라 변화될 수 있다.
도 4를 참조하면, 본 발명에 따른 입출력 감지 증폭기 회로의 동작을 설명하기 위한 타이밍도가 도시되어 있다. 이하, 본 발명의 입출력 감지 증폭기 회로의 동작이 참조도면들에 의거하여 상세히 설명된다.
읽기 동작이 시작되면, 먼저, 워드 라인 (WLm)이 선택되며, 선택된 워드 라인 (WLn)에 연결된 메모리 셀 (MC)에 저장된 데이터가 비트 라인 (BLn/BLnB)으로 전달된다. 선택된 메모리 셀 (MC)에 관련된 한 쌍의 비트 라인들 (BLn, BLnB)은 열 선택 라인 (CSL)에 의해서 선택되는 트랜지스터들 (T1, T2)을 통해 대응하는 입출력 라인들 (IOi, IOiB)에 연결된다. 상기 한 쌍의 입출력 라인들 (IOi, IOiB)은 입출력 멀티플렉서 (12)를 통해 대응하는 데이터 입출력 라인들 (DIOj, DIOjB)에 연결된다. 이때, 도 4에 도시된 바와 같이, 신호 (IOSAE)가 로직 하이 레벨로 유지되기 때문에, 입출력 감지 증폭기 회로 (20')의 전류 감지 증폭기 (14'), 전압 감지 증폭기 (16') 그리고 래치 회로 (18')는 활성화된다. 상기 데이터 입출력 라인들 (DIOj, DIOjB)에 전달된 데이터 신호들은 전류 감지 증폭기 (14')에 의해서 감지 증폭되고, 그렇게 증폭된 데이터 신호들 (CSA, CSAB)은 전압 감지 증폭기 (16')로 전달된다. 전압 감지 증폭기 (16')는 전류 감지 증폭기 (14)로부터 제공되는 데이터 신호들 (CSA, CSAB)을 다시 증폭하여 출력한다.
상기 신호 (LAT)가 로직 로우 레벨일 때 상기 래치 회로 (18')의 출력 단자들 (DOUT, DOUTB)은 저항들 (R1, R2) 및 PMOS 트랜지스터 (MP24)를 통해 전기적으로 연결되어 있다. 즉, 래치 회로 (18')의 차동 증폭기들 (DF1, DF2) 각각은 전압 이득이 적은 차동 증폭기로서 동작한다. 그러므로, 래치 회로 (18')는 무효하거나 유효한 입력 신호들의 로직 레벨들에 따른 출력 신호들 (DOUT, DOUTB)을 출력한다 (즉, 입력 신호들의 전압 레벨들과 정비례하는 출력 신호들을 출력한다). 이때, 각 차동 증폭기 (DF1, DF2)의 전압 이득이 작기 때문에, 출력 신호들 (DOUT, DOUTB)은 CMOS 레벨을 갖지 못한다. 상기 신호 (LAT)가 로직 로우 레벨에서 로직 하이 레벨로 천이할 때 래치 회로 (18')의 출력 단자들 (DOUT, DOUTB)은 전기적으로 연결되지 않는다. 즉, 래치 회로 (18')의 차동 증폭기들 (DF1, DF2) 각각은 전압 이득이 큰 차동 증폭기로서 동작하며, 입력 신호들 (DIF, DIFB)의 전압 레벨들을 CMOS 레벨로 변환하여 출력한다.
앞서 설명된 바와 같은 무효 감지 동작이 이루어지는 경우 (신호 (LAT)가 빨리 인가되어 이전에 출력된 데이터 신호들이 래치 회로 (18')의 입력 신호들로서 인가되는 경우), 래치 회로 (18')의 출력 신호들 (DOUT, DOUTB)은 무효한 데이터로서 출력될 것이다. 하지만, 본 발명에 따른 래치 회로 (18')에 있어서, 이전의 데이터를 유지하려는 특성을 갖는 교차 접속된 PMOS 트랜지스터들 (도 2의 참조, MP7 및 MP8)을 제거하였기 때문에 무효 데이터를 현재의 유효 데이터로 바꾸는 데 필요한 지연되는 시간은 거의 존재하지 않는다. 결과적으로, 종래 기술에서 래치 회로 (18)의 안정된 동작을 보장하기 위한 신호 (LAT)의 시간 여유 (Tmargin)는 필요치 않으며, 이는 DRAM 장치의 읽기 시간 특히, tAA (access time from column address)이 단축되게 한다.
상기한 바와 같이, 2개의 차동 증폭기들과 이득 가변 회로 (R1, R2, MP24)를 이용하여 래치 회로를 구현함으로써 래치 회로의 동작 시점을 결정하는 신호 (LAT)에 부여된 시간 여유를 제거할 수 있으며, 그 결과 DRAM 장치의 읽기 시간을 단축할 수 있다. 또한, 래치 회로를 구성하는 차동 증폭기들 각각의 전압 이득을 조절할 수 있다.

Claims (4)

  1. 적어도 한 쌍의 비트 라인들에 대응하는 한 쌍의 입출력 라인들과, 상기 한 쌍의 입출력 라인들에 연결된 입출력 감지 증폭기 회로를 포함하는 반도체 메모리 장치에 있어서:
    상기 입출력 감지 증폭기 회로는 상기 입출력 라인들 사이의 전류차를 감지하여 차동 신호들을 출력하는 전류 감지 증폭기와; 상기 전류 감지 증폭기로부터 출력되는 차동 신호들의 전압들을 증폭하는 전압 감지 증폭기 및; 래치 신호에 응답하여 상기 전압 감지 증폭기로부터 출력되는 차동 신호들을 래치하는 래치 회로를 포함하며,
    상기 래치 회로는 상기 전압 감지 증폭기로부터의 차동 신호들을 받아들이는 제 1 차동 증폭기와; 상기 전압 감지 증폭기로부터의 차동 신호들을 받아들이는 제 2 차동 증폭기 및; 상기 제 1 및 제 2 차동 증폭기들의 출력 단자들 사이에 연결되며, 상기 래치 신호에 응답하여 상기 제 1 및 제 2 차동 증폭기들 각각의 전압 이득이 변화되게 하는 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 수단은 상기 제 1 차동 증폭기의 출력 단자에 연결된 일단을 갖는 제 1 저항 소자와; 상기 제 2 차동 증폭기의 출력 단자에 연결된 일단을 갖는 제 2 저항 소자 및; 상기 제 1 및 제 2 저항 소자들의 타단들 사이에 연결되며, 상기 래치 신호의 로직 레벨에 따라 스위치 온/오프되는 스위치 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 스위치 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 래치 신호의 로직 로우 레벨에서 상기 제 1 및 제 2 차동 증폭기들 각각의 전압 이득은 상기 래치 신호의 로직 하이 레벨에서 상기 제 1 및 제 2 차동 증폭기들 각각의 전압 이득보다 작은 것을 특징으로 하는 반도체 메모리 장치.
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