JP4200101B2 - カスコードセンス増幅器及び列選択回路及び動作方法。 - Google Patents

Description

本発明は、一般的に、半導体メモリに関し、特に、半導体メモリに用いられるセンス増幅器に関する。

センス増幅器は、スタティック・ランダム・アクセス・メモリアレイ（ＳＲＡＭ）等のメモリと接続して使用される。センス増幅器は、メモリアレイの相補ビット線が、行列復号化及びセンスイネーブル信号に応答して、電圧遷移を示すか時期を検出すべく機能する。ＳＲＡＭでは、メモリセルの列を介して供給される信号を増幅し復号化する必要がある。トランジスタパスゲートを用いて、列復号化を行うことが多い。しかしながら、このような信号の増幅や復号化は、トランジスタパスゲートの抵抗損を最小限に抑えて行う必要がある。スタティックＲＡＭビット線の差動ビット線信号は、時間の経過と共に大きくなる。従って、差動信号がパスゲートによって伝えられる場合はいつでも、時間遅延又はその大きさの減少分の何れかによって特徴付け得る差動信号にとって、不利な点である。当分野では、これら２つの特徴は、ＲＣ（抵抗×容量）時間遅延、即ち、ＲＣ遅延と称することが多い。ビット線をデータ線に接続するためのパス装置は、ＲＣの時定数のために差動信号の通過を遅らせる傾向がある。通常、ビット線及びデータ線信号レベルの適時性又は大きさの改善に対する装置カウントと増幅器信頼性との間にはトレードオフが存在する。一般的に、増幅器の信頼性は、メモリにおける全ての増幅器の総体的な能力を指し、この能力は、既知のオフセット及び誤差電圧が与えられた場合に正確な信号を保証する能力である。

メモリセンス増幅器の目的は、センス増幅器のクロック制御に続くビット線からの過剰電荷の引き出しを回避することである。この目的を達成するための１つの技術は、ビット線に直接接続するカスコードトランジスタ対を用いることである。カスコードトランジスタ対の不利な点は、最大ＶＣＣ電源値と比較して、カスコード対が、かなり小さい信号をローカルデータ線に出力することである。その結果、小さい信号を有するグローバルデータ線の駆動には、問題がある。この目的を達成するための他の技術は、センス増幅器のクロック制御後に列復号器をオフにし、それによって、ビット線から電流が流れることを回避することである。この技術では、設計に対して、回路の複雑性やタイミングの臨界性が加わる。

交差差動接続トランジスタ対を含む増幅器によってデータ信号を検出することは望ましい。センス増幅器のオンのタイミングが重要である。センス増幅器の１つの品質尺度は、センス増幅器が正確に感知できる最小差動信号である。センス増幅器設計の目的は、差動交差接続対のゲート−ソースドライブの差（ΔＶ_ＧＳ）に合わせた最大差動信号を供給することである。センス増幅器に関する他の重要な設計パラメータは、差動交差接続トランジスタ対の動作に関連する。この設計パラメータには、その対がクロック制御される時点で、ゲート−ソースドライブの差がゼロよりも確実に大きいことを保証することが含まれる。そうでない場合、出力信号は、正確でない場合がある。一般的に、従来技術によるセンス増幅器は、速度、寸法及び消費電力の間のトレードオフを含んでいる。

本発明は、制限するためではなく一例として、添付の図によって示すが、図においては、同様な参照番号は、同様な要素を示す。
図の要素は、説明を簡単に又明確にするために示し、必ずしも縮尺通りに描かれていない。例えば、図の要素の寸法には、本発明による実施形態の理解促進の一助となるように
、他の要素に対して誇張しているものがある。

図１は、本明細書中に開示したセンス増幅器の様々な実施形態を利用し得るメモリ１０を示す。メモリ１０は、メモリセル１２及びメモリセル１４等の複数のメモリセルを有する。各メモリセルは、ビット線ＢＬと相補ビット線ＢＬバーとの間に接続される。所定のメモリセルは、行復号器（図示せず）を用いてアドレス指定がなされ、又、アドレス指定されたメモリセル内の対応する記憶されたデータ値が、センス増幅器１６に供給される。センス増幅器１６は、データの信号値を増幅し、データ線出力ＤＬ及び相補データ線ＤＬバーを介して、対応するデータ出力を供給すべく機能する。列アドレス復号器１８は、センス増幅器１６に接続し、又、列アドレスに応答して、メモリセル１２及び１４が存在する列を選択すべく機能する。列アドレス復号動作は、センス増幅器１６の上流又は下流の何れかで行われたり、他の選択肢として、センス増幅器１６内で具現化されたりすることを認識されたい。

図２は、パスゲート２２、２４、及び２６、２８等、複数の多重化パスゲート対を備えたセンス増幅器２０を示す。各パスゲート対は、データ線ＤＬに接続する１つのパスゲート、及び相補データ線ＤＬバーに接続する１つのパスゲートを有する。パスゲート２２は、ビット線ＢＬ０に接続する第１端子、及びデータ線ＤＬに接続する第２端子を有する。パスゲート２４は、相補ビット線ＢＬ０バーに接続する第１端子、及び相補データ線ＤＬバーに接続する第２端子を有する。パスゲート２６は、ビット線ＢＬ１に接続する第１端子、及びデータ線ＤＬに接続する第２端子を有する。パスゲート２８は、相補ビット線ＢＬ１に接続する第１端子、及び相補データ線に接続する第２端子を有する。説明の便宜上、パスゲート２２、２４、２６、及び２８の各々における実制御端子及び相補制御端子に接続される制御信号は、従来の従来通りであり、図示していない。追加のパスゲートが存在するが、説明の便宜上図示しない。１つの形態において、パスゲート対は、センス増幅器２０が用いられるメモリの各列に対して存在する。Ｐチャンネルトランジスタパスゲート３０の第１端子は、データ線ＤＬに接続する。Ｐチャンネルトランジスタパスゲート３０の制御端子は、センスイネーブル信号ＳＥに接続する。Ｐチャンネルトランジスタパスゲート３０の第２端子は、ノード３３において出力端子に接続する。Ｐチャンネルトランジスタ３２のソースは、電源端子Ｖ_ＣＣに接続する。Ｐチャンネルトランジスタ３２のドレインは、出力端子３３及びＮチャンネルトランジスタ３４のドレインに接続する。Ｐチャンネルトランジスタ３２のゲートは、相補出力端子を形成するノード３５においてＮチャンネルトランジスタ３４のゲートに接続する。Ｎチャンネルトランジスタ３４のソースは、ノード３７に接続する。Ｐチャンネルトランジスタ３６のソースは、Ｖ_ＣＣ電源端子に接続する。Ｐチャンネルトランジスタ３６のドレインは、ノード３５においてＮチャンネルトランジスタ３８のドレインに接続する。Ｐチャンネルトランジスタ３６のゲートは、ノード３３においてＮチャンネルトランジスタ３８のゲートに接続する。Ｎチャンネルトランジスタ３８のソースは、ノード３７に接続する。Ｐチャンネルトランジスタパスゲート３１の第１端子は、相補データ線に接続する。Ｐチャンネルトランジスタパスゲート３１は、センスイネーブル信号に接続する制御端子、及びノード３５に接続する第２端子を有する。Ｎチャンネルトランジスタ３９は、ノード３７に接続するドレイン、センスイネーブル信号に接続するゲート、及び接地端子に接続するソースを有する。

動作中、メモリセルからの信号（図示せず）は、ＢＬ０、ＢＬ０バー等、ビット線対の内の一方に印加される。多重化パスゲート２２、２４、２６、２８等は、情報信号がビット線に印加される前、印加される間、又は印加された後の何れかにオンにできる。次に、情報信号は、データ線対上に現れ、パスゲート３０及び３１を介して送信され、それぞれノード３３及び３５に到達する。信号ＳＥがアサートされる時、パスゲート３０及び３１は、オフになる。トランジスタ３９は、信号ＳＥがアサートされる時、オンになる。トランジスタ３４及び３８によって形成されるトランジスタ対は、交差接続されるため、トラ
ンジスタ３４及び３８は、それぞれノード３３及び３５上の信号を増幅する。ノード３３及び３５の共通モードレベルが充分低い時、交差接続されたＰチャンネルトランジスタ３２及び３６は、差動モードで増幅し始め、更に、ノード３３及び３５における増幅に寄与し、又、出力及び出力バーと名付けた出力部をそれぞれ形成するノード３３及び３５における最大電源電圧線路レベルを保証する。正論理の信号ＳＥをアサートするタイミングは、適切な差動信号が、データ線対ＤＬ及びＤＬバー上に現れ、また、それによって、それぞれトランジスタパスゲート３０及び３１の導電性によってノード３３及び３５上に現れた後でなければならない。

図３は、図２の増幅器構造と同等な第１増幅器構成を用いた図２のセンス増幅器２０の平面図を示す。一般的に、センス増幅器２０は、複数の多重化パスゲート４２、複数のパスゲート４４、及び増幅器４７を有すると見なし得る。多重化パスゲート４２は、その入力部で全てのビット線を受ける。多重化パスゲート４２は、図２のパスゲート２２、２４、２６、及び２８を表す。多重化パスゲート４２は、多数のビット線を多重化し、又、単一データ線及びその相補線を出力するように機能する。多重化パスゲート４２は、センス増幅器の外部にある回路として実現し得ることを認識されたい。パスゲート４４は、図２においてトランジスタパスゲート３０及び３１で表される。図２の残りの回路は、図３の増幅器４７を形成する。センスイネーブル信号ＳＥは、増幅器４７をディスエーブル状態にしつつ、パスゲート４４をイネーブル状態にすることに留意されたい。同様に、センスイネーブル信号ＳＥが、増幅器４７をアクティブ状態にすると、パスゲート４４は、データ線対から増幅器４７を切断するように機能する。

図４は、図２の増幅器構造とは異なる第２増幅器構成の増幅器４６を用いた図２のセンス増幅器２０を示す他の平面図である。説明の便宜上、図２及び３にある同じ要素には、同様の番号を付与する。対照的に、図４において、図２のノード３３及び３５に対応するパスゲート４４の出力部は、増幅器４６の第１及び第２入力部にそれぞれ接続する。増幅器４６は、増幅器４６が第１及び第２入力端子から独立した別個の第１及び第２出力端子を有する点で、図３の増幅器４７とは異なる。増幅器４６の第１出力端子は、実出力を供給し、又、増幅器４６の第２出力端子は、相補出力、即ち、出力バーを供給する。

図５は、本発明の他の実施形態を形成するセンス増幅器５０を示す。パスゲート５１は、ビット線ＢＬ０に接続する第１端子、及びデータ線ＤＬに接続する第２端子を有する。パスゲート５２は、相補ビット線ＢＬ０バーに接続する第１端子、及び相補データ線ＤＬバーに接続する第２端子を有する。パスゲート５３は、ビット線ＢＬ１に接続する第１端子、及びＤＬ線に接続する第２端子を有する。パスゲート５４は、相補ビット線ＢＬ１バーに接続する第１端子、及び相補データ線ＤＬバーに接続する第２端子を有する。追加のパスゲートが、追加の列に対して存在するが、便宜上図示しない。１つの形態において、パスゲート対は、センス増幅器５０が用いられるメモリの各列に対して存在する。Ｐチャンネルトランジスタ６０のソースは、データ線ＤＬに接続する。トランジスタ６０は、“出力”と名付けた出力端子を形成するノード６１に接続するドレインを有し、又、“出力バー”と名付けた相補出力端子を形成するノード６２に接続するゲートを有する。Ｎチャンネルトランジスタ６３は、ノード６１に接続するドレイン、ノード６２に接続するゲート、及びノード６７に接続するソースを有する。Ｐチャンネルトランジスタ６４は、相補データ線ＤＬバーに接続するソース、ノード６１に接続するゲート、及びノード６２に接続するドレインを有する。Ｎチャンネルトランジスタ６６は、ノード６２に接続するドレイン、ノード６１に接続するゲート、及びノード６７に接続するソースを有する。Ｎチャンネルトランジスタ６８は、ノード６７に接続するドレイン、センスイネーブル信号ＳＥに接続するゲート、及び電源の一端子である接地端子に接続するソースを有する。Ｐチャンネルトランジスタパスゲート７０は、データ線ＤＬに接続する第１端子、センスイネーブル信号ＳＥに接続する制御端子、及びノード６１に接続する第２端子を有する。Ｐチャ
ンネルトランジスタパスゲート７２は、相補データ線ＤＬバーに接続する第１端子、センスイネーブル信号ＳＥに接続する制御端子、及びノード６２に接続する第２端子を有する。

動作中、メモリセルからの信号（図示せず）は、ＢＬ０、ＢＬ０バー等、ビット線対の内の一方に印加される。多重化パスゲート５１乃至５４等は、信号がビット線に印加される前、印加される間、又は印加された後の何れかにオンにできる。次に信号は、データ線対上に現れ、Ｐチャンネルトランジスタパスゲート７０及び７２を介して送信され、それぞれノード６１及び６２に到達するが、これは、センスイネーブル信号ＳＥが、イナクティブ状態（即ち、論理ロー状態）であることによる。センスイネーブル信号ＳＥが、アサートされると、Ｐチャンネルトランジスタパスゲート７０及び７２は、オフになる。また、Ｎチャンネルトランジスタ６８は、導通状態になる。Ｎチャンネルトランジスタ６８が、導通状態になると、交差接続されたＮチャンネルトランジスタ対６３、６６は、差動モードでノード６１、６２における信号をそれぞれ増幅し始める。ノード６１、６２の共通モードレベルが充分低い場合、Ｐチャンネルトランジスタ対６０及び６４は、それらのゲートに印加される差動信号を、差動モードで増幅し始める。データ線対差動信号がカスコードでＰチャンネルトランジスタ対６０及び６４のソースに印加されるために、それらにおいて、追加の増幅が得られる。

その結果、Ｐチャンネルトランジスタ対６０及び６４における差動ゲート−ソースバイアス（ΔＶｇｓ）は、データ線ＤＬと相補データ線ＤＬバーにおける差動信号の大きさの２倍となる。従って、Ｐチャンネルトランジスタ対６０及び６４は、通常の２倍の閾値電圧オフセットを許容し得る。

図６は、図５におけるセンス増幅器５０の平面図であり、センス増幅器５０の概要を全体的に示す。パスゲート５１乃至５４は、実形態及び相補形態で様々なビット線対を受けるための複数の多重化パスゲート７４としてほぼ表し得る。また１つの形態において、ビット線対の数は、アドレス指定がなされるメモリセルの列の数を表す。パスゲート７４は、複数のビット線対を多重化し、又、データ線ＤＬと相補データ線ＤＬバーとして単一ビット線対を出力するように機能する。トランジスタ７０及び７２は、パスゲート７７及びパスゲート７８としてそれぞれ表し得るが、パスゲート７７及びパスゲート７８は、データ線及びデータ線バーの入力をそれぞれ受け、論理ロー形態の時、センスイネーブル信号に応答して、データを選択的に供給する。パスゲート７７及びパスゲート７８は、増幅器７９への入力端子としても機能する増幅器７９の出力及び出力バー端子にデータをそれぞれ供給する。言い換えると、入力として用いられる増幅器７９の同じ端子が、出力としても用いられる。図６の増幅器７９は、図５のトランジスタ６０、６３、６４、６６、及び６８に対応する。

図７は、本発明の他の実施形態を表すセンス増幅器７２を示す。Ｐチャンネルトランジスタ８０は、ビット線ＢＬに接続するソース、ノード８６に接続するゲート、及びノード８２に接続するドレインを有する。Ｐチャンネルトランジスタ８４は、相補ビット線ＢＬバーに接続するソース、ノード８２に接続するゲート、及びノード８６に接続するドレインを有する。Ｐチャンネルトランジスタ８８は、ノード８２に接続するソース、ノード８６に接続するドレイン、及び列選択信号に接続するゲートを有する。Ｎチャンネルトランジスタ９０は、ノード８２に接続するドレイン、列選択信号に接続するゲート、及びデータ線ＤＬに接続するソースを有する。Ｎチャンネルトランジスタ９２は、ノード８６に接続するドレイン、列選択信号に接続するゲート、及び相補データ線ＤＬバーに接続するソースを有する。Ｐチャンネルトランジスタ９３は、供給電圧Ｖｃｃを受けるための電源端子に接続するソース、Ｐチャンネルトランジスタ８０のゲート及びノード８６に接続するゲート、並びにデータ線ＤＬに接続するドレインを有する。Ｐチャンネルトランジスタ９
４は、供給電圧Ｖｃｃを受けるための電源端子に接続するソース、トランジスタ８４のゲート及びノード８２に接続するゲート、並びに相補データ線ＤＬバーに接続するソースを有する。Ｐチャンネルトランジスタ９１は、供給電圧Ｖｃｃを受けるための電源端子に接続するソース、列選択信号に接続するゲート、及びノード８２に接続するドレインを有する。Ｐチャンネルトランジスタ９５は、供給電圧Ｖｃｃを受けるための電源端子に接続するソース、列選択信号に接続するゲート、及びノード８６に接続するドレインを有する。Ｎチャンネルトランジスタ９６は、データ線ＤＬに接続するドレイン、相補データ線ＤＬバーに接続するゲート、及び接地端子に接続するソースを有する。Ｎチャンネルトランジスタ９８は、相補データ線ＤＬバーに接続するドレイン、データ線ＤＬに接続するゲート、及び接地端子に接続するソースを有する。

動作中、Ｐチャンネルトランジスタ８０及び８４は、ビット線及び相補ビット線に直接接続するカスコード型交差接続トランジスタ対として機能する。トランジスタ８０及び８４の導通は、それらの交差接続ゲートに印加される電圧に依存する。各ビット線対に対して、図７の回路は、トランジスタ９６及び９８以外、繰り返し配置されることを理解されたい。Ｐチャンネルトランジスタ８０及び８４のソースは、差動信号を受信する。Ｐチャンネルトランジスタ９１及び９５は、データ線及びデータ線バーを接地電位にプリチャージするプリチャージ装置として機能する。Ｐチャンネルトランジスタ９１及び９５は、導通状態にされ、又、Ｎチャンネルトランジスタ９０及び９２を介して、Ｖｃｃ電源をＮチャンネルトランジスタ９６及び９８のゲートに接続して、各々導通状態にする。列選択信号が、イナクティブ状態の時、トランジスタ８８は、導通状態であり、又、トランジスタ８０及び８４を等しくバイアスするノード８２及び８６の各々における電圧を等しくする。次に、列選択信号が、アクティブ状態になって、列選択信号は、列が選択されたことを示し、又、Ｎチャンネルトランジスタ９０及び９２を導通状態にする。Ｎチャンネルトランジスタ９０及び９２は、結合器として機能し、又、交差接続されたＰチャンネルトランジスタ８０及び８４に電流を供給する。またノード８２、８６は、データ線ＤＬ及びＤＬバーのそれぞれを能動的にプルアップするように機能するＰチャンネルトランジスタ９３、９４に差動信号を供給する。トランジスタ９６及び９８は、データ線の電圧が遷移する時のみ動作する交差接続受動ラッチ回路として機能する。トランジスタ９６及び９８は、データ線及びデータ線バーに接続されるため、メモリの列毎に繰り返し配置されない。トランジスタ９６及び９８が導通状態になる時までには、データ線とデータ線バー導体上に充分な差動信号が存在して、トランジスタ９６及び９８が、雑音又はオフセットのために誤動作しないことが保証される。言い換えると、データ線上に充分な差動信号が存在しない場合、雑音又はオフセットによって、最終的なデータ値に反して、トランジスタ９６又は９８の内の１つが最初に誤って導通状態になる場合がある。この回路条件を確実に満たすために、ＤＬ及びＤＬバーは、プリチャージトランジスタ（図示せず）を用いる等、様々な方法の内の何れかで、プリチャージしてロー状態にしなければならない。トランジスタ９６又は９８の何れか一方が、最初に強い導通状態であると、他方のトランジスタは、非導通状態となり、導通状態は、データ値に関わらず変化しない。しかしながら、この潜在的な問題は、センス増幅器７２の設計で回避されるが、このことは、切り換え動作が、トランジスタ９６及び９８が導通状態になる前に、データ線及びデータ線バー上に充分な差動信号があることを保証するためである。トランジスタ９６及び９８は、“ヘルパー”装置であり、トランジスタ８０及び８４が行うように重要な原信号を伝達しない。トランジスタ９１及び９５のプリチャージ機能によって、ノード８２及び８６は、Ｖｃｃにプリチャージされる。

他の形態において、トランジスタ９３、９４のドレインは、代わりに、データ線及びデータ線バーよりもむしろそれぞれノード８２、８６に接続し得る。動作は、同様であるが、電圧の機能的効果が、結合器Ｎチャンネルトランジスタ９０、９２の入力部（ドレイン）並びにデータ線及びデータ線バーにおいて僅かに異なる。

センス増幅器７２は、Ｎチャンネルトランジスタ９０、９２及びＰチャンネルトランジスタ９３、９４の双方によってデータ線及びデータ線バーを駆動する。列復号機能に関係する追加のパストランジスタには抵抗損は存在しない。言い換えると、トランジスタ８０及び８４のソースに差動ビット線信号を加えることによって、ビット線／データ線パス復号装置を介した差動信号の伝達の抵抗損が、回避される。更に、センス増幅器７２は、検出後、何れのビット線からも電流を流さない。従って、センス増幅器７２をオフすることに対しては、タイミングが決定的に影響する問題は無い。トランジスタ９３及び９４は、Ｖｃｃに対してデータ線ＤＬ、ＤＬバーを完全にプルアップする。センス増幅器７２は、他のものに対するこれらの設計パラメータの何れにおいても不均衡を生じることなく、速度、パワー、及び寸法問題に対処する。通常、これらのパラメータは、各々、他の設計パラメータには非常に不利な回路スタイルを要求する。

図８は、図６のセンス増幅器７２の平面図を示す。一般的に、カスコード段１００は、ビット線対ＢＬ及びＢＬバーを受け、第１及び第２出力部を有する。プリチャージ部１０１は、列選択信号によって制御され、又、カスコード段１００の出力部に接続される。増幅器１０４は、カスコード段１００の第１及び第２出力部にそれぞれ接続される第１及び第２入力部を有し、又、データ線ＤＬ及び相補データ線ＤＬバーにそれぞれ接続される第１及び第２出力部を有する。結合器１０２は、カスコード段１００の第１及び第２出力部にそれぞれ接続される第１及び第２入力部を有する。結合器１０２は、データ線ＤＬ及び相補データ線ＤＬバーにそれぞれ接続される第１及び第２出力部を有する。受動ラッチ１０６は、データ線ＤＬ及び相補データ線ＤＬバーに接続する。

平面図によるセンス増幅器７２の比較において、カスコード段は、トランジスタ８０及び８４によって実現される。プリチャージ部１０１は、トランジスタ９１及び９５によって実現される。増幅器１０４は、トランジスタ９３及び９４によって実現される。結合器１０２は、Ｎチャンネルトランジスタ９０及び９２によって実現され、又、受動ラッチ１０６は、トランジスタ９６及び９８によって実現される。センス増幅器７２で用いられるものと異なる回路が、図８の平面図を実現するために代用し得ることを良く理解されたい。例えば、様々な増幅器構造は、例示した具体的な増幅器構成の代わりに用い得る。

以上、高速で、小型で、又、効率的消費電力のセンス増幅器が提供されたことが認識されたと考える。抵抗列選択ゲートに先立ち、ビット線対に接続されるトランジスタ８０、８４の形態で利得要素を用いることによって、ビット線における抵抗損は、最小限に抑えられる。その結果、より大きな差動信号が存在し、これによって、簡単且つ早い検出を達成し得る。更に、本明細書中に教示したセンス増幅器は、ビット線から継続的に電流を要求することなく最大の分解能を得ることができ、又、従って、電力が節約される。更に、パスゲート又は増幅器に関連するタイミングが決定的に影響する信号はなく、従って、制御回路が減少し、又、寸法が最小化される。図７のノード８２及び８６等、低容量センスノードを、最大線路電位まで増幅することによって、本明細書中において提供したセンス増幅器は、部分レベル信号を用いてデータ線又はグローバルデータ線を駆動する時でさえ、このようなデータ線の何れかを駆動するよりもはるかに効率的である。本明細書中に教示したセンス増幅器は、列復号化の機能を増幅と組み合せる。好適な形態において、Ｎチャンネルトランジスタは、列選択機能用として用いられて、差動信号をデータ線対に接続する。Ｎチャンネルトランジスタは、Ｐチャンネルトランジスタよりも利得が大きい。次に、Ｐチャンネルトランジスタは、増幅器機能用として用いられて、ビット線と図７のノード８２、８６等のセンスノード間をインターフェイス接続する。

本発明を実現する装置は、大部分、当業者には既知の電子部品及び回路から構成されるため、回路の詳細は、本発明の基本的な概念を理解及び認識するために、又、本発明の教
示を不明瞭化又は混乱させないために、上述したように必要と思われる以上に広い範囲に渡って説明しない。

前述の明細書において、本発明は、具体的な実施形態を参照して説明してきた。しかしながら、当業者は、様々な修正及び変更が、上記の請求項に記載した本発明の範囲から逸脱することなく成し得ることを認識されたい。例えば、バイポーラ、ＭＯＳ、ＧａＡｓ等であるかどうかに関わり無く、様々な種類のトランジスタを用いて、本明細書中において提供したセンス増幅器の実施形態の設計図を実現し得る。様々な増幅器構造を用い得る。更に、センス増幅器は、ＳＲＡＭ、ＭＲＡＭ等、様々な種類のメモリに用い得る。またセンス増幅器は、ビット線及びデータ線対よりも他のデータ信号で用い得る。従って、明細書及び図は、限定的なというよりむしろ例示的であると見なすものとし、又、このような修正は、本発明による範囲内に全て含まれるものとする。

利益、他の利点、及び問題に対する解決策について、具体的な実施形態に関して上述した。しかしながら、これらの利益、利点、問題に対する解決策、及び何らかの利点、利益、若しくは解決策を生じ得る又はより顕著にし得る如何なる要素（１つ又は複数）も、全ての請求項の決定的で、必要な、又は本質的な特徴若しくは要素と解釈すべきものではない。本明細書中に用いた用語“含む”、“含んでいる”、又はその用語の他の派生語は、非排他的な包括を網羅することを意図し、従って、列記された要素を含む処理、方法、物、若しくは装置は、これらの要素だけを含むのではなく、明記されていない又はこのような処理、方法、物、若しくは装置に固有な他の要素を含み得る。

本発明で用いるためのセンス増幅器を有するメモリを部分概略図。 本発明に基づくセンス増幅器概略図。 第１の増幅器構成を用いた、図２のセンス増幅器の平面図のブロック図。 第２増幅器構成を用いた、図２のセンス増幅器の平面図のブロック図。 本発明に基づくセンス増幅器の他の実施形態の概略図。 図５のセンス増幅器の平面図のブロック図。 本発明に基づくセンス増幅器の更に他の実施形態を概略図。 図７のセンス増幅器の平面図のブロック図。

Claims (3)

1. センス増幅器（２０）であって、
   複数のトランジスタパスゲート対（２２、２４および２６，２８）であって、各々が、メモリの所定のビット線（ＢＬｘ）と相補ビット線（ＢＬｘｂａｒ）の対にそれぞれ接続する第１及び第２の入力部、並びにメモリデータ経路（ＤＬ）及び相補メモリデータ経路（ＤＬｂａｒ）にそれぞれ接続する第１及び第２の出力部、を有する複数のトランジスタパスゲート対（２２、２４および２６，２８）と、
   差動データ信号を受信するためのメモリデータ経路（ＤＬ）及び相補データ経路（ＤＬｂａｒ）にそれぞれ接続する第１及び第２入力部を有するパストランジスタ対（３０，３１）であって、センスイネーブル（ＳＥ）信号に応答して、その第１出力部（３３）及び第２出力部（３５）で前記データ経路及び前記相補データ経路をそれぞれ接続し、前記パストランジスタ対の第１及び第２入力部は、前記パストランジスタ対が前記センスイネーブル（ＳＥ）信号によってディスエーブル状態になった時、その第１出力部及び第２出力部と電気的に同じではない前記パストランジスタ対（３０，３１）と、
   前記パストランジスタ対の第１出力部（３３）に接続する第１入力部、前記パストランジスタ対の第２出力部に接続する第２入力部、及び相補型のセンス増幅器データ信号を供給するための第１出力部（３３）及び第２出力部（３５）、を有する増幅器（３２，３４，３６，３８）であって、前記センスイネーブル（ＳＥ）信号によって制御され、又、前記パストランジスタ対が、前記センスイネーブル信号によって非導通状態になった時のみ動作状態になる増幅器（３２，３４，３６，３８）と、
   データ経路に接続する第１の電流電極、第１の出力部に接続する第２の電流電極、及び第２の出力部に接続する制御電極、を有する第１の導通型の第１のトランジスタ（６０）と、
   第１のトランジスタの第２の電流電極に接続する第１の電流電極、第２の電流電極、及び第１トランジスタの制御電極に接続する制御電極、を有する第２の導通型の第２のトランジスタ（６３）と、
   相補データ経路に接続する第１の電流電極、第２の出力部に接続する第２の電流電極、及び第１の出力部に接続する制御電極、を有する第１の導通型の第の３トランジスタ（６４）と、
   第３のトランジスタの第２の電流電極に接続する第１の電流電極、第２のトランジスタの第２の電流電極に接続する第２電流電極、及び第１の出力部に接続する制御電極、を有する第２の導通型の第４のトランジスタ（６６）と、
   第２のトランジスタと第４トランジスタの双方の第２の電流電極に接続する第１の電流電極、センスイネーブル信号を受信するための制御電極、及び電源端子に接続する第２の電流電極、を有する第２の導通型の第５のトランジスタ（６８）と、
   を備えるセンス増幅器（２０）。
2. 前記複数のトランジスタパスゲート対は、メモリの列の数に等しい請求項１に記載のセンス増幅器。
3. 前記データ経路はメモリデータ線である請求項１に記載のセンス増幅器。

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