DE19952667A1 - Nichtflüchtiger ferroelektrischer Speicher - Google Patents

Abstract

Es wird ein nichtflüchtiger ferroelektrischer Speicher mit Folgendem angegeben: einem Hauptzellenarray (71) mit einer Anzahl von Unterzellenarrays (71_1, 71_2, ...); einer Anzahl globaler Hauptbitleitungen (BLG_n, BLG_n+1, ...) und mindestens einem Paar globaler Bezugsbitleitungen (BLRG_1 und BLRG_2), die über die Unterzellenarrays (71_1, 71_2, ...) hinweg ausgebildet sind; lokalen Hauptbitleitungen (BLLn_n, BLLn_n+1, ...) und lokalen Bezugsbitleitungen (BLLR_1 und BLLR_2), die entsprechend den globalen Hauptbitleitungen und den globalen Bezugsbitleitungen ausgebildet sind; und Schaltern, die zwischen lokalen Bitleitungen und relevanten globalen Bitleitungen vorhanden sind; einer Bezugsbitleitungssteuerung (77) mit einem Bezugsleseverstärker mit Ausbildung entweder über oder unter dem Hauptzellenarray (71) zum Erfassen eines Signals, wie es über eine Leitung des Paars globaler Bezugsbitleitungen geliefert wird, um eine Bezugsspannung zu liefern; einer Hauptbitleitungssteuerung (75) mit einer Anzahl von Hauptleseverstärkern, die jeweils auf einer Seite der Bezugsbitleitungssteuerung ausgebildet sind und mit einer der globalen Hauptbitleitungen verbunden sind, um die Bezugsspannung zu empfangen, um ein Signal zu erfassen, wie es über eine relevante globale Bitleitung geliefert wird; und einem Teilwortleitungstreiber (73), der auf einer Seite des Hauptzellenarrays ausgebildet ist, um dadurch Anzahlen gleich zu machen, die erforderlich sind, um dadurch ...

Description

HINTERGRUND DER ERFINDUNG Gebiet der Erfindung

Die Erfindung betrifft einen Halbleiterspeicher, und spezi­ eller betrifft sie einen nichtflüchtigen ferroelektrischen Speicher.

Hintergrund gemäß der einschlägigen Technik

Ferroelektrische Speicher, d. h. FRAMs (Ferroelectric Random Access Memory) mit einer Datenverarbeitungsgeschwindigkeit, die im Wesentlichen derjenigen eines DRAM (Dynamic Random Access Memory) ähnlich ist, wie er in weitem Umfang als Halbleiterspeicher verwendet wird und Daten selbst dann auf­ bewahren kann, wenn die Spannung abgeschaltet ist, genießen Aufmerksamkeit als Speicher der nächsten Generation. Ein FRAM, d. h. ein Speicher mit einer Struktur, die der eines DRAM ähnlich ist, ist mit einem Kondensator aus einem ferro­ elektrischen Material versehen, um die hohe Restpolarisation des ferroelektrischen Materials zu nutzen. Die Restpolarisa­ tion erlaubt eine Aufbewahrung eines Datenwerts selbst nach dem Wegnehmen eines elektrischen Felds.

Fig. 1 veranschaulicht die Charakteristikkurve einer Hyste­ reseschleife eines üblichen ferroelektrischen Materials.

Aus Fig. 1 ist es ersichtlich, dass eine durch ein elektri­ sches Feld induzierte Polarisation nicht gelöscht wird, son­ dern eine bestimmte Menge (Zustände "d" und "a") selbst bei Wegnahme des elektrischen Felds wegen des Vorhandenseins der Restpolarisation (oder spontanen Polarisation) verbleibt. Die Zustände "d" und "a" entsprechen "1" bzw "0" bei Anwen­ dung auf Speicher.

Ein einschlägiger nichtflüchtiger ferroelektrischer Speicher wird unter Bezugnahme auf die beigefügten Zeichnungen erläu­ tert. Fig. 2 veranschaulicht das System einer Einheitszelle eines einschlägigen nichtflüchtigen ferroelektrischen Spei­ chers.

Gemäß Fig. 2 ist das System der Einheitszelle des einschlä­ gigen nichtflüchtigen ferroelektrischen Speichers mit einer in einer Richtung ausgebildeten Bitleitung B/L, einer recht­ winklig zur Bitleitung ausgebildeten Wortleitung W/L, einer von der Wortleitung in derselben Richtung wie dieser beab­ standet ausgebildeten Plattenleitung P/L, einem Transistor T1, dessen Gate mit der Wortleitung und dessen Source mit der Bitleitung verbunden ist, und einem ferroelektrischen Kondensator FC1 versehen, dessen erster Anschluss mit dem Drain des Transistors T1 und dessen zweiter Anschluss mit der Plattenleitung P/L verbunden ist.

Nun wird eine Schaltung zum Ansteuern des einschlägigen fer­ roelektrischen Speichers erläutert. Die Fig. 3a und 3b ver­ anschaulichen eine Schaltung zum Ansteuern des einschlägigen ferroelektrischen Speichers.

Die Schaltung zum Ansteuern des einschlägigen ferroelektri­ schen Speichers mit 1T/1C-Struktur ist mit Folgendem verse­ hen: einem Bezugsspannungsgenerator 1 zum Erzeugen einer Be­ zugsspannung; einem Bezugsspannungsstabilisator 2 mit mehre­ ren Transistoren Q1 bis Q4 und einem Kondensator C1 zum Sta­ bilisieren von Bezugsspannungen auf zwei benachbarten Bit­ leitungen; einem ersten Bezugsspannungsspeicher 3 mit mehre­ ren Transistoren Q6 und Q7 sowie Kondensatoren C2 und C3 zum jeweiligen Einspeichern der logischen Werte "1" und "0" auf benachbarten Bitleitungen; einer ersten Ausgleichseinrich­ tung 4 mit einem Transistor Q5 zum Ausgleichen zweier be­ nachbarter Bitleitungen; einem ersten Hauptzellenarray 5, das mit voneinander verschiedenen Wortleitungen und Platten­ leitungen verbunden ist, um Daten zu speichern; einem ersten Leseverstärker 6 mit mehreren Transistoren Q10 bis Q15; ei­ nem P-Leseverstärker PSA zum Erfassen von. Daten in durch die Wortleitung ausgewählten Zellen innerhalb der Vielzahl von Zellen im ersten Hauptzellenarray 5; einem zweiten Hauptzel­ lenarray 5, das mit voneinander verschiedenen Wortleitungen und Plattenleitungen verbunden ist, um Daten zu speichern; einem zweiten Bezugsspannungsspeicher 8 mit mehreren Tran­ sistoren Q28 und Q29 sowie Kondensatoren C9 und C10 zum Speichern von Bezugsspannungen mit logischen Werten "1" und "0" auf benachbarten Bitleitungen; und einem zweiten Lese­ verstärker 9 mit mehreren Transistoren Q16 bis Q25; und ei­ nem N-Leseverstärker NSA zum Erfassen und Weiterleiten eines Datenwerts im zweiten Hauptzellenarray 7.

Nun wird der Daten-Eingabe/Ausgabe-Betrieb des einschlägigen ferroelektrischen Speichers erläutert. Fig. 4 veranschau­ licht ein zeitbezogenes Diagramm für den Schreibmodusbetrieb des einschlägigen ferroelektrischen Speichers und Fig. 5 veranschaulicht ein zeitbezogenes Diagramm eines Lesemodus­ betriebs des einschlägigen ferroelektrischen Speichers.

Beim Schreiben wird ein Schreibmodus gestartet, wenn ein ex­ ternes Chipaktivierungssignal CSBpad von hoch auf niedrig aktiviert wird und ein Schreibaktivierungssignal WEBpad gleichzeitig von hoch auf niedrig angelegt wird. Wenn im Schreibmodus mit der Adressendecodierung gestartet wird, wird ein an eine relevante Wortleitung angelegter Impuls von niedrig auf hoch überführt, um eine Zelle auszuwählen. So wird in einem Intervall, in dem die Wortleitung auf hoch ge­ halten wird, die relevante Plattenleitung aufeinanderfolgend für ein Intervall auf einem hohen Signal und für das andere Intervall auf einem niedrigen Signal gehalten. Um den logi­ schen Wert "1" oder "0" in die ausgewählte Zelle zu schrei­ ben, wird ein mit dem Schreibaktivierungssignal WEBpad syn­ chronisiertes hohes oder niedriges Signal an die relevante Bitleitung angelegt. Das heißt, dass dann, wenn ein hohes Signal an die Bitleitung angelegt wird und das an die Plat­ tenleitung angelegte Signal im Intervall niedrig ist, in dem das an die Wortleitung angelegte Signal hoch ist, der logi­ sche Wert "1" in den ferroelektrischen Kondensator einge­ schrieben wird. Wenn dagegen ein niedriges Signal an die Bitleitung angelegt wird und das an die Plattenleitung ange­ legte Signal hoch ist, wird der logische Wert "0" in den ferroelektrischen Kondensator geschrieben.

Nun wird der Betrieb zum Lesen des durch den oben genannten Schreibmodusbetrieb in die Zelle eingespeicherten Datenwerts erläutert.

Wenn das Chipaktivierungssignal extern von hoch auf niedrig aktiviert wird, werden alle Bitleitungen auf niedrige Span­ nung ausgeglichen, bevor eine relevante Wortleitung ausge­ wählt wird. Das heißt, dass, gemäß den Fig. 3A und 3B, dann, wenn ein hohes Signal an die Ausgleichseinrichtung 4 ange­ legt wird und ein hohes Signal an die Transistoren Q18 und Q19 angelegt wird, die Bitleitungen auf eine niedrige Span­ nung Vss ausgeglichen werden, da sie über den Transistor Q19 geerdet werden. Außerdem werden die Transistoren Q5, Q18 und Q19 ausgeschaltet, um die Bitleitungen zu deaktivieren, es wird eine Adresse decodiert und die decodierte Adresse be­ wirkt, dass ein niedriges Signal auf der relevanten Wortlei­ tung auf ein hohes Signal übergeht, um die relevante Zelle auszuwählen. An die Plattenleitung der ausgewählten Zelle wird ein hohes Signal angelegt, um einen im ferroelektri­ schen Speicher gespeicherten, dem logischen Wert "1" ent­ sprechenden Datenwert herauszulösen. Wenn im ferroelektri­ schen Speicher der logische Wert "0" gespeichert ist, wird kein Datenwert herausgelöst, der dem logischen Wert "0" ent­ spricht. Der nicht herausgelöste Datenwert und der herausge­ löste Datenwert sorgen entsprechend der oben genannten Hys­ tereseschleife für voneinander verschiedene Werte, so dass der Leseverstärker den logischen Wert "1" oder "0" erfasst. Der Fall des herausgelösten Datenwerts ist ein Fall, in dem der Wert in der Hystereseschleife der Fig. 1 von "d" auf "f" wechselt, und der Fall eines nicht herausgelösten Datenwerts ist derjenige, wenn der Wert in der Hystereseschleife der Fig. 1 von "a" auf "f" wechselt. Daher wird, wenn der Lese­ verstärker aktiviert wird, nachdem eine bestimmte Zeitperi­ ode verstrichen ist, im Fall des herausgelösten Datenwerts, der logische Wert "1" verstärkt geliefert, während im Fall des nicht herausgelösten Datenwerts der logische Wert "0" geliefert wird. Nachdem der Leseverstärker so einen Daten­ wert geliefert hat, wird, um den ursprünglichen Datenwert wiederherzustellen, die Plattenleitung in einem Zustand, in dem ein hohes Signal an die relevante Wortleitung angelegt ist, von hoch auf niedrig deaktiviert. Beim einschlägigen ferroelektrischen Speicher mit 1T/1C-Struktur benötigen Da­ ten-Eingabe/Ausgabe-Vorgänge für eine Bezugszelle vielmehr Betriebsvorgänge als Betriebsvorgänge für die Hauptzelle.

Beim oben genannten einschlägigen ferroelektrischen Speicher besteht das folgende Problem.

Die Verwendung einer Bezugszelle beim Lesen von Hauptzellen mit einer Anzahl, die einige hundertmal größer als diejenige der Bezugszelle ist, in einem Zustand mit ferroelektrischer Charakteristik ist nicht in angemessener Weise gewährleis­ tet, wobei die Bezugszelle vielmehr Betriebsvorgänge als die Hauptzellen benötigt, was eine schnelle Beeinträchtigung der Bezugszelle verursacht, was zu einer Spannungsinstabilität, einer Beeinträchtigung der Bauteil-Betriebseigenschaften und zu kurzer Lebensdauer führt.

ZUSAMMENFASSUNG DER ERFINDUNG

Demgemäß ist die Erfindung auf einen nichtflüchtigen ferro­ elektrischen Speicher gerichtet, der im Wesentlichen eines oder mehrere der Probleme auf Grund von Beschränkungen und Nachteilen in der einschlägigen Technik umgeht.

Eine Aufgabe der Erfindung ist es, einen nichtflüchtigen ferroelektrischen Speicher mit verbesserten Betriebseigen­ schaften zu schaffen.

Zusätzliche Merkmale und Vorteile der Erfindung werden in der folgenden Beschreibung dargelegt, und sie gehen teilwei­ se aus der Beschreibung hervor oder werden beim Ausüben der Erfindung erkennbar. Die Aufgaben und andere Vorteile der Erfindung werden durch die Struktur realisiert und erzielt, die in der schriftlichen Beschreibung und den zugehörigen Ansprüchen wie auch den beigefügten Zeichnungen speziell dargelegt ist.

Um diese und andere Vorteile zu erzielen, und gemäß dem Zweck der Erfindung, wie sie realisiert und in weitem Umfang beschrieben ist, ist der nichtflüchtige ferroelektrische Speicher mit Folgendem versehen: einem Hauptzellenarray mit: einer Anzahl von Unterzellenarrays; einer Anzahl globaler Hauptbitleitungen und mindestens einem Paar globaler Bezugs­ bitleitungen, die über die Unterzellenarrays hinweg ausge­ bildet sind; lokalen Hauptbitleitungen und lokalen Bezugs­ bitleitungen, die entsprechend den globalen Hauptbitleitun­ gen und den globalen Bezugsbitleitungen ausgebildet sind; und Schaltern, die zwischen lokalen Bitleitungen und rele­ vanten globalen Bitleitungen vorhanden sind; einer Bezugs­ bitleitungssteuerung mit einem Bezugsleseverstärker mit Aus­ bildung entweder über oder unter dem Hauptzellenarray zum Erfassen eines Signals, wie es über eine Leitung des Paars globaler Bezugsbitleitungen geliefert wird, um eine Bezugs­ spannung zu liefern; einer Hauptbitleitungssteuerung mit einer Anzahl von Hauptleseverstärkern, die jeweils auf einer Seite der Bezugsbitleitungssteuerung ausgebildet sind und mit einer der globalen Hauptbitleitungen verbunden sind, um die Bezugsspannung zu empfangen, um ein Signal zu erfassen, wie es über eine relevante globale Bitleitung geliefert wird; und einem Teilwortleitungstreiber, der auf einer Seite des Hauptzellenarrays ausgebildet ist.

Gemäß einer anderen Erscheinungsform der Erfindung ist ein nichtflüchtiger ferroelektrischer Speicher mit Folgendem ge­ schaffen: einem Hauptzellenarray mit einer Anzahl von Unter­ zellenarrays, einer Anzahl globaler Hauptbitleitungen und mindestens einem Paar globaler Bezugsbitleitungen, die über die Unterzellenarrays hinweg ausgebildet sind, lokalen Hauptbitleitungen und lokalen Bezugsbitleitungen, die ent­ sprechend den globalen Hauptbitleitungen und den globalen Bezugsbitleitungen ausgebildet sind, und Schaltern, die zwi­ schen lokalen Bitleitungen und relevanten globalen Bitlei­ tungen vorhanden sind; einer ersten Bezugsbitleitungssteue­ rung mit einem ersten Bezugsleseverstärker, der über dem Hauptzellenarray ausgebildet ist, um ein Signal zu erfassen, das über ein Paar globaler Bezugsbitleitungen geliefert wird, um eine erste Bezugsspannung zu erzeugen; einer zwei­ ten Bezugsbitleitungssteuerung mit einem zweiten Bezugslese­ verstärker, der unter dem Hauptzellenarray ausgebildet ist, um eine zweite Bezugsspannung zu erzeugen, die identisch mit der ersten Bezugsspannung ist; einer ersten Hauptbitlei­ tungssteuerung mit Hauptleseverstärkern, die jeweils auf ei­ ner Seite der ersten Bezugsbitleitungssteuerung ausgebildet sind und mit geradzahligen globalen Hauptbitleitungen ver­ bunden sind, um die erste Bezugsspannung zu empfangen, um ein über eine relevante globale Bitleitung geliefertes Sig­ nal zu erfassen; einer zweiten Hauptbitleitungssteuerung mit Hauptleseverstärkern, die jeweils auf einer Seite der zwei­ ten Bezugsbitleitungssteuerung ausgebildet sind und mit un­ geradzahligen globalen Hauptbitleitungen verbunden sind, um die zweite Bezugsspannung zu empfangen, um ein über eine re­ levante globale Bitleitung geliefertes Signal zu erfassen; und einem Teilwortleitungstreiber, der auf einer Seite des Hauptzellenarrays ausgebildet ist.

Es ist zu beachten, dass sowohl die vorstehende allgemeine Beschreibung als auch die folgende detaillierte Beschreibung beispielhaft und erläuternd sind und dazu vorgesehen sind, für eine weitere Erläuterung der beanspruchten Erfindung zu sorgen.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die beigefügten Zeichnungen, die vorhanden sind, um für ein weiteres Verständnis der Erfindung zu sorgen und die in die Beschreibung eingefügt sind und einen Teil derselben bilden, veranschaulichen Ausführungsbeispiel der Erfindung und die­ nen zusammen mit der Beschreibung dazu, die Prinzipien der Erfindung zu erläutern.

In den Zeichnungen ist folgendes dargestellt.

Fig. 1 veranschaulicht die Charakteristikkurve einer übli­ chen ferroelektrischen Hystereseschleife;

Fig. 2 veranschaulicht ein Einheitszellensystem eines ein­ schlägigen nichtflüchtigen ferroelektrischen Speichers;

Fig. 3a und 3b veranschaulichen eine Ansteuerungsschaltung zum Ansteuern eines einschlägigen ferroelektrischen Spei­ chers;

Fig. 4 veranschaulicht ein zeitbezogenes Schreibmodusdia­ gramm für den einschlägigen ferroelektrischen Speicher;

Fig. 5 veranschaulicht ein zeitbezogenes Lesemodusdiagramm für den einschlägigen ferroelektrischen Speicher;

Fig. 6 veranschaulicht ein System mit zwei Einheitszellen eines nichtflüchtigen ferroelektrischen Speichers gemäß ei­ nem bevorzugten Ausführungsbeispiel der Erfindung;

Fig. 7a und 7b Veranschaulichen das System mit zwei Ein­ heitszellen in Fig. 6, das in 1T/1C-Einheitszellen unter­ teilt ist;

Fig. 8a veranschaulicht ein Blockdiagramm eines Zellenar­ rays des nichtflüchtigen ferroelektrischen Speichers gemäß dem ersten bevorzugten Ausführungsbeispiel der Erfindung;

Fig. 8b veranschaulicht ein Blockdiagramm eines Zellenar­ rays des nichtflüchtigen ferroelektrischen Speichers, wenn das Zellenarray in Fig. 8a wiederholt wird;

Fig. 9 veranschaulicht ein detailliertes System eines Haupt­ zellenarrays bei der Erfindung;

Fig. 10 veranschaulicht ein detailliertes System des Haupt­ zellenarrays in Fig. 9;

Fig. 11 veranschaulicht ein detailliertes System eines Un­ terzellenarrays bei der Erfindung;

Fig. 12 veranschaulicht ein detailliertes System des Zellen­ arrays in Fig. 8a;

Fig. 13 veranschaulicht ein detailliertes System des Zellen­ arrays in Fig. 8a, mit Konzentration auf die Hauptbitlei­ tungssteuerung und die Bezugsbitleitungssteuerung;

Fig. 14 veranschaulicht ein detailliertes System einer Bit­ leitungs-Vorabladeschaltung gemäß dem ersten bevorzugten Ausführungsbeispiel der Erfindung;

Fig. 15 veranschaulicht ein detailliertes System einer Bit­ leitungsvorabladepegel-Liefereinrichtung zum Liefern eines Bitleitungsvorabladepegels;

Fig. 16a veranschaulicht ein Blockdiagramm eines Bezugslese­ verstärkers bei der Erfindung;

Fig. 16b veranschaulicht ein Blockdiagramm eines anderen Ausführungsbeispiels eines Bezugsleseverstärkers bei der Erfindung;

Fig. 17 veranschaulicht ein detailliertes System der Pegel­ schiebeeinrichtung in Fig. 16;

Fig. 18 veranschaulicht ein detailliertes System eines Lese­ verstärkers gemäß dem ersten bevorzugten Ausführungsbeispiel der Erfindung;

Fig. 19 veranschaulicht einen Leseverstärker gemäß einem zweiten bevorzugten Ausführungsbeispiel der Erfindung;

Fig. 20 veranschaulicht ein zeitbezogenes Betriebsdiagramm des Leseverstärkers gemäß dem ersten und zweiten bevorzugten Ausführungsbeispiel der Erfindung;

Fig. 21 veranschaulicht ein zeitbezogenes Betriebsdiagramm im Lesemodus eines Leseverstärkers;

Fig. 22 veranschaulicht ein zeitbezogenes Betriebsdiagramm im Schreibmodus eines Leseverstärkers;

Fig. 23 veranschaulicht ein Zellenarraysystem eines nicht- flüchtigen ferroelektrischen Speichers gemäß dem zweiten be­ vorzugten Ausführungsbeispiel der Erfindung;

Fig. 24 veranschaulicht ein detailliertes System des Zellen­ arrays in Fig. 23, mit Konzentration auf das Hauptzellenar­ ray;

Fig. 25 veranschaulicht ein detailliertes Systems des Zel­ lenarrays in Fig. 23, mit Konzentration auf die erste Haupt­ bitleitungssteuerung und die erste Bezugsbitleitungssteue­ rung; und

Fig. 26 veranschaulicht ein detailliertes System des Zellen­ arrays in Fig. 23, mit Konzentration auf die zweite Haupt­ bitleitungssteuerung und die zweite Bezugsbitleitungssteue­ rung.

DETAILLIERTE BESCHREIBUNG DES BEVORZUGTEN AUSFÜHRUNGS­ BEISPIELS

Nun wird im Einzelnen auf die bevorzugten Ausführungsformen der Erfindung Bezug genommen, zu denen in den beigefügten Zeichnungen Beispiele veranschaulicht sind. Fig. 6 veran­ schaulicht ein System mit zwei Einheitszellen eines nicht- flüchtigen ferroelektrischen Speichers gemäß einem bevorzug­ ten Ausführungsbeispiel der Erfindung.

Gemäß Fig. 6 ist das System mit zwei Einheitszellen eines nichtflüchtigen ferroelektrischen Speichers mit Folgendem versehen: einer ersten Teilwortleitung SWL1, die in einer Richtung ausgebildet ist; einer zweiten Teilwortleitung SWL2, die parallel zur ersten Teilwortleitung SWL1 ausgebil­ det ist; einer ersten Bitleitung Bit_n und einer zweiten Bitleitung Bit_n+1 rechtwinklig zu den Teilwortleitungen SWL1 und SWL2, mit Beabstandung voneinander; einem ersten Schalttransistor T1 mit einem Gateanschluss, der mit der ersten Teilwortleitung SWL1 verbunden ist, einem Sourcean­ schluss, der mit der ersten Bitleitung Bit_n verbunden ist, und einem Drain, der mit dem Anschluss auf einer Seite eines ersten ferroelektrischen Kondensators FC1 verbunden ist (der Anschluss auf der anderen Seite des ersten ferroelektrischen Kondensators FC1 ist mit der zweiten Teilwortleitung SWL2 verbunden); und einem zweiten Schalttransistor T2 mit einem Gateanschluss, der mit der zweiten Teilwortleitung SWL2 ver­ bunden ist, einem Sourceanschluss, der mit der zweiten Bit­ leitung Bit_n+1 verbunden ist, und einem Drainanschluss, der mit dem Anschluss auf einer Seite des zweiten ferroelektri­ schen Kondensators FC2 verbunden ist. So beinhaltet der er­ findungsgemäße nichtflüchtige ferroelektrische Speicher zwei Teilwortleitungen, zwei Bitleitungen und zwei Schalttransis­ toren und zwei ferroelektrische Kondensatoren, die zwischen den Bitleitungen und den Wortleitungen angeordnet sind.

Die Fig. 7a und 7b veranschaulichen das System mit zwei Ein­ heitszellen in Fig. 6, das in 1T/1C-Einheitszellen unter­ teilt ist, wobei eine Kombination derselben einen Speicher mit einem Paar von Einheitszellen bildet.

Gemäß Fig. 7a beinhaltet eine Einheitszelle C111 in einem Paar von Speicherzellen eine erste Teilwortleitung SWL1, ei­ ne zweite Teilwortleitung SWL2, die parallel zur ersten Teilwortleitung SWL1 angeordnet ist, eine erste Bitleitung Bit_n, die rechtwinklig zur ersten und zweiten Teilwortlei­ tung SWL1 und SWL2 angeordnet ist, einen ersten Transistor T1, dessen Gateanschluss mit der ersten Teilwortleitung SWL1 verbunden ist und dessen Sourceanschluss mit der ersten Bit­ leitung Bit_n verbunden ist, und einen ersten ferroelektri­ schen Kondensator FC1 zwischen dem Drainanschluss des ersten Transistors T1 und der zweiten Teilwortleitung SWL2. Wie es in Fig. 7b dargestellt ist, beinhaltet die andere Einheits­ zelle C121 eine erste Teilwortleitung SWL1, eine zweite Teilwortleitung SWL2, die parallel zur ersten Teilwortlei­ tung SWL1 angeordnet ist, eine zweite Bitleitung Bit_n+1, die rechtwinklig zur ersten und zweiten Teilwortleitung SWL1 und SWL2 angeordnet ist, einen zweiten Transistor T2, dessen Gateanschluss mit der zweiten Teilwortleitung SWL2 verbunden ist und dessen Sourceanschluss mit der zweiten Bitleitung Bit_n+1 verbunden ist und einen zweiten ferroelektrischen Kondensator FC2 zwischen dem Drainanschluss des zweiten Transistors T2 und der ersten Teilwortleitung SWL1. So ver­ fügt das erfindungsgemäße nichtflüchtige Speicherzellenarray über Paar von Einheitszellen, wie sie in den Fig. 7a und 7b dargestellt sind, die wiederholt und kontinuierlich angeord­ net sind.

Das oben genannte nichtflüchtige Speicherzellenarray gemäß der Erfindung mit Paaren von Einheitszellen wird nun im Ein­ zelnen erläutert. Fig. 8a veranschaulicht ein Blockdiagramm eines Zellenarrays des nichtflüchtigen ferroelektrischen Speichers gemäß einem ersten bevorzugten Ausführungsbeispiel der Erfindung.

Gemäß Fig. 8a beinhaltet das Zellenarray des nichtflüchtigen ferroelektrischen Speichers ein Hauptzellenarray 71, einen Teilwortleitungstreiber 73, der auf einer Seite des Haupt­ zellenarrays 71 ausgebildet ist, eine unter dem Hauptzellen­ array 71 ausgebildete Hauptbitleitungssteuerung 75 sowie ei­ ne auf einer Seite der Hauptbitleitungssteuerung 75 ausge­ bildete Bezugsbitleitungssteuerung 77. Das Hauptzellenarray 71 beinhaltet seinerseits intern eine Anzahl von Zellenar­ rays. Eine wiederholte Anordnung des in Fig. 8a dargestell­ ten Systems führt zu einem System, wie es in Fig. 8b darge­ stellt ist.

Indessen veranschaulicht Fig. 9 ein detailliertes System ei­ nes Hauptzellenarrays gemäß der Erfindung, einschließlich einer Anzahl von Zellenarrays (als "Unterzellenarray" be­ zeichnet), wie zuvor erläutert. Unter der Anzahl von Unter­ zellenarrays 71_1, 71_2, 71_3, . . ., 71_n existiert nur ein aktiviertes Unterzellenarray.

Fig. 10 veranschaulicht ein detailliertes System des Haupt­ zellenarrays in Fig. 9.

Gemäß Fig. 10 existiert eine Anzahl globaler Bitleitungen BLG_n, BLG_n+1, . . . über jedes der Unterzellenarrays hinweg. Außerdem existieren lokale Bitleitungen BLL1_n, . . ., BLLn_n in jedem der Unterzellenarrays 71_1, 71_2, . . . entsprechend den globalen Bitleitungen BLG_n, BLG_n+1, . . . Das heißt, dass Schalter SWL11, SWL12, . . ., SWln/SWL21, SWL22, . . ., SW2n/SWLnl, SWLnn existieren, die jeweils zwischen lokalen Bitleitungen und globalen Bitleitungen vorhanden sind, um zwischen den lokalen Bitleitungen und den globalen Bitlei­ tungen elektrische Verbindungen herzustellen.

Fig. 11 veranschaulicht ein detailliertes System eines Un­ terzellenarrays bei der Erfindung.

Gemäß Fig. 11 beinhaltet das Unterzellenarray eine Anzahl von Paaren erster Teilwortleitungen SWL1 und zweiter Teil­ wortleitungen SWL2, die wiederholt angeordnet sind. Es exis­ tiert eine Anzahl globaler Bitleitungen BLG_n, BLG_n+1, . . . rechtwinklig zu den Paaren von Teilwortleitungen SWL1 und SWL2, wobei für zwei globale Bitleitungen BLG_n, BLG_n+1 gilt, dass mit der globalen Bitleitung BLG_n die Einheits­ zellen C111, C112, . . ., C11n, wie in Fig. 7a dargestellt, verbunden sind und mit der anderen globalen Bitleitung BLG_n+1 die Einheitszellen C121, C122, . . ., C12n, wie in Fig. 7b dargestellt, verbunden sind. So beinhaltet das Un­ terzellenarray 71_1 Paare von Speicherzellen einschließlich zweier globaler Bitleitungen BLG_n und BLG_n+1, zweier Teil­ wortleitungen SWL1 und SWL2, zweier Schalttransistoren T1 und T2 sowie zweier ferroelektrischer Kondensatoren FC1 und FC2, mit wiederholter Anordnung.

Nun wird ein Verfahren zum Auswählen einer Zelle im oben ge­ nannten Unterzellenarray erläutert.

Wie erläutert, beinhaltet das Hauptzellenarray, wie in Fig. 11 dargestellt, das wiederholt angeordnete Unterzellenarray.

Von den mehreren Unterzellenarrays wird nur ein Unterzellen­ array aktiviert, und insbesondere wird nur ein Paar von Teilwortleitungen aktiviert. Daher wird, wenn einmal ein Paar von Teilwortleitungen aktiviert ist, der in der mit den aktivierten Teilwortleitungen verbundenen Einheitszelle ge­ speicherte Datenwert über die relevante lokale Bitleitung an die relevante globale Bitleitung übertragen. Über jeweilige lokale Bitleitungen übertragene Daten werden an die mehreren globalen Bitleitungen geliefert, die ihrerseits mit den ak­ tivierten Teilwortleitungen verbunden sind, um die Daten an die Bitleitungssteuerung (nicht dargestellt) zu übertragen. Wie erläutert, verfügt die Bitleitungssteuerung über Lese­ verstärker (nicht dargestellt), die jeweils mit der globalen Bitleitung verbunden sind. Demgemäß wird ein Datenwert von nur einem der mehreren Leseverstärker über eine Datenleitung geliefert.

Fig. 12 veranschaulicht ein detailliertes System des Zellen­ arrays in Fig. 8a, wobei, wie erläutert, das Hauptzellenar­ ray 71 eine Anzahl von Unterzellenarrays 71_1, 71_2, . . . enthält. Außerdem sind die globalen Hauptbitleitungen BLG_n, BLG_n+1, . . . über die Hauptzellenarrays 71_1, 71_2, . . . hin­ weg mit der Hauptbitleitungssteuerung 75 verbunden, und die globalen Bezugsbitleitungen BLRG_1, BLRG_2 sind mit der Be­ zugsbitleitungssteuerung 77 verbunden. Die Bezugsbitlei­ tungssteuerung 77 nimmt zwei globale Bezugsbitleitungen BLRG_1 und BLRG_2 auf. Wie dargestellt, verfügt jedes Unter­ zellenarray über den globalen Hauptbitleitungen entsprechen­ de lokale Hauptbitleitungen. Zum Beispiel ist eine erste globale Hauptbitleitung BLG_n mit einer Anzahl lokaler Hauptbitleitungen BLL1_n, BLL2_n, . . . versehen. Außerdem sind zwischen den lokalen Hauptbitleitungen und den globalen Hauptbitleitungen Schalter SW11, SW21, . . . vorhanden. Es existieren lokale Bezugsbitleitungen BLLR1_1, BLLR1_2/- BLLR2_1, BLLR2_2/. . ./BLLRn_1, BLLRn_2 entsprechend den glo­ balen Bezugsbitleitungen BLRG_1, BLRG_2. Außerdem existieren Schalter SWR11, SW12/SW21, SW22/SWRn1, SWn2 zwischen den lo­ kalen Bezugsbitleitungen und den globalen Bezugsbitleitungen BLR_1 und BLRG_2. Demgemäß wird ein beliebiges der Anzahl von Unterzellenarrays 71_1, 71_2, . . . ausgewählt und die lo­ kale Hauptbitleitung in einem relevanten Unterzellenarray wird mit der globalen Hauptbitleitung verbunden, um schließ­ lich einen Datenwert an die Hauptbitleitungssteuerung zu übertragen. In ähnlicher Weise wird die lokale Bezugsbitlei­ tung in einem Unterzellenarray mit der relevanten globalen Bezugsbitleitung verbunden, um schließlich einen Datenwert an die Bezugsbitleitungssteuerung 77 zu übertragen.

Indessen veranschaulicht Fig. 13 ein detailliertes System des Zellenarrays in Fig. 8a, mit Konzentration auf die Hauptbitleitungssteuerung und die Bezugsbitleitungssteue­ rung.

Gemäß Fig. 13 existieren Hauptleseverstärker SA1, SA2, . . ., 75_1, 75_2, . . . entsprechend den globalen Hauptbitleitungen BLG_n, BLG_n+1, . . .. Von den zwei globalen Bezugsbitleitun­ gen BLRG_1 und BLRG_2 ist eine mit dem Bezugsleseverstärker 77a verbunden, von dem eine Bezugsspannung CREF an alle Hauptleseverstärker 75_1, 75_2, . . . geliefert wird. Es exis­ tiert eine BPC (Bitleitungs-Vorabladeschaltung) 76_1, 76_2, . . . zwischen benachbarten globalen Hauptbitleitungen BLG_n und BLG_n+1 oder BLG_n+1 und BLG_n+2, . . .. Es existiert auch eine Bitleitungs-Vorabladeschaltung 77_1 zwischen der letz­ ten globalen Hauptbitleitung BLG_n+n und der globalen Be­ zugsbitleitung BLRG_2, die mit dem Bezugsleseverstärker 77a verbunden ist. Außerdem wird eine konstante Spannung an die globale Bezugsbitleitung BLRG_1 angelegt, die nicht mit dem Bezugsleseverstärker 77a verbunden ist.

Fig. 14 veranschaulicht ein detailliertes System der Bitlei­ tungs-Vorabladeschaltung gemäß einem ersten bevorzugten Aus­ führungsbeispiel der Erfindung.

Gemäß Fig. 14 beinhaltet die Bitleitungs-Vorabladeschaltung eine Anzahl globaler Bitleitungen BLG_n und BLG_n+1, . . ., Bitleitungs-Ausgleichsschalter BQESW 78_1, 78_2, . . . zwi­ schen den globalen Bitleitungen BLG_n, BLG_n+1, . . . sowie eine Anzahl von Bitleitungs-Vorabladeschaltern BPCSW 79_1, 79_2, . . . zum Schalten eines Signals BEQLEV von einer Bit­ leitungsvorabladepegel-Liefereinrichtung (nicht dargestellt) an jede der globalen Bitleitungen BLG_n, BLG_n+1, . . .. Jeder der Bitleitungs-Ausgleichsschalter 78_1, 78_2, . . .. und der Bitleitungs-Vorabladeschalter 79_1, 79_2, . . . beinhaltet ei­ nen NMOS-Transistor. Daher entspricht der Pegel des Signals von der Bitleitungsvorabladepegel-Liefereinrichtung der Schwellenspannung des NMOS-Transistors oder er ist geringfü­ gig höher. Schließlich lädt das Signal von der Bitleitungs­ vorabladepegel-Liefereinrichtung vorab einen relevanten Glo­ balbitleitungspegel über die Bitleitungs-Vorabladeschalter 79_1, 79_2, . . .. Außerdem werden die Bitleitungs-Ausgleichs­ schalter 78_1, 78_2, . . . auf ein Schaltsteuerungssignal hin eingeschaltet, um zwei benachbarte globale Bitleitungen aus­ zugleichen.

Fig. 15 veranschaulicht ein detailliertes System einer Bit­ leitungsvorabladepegel-Liefereinrichtung zum Liefern eines Bitleitungs-Vorabladepegels.

Gemäß Fig. 15 beinhaltet die Bitleitungsvorabladepegel-Lie­ fereinrichtung das Folgende: einen ersten PMOS-Transistor MP1, dessen Source mit einem Spannungsquellenanschluss Vcc verbunden ist, und der so ausgebildet ist, dass er auf ein Aktivierungssignal EQLEN zum Aktivieren der Bitleitungsvor­ abladepegel-Liefereinrichtung gesteuert wird; einen zweiten PMOS-Transistor MP2, dessen Source mit dem Drain des ersten PMOS-Transistors MP1 verbunden ist und dessen Drain und Gate miteinander verbunden sind; einen ersten NMOS-Transistor MN1, der mit dem Drain des ersten PMOS-Transistors MP1 pa­ rallel zum zweiten PMOS-Transistor MP2 verbunden ist und dessen Gate mit dem Gate des zweiten PMOS-Transistors MP2 verbunden ist; einen zweiten NMOS-Transistor MN2, der in Reihe zum zweiten PMOS-Transistor MP2 geschaltet ist und dessen Gate mit dem Drain des zweiten PMOS-Transistors MP2 verbunden ist; einen dritten NMOS-Transistor MN3, dessen Gate und Drain mit dem Drain des ersten NMOS-Transistors MN1 gemeinsam verbunden sind und dessen Source mit einem Masse­ anschluss Vss verbunden ist; einen vierten NMOS-Transistor MN4, dessen Gate mit dem Drain des ersten NMOS-Transistors MN1 verbunden ist, um durch die Drainspannung des ersten NMOS-Transistors MN1 gesteuert zu werden; einen fünften NMOS-Transistor MN5, der dem vierten NMOS-Transistor MN4 ge­ genüber angeordnet ist und dessen Drain mit dem Drain des vierten NMOS-Transistors MN4 verbunden ist; einen sechsten NMOS-Transistor MN6, dessen Drain mit dem gemeinsame Drain des vierten und fünften NMOS-Transistors MN4 und MN5 verbun­ den ist und dessen Source mit einem Masseanschluss verbunden ist; einen vierten PMOS-Transistor MP4, der zwischen die Source des vierten NMOS-Transistors MN4 und den Drain des ersten PMOS-Transistors MP1 geschaltet ist; einen fünften PMOS-Transistor MP5, der zwischen die Source des fünften NMOS-Transistors MN5 und den Drain des ersten PMOS-Transis­ tors MP1 geschaltet ist; einen dritten PMOS-Transistor MP3, der parallel zum ersten NMOS-Transistor MN1 in Bezug auf den Drain des ersten PMOS-Transistors MP1 geschaltet ist und dessen Drain und Gate miteinander verbunden sind; einen siebten NMOS-Transistor MN7, der dem dritten PMOS-Transistor MP3 gegenüber angeordnet ist und dessen Gate mit dem Gate des dritten PMOS-Transistors MP3 verbunden ist; einen achten NMOS-Transistor MN8, dessen Gate mit dem Drain des siebten NMOS-Transistors MN7 verbunden ist und dessen Source mit dem Drain des dritten PMOS-Transistors MP3 verbunden ist; einen neunten NMOS-Transistor MN9, der so ausgebildet ist, dass er durch die Drainspannung des vierten PMOS-Transistors MP4 ge­ steuert wird und der in Reihe zum siebten NMOS-Transistor MN7 geschaltet ist; und einen Bipolartransistor PNP1, dessen Emitter mit dem Drain des neunten NMOS-Transistor MN9 ver­ bunden ist und dessen Kollektor und Basis gemeinsam mit ei­ nem Masseanschluss verbunden sind. Der fünfte NMOS-Transis­ tor MN5 wird durch eine Bitleitungs-Vorabladespannung zum Vorabladen der Bitleitung gesteuert.

Nun wird die Funktion der oben genannten Bitleitungsvorabla­ depegel-Liefereinrichtung im Einzelnen erläutert.

Gemäß Fig. 15 wird, wenn ein Aktivierungssignal für die Bit­ leitungsvorabladepegel-Liefereinrichtung auf niedrig über­ geht, der erste PMOS-Transistor MP1 aktiviert, um das Poten­ tial an einem Knoten N1 auf hohen Pegel zu ziehen. Wenn die Spannung auf der Drainseite des zweiten NMOS-Transistors MN2, d. h. an einem Knoten N2, anfangs niedrig ist, wird der zweite PMOS-Transistor MP2 eingeschaltet, um auf den Pegel des Knotens N2 hochzuziehen. Demgemäß wird der erste NMOS- Transistor MN1, dessen Gate mit dem Knoten N2 verbunden ist, eingeschaltet, um den Pegel des Knotens N3 hochzuziehen. Wenn der Pegel des Knotens N3 auf die Schwellenspannung des dritten NMOS-Transistors MN3 oder auf einen höheren Wert hochgezogen wird, wird der dritte NMOS-Transistor MN3 einge­ schaltet, um einen Strom zum Masseanschluss abzuleiten. Schließlich wird der Pegel des Knotens N3 auf die Schwellen­ spannung fixiert. Außerdem wird der zweite NMOS-Transistor MN2 wegen des Pegels des Knotens N3 eingeschaltet, wobei der Pegel des Knotens N2 allmählich fällt. Das Abfallen des Pe­ gels am Knoten N2 führt zu einem höheren Widerstands des NMOS-Transistors Mn1 im eingeschalteten Zustand, was schließlich den dem Knoten N3 zugeführten Strom verringert.

Daher kann unter Verwendung einer Rückkopplungsschleife aus dem ersten NMOS-Transistor MN1 und dem zweiten PMOS-Transis­ tor MP2 sowie dem zweiten NMOS-Transistor MN2 und dem drit­ ten NMOS-Transistor MN3 die Spannung am Knoten N3 entspre­ chend einem Schwellenspannungspegel erhalten werden.

Indessen wird, wenn sich ein Knoten N7 zunächst auf niedri­ gem Pegel befindet, der dritte PMOS-Transistor MP3 einge­ schaltet, um den Pegel des Knotens N7 hochzuziehen. Wenn der Pegel des Knotens N7 auf die Schwellenspannung des siebten NMOS-Transistors MN7 oder einen höheren Wert hochgezogen ist, wird dieser siebte NMOS-Transistor MN7 eingeschaltet, um über den mit Knoten N8 verbundenen Bipolartransistor PNP1 einen Strom zum Masseanschluss abzuleiten. Der Bipolartran­ sistor PNP1 ist ein bipolarer pnp-Transistor. Demgemäß wird der Pegel am Ausgangsanschluss der Bitleitungsvorabladepe­ gel-Liefereinrichtung auf einen Schwellenspannungspegel fi­ xiert, der identisch mit dem Pegel des Knotens N3 ist. Dabei dient der Bipolartransistor PNPl als pn-Diode, und sein Kol­ lektor und seine Basis sind gemeinsam mit dem Masseanschluss verbunden, während sein Emitter mit dem Knoten N8 verbunden ist. Wenn der achte NMOS-Transistor MN8 durch die Spannung am Ausgangsanschluss, der auf dem Schwellenspannungspegel gehalten wird, eingeschaltet wird, fällt die Spannung am Knoten N7. Wenn die Spannung am Knoten N7 fällt, nimmt der Widerstand des siebten NMOS-Transistors MN7 im eingeschalte­ ten Zustand zu, was den Strom an den Ausgangsanschluss der Bitleitungsvorabladepegel-Liefereinrichtung senkt. Daher kann unter Verwendung einer Rückkopplungsschleife auf dem siebten, achten und neunten NMOS-Transistor MN7, MN8 und MN9, dem dritten PMOS-Transistor MP3 und dem als pn-Diode wirkenden Bipolartransistor PNP1 eine Ausgangsspannung ent­ sprechend einem Schwellenspannungspegel erhalten werden. Da der vierte, fünfte und sechste NMOS-Transistor MN4, MN5 und MN6 sowie der vierte und fünfte PMOS-Transistor MP4 und MP5 einen Verstärker bilden, wird die Spannung am Knoten N4 ab­ hängig von den Spannungen an den Gate des vierten und fünf­ ten NMOS-Transistors verstärkt.

Nun wird erläutert, wie bei der so funktionierenden Bitlei­ tungsvorabladepegel-Liefereinrichtung gemäß der Erfindung die Spannung am Knoten N3 mit der Spannung am Ausgleichsan­ schluss (Ausgangssignal der Bitleitungsvorabladepegel-Lie­ fereinrichtung) in Übereinstimmung gebracht wird.

Die Spannung am Knoten N3 wird an das Gate des vierten NMOS- Transistors geliefert, und die Spannung am Ausgangsanschluss wird an das Gate des fünften NMOS-Transistors MN5 geliefert. Wenn die Spannung am Knoten N3 höher als die Spannung am Ausgangsanschluss ist, wird die Spannung an einem Knoten Na nach unten gezogen und die Spannung an einem Knoten N5 wird nach oben gezogen. Da die nach unten gezogene Spannung am Knoten N4, die an den neunten NMOS-Transistor MN9 rückgekop­ pelt wird, den Einschaltwiderstand des neunten NMOS-Transis­ tors MN9 erhöht, mit einer Verringerung des an den Ausgangs­ anschluss gelieferten Stroms, wird schließlich der Pegel des Ausgangsanschlusses hochgezogen. Wenn die Spannung am Knoten N3 niedriger als die Spannung am Ausgangsanschluss ist, wird die Spannung am Knoten N5 nach unten gezogen und die Span­ nung am Knoten N4 wird nach oben gezogen. Da die nach oben gezogene Spannung am Knoten N4, die an den neunten NMOS- Transistors MN9 rückgekoppelt wird, den Einschaltwiderstand des neunten NMOS-Transistors MN9 senkt, mit erhöhtem, an den Ausgangsanschluss ausgegebenem Strom, fällt schließlich der Pegel des Ausgangsanschlusses. Für diesen Fall ist, um eine übermäßige Verringerung des Pegels des Ausgangsanschlusses zu verhindern, der als pn-Diode wirkende Bipolartransistor PNP1 zwischen dem Knoten N8 und dem Masseanschluss vorhan­ den, so dass die pn-Diode bei einer Spannung unter der Schwellenspannung derselben abgeschaltet wird, um das Entla­ den jedes weiteren Stroms zu sperren.

Fig. 16a veranschaulicht ein Blockdiagramm eines Bezugslese­ verstärkers bei der Erfindung.

Gemäß Fig. 16a beinhaltet der Bezugsleseverstärker in der Bezugsbitleitungssteuerung eine Pegelschiebeeinrichtung 80 zum Empfangen eines Signals von einer globalen Bezugsbitlei­ tung BLRG_2, um das Signal zu verschieben und eine Bezugs­ spannung CREF an die Hauptleseverstärker 75_1, 75_2, . . . zu liefern, und eine Pulldownsteuerung 80a zum Empfangen eines Signals von der globalen Bezugsbitleitung BLRG_2, um die Be­ zugsbitleitung nach unten zu ziehen. Abweichend von einem Verfahren zum Liefern der Bezugsspannung an den Hauptlese­ verstärker durch Verschieben des Pegels unter Verwendung der in Fig. 16a dargestellten Pegelschiebeeinrichtung 80 ist es auch möglich, dass das Signal auf der globalen Bezugsbitlei­ tung als Bezugsspannung CREF verwendet wird, wie es ohne Verwendung der in Fig. 16b dargestellten Pegelschiebeein­ richtung vorliegt. Ein Fall, in dem keine Pegelschiebeein­ richtung benötigt wird, ist ein solcher, in dem keine großen Daten, also solche mit einigen wenigen hundert Bits, benö­ tigt werden, wie bei IC-Karten, wenn angemessene Bezugsspan­ nungen nur durch hohe Signale geliefert werden können, wenn nicht soviele Leseverstärker vorhanden sind. Wenn jedoch, wie es in Fig. 16a dargestellt ist, viele Leseverstärker vorhanden sind, wird die Bezugsspannung unter Verwendung der Pegelschiebeeinrichtung aus dem niedrigen Signal geliefert.

Nun wird die in Fig. 16a dargestellte Pegelschiebeeinrich­ tung im Einzelnen erläutert. Fig. 17 veranschaulicht ein de­ tailliertes System der in Fig. 16 dargestellten Pegelschie­ beeinrichtung.

Gemäß Fig. 17 beinhaltet die Pegelschiebeeinrichtung einen ersten PMOS-Transistor MP1, der so ausgebildet ist, dass er durch ein Aktivierungssignal LSEN zu Aktivieren der Pegel­ schiebeeinrichtung gesteuert wird und dessen Source mit ei­ ner Spannungswelle Vcc verbunden ist; einen zweiten PMOS- Transistor MP2 und einen dritten PMOS-Transistor MP3, die mit dem Drain des ersten PMOS-Transistor SMP1 verbunden sind; einen ersten NMOS-Transistor MN1, der so ausgebildet ist, dass er durch die globale Bezugsbitleitung gesteuert wird, und der mit dem zweiten PMOS-Transistor MP2 verbunden ist; einen zweiten NMOS-Transistor MN2, der zwischen dem ersten NMOS-Transistor MN1 und dem dritten PMOS-Transistor MP3 vorhanden ist; einen dritten NMOS-Transistor MN3, der zwischen dem ersten PMOS-Transistor MP1 und dem Massean­ schluss Vss vorhanden ist; einen vierten PMOS-Transistor MP4, der zwischen dem ersten PMOS-Transistor MP1 und dem zweiten NMOS-Transistor MN2 parallel zum dritten PMOS-Tran­ sistor MP3 vorhanden ist; einen vierten NMOS-Transistor MN4, der so ausgebildet ist, dass er durch ein Signal vom dritten PMOS-Transistor MP3 gesteuert wird, und dessen Source mit dem ersten PMOS-Transistor MP1 verbunden ist; einem fünften NMOS-Transistor MN5, der zwischen dem Masseanschluss und dem vierten NMOS-Transistor MN4 ausgebildet ist; einen fünften PMOS-Transistor MP5, der zwischen dem ersten PMOS-Transistor MP1 und dem Ausgangsanschluss CREF ausgebildet ist; einen sechsten NMOS-Transistor MN6, der so ausgebildet ist, dass er durch das Globalbitleitungssignal gesteuert wird; einen sechsten PMOS-Transistor MP6, der zwischen dem sechsten NMOS-Transistor MN6 und dem ersten PMOS-Transistor MP1 aus­ gebildet ist; einen siebten NMOS-Transistor MN7, dessen Gate mit dem Gate des sechsten PMOS-Transistors MP6 verbun­ den ist und dessen Source mit dem Drain des ersten PMOS- Transistors MP1 verbunden ist; einen siebten NMOS-Transistor MN7, der zwischen dem sechsten NMOS-Transistor MN6 und dem siebten PMOS-Transistor MP7 ausgebildet ist; und einen ach­ ten NMOS-Transistor MN6, der zwischen den Masseanschluss Vss und den siebten NMOS-Transistor MN7 parallel zum sechsten NMOS-Transistor MN6 geschaltet ist.

Nun wird die Funktion der oben genannten Pegelschiebeein­ richtung erläutert.

Gemäß Fig. 17 ist das an das Gate des ersten PMOS-Transis­ tors MP1 gelieferte Signal LSEN ein Signal zum Aktivieren der Pegelschiebeeinrichtung. Das heißt, dass das Aktivie­ rungssignal LSEN während des Betriebs regelmäßig auf niedrig übergeht, um das Signal CREF zu erzeugen. Wenn der Chip de­ aktiviert ist, wird das Signal LSEN auf hoch gebracht, um den Strom zu sperren. Wenn LSEN auf niedrig übergeht, wird der erste PMOS-Transistor MP1 aktiviert, um den Knoten N1 auf hohen Pegel zu ziehen. Wenn der Knoten N3 zunächst nie­ drig ist, ist der vierte PMOS-Transistor MP4 eingeschaltet, wodurch auch der Pegel des Knotens N3 hochgezogen wird. Dem­ gemäß wird der vierte NMOS-Transistor MN4 eingeschaltet, um auf den Pegel des Ausgangsanschlusses CREF hochzuziehen, wo­ bei dieser Pegel der Spannung an der globalen Bezugsbitlei­ tung BLRF_2 gleich oder niedriger als diese gemacht werden kann. Der erste, zweite und dritte NMOS-Transistor MN1, MN2 und MN3 sowie der zweite und der dritte PMOS-Transistor MP2 und MP3 bilden einen Verstärker, wobei die Spannung am Kno­ ten N3 abhängig von Spannungen an den Gates des ersten NMOS- Transistors MN1 und des zweiten NMOS-Transistors MN2 ver­ stärkt wird. Der sechste, siebte und achte NMOS-Transistor MN6, MN7 und MN8 sowie der sechste und siebte PMOS-Transis­ tor MP6 und MP7 bilden einen Verstärker, wobei die Spannung am Knoten N5 abhängig von Spannungen an den Gates des sechs­ ten NMOS-Transistors MN6 und des siebten NMOS-Transistors MN7 verstärkt wird. Wenn die Größen des ersten und fünften NMOS-Transistors MN1 und MN5 größer als die Größen des zwei­ ten und siebten NMOS-Transistors MN2 und MN7 gemacht werden, kann die Spannung am Ausgangsanschluss CREF proportional zur Bauteilgrößendifferenz höher als die Spannung an der globa­ len Bitleitung gemacht werden. Im Gegensatz hierzu kann, wenn die Größen des ersten und sechsten NMOS-Transistors MN1 und MN6 kleiner als die Größen des zweiten und siebten NMOS- Transistors MN2 und MN7 gemacht werden, die Spannung CREF am Ausgangsanschluss proportional zur Bauteilgrößendifferenz niedriger als die Spannung an der globalen Bitleitung ge­ macht werden. Außerdem kann die Spannung am Ausgangsan­ schluss identisch mit der Spannung an der globalen Bitlei­ tung gemacht werden, wenn die Größen des ersten und zweiten NMOS-Transistors MN1 und MN2 sowie die Größen des zweiten und siebten NMOS-Transistors MN2 und MN7 gleich gemacht wer­ den.

Der Betrieb der Pegelschiebeeinrichtung im Fall, wenn die Größen des ersten und sechsten NMOS-Transistors MN1 und MN6 sowie die Größen des zweiten und siebten NMOS-Transistors MN2 und MN7 gleich sind.

Wenn die Spannung an der globalen Bitleitung höher als die Spannung CREF am Ausgangsanschluss ist, wird die Spannung am Knoten N2 nach unten gezogen, und die Spannung am Knoten N3 wird durch den ersten und zweiten NMOS-Transistor MN1 und MN2 nach oben gezogen. Wegen der nach oben gezogenen Span­ nung am Knoten N3, die an den vierten NMOS-Transistor MN4 rückgekoppelt wird, fällt der Einschaltwiderstand des vier­ ten NMOS-Transistors MN4 und der Strom zum Ausgangsanschluss CREF nimmt zu, wodurch schließlich die Spannung am Ausgangs­ anschluss hoch gezogen wird. Dann wird die Spannung am Kno­ ten N5 nach unten gezogen und die Spannung am Knoten N6 wird nach oben gezogen, was durch den sechsten und siebten NMOS- Transistor MN6 und MN7 erfolgt. Da die an den fünften NMOS- Transistor MN5 und den fünften PMOS-Transistor MP5 rückge­ koppelte, nach unten gezogene Spannung am Knoten N5 den Ein­ schaltwiderstand des fünften NMOS-Transistors MN5 verrin­ gert, steigt der Strom zum Ausgangsanschluss, wodurch die Spannung an diesem hoch gezogen wird. Demgemäß wird das Hochziehen der Spannung durch den vierten NMOS-Transistor MN4 und den fünften PMOS-Transistor MP5 beschleunigt. Wenn die Spannung an der globalen Bitleitung niedriger als die Spannung CREF am Ausgangsanschluss ist, wird die Spannung am Knoten N2 nach oben gezogen und die Spannung am Knoten N3 wird nach unten gezogen, was durch den ersten NMOS-Transis­ tor MN1 und den zweiten NMOS-Transistor MN2 erfolgt. Da die an den vierten NMOS-Transistor MN4 rückgekoppelte, nach un­ ten gezogene Spannung am Knoten N3 den Einschaltwiderstand des vierten NMOS-Transistors MN4 erhöht, wird der Strom zum Ausgangsanschluss CREF kleiner, wodurch die Spannung CREF am Ausgangsanschluss fällt. Dann wird die Spannung am Knoten N5 hochgezogen und die Spannung am Knoten N6 wird nach unten gezogen, was durch den sechsten NMOS-Transistor MN6 und den siebten NMOS-Transistor MN7 erfolgt. Die an den fünften NMOS-Transistor MN5 und den fünften PMOS-Transistor MP5 rückgekoppelte, nach oben gezogene Spannung am Knoten N5 senkt den Einschaltwiderstand des fünften NMOS-Transistors MN5 und erhöht den Einschaltwiderstand des fünften PMOS- Transistors MP5. Daher wird der Strom zum Ausgangsanschluss CREF verringert, wodurch schließlich die Spannung am Aus­ gangsanschluss nach unten gezogen wird. Dies beschleunigt einen Spannungsabfall durch den fünften NMOS-Transistor MN5.

Fig. 18 veranschaulicht ein detailliertes System eines Lese­ verstärkers gemäß einem ersten bevorzugten Ausführungsbei­ spiel der Erfindung. Wie beim oben genannten, in Fig. 8b dargestellten System, das durch Wiederholung des Systems in Fig. 8a gebildet wird, ist die Bitleitungssteuerung 75 zwi­ schen zwei Hauptzellenarrays 71 vorhanden. Daher sind die Leseverstärker in der Bitleitungssteuerung 75 vorzugsweise so vorhanden, dass sie Daten sowohl vom oberen Hauptzellen­ array 71 als auch vom unteren Hauptzellenarray 71 erfassen.

Das heißt, dass das System so ausgebildet ist, dass das obe­ re Hauptzellenarray und das untere Hauptzellenarray die Bit­ leitungssteuerung gemeinsam nutzen. BLGT bezeichnet eine globale Hauptbitleitung, die mit dem oberen Zellenarray ver­ bunden ist, und BLGB bezeichnet eine globale Hauptbitlei­ tung, die mit dem unteren Zellenarray verbunden ist. Außer­ dem bezeichnet CREF eine mit den oberen Bezugszelle verbun­ dene globale Bezugsbitleitung, und CREFB bezeichnet eine mit der unteren Bezugszelle verbundene globale Bezugsbitleitung.

Gemäß Fig. 18 beinhaltet der Leseverstärker einen ersten NMOS-Transistor MN1, dessen Source mit BLGT und BLGB verbun­ den ist; einen zweiten NMOS-Transistor MN2, dessen Source mit CREF und CREFB verbunden ist und dessen Gate mit dem Gate des ersten NMOS-Transistors MN1 verbunden ist; einem dritten NMOS-Transistor MN3 zum Verstärken des Signals BLGT oder des Signals BLGB, wie es über den ersten NMOS-Transis­ tor MN1 empfangen wird; einen vierten NMOS-Transistor MN4 zum Verstärken des über den zweiten NMOS-Transistors MN2 empfangenen Signals CREF oder CREFB; einen ersten PMOS-Tran­ sistor MP1 und einen zweiten PMOS-Transistor MP2, deren Source jeweils mit einem Spannungsquellenanschluss Vcc ver­ bunden ist und deren Drain mit dem Ausgangsanschluss des ersten NMOS-Transistors MN1 bzw. dem Ausgangsanschluss des zweiten NMOS-Transistors MN2 verbunden ist (der Drain des ersten PMOS-Transistors ist mit dem Gate des zweiten PMOS- Transistors verbunden, und der Drain des zweiten PMOS-Tran­ sistors ist mit dem Gate des ersten PMOS-Transistors ver­ bunden); und einen dritten PMOS-Transistor MP3 zum Ausglei­ chen des Ausgangsanschlusses des ersten NMOS-Transistors MN1 und des Ausgangsanschlusses des zweiten NMOS-Transistors MN2 auf ein Leseverstärker-Ausgleichssignal SAEQ hin. Zwischen der Source des ersten NMOS-Transistors MN1 und BLGT exis­ tiert ein fünfter NMOS-Transistor MN5, und zwischen der Source des ersten NMOS-Transistors MN1 und BLGB existiert ein sechster NMOS-Transistor MN6. Zwischen der Source des zweiten NMOS-Transistors MN2 und CREF existiert ein siebter NMOS-Transistor MN7, und zwischen der Source des zweiten NMOS-Transistors MN2 und CREFB existiert ein achter NMOS- Transistor MN8. Außerdem existieren ein neunter NMOS-Tran­ sistor MN9 zum selektiven Umschalten zwischen einem Datenbus und dem Ausgangsanschluss des Leseverstärkers auf ein Spal­ tenauswählsignal COSEL hin sowie ein zehnter NMOS-Transistor MN10 zum Umschalten zwischen einem Inversdatenbus und dem Ausgangsanschluss des Leseverstärkers. Der fünfte NMOS-Tran­ sistor MN5 schaltet zwischen dem Leseverstärker und BLGT um, und der sechste NMOS-Transistor MN6 schaltet zwischen dem Leseverstärker und BLGB um. Außerdem schaltet der siebte NMOS-Transistor MN7 zwischen dem Leseverstärker und CREF um, und der achte NMOS-Transistor MN8 schaltet zwischen dem Le­ severstärker und CREFB um.

Nun wird der Betrieb des Leseverstärkers des ersten Ausfüh­ rungsbeispiels erläutert. Die folgenden Erläuterungen beru­ hen auf einem Fall, in dem ein in der oberen Hauptzelle ge­ speicherter Datenwert erfasst wird.

Gemäß Fig. 18 werden der sechste und siebte NMOS-Transistor MN5 und MN7 deaktiviert, wenn der fünfte und der siebte NMOS-Transistor MN5 und MN2 auf ein Aktivierungssignal BSEL zur Verwendung beim Aktivieren des fünften NMOS-Transistors MN5 und ein Aktivierungssignal RSEL zur Verwendung beim Ak­ tivieren des siebten NMOS-Transistors MN7 aktiviert werden. Im Gegensatz hierzu werden der fünfte und siebte NMOS-Tran­ sistor MN5 und MN7 deaktiviert, wenn der sechste und achte NMOS-Transistor MN6 und MN8 aktiviert werden. Der Lesever­ stärker wird während einer anfänglichen Verstärkungsperiode auf ein Spaltenauswählsignal COSEL hin deaktiviert, wobei eine Unterbrechung zwischen einem externen Datenbus und ei­ nem internen Knoten des Leseverstärkers erzielt wird. In die­ sem Fall werden, um den Leseverstärker zu aktivieren, die Spannungen am Knoten SN3 und am Knoten SN4 auf das Lesever­ stärker-Ausgleichssignal SAEG hin ausgeglichen. Im Anfangs­ stadium werden der erste NMOS-Transistor MN1 und der zweite NMOS-Transistor MN2 deaktiviert gehalten. Wenn der Knoten SN3 und der Knoten SN4 ausgeglichen sind, wird der Datenwert in der Hauptzelle an die obere globale Bitleitung BLGT und dann über den fünften NMOS-Transistor MN5 an den Knoten SN1 übertragen. Die Bezugsspannung wird an CREF und dann über den siebten NMOS-Transistor MN7 an den Knoten SN2 übertra­ gen. Nachdem der Datenwert in der Hauptzelle und die Bezugs­ spannung in angemessener Weise an die Knoten SN1 und SN2 übertragen wurden, erfährt die Bezugsspannung für den Lese­ verstärker einen Übergang auf die Massespannung. Demgemäß, da nämlich zwischen dem Gate des dritten NMOS-Transistors und dem Gate des vierten NMOS-Transistors eine Spannungsdif­ ferenz existiert, die der Spannungsdifferenz zwischen dem Knoten SN1 und dem Knoten SN2 entspricht, mit einer Diffe­ renz zwischen dem Strom zum dritten NMOS-Transistor MN3 und zum vierten NMOS-Transistor MN4, zeigen, wenn die Verstär­ kung ausgehend von diesem Zustand beginnt, die verstärkten Spannungen eine Spannungsdifferenz zwischen dem Knoten SN3 und dem SN4. Die im Knoten SN3 und im Knoten SN4 induzier­ ten Spannungen werden durch den ersten PMOS-Transistor MP1 bzw. den zweiten PMOS-Transistor MP2 erneut verstärkt. Nach­ dem die Spannungen durch den ersten PMOS-Transistor MP1 und den zweiten PMOS-Transistor MP2 in angemessener Weise ver­ stärkt wurden, deaktivieren die verstärkten Spannungen den fünften und siebten NMOS-Transistor MN5 und MN7, und sie aktivieren auch den ersten und zweiten NMOS-Transistor MN1 und MN2, um die verstärkten Spannungen an dem Knoten SN3 und SN4 erneut an die Knoten SN1 und SN2 rückzukoppeln, um da­ durch die Verstärkung der Spannungen beizubehalten. In die­ sem Fall werden, wenn einmal die Rückkopplungsschleife abge­ schlossen ist, der neunte und zehnte NMOS-Transistor MN9 und MN10 aktiviert, um einen Datenaustausch zwischen dem exter­ nen Datenbus und dem Inversdatenbus sowie dem Leseverstärker auszuführen. Außerdem wird der fünfte NMOS-Transistor MN5 erneut aktiviert, um die Spannung am Knoten SN1 an BLGT zu übertragen, um eine Rückkopplung und Wiedereinspeicherung für die Hauptzelle auszuführen. Gemäß dem oben genannten Be­ trieb des Leseverstärkers bilden der dritte NMOS-Transistor MN3 und der vierte NMOS-Transistor MN4 einen ersten Verstär­ ker 100, und der erste PMOS-Transistor MP1 und der zweite PMOS-Transistor MP2 bilden einen zweiten Verstärker 103. Hierbei ist das nicht erläuterte Symbol SEN, das ein Lese­ verstärkersignal repräsentiert, ein im niedrigen Zustand ak­ tives Signal, und das Signal SALE, das ein Signal zum Akti­ vieren des ersten NMOS-Transistors MN1 und des zweiten NMOS- Transistors MN2 repräsentiert, ist ein im hohen Zustand ak­ tives Signal.

Fig. 19 veranschaulicht einen Leseverstärker gemäß einem zweiten bevorzugten Ausführungsbeispiel der Erfindung. Wenn der Leseverstärker des zweiten Ausführungsbeispiels mit dem des ersten Ausführungsbeispiels verglichen wird, ist er­ sichtlich, dass sich der zweite Verstärker vom ersten Aus­ führungsbeispiel unterscheidet.

Der zweite Verstärker 103 des ersten Ausführungsbeispiels beinhaltet den ersten PMOS-Transistor und den zweiten PMOS- Transistor, wobei der Drain des ersten Transistors mit dem Gate des zweiten Transistors verbunden ist und der Drain des zweiten Transistors mit dem Gate des ersten Transistors ver­ bunden ist. Im Gegensatz hierzu beinhaltet der zweite Ver­ stärker 103 des zweiten Ausführungsbeispiels eine Latchstufe mit einem ersten Inverter 103a und einem zweiten Inverter 103b mit jeweils einem PMOS-Transistor und einem NMOS-Tran­ sistor, wobei das gemeinsame Gate des PMOS-Transistors und des NMOS-Transistors im ersten Inverter 103a mit dem Drain des PMOS-Transistors im zweiten Inverter 103b verbunden ist. Außerdem ist das gemeinsame Gate des PMOS-Transistors und des NMOS-Transistors im zweiten Inverter 103b mit dem Drain des PMOS-Transistors im ersten Inverter 103a verbunden. Da andere Teile als die des zweiten Verstärkers 103 identisch mit denen beim Leseverstärker des ersten Ausführungsbei­ spiels sind, wird eine weitere Erläuterung des Leseverstär­ kers des zweiten Ausführungsbeispiels weggelassen und es werden identische Bezugssymbole für identische Teile verwen­ det.

Nun wird der Betrieb des Leseverstärkers des zweiten Ausfüh­ rungsbeispiels erläutert. Wie im Fall der Erläuterung des Leseverstärkers des ersten Ausführungsbeispiels wird vom oberen Zellenarray und vom unteren Zellenarray nur eines ak­ tiviert. Das heißt, dass dann, wenn das obere Zellenarray aktiviert wird, der fünfte NMOS-Transistor MN5 aktiviert wird, der Leseverstärker mit der globalen Hauptbitleitung BSGT verbunden wird, an die Daten vom oberen Zellenarray übertragen werden, und der siebte NMOS-Transistor MN7 akti­ viert wird, so dass der Leseverstärker eine Bezugsspannung CREF über eine globale Bezugsbitleitung empfängt. Dagegen wird, wenn das untere Zellenarray aktiviert wird, der sechs­ te NMOS-Transistor MN6 aktiviert, um den Leseverstärker mit der globalen Hauptbitleitung BSGB zu verbinden, die so aus­ gebildet ist, dass sie mit einem Datenwert aus dem unteren Zellenarray versorgt wird, und es wird der achte NMOS-Tran­ sistor MN8 aktiviert, so dass der Leseverstärker die Bezugs­ spannung CREFB empfängt. Das Signal SEN in Fig. 19 ist ein Signal zum Aktivieren des Leseverstärkers, das Signal SAEQ ist ein Signal zum Ausgleichen von SN3 und SN4, und der auf das Signal SAEQ hin betriebene Transistor kann ein PMOS- Transistor oder ein NMOS-Transistor sein.

Zeitbezogene Betriebsdiagramme für die Leseverstärker des ersten und zweiten Ausführungsbeispiels sind in den Fig. 20, 21 und 22 dargestellt. Das heißt, dass Fig. 20 ein zeitbezo­ genes Betriebsdiagramm für den Leseverstärker gemäß dem ers­ ten und zweiten bevorzugten Ausführungsbeispiel der Erfin­ dung zeigt, Fig. 21 ein zeitbezogenes Betriebsdiagramm in einem Lesemodus eines Leseverstärkers zeigt und Fig. 22 ein zeitbezogenes Betriebsdiagramm in einem Schreibmodus eines Leseverstärkers zeigt.

Gemäß Fig. 21 gehen, wenn das Signal SALE, das den ersten und zweiten NMOS-Transistor MN1 und MN2, wie in Fig. 18 dar­ gestellt, aktiviert, in einer Periode auf hohen Pegel über­ geht, in der sich sowohl die erste Teilwortleitung SWL1 als auch die zweite Teilwortleitung SWL2 auf hohem Pegel befin­ den, die Spaltenauswählsignale aufeinanderfolgend bis zu ei­ ner Periode T10 auf hohe Pegel übergehen.

Gemäß Fig. 22 zeigen die Spaltenauswählsignale im Fall des Schreibmodus, abweichend vom Lesemodus, innerhalb einer Pe­ riode, in der sowohl die erste Teilwortleitung SWL1 als auch die zweite Teilwortleitung SWL2 hoch sind, in Perioden T6 und T7 aufeinanderfolgend einen Übergang. Das heißt, dass die Spaltenauswählsignale COLSEL1, COLSEL2, COLSEL3, . . ., COLSELn aufeinanderfolgend in den Perioden T6 und T7 einen Übergang zeigen, wenn das den ersten und den zweiten NMOS- Transistor MN1 und MN2, wie in Fig. 18 dargestellt, aktivie­ rende Signal SALE innerhalb einer Periode, in der sowohl die erste als auch die zweite Teilwortleitung SWL1 und SWL2 hoch sind, einen Übergang auf den hohen Pegel zeigt. Wenn der Übergang aller Spaltenauswählsignale abgeschlossen ist, geht die erste Teilwortleitung SWL1 auf niedrig, und wenn die erste Teilwortleitung SWL1 von niedrig auf hoch gebracht wird, wird die zweite Teilwortleitung SWL2 auf niedrig ge­ bracht.

Fig. 23 veranschaulicht ein System des Zellenarrays eines nichtflüchtigen ferroelektrischen Speichers gemäß einem zweiten bevorzugten Ausführungsbeispiel der Erfindung. Im Vergleich mit dem in Fig. 8a dargestellten Zellenarray ist erkennbar, dass das in Fig. 23 dargestellte Zellenarray Hauptbitleitungssteuerungen und Bezugsbitleitungssteuerungen aufweist, die nicht nur an der Unterseite des Hauptzellenar­ rays sondern auch an dessen Oberseite vorhanden sind, um das Layout wirkungsvoller zu nutzen.

Das heißt, dass das Zellenarray, gemäß Fig. 23, Folgendes aufweist: ein Hauptzellenarray 201; eine erste Hauptbitlei­ tungssteuerung 203a und eine zweite Hauptbitleitungssteue­ rung 203b, die an der Oberseite und der Unterseite des Hauptzellenarrays 201 ausgebildet sind; einen Teilwortlei­ tungstreiber 205, der auf einer Seite des Hauptzellenarrays 201 ausgebildet ist; und eine erste Bezugsbitleitungssteue­ rung 207a und eine zweite Bezugsbitleitungssteuerung 207b, die auf einer Seite der ersten bzw. zweiten Hauptbitlei­ tungssteuerung 203a bzw. 203b ausgebildet sind. Das oben ge­ nannte System wird nun unter Konzentration auf das Hauptzel­ lenarray detaillierter erläutert.

Fig. 24 veranschaulicht ein detailliertes System des in Fig. 23 dargestellten Zellenarrays, mit Konzentration auf das Hauptzellenarray.

Gemäß Fig. 24 sind von den globalen Hauptbitleitungen im Hauptzellenarray 201 die ungeradzahligen globalen Hauptbit­ leitungen BLG_n, BLG_n+2, BLG_+4, . . . mit der zweiten Haupt­ bitleitungssteuerung 203b unter dem Hauptzellenarray 201 verbunden, und die geradzahligen globalen Hauptbitleitungen BLG_n+1, BLG_n+3, BLG_n+5, . . . sind mit der ersten Hauptbit­ leitungssteuerung 203a über dem Hauptzellenarray 201 verbun­ den. Außerdem sind die globalen Bezugsbitleitungen BLRG_1, BLRG_2 mit den Bezugsbitleitungssteuerungen 207a und 207b über und unter dem Hauptzellenarray 201 verbunden, wobei je­ de der Bezugsbitleitungssteuerungen 207a und 207b die zwei globalen Bezugsbitleitungen BLRG_1 und BLRG_2 aufnimmt. Au­ ßerdem beinhaltet, wie erläutert, das Hauptzellenarray 201 eine Anzahl von Unterzellenarrays 201_1, 201_2, . . .. Jedes Unterzellenarray verfügt über lokale Hauptbitleitungen in Entsprechung zur globalen Hauptbitleitung. Zum Beispiel ist eine Anzahl lokaler Hauptbitleitungen BLL1_n, BLL2_n, . . ., BLLn_n entsprechend der ersten globalen Hauptbitleitung BRG_n vorhanden. Außerdem sind die globalen Bezugsbitleitun­ gen BLRG_1 und BLRG_2 mit lokalen Bezugsbitleitungen verse­ hen. Zum Beispiel ist eine Anzahl lokaler Bezugsbitleitungen BLLR1_1, BLLR2_1, BLLRn_1 entsprechend der ersten glo­ balen Bezugsbitleitung BLRG_1 vorhanden. Die für jedes Un­ terzellenarray ausgebildeten lokalen Hauptbitleitungen wer­ den über relevante globale Hauptbitleitungen und Schalter SW11 bis SWnn angeschlossen/getrennt. Demgemäß werden rele­ vante lokale Hauptbitleitungen mit der globalen Hauptbitlei­ tung verbunden, wenn die Schalter ein-/ausgeschaltet werden. Wenn irgendein eingeschalteter Schalter unter den Schaltern SW11, SW12, SW13, . . ., SWm1n in irgendeinem Unterzellenar­ ray, z. B. dem ersten Unterzellenarray 201_1, mit einer un­ geradzahligen globalen Hauptbitleitung BLG_n oder BLG_n+2 oder BLG_n+4, . . . verbunden wird, wird ein Datenwert auf der lokalen Hauptbitleitung an den Hauptleseverstärker (nicht dargestellt) in der zweiten Hauptbitleitungssteuerung 203b übertragen. Wenn irgendein eingeschalteter Schalter unter den Schaltern SW11, SW12, SW13, . . ., SWm1n in irgendeinem Unterzellenarray, z. B. dem ersten Unterzellenarray 201_1, mit einer geradzahligen globalen Hauptbitleitung BLG_n+1 oder BLG_n+3 oder BLG_n+5, . . . verbunden wird, wird ein Da­ tenwert auf der lokalen Hauptbitleitung an den Bezugslese­ verstärker (nicht dargestellt) in der ersten Bezugsbitlei­ tungssteuerung 203a übertragen.

Fig. 25 veranschaulicht ein detailliertes System des Zellen­ arrays in Fig. 23, mit Konzentration auf die erste Hauptbit­ leitungssteuerung und die erste Bezugsbitleitungssteuerung.

Gemäß Fig. 25 verfügt die erste Bezugsbitleitungssteuerung 207a über einen Bezugsleseverstärker 204a, und die erste Hauptbitleitungssteuerung 203a verfügt über einen Hauptlese­ verstärker 206_n+1, 206_n+3, 206_n+5, . . . an jeder geradzah­ ligen globalen Hauptbitleitung BLG_n+1, BLG_n+3, BLG_n+5, . . . Außerdem verfügt die zweite Hauptbitleitungssteuerung über einen Hauptleseverstärker (nicht dargestellt), da die ungeradzahligen globalen Hauptbitleitungen BLG_n, BLG_n+2, BLG_n+4, . . . mit dieser zweiten Hauptbitleitungssteuerung (nicht dargestellt) verbunden sind. Außerdem existiert, wie beim in Fig. 13 dargestellten ersten Ausführungsbeispiel der Erfindung, eine Bitleitungs-Vorabladeschaltung 208a_1, 208a_2, . . . zwischen benachbarten globalen Hauptbitleitun­ gen. Außerdem ist, hinsichtlich der globalen Hauptbitleitun­ gen, eine Bitleitungs-Vorabladeschaltung 210a auch zwischen der letzten globalen Hauptbitleitung und der globalen Be­ zugsbitleitung BLRG_2 vorhanden, die mit dem Bezugslesever­ stärker 204a verbunden ist. Von den zwei globalen Bezugsbit­ leitungen BLRG_1 und BLRG_2, die von der ersten Bezugsbit­ leitungssteuerung 207a aufgenommen wird, ist eine mit dem Bezugsleseverstärker 204a verbunden, und an die andere wird eine konstante Spannung angelegt. Außerdem werden an die Hauptleseverstärker 206_n+1, 206_n+3, . . . in der ersten Hauptbitleitungssteuerung 203a gemeinsam die an den Bezugs­ leseverstärker 204a gelieferte Bezugsspannung CREF angelegt.

Fig. 26 veranschaulicht ein detailliertes System des Zellen­ arrays in Fig. 23, mit Konzentration auf die zweite Haupt­ bitleitungssteuerung und die zweite Bezugsbitleitungssteue­ rung.

Gemäß Fig. 26 sind Systeme der ersten Hauptbitleitungssteue­ rung 203b und der zweiten Bezugsbitleitungssteuerung 207b identisch mit der ersten Hauptbitleitungssteuerung 203a und der ersten Bezugsbitleitungssteuerung 207a. Das heißt, dass die zweite Bezugsbitleitungssteuerung 207b über einen Be­ zugsleseverstärker 204b verfügt und die zweite Hauptbitlei­ tungssteuerung 203b über Hauptleseverstärker 206_n und 206_n+2 an jeder ungeradzahligen globalen Hauptbitleitung BLG_n, BLG_n+2, . . . verfügt. Mit einem der Bezugsleseverstär­ ker 204b ist eine globale Bezugsbitleitung BLRG_2 verbunden, und an den anderen wird eine Konstantspannung angelegt. Au­ ßerdem existiert zwischen benachbarten globalen Hauptbitlei­ tungen eine Bitleitungs-Vorabladeschaltung 208b_1 und 208b_2, . . ., und an die Hauptleseverstärker 206_n, 206_n+2, . . . wird gemeinsam die vom Bezugsleseverstärker 204b gelie­ ferte Bezugsspannung CREF angelegt. Eine Erläuterung zu ei­ nem detaillierten System des Unterzellenarrays des zweiten Ausführungsbeispiels der Erfindung wird weggelassen, da das System identisch mit dem in Fig. 11 erläuterten System des ersten Ausführungsbeispiels ist. Außerdem sind die Systeme des Leseverstärkers, der Pegelschiebeeinrichtung und der Bitleitungsvorabladepegel-Liefereinrichtung beim nichtflüch­ tigen Speicher gemäß einem zweiten bevorzugten Ausführungs­ beispiel der Erfindung identisch mit denen beim oben angege­ benen ersten Ausführungsbeispiel der Erfindung.

Wie erläutert, zeigt ein Treiber zum Ansteuern eines erfin­ dungsgemäßen nichtflüchtigen ferroelektrischen Speichers die folgenden Vorteile.

Da auf die Hauptzelle einmal zugegriffen wird, wenn einmal auf die Bezugszelle zugegriffen wird, sind die Zahlen der Zugriffe auf die Bezugszelle und die Hauptzelle identisch. Daher kann, abweichend von der einschlägigen Technik, bei der auf die Bezugszelle im Vergleich mit der Hauptzelle übermäßig zugegriffen wird, die Bauteil-Lebensdauer verlän­ gert werden und es kann ein stabiler Lesebetrieb erfolgen, da Störsignale minimiert sind, da die durch die Bezugszelle und die Hauptzelle induzierten Spannungen identisch beibe­ halten werden können.

Für den Fachmann ist es erkennbar, dass am erfindungsgemäßen nichtflüchtigen ferroelektrischen Speicher verschiedene Mo­ difizierungen und Variationen vorgenommen werden können, oh­ ne vom Grundgedanken oder Schutzumfang der Erfindung abzu­ weichen. So soll die Erfindung die Modifizierungen und Vari­ ationen dieser Erfindung abdecken, vorausgesetzt, dass sie in den Schutzumfang der beigefügten Ansprüche und die zuge­ hörigen Äquivalente fallen.

Claims (17)

1. Nichtflüchtiger ferroelektrischer Speicher mit:

• - einem Hauptzellenarray (71) mit:
• - einer Anzahl von Unterzellenarrays (71_1, 71_2, . . .);
• - einer Anzahl globaler Hauptbitleitungen (BLG_n, BLG_n+1, . . .) und mindestens einem Paar globaler Bezugsbitleitungen (BLRG_1 und BLRG_2), die über die Unterzellenarrays (71_1, 71_2, . . .) hinweg ausgebildet sind;
• - lokalen Hauptbitleitungen (BLLn_n, BLLn_n+1, . . .) und lo­ kalen Bezugsbitleitungen (BLLR_1 und BLLR_2), die entspre­ chend den globalen Hauptbitleitungen und den globalen Be­ zugsbitleitungen ausgebildet sind; und
• - Schaltern, die zwischen lokalen Bitleitungen und relevan­ ten globalen Bitleitungen vorhanden sind;
• - einer Bezugsbitleitungssteuerung (77) mit einem Bezugsle­ severstärker mit Ausbildung entweder über oder unter dem Hauptzellenarray (71) zum Erfassen eines Signals, wie es über eine Leitung des Paars globaler Bezugsbitleitungen ge­ liefert wird, um eine Bezugsspannung zu liefern;
• - einer Hauptbitleitungssteuerung (75) mit einer Anzahl von Hauptleseverstärkern, die jeweils auf einer Seite der Be­ zugsbitleitungssteuerung ausgebildet sind und mit einer der globalen Hauptbitleitungen verbunden sind, um die Bezugs­ spannung zu empfangen, um ein Signal zu erfassen, wie es über eine relevante globale Bitleitung geliefert wird; und
• - einem Teilwortleitungstreiber (73), der auf einer Seite des Hauptzellenarrays ausgebildet ist.

2. Nichtflüchtiger ferroelektrischer Speicher nach An­ spruch 1, bei dem das Unterzellenarray Folgendes aufweist:

• - eine Anzahl von Paaren einer ersten Teilwortleitung (SWL1) und einer zweiten Teilwortleitung (SWL2), die rechtwinklig zu den globalen Bitleitungen ausgebildet sind;
• - erste Einheitszellen (C111, C112, . . ., Ch11n), die jeweils zwischen einer ersten Teilwortleitung und einer zweiten Teilwortleitung, die einander benachbart sind, ausgebildet sind und die mit einer ungeradzahligen lokalen Hauptbitlei­ tung verbunden sind; und
• - zweite Einheitszellen (C121, C122, . . ., C12n), die jeweils zwischen einer ersten Teilwortleitung und einer zweiten Teilwortleitung, die einander benachbart sind, ausgebildet sind und die mit einer geradzahligen lokalen Hauptbitleitung verbunden sind.

3. Nichtflüchtiger ferroelektrischer Speicher nach An­ spruch 2, bei dem jede der ersten Einheitszellen Folgendes aufweist:

• - einen ersten Transistor (T1), dessen Gateanschluss mit der ersten Teilwortleitung (SWL1) verbunden ist und dessen Sourceanschluss mit der ersten Bitleitung (Bit_n) verbunden ist; und
• - einen ersten ferroelektrischen Kondensator (FC1) zwischen dem Drainanschluss des ersten Transistors (T1) und der zwei­ ten Teilwortleitung (SWL2).

4. Nichtflüchtiger ferroelektrischer Speicher nach An­ spruch 2, bei dem jede der zweiten Einheitszellen Folgendes aufweist:

• - einen zweiten Transistor (T2), dessen Gateanschluss mit der zweiten Teilwortleitung (SWL2) verbunden ist und dessen Sourceanschluss mit der zweiten Bitleitung (Bit_n+1) verbun­ den ist; und
• - einen zweiten ferroelektrischen Kondensator (FC2) zwischen dem Drainanschluss des zweiten Transistors (T2) und der ers­ ten Teilwortleitung (SWL1).

5. Nichtflüchtiger ferroelektrischer Speicher nach An­ spruch 1, bei dem die Hauptbitleitungssteuerung ferner eine Bitleitungs-Vorabladeschaltung zum vorab erfolgenden Laden benachbarter globaler Bitleitungen auf bestimmte Pegel auf­ weist.

6. Nichtflüchtiger ferroelektrischer Speicher nach An­ spruch 2, bei der ein Datenwert von nur einer der Anzahl von mit einer relevanten lokalen Bitleitung verbundenen Ein­ heitszellen selektiv an die globale Bitleitung geliefert wird.

7. Nichtflüchtiger ferroelektrischer Speicher nach An­ spruch 5, bei dem die Bitleitungs-Vorabladeschaltung Folgen­ des aufweist:

• - eine Anzahl globaler Bitleitungen (BLG_n, BLG_n+1, . . .);
• - Bitleitungs-Ausgleichsschalter (BQESW 78_1, 78_2, . . .) zwischen den globalen Bitleitungen (BLG_n, BLG_n+1, . . .); und
• - eine Anzahl von Bitleitungs-Vorabladeschaltern (BPCSW 79_1, 79_2, . . .) zum Schalten eines Vorabladesignals (BEQLEV) zur Verwendung beim vorab erfolgenden Laden der Bitleitung auf jede der globalen Bitleitungen (BLG_n, BLG_n+1, . . .).

8. Nichtflüchtiger ferroelektrischer Speicher nach An­ spruch 7, bei dem das Vorabladesignal von einer Bitleitungs­ vorabladepegel-Liefereinrichtung geliefert wird, die Folgen­ des aufweist:

• - einen ersten PMOS-Transistor (MP1), dessen Source mit ei­ nem Spannungsquellenanschluss verbunden ist und der so aus­ gebildet ist, dass er auf ein Aktivierungssignal (EQLEN) hin gesteuert wird;
• - einen zweiten PMOS-Transistor (MP2), dessen Source mit dem Drain des ersten PMOS-Transistors (MP1) verbunden ist und dessen Drain und Gate miteinander verbunden sind;
• - einen ersten NMOS-Transistor (MN1), der mit dem Drain des ersten PMOS-Transistors (MP1) parallel zum zweiten PMOS- Transistor (MP2) verbunden ist und dessen Gate mit dem Gate des zweiten PMOS-Transistors (MP2) verbunden ist;
• - einen zweiten NMOS-Transistor (MN2), der in Reihe zum zweiten PMOS-Transistor (MP2) geschaltet ist und dessen Gate mit dem Drain des zweiten PMOS-Transistors (MP2) verbunden ist;
• - einen dritten NMOS-Transistor (MN3), dessen Gate und Drain gemeinsam mit dem Drain des ersten NMOS-Transistors (MN1) verbunden sind und dessen Source mit einem Masseanschluss (Vss) verbunden ist;
• - einen vierten NMOS-Transistor (MN4), dessen Gate mit dem Drain des ersten NMOS-Transistors (MN1) verbunden ist, um durch die Drainspannung des ersten NM05-Transistors (MN1) gesteuert zu werden;
• - einen fünften NMOS-Transistor (MN5), der dem vierten NMOS- Transistor (MN4) gegenüber angeordnet ist und dessen Drain mit dem Drain des vierten NMOS-Transistors (MN4) verbunden ist;
• - einen sechsten NMOS-Transistor (MN6), dessen Drain mit dem gemeinsamen Drain des vierten und fünften NMOS-Transistors (MN4 und MN5) verbunden ist und dessen Source mit einem Mas­ seanschluss verbunden ist;
• - einen vierten PMOS-Transistor (MP4), der zwischen die Source des vierten NMOS-Transistors (MN4) und den Drain des ersten PMOS-Transistors (MP1) geschaltet ist;
• - einen fünften PMOS-Transistor (MP5), der zwischen die Source des fünften NMOS-Transistors (MN5) und den Drain des ersten PMOS-Transistors (MP1) geschaltet ist;
• - einen dritten PMOS-Transistor (MP3), der parallel zum ers­ ten NMOS-Transistors (MN1) in Bezug auf den Drain des ersten PMOS-Transistors (MP1) angeordnet ist und dessen Drain und Gate miteinander verbunden sind;
• - einen siebten NMOS-Transistor (MN7), der dem dritten PMOS- Transistor (MP3) gegenüber angeordnet ist und ein mit dem Gate des dritten PMOS-Transistors (MP3) verbundenes Gate aufweist;
• - einen achten NMOS-Transistor (MN8), dessen Gate mit dem Drain des siebten NMOS-Transistors (MN7) verbunden ist und dessen Source mit dem Drain des dritten PMOS-Transistors (MP3) verbunden ist;
• - einen neunten NMOS-Transistor (MN9), der so ausgebildet ist, dass er durch die Drainspannung des vierten PMOS-Tran­ sistors (MP4) gesteuert wird, und der in Reihe zum siebten NMOS-Transistor (MN7) geschaltet ist; und
• - einen Bipolartransistor (PNP1), dessen Emitter mit dem Drain des neunten NMOS-Transistors (MN9) verbunden ist und dessen Kollektor und Basis gemeinsam mit einem Massean­ schluss verbunden sind.

9. Nichtflüchtiger ferroelektrischer Speicher nach An­ spruch 1, bei dem der Bezugsleseverstärker Folgendes auf­ weist:

• - eine Pegelschiebeeinrichtung zum Verschieben des Pegels des über die globale Bezugsbitleitung gelieferten Signals; und
• - eine Pulldownsteuerung zum Herunterziehen der globalen Be­ zugsbitleitung;
• - wobei die Pegelschiebeeinrichtung Folgendes aufweist:
• - einen ersten PMOS-Transistor (MP1), der so ausgebildet ist, dass er durch ein Aktivierungssignal (LSEN) zum Akti­ vieren der Pegelschiebeeinrichtung gesteuert wird, und des­ sen Source mit einem Spannungsquellenanschluss (Vcc) verbun­ den ist;
• - einen zweiten PMOS-Transistor (MP2) und einen dritten PMOS-Transistor (MP3), die mit dem Drain des ersten PMOS- Transistors (MP1) verbunden sind;
• - einen ersten NMOS-Transistor (MN1), der so ausgebildet ist, dass er durch die globale Bezugsbitleitung gesteuert wird, und der mit dem zweiten PMOS-Transistor (MP2) verbun­ den ist;
• - einen zweiten NMOS-Transistor (MN2), der zwischen dem ersten NMOS-Transistor (MN1) und dem dritten PMOS-Transistor (MP3) vorhanden ist;
• - einen dritten NMOS-Transistor (MN3), der zwischen dem ersten PMOS-Transistor (MP1) und dem Masseanschluss (Vss) vorhanden ist;
• - einen vierten PMOS-Transistor (MP4), der zwischen dem ersten PMOS-Transistor (MP1) und dem zweiten NMOS-Transistor (MN2) parallel zum dritten PMOS-Transistor (MP3) vorhanden ist;
• - einen vierten NMOS-Transistor (MN4), der so ausgebildet ist, dass er durch ein Signal vom dritten PMOS-Transistor (MP3) gesteuert wird, und dessen Source mit dem ersten PMOS- Transistor (MP1) verbunden ist;
• - einen fünften NMOS-Transistor (MN5), der zwischen dem Masseanschluss und dem vierten NMOS-Transistor (MN4) ausge­ bildet ist;
• - einen fünften PMOS-Transistor (MP5), der zwischen dem ersten PMOS-Transistor (MP1) und dem Ausgangsanschluss (CREF) ausgebildet ist;
• - einen sechsten NMOS-Transistor (MN6), der so ausgebildet ist, dass er durch das Signal auf der globalen Bitleitung gesteuert wird;
• - einen sechsten PMOS-Transistor (MP6), der zwischen dem sechsten NMOS-Transistor (MN6) und dem ersten PMOS-Transis­ tor (MP1) ausgebildet ist;
• - einen siebten PMOS-Transistor (MP7), dessen Gate mit dem Gate des sechsten PMOS-Transistors (MP6) verbunden ist und dessen Source mit dem Drain des ersten PMOS-Transistors (MP1) verbunden ist;
• - einen siebten NMOS-Transistor (MN7), der zwischen dem sechsten NMOS-Transistor (MN6) und dem siebten PMOS-Transis­ tor (MP7) ausgebildet ist; und
• - einen achten NMOS-Transistor (MN8), der zwischen den Masseanschluss (Vss) und den siebten NMOS-Transistor (MN7) parallel zum sechsten NMOS-Transistor (MN6) geschaltet ist.

10. Nichtflüchtiger ferroelektrischer Speicher nach An­ spruch 1, bei dem der Hauptleseverstärker Folgendes auf­ weist:

• - einen ersten NMOS-Transistor (MN1), dessen Source sowohl mit einer mit einer oberen Hauptzelle verbundenen globalen Bitleitung (BLGT) als auch einer mit einer unteren Hauptzel­ le verbundenen globalen Bitleitung (BLGB) verbunden ist;
• - einen zweiten NMOS-Transistor (MN2), dessen Source sowohl mit der mit einer oberen Bezugszelle verbundenen globalen Bezugsbitleitung (CREF) als auch der mit einer unteren Be­ zugszelle verbundenen globalen Bezugsbitleitung (CREFB) ver­ bunden ist und dessen Gate mit dem Gate des ersten NMOS- Transistors (MN1) verbunden ist;
• - einen dritten NMOS-Transistor (MN3) zum Verstärken eines Signals auf der mit einer oberen Hauptzelle verbundenen glo­ balen Bitleitung (BLGT) oder auf der mit einer unteren Hauptzelle verbundenen globalen Bitleitung (BLGB), wie es über den ersten NMOS-Transistor (MN1) empfangen wird;
• - einen vierten NMOS-Transistor (MN4) zum Verstärken eines Signals auf der mit einer oberen Bezugszelle verbundenen globalen Bezugsbitleitung (CREF) oder auf der mit einer un­ teren Bezugszelle verbundenen globalen Bezugsbitleitung (CREFB), das über den zweiten NMOS-Transistor (MN2) empfan­ gen wird;
• - einen ersten PMOS-Transistor (MP1) und einen zweiten PMOS- Transistor (MP2), deren Source jeweils mit einem Spannungs­ quellenanschluss (Vcc) verbunden ist und deren Drain mit dem Ausgangsanschluss des ersten NMOS-Transistors (MN1) bzw. dem Ausgangsanschluss des zweiten NMOS-Transistors (MN2) verbun­ den ist; und
• - einen dritten PMOS-Transistor (MP3) zum Ausgleichen des Ausgangsanschlusses des ersten NMOS-Transistors (MN1) und des Ausgangsanschlusses des zweiten NMOS-Transistors (MN2) auf ein Leseverstärker-Ausgleichssignal (SAEQ) hin.

11. Nichtflüchtiger ferroelektrischer Speicher nach An­ spruch 10, bei dem der Drain des ersten PMOS-Transistors mit dem Gate des zweiten PMOS-Transistors verbunden ist und der Drain des zweiten PMOS-Transistors mit dem Gate des ersten PMOS-Transistors verbunden ist.

12. Nichtflüchtiger ferroelektrischer Speicher nach An­ spruch 10, ferner mit einem fünften NMOS-Transistor (MN5) zwischen der Source des ersten NMOS-Transistors (MN1) und der mit der oberen Hauptzelle verbundenen globalen Bitlei­ tung (BLGT); einem sechsten NMOS-Transistor (MN6) zwischen der Source des ersten NMOS-Transistors (MN1) und der mit der unteren Hauptzelle verbundenen globalen Bitleitung (BLGB); einen siebten NMOS-Transistor (MN7) zwischen der Source des zweiten NMOS-Transistors (MN2) und der mit der oberen Be­ zugszelle verbundenen globalen Bezugsbitleitung (CREF); und einen achten NMOS-Transistor (MN8) zwischen der Source des zweiten NMOS-Transistors (MN2) und der mit der unteren Be­ zugszelle verbundenen globalen Bezugsbitleitung (CREFB).

13. Nichtflüchtiger ferroelektrischer Speicher nach An­ spruch 10, ferner mit einem neunten NMOS-Transistor (MN9) zum selektiven Umschalten zwischen einem Datenbus und dem Ausgangsanschluss des Leseverstärkers auf ein Spaltenaus­ wählsignal (COSEL) hin, und einem zehnten NMOS-Transistor (MN10) zum Umschalten zwischen einem Inversdatenbus und dem Ausgangsanschluss des Leseverstärkers.

14. Nichtflüchtiger ferroelektrischer Speicher nach An­ spruch 13, bei dem, wenn das sowohl den ersten als auch den zweiten NMOS-Transistor (MN1 und MN2) aktivierende Signal (SALE) in einer Periode, in der sich sowohl die erste Teil­ wortleitung SWL1 als auch die zweite Teilwortleitung SWL2 in einem Lesemodus auf hoch befinden, auf den hohen Pegel über­ führt wird, die Spaltenauswählsignale (COLSEL) aufeinander­ folgend auf hohe Pegel überführt werden, bis das Signal (SALE) auf niedrigen Pegel überführt wird.

15. Nichtflüchtiger ferroelektrischer Speicher nach An­ spruch 13, bei dem, wenn das sowohl den ersten als auch den zweiten NMOS-Transistor (MN1 und MN2) aktivierende Signal (SALE) in einer Periode, in der sich sowohl die erste Teil­ wortleitung SWL1 als auch die zweite Teilwortleitung SWL2 in einem Lesemodus auf hoch befinden, auf den hohen Pegel über­ führt wird, die Spaltenauswählsignale (COLSEL) aufeinander­ folgend auf hohe Pegel überführt werden, bis die erste Teil­ wortleitung auf niedrigen Pegel überführt wird.

16. Nichtflüchtiger ferroelektrischer Speicher nach An­ spruch 10, bei der der dritte NMOS-Transistor (MN3) und der vierte NMOS-Transistor (MN4) einen ersten Verstärker zum Verstärken einer Eingangsspannung für ein erstes Mal bilden und der erste PMOS-Transistor (MP1) und der zweite PMOS- Transistor (MP2) einen zweiten Verstärker zum Verstärken der durch den ersten Verstärker verstärkten Spannung für ein zweites Mal bilden.

17. Nichtflüchtiger ferroelektrischer Speicher nach An­ spruch 16, bei dem der zweite Verstärker eine Latchstufe mit Folgendem aufweist:

• - einem ersten Inverter (103a) und einem zweiten Inverter (103b) mit jeweils einem PMOS-Transistor und einem NMOS- Transistor, wobei ein gemeinsames Gate des PMOS-Transistors und des NMOS-Transistors im ersten Inverter (103a) mit dem Drain des PMOS-Transistors im zweiten Inverter (103b) ver­ bunden ist und ein gemeinsames Gate des PMOS-Transistors und des NMOS-Transistors im zweiten Inverter (103b) mit dem Drain des PMOS-Transistors im ersten Inverter (103a) verbun­ den ist.