DE19518953A1 - Leseverstärker - Google Patents

Leseverstärker

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Description

Die vorliegende Erfindung bezieht sich im allgemeinen auf einen Leseverstärker zur Verwendung in einer Halbleiterspeichervor­ richtung und insbesondere auf einen Hochgeschwindigkeitslese­ verstärker, der in der Lage ist einen Flächenverbrauch und En­ ergieverbrauch zu minimieren und Datenverstärkung mit hoher Geschwindigkeit durchzuführen.
Allgemein faßt eine Halbleiterspeichervorrichtung wie z. B. ein dynamischer Direktzugriffsspeicher (nachfolgend als DRAM be­ zeichnet) eine Anzahl von Speicherzellen, von denen jede einen Transistor und einen Kondensator umfaßt. Der DRAM wurde sehr stark integriert, so daß er eine Speicherkapazität von 256 Me­ gabit bis zu einem Gigabit und mehr aufweisen kann. Die hohe Integration der Halbleiterspeichervorrichtung resultiert in der Beschränkung von besetzten Flächen der Speicherzellen und der dazugehörigen periphären Schaltkreise und erhöht die Kapazitä­ ten und Widerstände von Bit- und Busleitungen.
Es ist allgemein bekannt, eine Versorgungsspannung zu verwen­ den, um die Speicherzellen und die zugehörigen periphären Schaltkreise des DRAM zu betreiben. Die Versorgungsspannung un­ terliegt einem graduell abnehmenden Trend, da die Spannung, welche in den meisten Informationsverarbeitungsanlagen angewen­ det wird, reduziert wird. Die Reduktion der Versorgungsspannung des DRAM resultiert in einer Reduktion der Ladungsspeichermen­ gen in Kondensatoren der Speicherzellen und der Ladungsübertra­ gungsmenge von den Bit- und Busleitungen. Aus diesem Grund wer­ den Daten, auf welche im DRAM zugegriffen wird, stärker anfäl­ lig für Rauscheffekte. Aufgrund der hohen Integration, muß der DRAM auf die Daten mit hoher Geschwindigkeit zugreifen. Ein Le­ severstärker ist im allgemeinen mit der Bitleitung oder der Busleitung der Halbleiterspeichervorrichtung verbunden, um die Daten auf der Bitleitung oder der Busleitung zu lesen und zu verstärken. Aufgrund der hohen Integration, der Reduktion der Versorgungsspannung und des Hochgeschwindigkeitsbetriebes der Halbleiterspeichervorrichtung muß der Leseverstärker so kon­ struiert sein, daß er den folgenden mehreren Faktoren gerecht wird.
  • 1. Zuerst muß der Leseverstärker eine hohe Datenlesegrenze auf­ weisen, um Zuverlässigkeit sicherzustellen.
  • 2. Muß der Leseverstärker die Daten mit einer hohen, an den Hochgeschwindigkeitsbetrieb der Halbleiterspeichervorrichtung angepaßten hohen Geschwindigkeit lesen und verstärken.
  • 3. Muß der Leseverstärker solch eine minimalisierte besetzte Fläche aufweisen, daß er entsprechend dem Abstand der Bitlei­ tungen angeordnet werden kann.
Schließlich muß der Leseverstärker ein einfaches, auf seinen Betrieb bezogenes Steuerungssignal aufweisen.
Allgemein können Leseverstärker, die in Anbetracht der obigen Faktoren konstruiert sind, in zwei Typen eingeteilt werden, ei­ ner zum Lesen und Verstärken von Strom auf der Bitleitung und der andere zum Lesen und Verstärken einer Spannung auf der Bit­ leitung.
Der Leseverstärker des Stromdifferenzlesetyps wird hauptsäch­ lich in Festwertspeichern (nachfolgend als ROM bezeichnet) ein­ gesetzt, wohingegen der Leseverstärker des Spannungsdifferenz­ lesetyps hauptsächlich in Direktzugriffsspeichern (nachfolgend als RAM bezeichnet), wie z. B. der DRAM, verwendet wird. Im DRAM wurde auch der Leseverstärker des Stromdifferenzlesetyps über 64 Megabites hinaus verwendet, aufgrund der Reduktion der Ver­ sorgungsspannung und der Fähigkeit des Transistors durch Strom angesteuert zu werden.
Jedoch ist der Leseverstärker des Spannungsdifferenzlesetyps wünschenswert dadurch, daß er einfach in der Konstruktion ist, wobei er jedoch den Nachteil hat, daß er die Daten mit einer sehr geringen Geschwindigkeit liest und verstärkt. Der Lesever­ stärker des Stromdifferenzlesetyps liest und verstärkt die Da­ ten mit einer relativ hohen Geschwindigkeit verglichen mit dem Leseverstärker des Spannungsdifferenzlesetyps. Jedoch benötigt der Leseverstärker des Stromdifferenzlesetyps separate Daten­ schreib- und lesebusleitungen, was zu einer Komplexität der An­ ordnung der Halbleiterspeichervorrichtung führt.
Derartige Probleme mit dem Leseverstärker des Spannungsdiffe­ renzlesetyps und des Leseverstärkers des Stromdifferenzlesetyps wird nachfolgend detailliert mit Bezug auf die Fig. 1 bis 3 beschrieben.
Bezugnehmend auf Fig. 1, ist dort ein Schaltplan eines DRAM dargestellt, auf welchen ein konventioneller Spannungsdiffe­ renzlesetyp-Leseverstärker angewendet wird. Wie in dieser Zeichnung dargestellt ist, umfaßt der DRAM einen Bitleitungsle­ severstärker 11, welcher zwei PMOS-Transistoren P1 und P2 bein­ haltet, die zwischen nichtinvertierten und invertierten Bitlei­ tungen BL und /BL kreuzgekuppelt sind. Der Bitleitungslesever­ stärker 11 beinhaltet auch zwei NMOS-Transistoren N1 und N2, die zwischen den nichtinvertierten und invertierten Bitleitun­ gen BL und /BL in gleicher Weise wie die PMOS-Transistoren P1 und P2 kreuzgekoppelt sind.
Der Betrieb des DRAM von einer oben beschriebenen Konstruktion wird nachfolgend mit Bezug auf Fig. 2 beschrieben, welche ein Zeitdiagramm ist, welches die Betriebszustände der Komponenten aus Fig. 1 darstellt.
Zuerst, wenn sich das vorgeladene Steuerungssignal PC in hoch­ pegellogik befindet, wird die halbe Versorgungsspannung, Hvcc, auf die nichtinvertierten und invertierten Bitleitungen BL und /BL und nichtinvertierte und invertierte Datenbusleitungen DB und /DB vorgeladen. Der Vorgang des Vorladens der nichtinver­ tierten und invertierten Bitleitungen BL und /BL wird durch drei NMOS-Transistoren N5 bis N7 durchgeführt.
Im Fall, wo eine urgeladene hohe Spannung Vpp auf eine Wortlei­ tung WLi übertragen wird, die durch einen Reihendekodierer (nicht gezeigt) ausgesucht wird, unter der Bedingung, daß das Vorladesteuersignal PC sich in Niedrigpegellogik befindet, wird eine Spannung, die an dem ersten Zellenkondensator C1 angelegt ist, der nichtinvertierten Bitleitung BL durch einen NMOS- Transistor N3 zugeführt. Als Ergebnis, wird eine geringe Span­ nungsdifferenz zwischen den nichtinvertierten und invertierten Bitleitungen BL und /BL erzeugt.
Der Bitleitungsleseverstärker 11 wird betrieben, sobald erste und zweite Verstärkungssteuerungssignale SAP und SAN jeweils eine Versorgungsspannung Vcc und eine Erdungsspannung GND auf­ weisen. Während des Betriebes erlaubt der Bitleitungslesever­ stärker 11 nichtinvertierte und invertierte Daten auf den in­ vertierten und nichtinvertierten Bitleitungen und jeweils die Versorgungsspannung Vcc und die Erdungsspannung GND.
Die nichtinvertierten und invertierten Daten auf den nicht in­ vertierten und invertierten Bitleitungen BL und /BL, welche durch den Bitleitungsleseverstärker 11 verstärkt werden, werden auf die nichtinvertierten und invertierten Datenbusleitungen DB und /DB jeweils durch NMOS-Transistoren N8 und N9 übertragen. Die NMOS-Transistoren N8 und N9 werden angeschaltet, sobald sich ein Spaltübertragungssteuerungssignal YJ durch einen Säu­ lendekodierer (nicht gezeigt) in hochpegellogik überführt wird. Beim Anschalten bilden die NMOS-Transistoren N8 und N9 Übertra­ gungspfade der nichtinvertierten und invertierten Daten jeweils von den nichtinvertierten und invertierten Bitleitungen BL und /BL zu den nichtinvertierten und invertierten Datenbusleitungen DB und /DB.
Die nichtinvertierten und invertierten Daten der nichtinver­ tierten und invertierten Datenbusleitungen DL und /DL werden durch einen Datenbusleitungsleseverstärker (nicht gezeigt) ver­ stärkt und anschließend in einen Datenausgabezustand überführt.
Bezugnehmend auf Fig. 3 wird dort ein Schaltplan eines DRAM gezeigt, auf welchen ein konventioneller Stromdifferenzlese- Leseverstärker angewendet wird. Wie in dieser Figur gezeigt, umfaßt der DRAM die gleichen Speicherzellen und Bitleitungsvor­ ladeschaltkreise wie in dem DRAM aus Fig. 1. Der DRAM aus Fig. 3 umfaßt auch einen Bitleitungsleseverstärker 12, welcher der gleiche ist wie der Bitleitungsleseverstäker 11 in Fig. 1. Darüberhinaus umfaßt der DRAM aus Fig. 3 nichtinvertierte und invertierte Schreibbusleitungen WDB und /WDB zum jeweiligen Eingeben von nichtinvertierten und invertierten Schreibdaten und jeweils nichtinvertierten und invertierten Lesebusleitungen RDB und /RDB zum jeweiligen Ausgeben von nichtinvertierten und invertierten Lesedaten.
Der DRAM aus Fig. 3 umfaßt darüberhinaus zwei NMOS- Transistoren N10 und N11, die angeschaltet werden, wenn ein Auswahllesesignal YRj sich in hochpegellogik befindet. Wenn an­ geschaltet, verbinden die NMOS-Transistoren N10 und N11 die nichtinvertierten und invertierten Lesebusleitungen RDB und /RDB jeweils mit NMOS-Transistoren N12 und N13. Der NMOS- Transistor N12 wird angesteuert als Antwort auf die nichtinver­ tierten Daten auf der nichtinvertierten Bitleitung BL um einen Strompfad zwischen dem NMOS-Transistor N10 und einer Erdspan­ nungsquelle GND zu öffnen/schließen. Der NMOS-Transistor N13 wird als Antwort auf die invertierten Daten der invertierten Bitleitung /BL angesteuert, um eine Strompfad zwischen dem NMOS-Transistor N11 und der Grundspannungsquelle GND zu öff­ nen/schließen. Die zwei NMOS-Transistoren N12 und N13 sind da­ für vorgesehen, Ströme der nichtinvertierten und invertierten Daten auf den nichtinvertierten und invertierten Bitleitungen BL und /BL zu verstärken.
Die nichtinvertierten und invertierten Schreibbusleitungen WDB und /WDB werden jeweils durch NMOS-Transistoren N14 und N15 se­ lektiv mit den nichtinvertierten und invertierten Bitleitungen BL und /BL verbunden. Der NMOS-Transistor N14 wird angeschal­ tet, sobald ein Schreibauswahlsignal YWj sich in hochpegellogik befindet. Wenn er angeschaltet ist, überträgt der NMOS- Transistor N14 die nichtinvertierten Schreibdaten auf der nichtinvertierten Schreibbusleitung WDB auf die nichtinvertier­ te Bitleitung BL. Der NMOS-Transistor N15 wird angeschaltet, wenn sich das Schreibauswahlsignal YWj in hochpegellogik befin­ det. Sobald er angeschaltet ist, überträgt der NMOS-Transistor N15 die invertierten Schreibdaten auf der invertierten Schreib­ busleitung /WDB auf die invertierte Bitleitung /BL.
Beim DRAM aus Fig. 3, sind der Bitleitungsleseverstärker 12 und die zwei NMOS-Transistoren N12 und N13 zur Stromverstärkung zwischen die Bitleitungen und den Datenbusleitungen geschaltet, so daß sie zur gleichen Zeit angesteuert werden können, wenn die Wortleitung ausgewählt wird. Aus diesem Grund, kann der Le­ severstärker des Stromdifferenzlesetyps die Daten mit einer re­ lativ hohen Geschwindigkeit verglichen mit dem Leseverstärker des Spannungsvergleichslesetyps aus Fig. 1 lesen und verstär­ ken.
Jedoch, benötigt der oben beschriebene konventionelle Lesever­ stärker des Stromdifferenzlesetyps die beiden Busleitungen für die Dateneingabe/ausgabe und die zugehörige Ansteuerschaltung, was in einer Komplexität der Anordnung der Halbleiterspeicher­ vorrichtung führt.
Daher wurde die vorliegende Erfindung angesichts der obigen Probleme durchgeführt, und es ist ein Ziel der vorliegenden Er­ findung einen Leseverstärker zum Lesen und Verstärken von Daten mit einer hohen Geschwindigkeit und bei einer niedrigen Versor­ gungsspannung und einem Vereinfachen des Layouts für eine Halb­ leiterspeichervorrichtung zur Verfügung zu stellen.
Gemäß einer Ausführungsform der vorliegenden Erfindung ist ein Bitleitungsleseverstärker vorgesehen mit Datenauffrischungsver­ stärkungseinrichtungen zum Zuführen von Spannungen zu nicht in­ vertierten und invertierten Bitleitungen als Antwort auf ein erstes Steuerungssignal, um nichtinvertierte und invertierte Daten auf jeweils den nichtinvertierten und invertierten Bit­ leitungen zu verstärken; ersten Stromverstärkungseinrichtungen zum Verstärken von Strom der nichtinvertierten und invertierten Bitleitung als Antwort auf ein zweites Steuerungssignal und zum Übertragen der verstärkten nichtinvertierten Daten zu einer nichtinvertierten Eingabe/Ausgabe-Leitung; zweiten Stromver­ stärkungseinrichtungen zum Verstärken von Strom der invertier­ ten Daten der invertierten Bitleitung als Antwort auf das zwei­ te Steuerungssignal und zum Übertragen der verstärkten inver­ tierten Daten zu einer invertierten Eingabe/Ausgabe-Leitung; ersten Umschalteeinrichtungen zum selektiven Bilden eines Strompfades zwischen der Eingabe/Ausgabe-Leitung und der nicht­ invertierten Bitleitung; und zweiten Umschalteinrichtungen zum selektiven Bilden eines Strompfades zwischen der invertierten Eingabe/Ausgabe-Leitung und der invertierten Bitleitung.
Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung ist ein Datenbusleitungsleseverstärker vorgesehen mit ersten Stromverstärkungseinrichtungen zum Verstärken nichtinvertierter Daten auf einer nichtinvertierten Busleitung als Antwort auf erste und zweite Steuerungssignale und zum Übertragen der nichtinvertierten Daten auf einen ersten Netzknoten; zweiten Stromverstärkungseinrichtungen zum Verstärken invertierter Da­ ten auf einer invertierten Datenbusleitung als Antwort auf das erste und zweite Steuerungssignal und zum Übertragen der ver­ stärkten Daten auf einen zweiten Netzknoten; dritten Stromver­ stärkungseinrichtungen zum Lesen und Verstärken einer Stromdif­ ferenz zwischen dem ersten und dem zweiten Netzknoten als Ant­ wort auf ein drittes Steuerungssignal, wobei die dritten Strom­ versorgungseinrichtungen einen Differenzverstärkeraufbau auf­ weisen.
Die obigen und andere Ziele, Merkmale und Vorteile der vorlie­ genden Erfindung werden besser verstanden durch die nachfolgen­ de detaillierte Beschreibung mit Bezug auf die beigefügten Zeichnungen, in welchen:
Fig. 1 ein Schaltplan DRAM ist, auf welchen ein konventionel­ ler Spannungsdifferenzlesetyp-Leseverstärker angewendet wird;
Fig. 2 ein Zeitdiagramm ist, welches die Betriebszustände der Komponenten aus Fig. 1 darstellt;
Fig. 3 ein Schaltplan eines DRAM ist, auf welchen ein konven­ tioneller Stromdifferenzlesetyp-Leseverstärker angewendet wird;
Fig. 4 ein Schaltplan eines DRAM ist, auf welchen ein Lesever­ stärker gemäß einer ersten Ausführungsform der vorliegenden Er­ findung angewendet wird;
Fig. 5 ein detaillierter Schaltplan einer Ausführungsform ei­ nes Datenauffrischungsverstärkers aus Fig. 4 ist;
Fig. 6 ein detaillierter Schaltplan einer alternativen Ausfüh­ rungsform des Datenauffrischungsverstärkers aus Fig. 4 ist;
Fig. 7 ein Schaltplan eines Leseverstärkers gemäß einer zwei­ ten Ausführungsform der vorliegenden Erfindung ist; und
Fig. 8 ein Zeitschaubild ist, welches die Betriebszustände der Komponenten aus den Fig. 4 und 7 darstellt.
Mit Bezug auf Fig. 4, wird dort ein Schaltplan eines DRAM ge­ zeigt, auf welchen ein Leseverstärker gemäß einer ersten Aus­ führungsform der vorliegenden Erfindung angewendet wird. Wie in dieser Zeichnung dargestellt ist, weist der DRAM einen Bitlei­ tungsleseverstärker 14 auf, der zwischen invertierten und nichtinvertierten Bitleitungen BL und /BL und ersten und zwei­ ten Netzknoten M1 und M2 geschaltet ist, einen NMOS-Transistor N8 zum Öffnen/Schließen eines Transferpfades zwischen einer nichtinvertierten Datenbuslinie DB und dem ersten Netzknoten M1, und einen NMOS-Transistor N9 zum Öffnen/Schließen eines Übertragungspfades zwischen einer invertierten Datenbusleitung /DB und dem zweiten Netzknoten M2.
Der Bitleitungsleseverstärker 14 beinhaltet einen Datenauf­ frischverstärker 13, welcher zwischen den nichtinvertierten und invertierten Bitleitungen BL und /BL geschaltet ist, um die nichtinvertierten und invertierten Daten auf den invertierten und nichtinvertierten Datenleitungen BL und /BL als Antwort auf ein erstes Steuerungssignal SAP zu verstärken, einen NMOS- Transistor N1 zum Vorbeileiten von Strom am zweiten Knoten M2 als Antwort auf ein zweites Steuerungssignal SAN und den nicht­ invertierten Daten auf der nichtinvertierten Bitleitung BL, und einen NMOS-Transistor N2 zum Vorbeileiten von Strom am ersten Knoten M1 als Antwort auf das zweite Steuerungssignal SAN und den invertierten Daten auf der invertierten Bitleitung /BL.
Der Bitleitungsleseverstärker 14 beinhaltet darüberhinaus einen NMOS-Transistor N10 zum Öffnen/Schließen eines Datenübertra­ gungspfades zwischen der nichtinvertierten Bitleitung BL und dem ersten Knoten M1 als Antwort auf ein drittes Steuerungs­ signal DR, und einen NMOS-Transistor N11 zum Öffnen/Schließen eines Datenübertragungspfades zwischen der invertierten Bitlei­ tung /BL und dem zweiten Netzknoten M2 als Antwort auf ein drittes Steuerungssignal DR.
Die beiden NMOS-Transistoren N10 und N11 werden in beiden Da­ tenschreib- und Lesebetriebszuständen betrieben. Die zwei NMOS- Transistoren N1 und N2 werden nur im Datenlesebetriebszustand betrieben, um einen Signalspeicherschaltkreis mit den beiden NMOS-Transistoren N10 und N11 zu bilden.
Im Datenlesebetriebszustand, wenn eine der Wortzeilen WL1 und WL2 durch einen Reihendekodierer (nicht gezeigt) ausgewählt wird, wird eine Spannung, die auf einem Zellenkondensator C1 oder C2 gespeichert ist durch einen NMOS-Transistor N3 oder N4 auf die nichtinvertierte oder invertierte Bitleitung BL oder /BL übertragen. Wenn sich die ersten und dritten Steuerungs- Signale SAP und DR in hochpegellogik befinden und das zweite Steuerungssignal SAN sich in tiefpegellogik befindet, stromver­ stärkt der Bitleitungsleseverstärker 14 die nichtinvertierten und invertierten Daten auf den invertierten und nichtinvertier­ ten Bitleitungen BL und /BL und überträgt jeweils die verstärk­ ten nichtinvertierten und invertierten Daten auf die ersten und zweiten Netzknoten M1 und M2. Die NMOS-Transistoren N8 und N9 werden in Betrieb gesetzt, sobald ein Spaltensteuerungssignal Yj sich in einem Hochpegelzustand befindet. Wenn im Betrieb, übertragen die NMOS-Transistoren N8 und N9 die nichtinvertier­ ten und invertierten Daten der ersten und zweiten Netzknoten Ml und M2 jeweils auf die nichtinvertierten und invertierten Da­ tenbusleitungen DB und /DB.
Der Betrieb des Bitleitungsleseverstärkers 14 wird nachfolgend detaillierter beschrieben.
Der Datenauffrischungsverstärker 13 wird angetrieben, wenn sich das erste Steuerungssignal SAP in hochpegellogik befindet. Wenn in Betrieb, verstärkt der Datenauffrischungsverstärker 13 jede der nichtinvertierten und invertierten Daten der nichtinver­ tierten und invertierten Bitleitungen BL und /BL auf ein Ver­ sorgungsspannungsniveau Vcc.
Sobald sich das zweite Steuerungssignal SAN in tiefpegellogik befindet, leitet der NMOS-Transistor N1 einen Teil des Stromes an den zweiten Netzknoten M2 entsprechend einem Spannungsniveau an der nichtinvertierten Bitleitung BL vorbei zu einer Quelle des zweiten Steuerungssignales SAN. Ebenso, wenn sich das zwei­ te Steuerungssignal SAN in tiefpegellogik befindet, leitet der NMOS-Transistor N2 einen Teil des Stromes am ersten Netzknoten M1 entsprechend einem Spannungsniveau an der invertierten Bit­ leitung /BL zur Quelle des zweiten Steuerungssignales SAN. Im Ergebnis, wird eine Stromdifferenz zwischen den nichtinvertier­ ten und invertierten Bitleitungen BL und /BL durch die zwei NMOS-Transistoren N1 und N2 verstärkt und dann auf die ersten und zweiten Netzknoten M1 und M2 übertragen.
Der NMOS-Transistor N10 wird betrieben, sobald sich das dritte Steuerungssignal DR in hochpegellogik befindet. Wenn betrieben, öffnet der NMOS-Transistor N10 den Datenübertragungspfad zwi­ schen der nichtinvertierten Bitleitung BL und dem ersten Netz­ knoten M1. Ebenso wird der NMOS-Transistor N11 betrieben, so­ bald sich das dritte Steuerungssignal DR in hochpegellogik be­ findet. Wenn betrieben, öffnet der NMOS-Transistor Nil den Da­ tenübertragungspfad zwischen der invertierten Bitleitung /BL und dem zweiten Netzknoten M2. Im Ergebnis übertragen die zwei NMOS-Transistoren N10 und N11 die verstärkten nichtinvertierten und invertierten Daten auf den ersten und zweiten Netzknoten M1 und M2 auf die Zellenkondensatoren C1 und C2 durch jeweils die nichtinvertierten und invertierten Bitleitungen BL und /BL, um die Zellenkondensatoren C1 und C2 aufzufrischen.
Im Ergebnis werden die nichtinvertierten und invertierten Daten auf den nichtinvertierten und invertierten Bitleitungen BL und /BL spannungsverstärkt durch den Datenauffrischungsverstärker 13 und dann stromverstärkt durch die zwei NMOS-Transistoren N1 und N2. Die spannung- und stromverstärkten nichtinvertierten und invertierten Daten werden jeweils auf die ersten und zwei­ ten Netzknoten M1 und M2 übertragen. Das dritte Steuerungs­ signal DR wird um eine vorherbestimmte Zeit später als die er­ sten und zweiten Steuerungssignale SAP und SAN eingeschaltet. Vorzugsweise kann das dritte Steuerungssignal DR simultan mit den ersten und zweiten Steuerungssignalen SAP und SAN einge­ schaltet werden. Die ersten und zweiten Steuerungssignale SAP und SAN werden zur gleichen Zeit eingeschaltet, zu der die Wortleitung WL eingeschaltet wird. Aus diesem Grund, kann der Bitleitungsleseverstärker die nichtinvertierten und invertier­ ten Daten der nichtinvertierten und invertierten Bitleitungen BL und /BL mit hoher Geschwindigkeit lesen und verstärken.
Gemäß der vorliegenden Erfindung, weist der Bitleitungslesever­ stärker eine einfache Konstruktion und eine kleine besetzte Fläche auf, da er eine kleinere Zahl von Transistoren vergli­ chen mit dem Leseverstärker des Stromdifferenzlesetyps aus Fig. 3 aufweist. Auch benötigt der Bitleitungsleseverstärker ei­ ne einzige Buslinie für Dateneingabe/-ausgabe. In diesem Zusam­ menhang hat der Bitleitungsleseverstärker der vorliegenden Er­ findung den Effekt des Vereinfachens eines Layouts für eine Halbleiterspeichervorrichtung.
Bezugnehmend auf Fig. 5 ist dort ein detaillierter Schaltplan einer Ausführungsform des Datenauffrischungsverstärkers 13 aus Fig. 4 dargestellt. Wie in dieser Figur dargestellt, beinhal­ tet der Datenauffrischungsverstärker 13 einen ersten PMOS- Transistor P1, der selektiv als Antwort auf das Spannungsniveau der invertierten Bitleitung /BL betrieben wird. Der erste PMOS- Transistor P1 wird angeschaltet, sobald die invertierten Daten auf der invertierten Bitleitung /BL sich in tiefpegellogik be­ finden. Wenn angeschaltet, beträgt der erste PMOS-Transistor P1 das erste Steuerungssignal SAP auf die nichtinvertierte Bitlei­ tung BL.
Der Datenauffrischungsverstärker 13 beinhaltet darüberhinaus einen zweiten PMOS-Transistor P2, der selektiv als Antwort auf das Spannungsniveau der nichtinvertierten Bitleitung BL betrie­ ben wird. Der zweite PMOS-Transistor P2 wird angeschaltet, wenn die nichtinvertierten Daten der nichtinvertierten Bitleitung BL sich in tiefpegellogik befinden. Wenn angeschaltet, überträgt der zweite PMOS-Transistor P2 das erste Steuerungssignal SAP auf die invertierte Bitleitung /BL.
Als Ergebnis sind die ersten und zweiten PMOS-Transistoren P1 und P2 zwischen den nichtinvertierten und invertierten Bitlei­ tungen BL und /BL kreuzgekoppelt, um jeden der nichtinvertier­ ten und invertierten Daten auf den nichtinvertierten und inver­ tierten Bitleitungen BL und /BL zu verstärken.
Bezugnehmend auf Fig. 6, ist dort ein detaillierter Schaltplan einer alternativen Ausführungsform des Datenauffrischungsver­ stärkers 13 aus Fig. 4 dargestellt. Wie in dieser Figur ge­ zeigt, beinhaltet der Datenauffrischungsverstärker 13 NMOS- Transistoren N1 und N2 an Stelle der PMOS-Transistoren P1 und P2 aus Fig. 5, da NMOS-Transistoren signifikant eine Fläche des Layouts reduzieren können verglichen mit PMOS-Transistoren. Die Reduktion der Fläche des Layouts resultiert von all den Transistoren im Leseverstärker, die vom N-Typ sind.
Bezugnehmend auf Fig. 7 wird dort ein Schaltplan eines Lese­ verstärkers gemäß der zweiten Ausführungsform der Erfindung dargestellt. In der zweiten Ausführungsform, ist der Lesever­ stärker daran angepaßt eine Stromdifferenz zwischen nichtinver­ tierten und invertierten Datenbuslinien DB und /DB zu lesen und wird daher nachfolgend als Datenbusleitungsleseverstärker be­ zeichnet.
Der Datenbusleitungsleseverstärker weist einen ersten Stromver­ stärkungsteil auf zum Verstärken nichtinvertierter Daten auf der nichtinvertierten Datenbusleitung DB als Antwort auf erste und zweite Steuerungssignale CK1 und CK2 und Ausgeben der ver­ stärkten nicht invertierten Daten an einen ersten Netzknoten a1, einen zweiten Stromverstärkungsteil zum Verstärken inver­ tierter Daten auf der invertierten Datenbuslinie /DB als Ant­ wort auf die ersten und zweiten Steuerungssignale CK1 und CK2 und Ausgeben der verstärkten invertierten Daten an einen zwei­ ten Netzknoten a2, und einen dritten Stromverstärkungsteil zum Lesen und Verstärken einer Stromdifferenz zwischen den nichtin­ vertierten und invertierten Daten an den ersten und zweiten Knoten a1 und a2 als Antwort auf ein drittes Steuerungssignal CK3 und Ausgeben der resultierenden nichtinvertierten und in­ vertierten Daten jeweils an erste und zweite Ausgabeanschlüsse VO1 und VO2.
Der erste Stromverstärkungsteil beinhaltet einen Transistor MP3, welcher einen Steueranschluß zum Eingeben eines ersten Steuerungssignales CK1 und eine Quelle zum Eingeben einer Ver­ sorgungsspannung Vcc aufweist, einen Transistor MP1, der eine Quelle aufweist, die mit einem Drainanschluß des Transistors MP3 aufweist und einen Steueranschluß und einen Drainanschluß aufweist, die gemeinsam mit der nichtinvertierten Datenbuslei­ tung DB verbunden sind, einen Transistor MP2, der eine Quelle zum Eingeben der Versorgungsspannung Vcc aufweist, einen Steu­ eranschluß, der mit der nichtinvertierten Datenbuslinie DB und einem mit dem ersten Netzknoten a1 verbundenen Drainanschluß verbunden ist, einen Transistor MN3, der in der Art einer Diode verschaltet ist, und einen Transistor MN5, der zwischen einer Quelle des Transistors MN3 und einer Erdspannung GND geschaltet ist. Der Transistor MN5 weist einen Steueranschluß zum Eingeben des zweiten Steuerungssignales CK2 auf.
Der zweite Stromverstärkungsteil beinhaltet Transistoren MP6, MP4, MP5, MN4 und MN6 die zwischen invertierten Datenbusleitun­ gen /DB und dem zweiten Netzknoten a2 in der selben Weise wie die im ersten Stromverstärkungsteil verbunden sind.
Der dritte Stromverstärkungsteil beinhaltete Transistoren MP7, MP8, MP9 und MP10, die zwischen den ersten und zweiten Aus­ gangsanschlüssen VO1 und VO2 kreuzgekoppelt sind, Transistoren MN1 und MN2, die Drainanschlüsse aufweisen, die jeweils mit den ersten und zweiten Ausgangsanschlüssen VO1 und VO2 verbunden sind, Steueranschlüssen, die jeweils mit den ersten und zweiten Netzknoten a1 und a2 und miteinander verbundenen Quellen ver­ schaltet sind, und einen Transistor MN7, der zwischen gemeinsa­ men Quellen der Transistoren MN1 und MN2 der Erdspannung GND verschaltet ist. Der Transistor MN7 hat einen Steueranschluß zum Eingeben eines dritten Steuerungssignales CK3.
Der Betrieb des Datenbusleitungsleseverstärkers der oben be­ schriebenen Konstruktion gemäß der zweiten Ausführungsform der Erfindung wird nachfolgend detaillierter beschrieben.
Angenommen, daß die Stromdifferenz zwischen den nichtinvertier­ ten und invertierten Datenbusleitungen DB und /DB erzeugt wur­ den, weil nichtinvertierte und invertierte Daten von invertier­ ten und nichtinvertierten Bitleitungen (nicht gezeigt) auf die nichtinvertierten und invertierten Datenbusleitungen DB und /DB übertragen wurden. Im Fall, wo das erste Steuerungssignal CK1 in tiefpegellogik eingeschaltet ist und nach dem Ablauf einer vorherbestimmten Zeitspanne das zweite Steuerungssignal CK2 auf hochpegellogik geschaltet ist, werden die Stromsignale auf den nichtinvertierten und invertierten Datenbuslinien DB und /DB verstärkt und dann jeweils den ersten und zweiten Netzknoten a1 und a2 übertragen.
Wenn die Stromdifferenz zwischen den Signalen der ersten und zweiten Knoten a1 und a2 genügend groß ist, wird sie verstärkt durch den dritten Stromverstärkungsteil, wenn das dritte Steue­ rungssignal CK3 auf hochpegellogik geschaltet wird. Stärker de­ tailliert, verstärken im dritten Stromverstärkungsteil die Transistoren MN1 und MN2 Ströme, die zu den ersten und zweiten Ausgangsanschlüssen VO1 und VO2 auf der Basis der Ströme an den ersten und zweiten Knoten a1 und a2, welche zu den Steueran­ schlüssen jeweils der Transistoren MN1 und MN2 fließen. Als Er­ gebnis wird die Stromdifferenz zwischen den ersten und zweiten Knoten a1 und a2 verstärkt und dann den ersten und zweiten Aus­ gangsanschlüssen VO1 und VO2 zugeführt. Die vier Transistoren MP7, MP8, MP9 und MP10 sind alle vom P-Typ und fungieren als Lastwiderstände für einen Widerstandsbetrieb der ersten und zweiten Ausgangsanschlüsse VO1 und VO2.
Fig. 8 ist ein Zeitdiagramm, welches die Betriebszustände der Komponenten in den Fig. 4 und 7 darstellt. Wie in diesen Zeichnungen dargestellt, geht das zweite Steuerungssignal SAN in hochpegellogik, sobald die Wortzeile WLi und das Spalten­ übertragungssignal Yj auf Hochpegellogik übergehen. Zu dieser Zeit beginnt der Bitleitungsleseverstärker den Datenlesevorgang durchzuführen. Die nichtinvertierten und invertierten Daten auf den nichtinvertierten und invertierten Bitleitungen BL und /BL werden stromverstärkt durch die Transistoren N1 und N2 in Fig. 4 und dann auf die nichtinvertierten und invertierten Datenbus­ leitungen DB und /DB übertragen. Die übertragenen nichtinver­ tierten und invertierten Daten werden durch den Datenbuslei­ tungsleseverstärker gelesen.
In dem Datenbusleitungsleseverstärker wird das erste Steue­ rungssignal CK1 zum Datenbusleitungsleseverstärker von Hoch­ auf Tiefpegellogik geändert, simultan mit oder geringfügig spä­ ter als das zweite Steuerungssignal SAN dem Bitleitungslesever­ stärker zugeführt wird. Diese Zeit, wenn die Stromdifferenz zwischen den nichtinvertierten und invertierten Datenbusleitun­ gen DB und /DB erzeugt werden, werden die zweiten und dritten Steuerungssignale CK2 und CK3 zu dem Datenbusleitungslesever­ stärker eingeschaltet, wobei veranlaßt wird, daß der Datenbus­ leitungsleseverstärker sich in Betrieb befindet. Zu dieser Zeit ist der Datenlesevorgang beendet, das Spaltenübertragungssignal Yj zu Tiefpegellogik ausgeschaltet und die nichtinvertierten und invertierten Daten, die durch die ersten und zweiten Steue­ rungssignale SAP und DR zum Bitleitungsleseverstärker aufge­ frischt wurden, in den Speicherzellen gespeichert. Dann wird der Bitleitungsleseverstärker zum vorgeladenen Zustand geän­ dert.
Wie von der obigen Beschreibung offensichtlich wird, kann der Leseverstärker gemäß der vorliegenden Erfindung die Daten mit hoher Geschwindigkeit lesen und verstärken, da er simultan mit der Wortleitung eingeschaltet wird. Der Leseverstärker der vor­ liegenden Erfindung ist in der Lage die Daten strom- und span­ nungszuverstärken, so daß ein Rauscheffekt minimiert werden kann. Der Leseverstärker der vorliegenden Erfindung weist eine einfache Konstruktion auf und eine kleine besetzte Fläche, da er eine geringere Anzahl von Transistoren aufweist, verglichen mit dem konventionellen Leseverstärker der Stromdifferenzlese­ typen. Darüberhinaus erfordert der Leseverstärker der vorlie­ genden Erfindung eine einzige Busleitung zur Dateneingabe/­ ausgabe. Daher hat der Leseverstärker der vorliegenden Erfin­ dung den Effekt, des Vereinfachens eines Layouts einer Halblei­ terspeichervorrichtung.
Obwohl die bevorzugten Ausführungsformen der vorliegenden Er­ findung zu Darstellungszwecken offenbart wurden, wird es für den Fachmann offensichtlich, daß verschiedene Änderungen, Zu­ sätze und ein Ersetzen von Komponenten möglich ist, ohne den Rahmen und den Gedanken der Erfindung zu verlassen, wie sie in den beigefügten Ansprüchen offenbart ist.

Claims (6)

1. Bitleitungsleseverstärker mit:
Datenauffrischungsverstärkungseinrichtungen zum Zuführen von Spannungen zu nichtinvertierten und invertierten Bitleitungen als Antwort auf ein erstes Steuerungssignal, um nichtinvertier­ te und invertierte Daten auf jeweils den nichtinvertierten und invertierten Bitleitungen zu verstärken;
ersten Stromverstärkungseinrichtungen zum Verstärken von Strom der nichtinvertierten und invertierten Bitleitung als Antwort auf ein zweites Steuerungssignal und zum Übertragen der ver­ stärkten nichtinvertierten Daten zu einer nichtinvertierten Eingabe/Ausgabe-Leitung;
zweiten Stromverstärkungseinrichtungen zum Verstärken von Strom der invertierten Daten der invertierten Bitleitung als Antwort auf das zweite Steuerungssignal und zum Übertragen der ver­ stärkten invertierten Daten zu einer invertierten Einga­ be/Ausgabe-Leitung;
erste Umschalteinrichtungen zum selektiven Bilden eines Strompfades zwischen der Eingabe/Ausgabe-Leitung und der nicht­ invertierten Bitleitung; und
zweite Umschalteeinrichtungen zum selektiven Bilden eines Strompfades zwischen der invertierten Eingabe/Ausgabe-Leitung und der invertierten Bitleitung.
2. Bitleitungsleseverstärker nach Anspruch 1, bei dem die Da­ tenauffrischungsverstärkungseinrichtung folgende Merkmale auf­ weist:
einen ersten PMOS-Transistor, der selektiv als Antwort auf die invertierten Daten von der invertierten Bitleitung angesteuert ist, um das erste Steuerungssignal an die nichtinvertierte Bit­ leitung zu übertragen; und
einen zweiten PMOS-Transistor, der selektiv als Antwort auf die nichtinvertierten Daten der nichtinvertierten Bitleitung ange­ steuert ist, um das erste Steuerungssignal an die invertierte Bitleitung zu übertragen.
3. Bitleitungsleseverstärker nach Anspruch 1, bei dem die Da­ tenauffrischungsverstärkungseinrichtung folgende Merkmale auf­ weist:
einen ersten NMOS-Transistor, welcher selektiv als Antwort auf die invertierten Daten der invertierten Bitleitung angesteuert ist, um ein erstes Steuerungssignal an die nichtinvertierte Bitleitung zu übertragen; und
einem zweiten NMOS-Transistor, der selektiv als Antwort auf die nichtinvertierten Daten angesteuert ist, um das erste Steue­ rungssignal auf die invertierte Bitleitung zu übertragen.
4. Datenbusleitungsleseverstärkungseinrichtung mit:
ersten Stromverstärkungseinrichtungen zum Verstärken nichinver­ tierter Daten auf einer nichtinvertierten Busleitung als Ant­ wort auf erste und zweite Steuerungssignale und zum Übertragen der nichtinvertierten Daten auf einen ersten Netzknoten;
zweiten Stromverstärkungseinrichtungen zum Verstärken inver­ tierter Daten auf einer invertierten Datenbusleitung als Ant­ wort auf das erste und zweite Steuerungssignal und zum Übertra­ gen der verstärkten Daten auf einen zweiten Netzknoten;
dritten Stormverstärkungseinrichtungen zum Lesen und Verstärken einer Stromdifferenz zwischen dem ersten und dem zweiten Netz­ knoten als Antwort auf ein drittes Steuerungssignal, wobei die dritten Stromverstärkungseinrichtungen einen Differenzverstär­ ker aufweisen.
5. Datenbusleitungsleseverstärker nach Anspruch 4, bei dem die ersten Stromverstärkungseinrichtungen folgende Merkmale aufwei­ sen:
einen ersten PMOS-Transistor, der eine Quelle zum Einleiten ei­ ner Versorgungsspannung und einen Steueranschluß zum Einleiten des ersten Steuerungssignales aufweist;
einen zweiten PMOS-Transistor, der eine Quelle, die mit einem Drainanschluß des ersten PMOS-Transistors verbunden ist, und einen Steueranschluß und einen Drainanschluß aufweist, die zu­ sammen mit der nichtinvertierten Datenbusleitung verbunden sind;
einem dritten PMOS-Transistor, der eine Quelle zum Einleiten der Versorgungsspannung aufweist, einem Steueranschluß, der mit der nichtinvertierten Datenbusleitung verbunden ist und einen Drainanschluß aufweist, der mit dem ersten Netzknoten verbunden ist;
einem ersten NMOS-Transistor, der einen Drainanschluß und einen Steueranschluß aufweist, die zusammen mit den ersten Netzknoten verbunden sind, wobei der erste NMOS-Transistor eine Dioden­ struktur aufweist; und
einem zweiten NMOS-Transistor, der einen Drainanschluß, der mit einer Quelle des ersten NMOS-Transistors verbunden ist, eine Quelle, die mit einer Erdspannungsquelle verbunden ist, und ei­ nen Steueranschluß, zum Einleiten eines zweiten Steuerungs­ signales aufweist.
6. Datenbusleitungsverstärker nach Anspruch 4, bei dem das er­ ste bis dritte Steuerungssignal in einem vorherbestimmten Zeitintervall ausgelöst wird, wenn der Datenlesevorgang fort­ schreitet.
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