DE112006000516T5

DE112006000516T5 - Schneller Leseanschluss für Registerdatei

Info

Publication number: DE112006000516T5
Application number: DE112006000516T
Authority: DE
Inventors: Emil Campbell Lambrache; Benjamin San Jose Froemming
Original assignee: Atmel Corp
Current assignee: Atmel Corp
Priority date: 2005-03-04
Filing date: 2006-02-02
Publication date: 2008-01-10
Also published as: AU2006221060A1; US20070189092A1; US20070189090A1; US7224635B2; US7304904B2; WO2006096265A3; TW200639872A; US20060198204A1; US7397723B2; WO2006096265A2

Abstract

Speicherzelle in einem Speichersystem, die aufweist:
einen ersten und einen zweiten Inverter, wobei der erste und der zweite Inverter kreuzgekoppelt sind, um eine Speicherzellen-Latchschleife zu bilden, wobei die Speicherzellen-Latchschleife einen wahren Ausgang und einen komplementären Ausgang aufweist;
einen ersten Schreibanschluss, wobei der erste Schreibanschluss so ausgelegt ist, dass er mit dem wahren Ausgang der Speicherzellen-Latchschleife gekoppelt ist, wobei der erste Schreibanschluss mit einer ersten Bitleitung und einer Wortleitung gekoppelt ist;
einen zweiten Schreibanschluss, wobei der zweite Schreibanschluss so ausgelegt ist, dass er mit dem komplementären Ausgang der Speicherzellen-Latchschleife gekoppelt ist, wobei der zweite Schreibanschluss mit einer zweiten Bitleitung und der Wortleitung gekoppelt ist; und
einen ersten Leseanschluss, wobei der erste Leseanschluss so ausgelegt ist, dass er mit einer einzelnen Lesebitleitung gekoppelt ist, wobei der erste Leseanschluss mit dem komplementären Ausgang der Speicherzellen-Latchschleife und einer ersten Lesewortleitung gekoppelt ist, wobei der erste Leseanschluss ein Stapel mit zwei...

Description

TECHNISCHES GEBIET
Die Erfindung betrifft Speichersysteme und Leseoperationen. Insbesondere betrifft die Erfindung einen unsymmetrischen Leseanschluss und einen Leseverstärker mit integraler Vorladefähigkeit.
STAND DER TECHNIK
Eine statische Speicherzelle, die aus sechs Transistoren aufgebaut ist, wird üblicherweise bei Speicherentwürfen angewendet, um die Anforderungen für kurze Zugriffszykluszeiten, Datenraten mit hoher Frequenz, einen niedrigen Leistungsverbrauch und ausgezeichnete Unempfindlichkeit gegen extreme Umgebungsbedingungen zu erfüllen.
Mit Bezug auf 1A speichert eine Zelle mit sechs Transistoren (6-T) digitale Daten in einer Speicherzellen-Latchschleife, die aus einem Paar von kreuzgekoppelten Invertern gebildet ist, in einem statischen Speicherzellendiagramm 101 des Standes der Technik. Ein erster komplementärer Inverter ist aus einem ersten PMOS-Transistor 115 und einem ersten NMOS-Transistor 125 gebildet. Ein zweiter komplementärer Inverter ist aus einem zweiten PMOS-Transistor 120 und einem zweiten NMOS-Transistor 130 gebildet. Ein Paar von Zugriffsbauelementen wird verwendet, um die Seicherzellen-Latchschleife mit einer Bitleitung BL und einer komplementären Bitleitung BL zu verbinden und von diesen zu trennen. Die Zugriffsbauelemente sind ein dritter NMOS-Transistor 105, der mit dem Eingang des ersten komplementären Inverters verbunden ist, und ein vierter NMOS-Transistor 110, der mit dem Eingang des zweiten komplementären Inverters verbunden ist. Die Zugriffsbauelemente werden durch ein Ansteuersignal auf einer Wortleitung WL aktiviert.
Mit Bezug auf 1B ist eine Speicherzellen-Latchschleife als kreuzgekoppelte Inverter 140, 145 dargestellt und weist zwei Paare von Zugriffsbauelementen, die zwei Zugriffsanschlüsse bilden, in einem Doppelanschluss-Speicherzellendiagramm 102 des Standes der Technik auf. Die Verwendung einer Speichermatrix verbessert sich mit gleichzeitigem Zugriff auf zwei verschiedene Speicherstellen, der durch doppelte Speicheranschlüsse bereitgestellt wird. Ein erster Zugriffsanschluss ist durch ein erstes Paar von NMOS-Transistoren 110, 105 gebildet, die von der Speicherzellen-Latchschleife mit einer ersten Bitleitung BL1 und einer ersten komplementären Bitleitung BL1 in Verbindung stehen. Eine erste Wortleitung WL1 aktiviert das erste Paar von Zugriffsbauelementen. Ein zweiter Zugriffsanschluss ist durch ein zweites Paar von NMOS-Transistoren 165, 160 gebildet, die von der Speicherzellen-Latchschleife mit einer zweiten Bitleitung BL2 und einer zweiten komplementären Bitleitung BL2 in Verbindung stehen. Eine zweite Wortleitung WL2 aktiviert das zweite Paar von Zugriffsbauelementen.
Mit Bezug auf 1C steuert ein Zeilendecodierer 180 Wortleitungen an, die mit Speicherzellen innerhalb einer Speicherzellenmatrix 170 in einem Speichersystemdiagramm 103 des Standes der Technik verbunden sind. Ein Spaltendecodierer 185 steuert die Bitleitungen der Speicherzellen an. Lese- und Schreibverstärker 190 stehen mit den Bitleitungen zum Lesen und Schreiben von Speicherzellen in Verbindung, nachdem ein Paar von Bitleitungen angesteuert ist. Ein Steuerblock 175 ist mit dem Zeilendecodierer 180, dem Spaltendecodierer 185 und einem Lese- und Schreibverstärker 190 verbunden, um Adressen und Steuersignale für Lese- und Schreiboperationen zu liefern.
Das US-Patent Nr. 6 005 794 mit dem Titel "Static Memory with Low Power Write Port", Sheffield et al., beschreibt Schreibanschlussschaltungen einer statischen Speicherzelle, die einen ersten bedingten Leitungsweg zwischen einem ersten Ausgang eines Zwischenspeichers und der Masse umfassen, der aktiv ist, wenn und nur wenn sowohl ein Wortleitungseingang als auch ein wahrer Schreibdaten-Bitleitungseingang aktive Signale empfangen. Die Schreibanschlussschaltung umfasst einen zweiten bedingten Leitungsweg zwischen einem zweiten Ausgang des Zwischenspeichers und der Masse, der aktiv ist, wenn und nur wenn sowohl die Wortleitung als auch eine Schreibdaten-Komplementbitleitung aktive Signale empfangen. Der erste und der zweite bedingte Leitungsweg können aus einer Reihenschaltung der Source-Drain-Wege von zwei Transistoren gebildet sein. In jedem bedingten Leitungsweg empfängt das Gate eines ersten Transistors ein entsprechendes Spaltensignal und das Gate eines zweiten Transistors ist mit der Wortleitung verbunden. Die Wortleitungstransistoren können zwischen Bitleitungstransistoren einer einzelnen Speicherzelle oder von Speicherzellen in mehreren zusammenhängenden benachbarten Spalten gemeinsam genutzt werden. Die Speicherzellen können eine Vielzahl von Schreibanschlüssen umfassen, wobei die Schreibanschlussschaltung für jede Anschlussinstanz verwendet wird. Obwohl das '794-Patent sowohl einen Pulldown-Stapel als auch einen Pullup-Stapel verwendet, um die Lesebitleitung anzusteuern, sind zwei PMOS-Transistoren in jedem Pullup-Stapel, der bei jeder Zelle vervielfältigt ist, erforderlich. Die Pullup-Stapel-Vervielfältigung erhöht die gesamte Speichermatrixgröße und -komplexität.
Mit Bezug auf 2 geht eine Übertragungskurve 210 in einem Inverter-Übertragungscharakteristikdiagramm 200 des Standes der Technik durch eine Linie 205 gleichen Potentials an einem Punkt mit einem Abschnitt der V_in-Achse (Abszisse) und V_out-Achse (Ordinate) bei etwa V_DD/2. Die Linie gleichen Potentials ist eine Ortskurve von Punkten, die durch eine Eingangsspannung, die gleich einer Ausgangsspannung ist (V_out = V_in), definiert sind. Die Linie gleichen Potentials ist daher eine Linie in einem Winkel von 45 Grad, die ab dem Ursprung beginnt. Die Übertragungscharakteristik des Inverters ist generisch, wobei sie eine Eingangsspannung V_in mit niedrigem Pegel entsprechend einer Ausgangsspannung V_out mit hohem Pegel und umgekehrt aufweist. Im Fall einer CMOS-Transistorimplementierung des Inverters sind die Beta-Verhältnisse des Pullup-Bauelements und des Pulldown- Bauelements abgeglichen, um den Übertragungskurvendurchgang der Linie gleichen Potentials bei etwa V_DD/2 zu bewirken.
Insbesondere arbeiten das Pullup- und das Pulldown-Bauelement in ihren jeweiligen Sättigungsbereichen am Betriebspunkt V_in = V_DD/2. Damit der Übertragungskurvendurchgang durch die Linie gleichen Potentials bei etwa V_DD/2 auftritt, wird den folgenden Entwurfserwägungen so eng wie möglich gefolgt: Wenn der Sättigungsstrom des Pullup-Bauelements vom p-Typ I_dsp = –β_p/2(V_in – V_DD – V_tp)² ist, der Sättigungsstrom des Pulldown-Bauelements vom n-Typ
ist, und mit einer Reihenschaltung der Pullup- und Pulldown-Bauelemente, dann gilt I_dsp = –I_dsn. Durch Auflösen nach V_in:
und Setzen von β_n = β_p und V_tn = –V_tp ist das Ergebnis V_in = V_DD/2.
ZUSAMMENFASSUNG DER ERFINDUNG
Separate Lese- und Schreibanschlüsse bei einem Speichersystem ermöglichen einen gleichzeitigen Zugriff auf eine Speicherzellenmatrix bei Lese- und Schreiboperationen. Eine Operation in einem einzelnen Zyklus einer Zentraleinheit, die mit einer Speicherzellenmatrix gekoppelt ist, hängt von einer Speicherzugriffsfähigkeit, die gleichzeitige Lese- und Schreiboperationen beinhaltet, ab. Ein Paar von Pulldown-Transistorstapeln, die mit einer Speicherzellen-Latchschleife gekoppelt sind, ermöglichen, dass ein einzelner angesteuerter Pulldown-Stapel des Paars die Speicherzellen-Latchschleife ohne irgendeine Anforderung für ein Vorladeschema auf einen gewünschten Dateninhalt umschaltet. Ein zusätzlicher einzelner Pulldown-Stapel von Transistoren, die mit einer Speicherzellen-Latchschleife verbunden sind, stellt einen Leseanschluss mit niedriger Eingangslast und minimaler Wahrscheinlichkeit für eine Störung eines Speicherzellen-Dateninhalts bei einer Leseoperation bereit. Ein Leseverstärker stellt eine Vorladefähigkeit mit mittlerem Versorgungspegel bereit, die durch ein Rückkopplungsbauelement innerhalb einer Vorinversionsstufe erzeugt wird. Die Vorinversionsstufe, die mit einer zweiten Inversionsstufe in Kaskade geschaltet ist, stellt eine schnelle Leseantwort bereit. Eine Speicherzelle der vorliegenden Erfindung kann für eine Registerdatei, einen spezialisierten SRAM oder einen allgemeinen SRAM verwendet werden.
KURZBESCHREIBUNG DER ZEICHNUNGEN
1A ist ein schematisches Diagramm einer statischen Speicherzelle mit sechs Transistoren des Standes der Technik.
1B ist ein schematisches Diagramm einer statischen Speicherzelle mit sechs Transistoren des Standes der Technik mit Doppelanschlusszugriff.
1C ist ein Diagramm eines Speichersystems des Standes der Technik mit einer Speicherzellenmatrix, die aus Zellen wie z.B. der statischen Speicherzelle mit sechs Transistoren von 1A besteht.
2 ist ein Diagramm einer Übertragungskurve eines CMOS-Inverters des Standes der Technik.
3A ist ein beispielhaftes schematisches Diagramm einer statischen Speicherzelle der vorliegenden Erfindung.
3B ist ein beispielhaftes schematisches Diagramm einer statischen Speicherzelle mit Doppelanschluss-Lesezugriff der vorliegenden Erfindung.
4A ist ein beispielhaftes Blockdiagramm eines Leseverstärkers der vorliegenden Erfindung.
4B ist ein Ersatzschaltungs-Stromflussdiagramm für den Leseverstärker von 4A, der eine Eins als Dateninhalt bei einer Leseoperation einer statischen Speicherzelle von 3A erfasst.
4C ist ein Ersatzschaltungs-Stromflussdiagramm für den Leseverstärker von 4A, der eine Null als Dateninhalt bei einer Leseoperation einer statischen Speicherzelle von 3A erfasst.
5 ist ein Plandiagramm eines Rückkopplungsverhaltens in einer ersten Stufe des Leseverstärkers von 4A.
6 ist ein Verstärkungscharakteristikdiagramm, das einer Folge von Invertern beim Leseverstärker von 4A entspricht.
7 ist ein beispielhaftes Systemblockdiagramm der vorliegenden Erfindung, das eine Speichermatrix, einen Multiplexer und einen Leseverstärker beinhaltet.
8 ist ein Logikablaufdiagramm für einen Lesebitleitungs-Vorlade- und Lesezyklus des Leseverstärkers von 4A.
AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
Mit Bezug auf 3A ist ein erster CMOS-Inverter 305 mit einem zweiten CMOS-Inverter 310 in einem beispielhaften schematischen Diagramm einer statischen Speicherzelle 301 kreuzgekoppelt. Der erste und der zweite CMOS-Inverter 305, 310 bilden eine Speicherzellen-Latchschleife 333 einer statischen RAM-Zelle. Ein erster Ausgang der Speicherzellen-Latchschleife Q und ein zweiter Ausgang der Speicherzellen-Latchschleife Q sind durch die Ausgänge des ersten bzw. des zweiten CMOS-Inverters 305, 310 ausgebildet. Der erste Ausgang der Speicherzellen-Latchschleife Q ist mit einem Ausgangsdrainpol eines ersten Stapels 315 mit zwei Transistoren verbunden. Der zweite Ausgang der Speicherzellen-Latchschleife Q steht mit einem Ausgangsdrainpol eines zweiten Stapels 320 mit zwei Transistoren in Verbindung. Der zweite Ausgang der Speicherzellen-Latchschleife Q ist auch mit einem Dateneingang eines dritten Stapels 345 mit zwei Transistoren verbunden. Der erste, der zweite und der dritte Stapel 315, 320, 345 mit zwei Transistoren sind beispielsweise als Reihenschaltung von NMOS-Transistoren mit gemeinsamer Source-Drain-Diffusion und leitenden Kanälen in Reihe dargestellt.
Eine Wortleitung WL ist mit einem Steuereingang von jedem des ersten und des zweiten Stapels 315, 320 mit zwei Transistoren verbunden. Der erste und der zweite Stapel 315, 320 mit zwei Transistoren sind mit einem Paar von Bitleitungen verbunden. Eine erste Bitleitung BL ist mit einem Dateneingang des zweiten Stapels 320 mit zwei Transistoren verbunden. Eine zweite Bitleitung BL steht mit einem Dateneingang des ersten Stapels 315 mit zwei Transistoren in Verbindung. Eine Lesebitleitung RBL ist mit einem Ausgangsdrainpol des dritten Stapels 345 mit zwei Transistoren verbunden, um einen Leseanschluss zu bilden. Eine Lesewortleitung RWL steht mit einem ersten Steuereingang des dritten Stapels 345 mit zwei Transistoren in Verbindung.
Bei einem weiteren Ausführungsbeispiel (nicht dargestellt) kann der durch den dritten Stapel 345 mit zwei Transistoren gebildete Leseanschluss bei einer Zellenmatrix mit einem Standardschreibanschluss wie in 1A verwendet werden. Der dritte Stapel 345 mit zwei Transistoren, wie oben beschrieben, ist mit Q und einer Lesewortleitung RWL verbunden und steuert eine Lesebitleitung RBL an.
Mit Bezug auf 3B steht der zweite Ausgang der Speicherzellen-Latchschleife Q auch mit einem Dateneingang eines dritten und eines vierten Stapels 345, 355 mit zwei Transistoren in einem beispielhaften schematischen Diagramm einer statischen Doppelanschluss-Speicherzelle 302 in Verbindung. Der dritte und der vierten Stapel 345, 355 mit zwei Transistoren sind beispielsweise als Reihenschaltung von NMOS-Transistoren mit einer gemeinsamen Source-Drain-Diffusion und leitenden Kanälen in Reihe dargestellt.
Eine erste Lesebitleitung RBL1 ist mit einem Ausgangsdrainpol des dritten Stapels 345 mit zwei Transistoren verbunden, um einen ersten Leseanschluss auszubilden. Eine zweite Lesebitleitung RBL2 ist mit einem Ausgangsdrainpol des vierten Stapels 355 mit zwei Transistoren verbunden, um einen zweiten Leseanschluss zu bilden. Eine erste Lesewortleitung RWL1 steht mit einem Steuereingang des dritten Stapels 345 mit zwei Transistoren in Verbindung. Eine zweite Lesewortleitung RWL2 ist mit einem Steuereingang des vierten Stapels 355 mit zwei Transistoren verbunden.
Mit Bezug auf 4A steht ein Ausgang eines Lesebitleitungs-Multiplexers 405 mit einem beispielhaften Leseverstärker 440 in Verbindung. Ein Eingang in den Leseverstärker 440 ist mit einem Ausgangsdrainpol eines Pullup-Bauelements 410 und einem Eingang eines ersten Inverters 420 verbunden. Das Pullup-Bauelement 410 steht mit einem V_DD-Pegel in Verbindung und wird an einem Steuereingang so vorgespannt, dass es sich stets in einem Pullup-Zustand befindet. Das Pullup-Bauelement 410 kann beispielsweise aus einem PMOS-Transistor mit einem Sourceknoten, der mit V_DD verbunden ist, einem Drainpol, der mit dem Eingang in den Leseverstärker 440 verbunden ist, und einem Steuereingang, der mit Masse verbunden ist, aufgebaut sein. Ein Ausgang des ersten Inverters 420 ist mit einem Eingang eines zweiten Inverters 430 und einem Eingang eines Rückkopplungsbauelements 415 verbunden. Ein Ausgang des Rückkopplungsbauelements 415 ist mit dem Eingang des ersten Inverters 420 verbunden. Aufgrund der symmetrischen Art der Stromleitung durch das Rückkopplungsbauelement 415 und den Eingang des ersten Inverters 420 ist die erste Stufe des Leseverstärkers 440 ein Transimpedanzverstärker. Ein Ausgleichssignal ist mit einem Steuereingang EQ des Rückkopplungsbauelements 415 verbunden. Ein Ausgang des zweiten Inverters 430 ist mit einem Datenausgang DOUT verbunden. Das Ausgleichssignal wird abgesenkt, um den Steuereingang EQ in das Rückkopplungsbauelement beim beispielhaften Ausführungsbeispiel abzuschalten, um den Leistungsverbrauch zu verringern. Bei einem anderen Ausführungsbeispiel kann jedoch der EQ beispielsweise für schnellere Zugriffszeiten stattdessen kontinuierlich mit V_DD verbunden sein. Der Leseverstärker 440 liest immer noch, während das Rückkopplungsbauelement 415 aktiviert ist. Die Übertragungscharakteristiken des ersten Inverters 420 und des zweiten Inverters 430 können durch analoge Anordnungsverfahren zum Verringern des Versatzes eng abgeglichen werden. Analoge Anordnungsverfahren zum Verringern des Versatzes sind Fachleuten gut bekannt.
Eine Vielzahl von Lesebitleitungen (RBL1, RBL2, RBL3, ... RBLn) ist mit jeweiligen Bitleitungseingängen des Lesebitleitungs-Multiplexers 405 verbunden. Ein Leseadresseneingang RA des Lesebitleitungs-Multiplexers 405 empfängt eine Adresse von einer der Lesebitleitungen (RBL1, RBL2, RBL3, ..., RBLn), die mit einer zu lesenden Speicherzelle verbunden ist. Ein Lesefreigabeeingang RD empfängt ein Lesefreigabesignal, um Leseoperationen zu steuern. Eine beispielhafte gesamte Lesebitleitungs-Lastkapazität ist durch einen Lesebitleitungs-Lastkondensator 455 dargestellt, der beispielsweise mit einer Bitleitung RBLn höchster Ordnung verbunden ist.
Das beispielhafte Ausführungsbeispiel der vorliegenden Erfindung von 4A umfasst auch einen beispielhaften Leseverstärker 440 mit einer eigenen Vorladefähigkeit. Der Leseverstärker 440 beinhaltet ein Rückkopplungsbauelement 415 über dem ersten Inverter 420, das bewirkt, dass das Eingangssignal in den Leseverstärker 440 einen Ruhespannungspegel bei etwa einem Mittelpunkt zwischen V_DD und Masse (d.h. V_in ≅ V_DD/2) anstrebt. Der Leseverstärker 440 ist ein zweistufiger nichtinvertierender Puffer. Eine Kaskadenschaltung von zwei invertierenden Pufferstufen 420, 430 erzeugt eine hohe Verstärkung und eine kurze Lesezugriffszeit. Die kurze Lesezugriffszeit ermöglicht ein gleichzeitiges Schreiben in dieselbe Speicherzellenmatrix bei einem Einzeltaktzyklussystem.
Mit Bezug auf 4B ist ein Dateninhalt einer angesteuerten Zelle 460 eine Eins ("1"). Der Pulldown-Stapel 345 (3A), der mit der Lesebitleitung RBL verbunden ist, empfängt ein Signal mit niedrigem Logikpegel vom Q-Ausgang der Speicherzellen-Latchschleife 333. Der durch den Pulldown-Stapel 345 gebildete Leseanschluss ist ausgeschaltet und entnimmt daher keinen Strom durch die Pulldown-Ersatzstromquelle 465 (d.h. Nullstrom oder I = 0). Das Pullup-Bauelement 410 (4A) liefert einen Konstantquellenstrom mit dem Wert I, der durch eine Pullup-Bauelement-Ersatzstromquelle 411 dargestellt ist. Der Strom I von der Pullup-Bauelement-Ersatzstromquelle 411 fließt in den Eingang des Leseverstärkers 440. Wenn das Rückkopplungsbauelement 415 durch das Eingangssteuergate aktiviert wird, das beispielsweise kontinuierlich mit einer Versorgung mit hohem Spannungspegel verbunden ist, fließt der Strom I in das Rückkopplungsbauelement 415 und in den Ausgang des ersten Inverters 420. Eine erste Ersatzstromquelle 480 gibt den Strom I an, der durch den Ausgang des ersten Inverters 420 eingetreten ist und zur Masse fließt. Um eine Unterstützung beim Verständnis vorzusehen, überwacht eine hypothetische (d.h. nicht tatsächlich Teil der Schaltung des Leseverstärkers 440) Spannungspotential-Messvorrichtung 499 das Ausgangssignal des ersten Inverters 420 und gibt an, dass ein Ausgangspotential unter dem Eingangspotential des ersten Inverters 420 liegt (d.h. V_out < V_in). Die Potentialdifferenz vom Ausgang zum Eingang am ersten Inverter 420 liegt an der Ersatzstromquelle des Pullup-Bauelements 411, die Strom durch das (widerstandsbehaftete) Rückkopplungsbauelement 415 erzeugt und einen Spannungsabfall vom Eingang zum Ausgang (V_in – V_out ist positiv) über dem Inverter 420 verursacht. Die relativ niedrige Spannung, die vom ersten Inverter 420 ausgegeben wird, wird in den zweiten Inverter 430 eingespeist und erzeugt ein Ausgangssignal mit hohem Pegel an einem DOUT-Knoten, das angibt, dass der Dateninhalt der angesteuerten Zelle 460 Eins ist.
Mit Bezug auf 4C ist ein Dateninhalt einer angesteuerten Zelle 460 eine Null("0"). Der Pulldown-Stapel 345 (3A), der mit der Lesebitleitung RBL verbunden ist, empfängt ein Signal mit hohem Logikpegel vom Q-Ausgang der Speicherzellen-Latchschleife 333. Der durch den Stapel 345 mit zwei Transistoren gebildete Leseanschluss ist eingeschaltet und leitet einen Strom 2I, der durch die Pulldown-Ersatzstromquelle 465 dargestellt ist. Das Pullup-Bauelement 410 (4A) liefert einen Konstantquellenstrom mit dem Wert I, der durch eine Pullup-Bauelement-Ersatzstromquelle 411 dargestellt ist. Der Strom I von der Pullup-Bauelement-Ersatzstromquelle 411 fließt in den Ausgang des Leseanschluss-Pulldown-Stapels 345 der angesteuerten Zelle 460. Wenn das Rückkopplungsbauelement 415 durch das Eingangssteuergate aktiviert wird, das kontinuierlich mit beispielsweise einer Quelle mit hohem Spannungspegel verbunden ist, fließt ein Strom I aus dem Ausgang des ersten Inverters 420 und in das Rückkopplungsbauelement 415. Eine zweite Ersatzstromquelle 485 gibt den in den ersten Inverter 420 eintretenden Strom I an einem Versorgungsspannungsknoten mit hohem Pegel an. Um eine Hilfe für das Verständnis vorzusehen, überwacht eine hypothetische (d.h. nicht tatsächlich Teil der Schaltung des Leseverstärkers 440) Spannungspotential-Messvorrichtung 499 das Ausgangssignal des ersten Inverters 420 und gibt ein Ausgangspotential des ersten Inverters 420 über dem Eingangspotential an. Das erhöhte Ausgangspotential des ersten Inverters 420 liegt an dem am Ausgang abgegebenen Strom, der einen Strom durch das (widerstandbehaftete) Rückkopplungsbauelement 415 erzeugt und einen Spannungsabfall vom Ausgang zum Eingang (V_in – V_out ist negativ) über dem Inverter 420 verursacht. Die relativ hohe Spannung, die aus dem ersten Inverter 420 ausgegeben wird, wird dem zweiten Inverter 430 zugeführt und erzeugt ein Ausgangssignal mit niedrigem Pegel an einem DOUT-Knoten, das den Nulldateninhalt der angesteuerten Zelle 460 angibt. Daher ist der Leseverstärker 440 ein Transimpedanzverstärker, der die Richtung des Stromflusses an einem Eingang in den Leseverstärker 440 erfasst.
Mit Bezug auf 5 ist eine erste Inverter-Übertragungscharakteristik 505 mit einer zweiten Inverter-Übertragungscharakteristik 515 in einem konzeptionellen Rückkopplungsdiagramm 500 des Rückkopplungsverhaltens in der ersten Stufe des Leseverstärkers 440 von 4A in Kaskade geschaltet. In der ersten Stufe des Leseverstärkers 440 ist der Ausgang des ersten Inverters 420 mit einem Rückkopplungsbauelement 415 verbunden. Der Ausgang des Rückkopplungsbauelements 415 steht mit dem Eingang in den ersten Inverter 420 in Verbindung. Eine graphische Darstellung der Rückkopplungscharakteristik ist durch Kaskadenschaltung der zwei Instanzen der Inverter-Übertragungscharakteristik 505, 515 gebildet.
Eine generische Inverter-Übertragungskurve 510 kreuzt eine Linie gleichen Potentials bei etwa V_DD/2 in der ersten Inverter-Übertragungscharakteristik 505. Die zweite Inverter-Übertragungscharakteristik 515 ist dieselbe generische Inverter-Übertragungskurve 510 der ersten Inverter-Übertragungscharakteristik 505 um 90° im Uhrzeigersinn gedreht und vertikal gekippt. Ein Ausgangssignal des ersten Inverters 420 (4A) wird zu einem Eingangssignal in den ersten Inverter 420 nach dem Durchgang durch das Rückkopplungsbauelement 415. Graphisch betrachtet ist die V_out-Achse der ersten Inverter-Übertragungscharakteristik 505 auf eine Eingangsachse der zweiten Inverter-Übertragungscharakteristik 515 ausgerichtet, die der Deutlichkeit halber mit V_inFB bezeichnet ist, wobei das zunehmende Potential nach oben dargestellt ist.
Eine Änderung der Eingangsspannung in den Leseverstärker 440 aufgrund des Pullup-Bauelements 410 ist mit ΔV_PU bezeichnet. Die Änderung der Ausgangsspannung der ersten Stufe ist mit ΔV_out bezeichnet und verläuft nach unten entlang der V_out-Achse aufgrund der invertierenden Art der ersten Stufe. Das entsprechende neue Eingangssignal in den ersten Inverter 420, das vom Rückkopplungsbauelement 415 stammt, ist ΔV_inFB, das auch nach unten verläuft. Der Betrag von ΔV_inFB ist aufgrund der Verstärkung der ersten Stufe viel größer als jener von ΔV_PU. Das nach unten verlaufende Potential von ΔV_inFB in der zweiten Inverter-Übertragungscharakteristik 515 ist entgegengesetzt zum nach oben (für die Achse, wie gezeichnet) verlaufenden von ΔV_PU und weist einen größeren Betrag auf. ΔV_inFB hebt folglich die Tendenz zur Erhöhung des Potentials am Eingang des Leseverstärkers 440, die durch das Pullup-Bauelement 410 verursacht wird, auf. Die Menge an Verstärkung in der ersten Stufe ist auch ein Indikator für die Stärke der Vorladefähigkeit des Leseverstärkers 440.
Mit Bezug auf 6 ist eine erste Inverter-Übertragungscharakteristik 605 mit einer zweiten Inverter-Übertragungscharakteristik 615 in einem Verstärkungscharakteristikdiagramm 600 entsprechend dem Leseverstärker 440 von 4A in Kaskade geschaltet. Die erste Inverter-Übertragungskurve 510 (aus 5 wiederholt) kreuzt eine Linie gleichen Potentials bei ungefähr V_DD/2. Ein Lesebitleitungs-Signalbereich ΔV_RBL entlang der Abszisse der ersten Inverter-Übertragungscharakteristik 605 entspricht einem großen ersten Invertersignalausgang ΔV_out1. Eine zweite Inverter-Übertragungskurve 620 kreuzt eine Linie gleichen Potentials bei ungefähr V_DD/2. Die erste Inverter-Übertragungskurve 510 und die zweite Inverter-Übertragungskurve 620 sind unter Beachtung der physikalischen Layout-Entwurfsregeln, die bei der Herstellung des ersten und des zweiten Inverters 420, 430 verwendet werden, abgeglichen.
Der erste Invertersignalausgang ΔV_out1 ist das zweite Inverter-Eingangssignal ΔV_in2 und die Ordinate der zweiten Inverter-Übertragungscharakteristik 615. Eine Verstärkungscharakteristik des zweiten Inverters 430 ist als Leseverstärker-Signalausgang ΔV_DOUT entlang der Abszisse der zweiten Inverter-Übertragungscharakteristik 615 angegeben. Ein relativ kleiner Betrag des Lesebitleitungs-Signalbereichs ΔV_RBL kann eine Variation im Leseverstärker-Signalausgang ΔV_DOUT erzeugen, die im Potential nahezu einen Bereich von Versorgungsschiene zu Versorgungsschiene überspannt.
Mit Bezug auf 7 steht eine Speicherzellenmatrix 770 mit einem Leseverstärker 440 über einen Lesebitleitungs- Multiplexer 405 bei einem beispielhaften Speichersystem-Blockdiagramm 700 in Verbindung. Eine Leseadresse wird dem Lesebitleitungs-Multiplexer 405 an einem Leseadresseneingang RA zugeführt. Die zugeführte Leseadresse wird vom Lesebitleitungs-Multiplexer 405 verwendet, um eine einzelne der Lesebitleitungen (RBL1, RBLn) auszuwählen. Wenn ein Lesefreigabesignal RD_EN vom Lesebitleitungs-Multiplexer 405 empfangen wird, wird eine einzelne der Lesebitleitungen (RBL1, ..., RBLn) angesteuert und ein elektrischer Weg zum Ausgang des Lesebitleitungs-Multiplexer 405 vorgesehen. Der Ausgang des Lesebitleitungs-Multiplexers 405 ist mit dem Eingang des Leseverstärkers 440 (4A) verbunden. Eine Steuereinheit 775 steht mit der Speicherzellenmatrix 770 in Verbindung, um Steuersignale für die Wortleitungs- und Lesewortleitungsansteuerung zu liefern.
Mit Bezug auf 8 wird eine Leseadresse V_RA direkt nach einem steigenden Übergang eines Taktsignals CLK bei einem beispielhaften Logikablaufdiagramm des Speichersystems von 7 empfangen. Ein Ausgleichsvorlade-Aktivierungssignal EQ_EN wird an den Steuersignaleingang EQ des Leseverstärkers 440 (4A) als Standardkomponente eines typischen Lesezyklus angelegt. Das Vorladeaktivierungssignal EQ_EN aktiviert das Rückkopplungsbauelement 415 innerhalb des Leseverstärkers 440, das den Eingang und den Ausgang des ersten Inverters 420 elektrisch koppelt. Die Leseverstärker-Eingangsspannung V_{SA_in} wird durch das Pullup-Bauelement 410 auf einem hohen Spannungspegel gehalten, bis das Rückkopplungsbauelement 415 aktiviert wird. Wenn das Rückkopplungsbauelement 415 aktiviert ist, geht die Leseverstärker-Eingangsspannung V_{SA_in} vom hohen Spannungspegel auf ein Vorladespannungspotential ungefähr in der Mitte zwischen dem Versorgungsspannungspegel und Masse über. Der Vorladeübergang findet statt, wenn der erste Inverter 420 versucht, eine Inverterbetriebsbedingung mit V_OUT = V_IN, wie oben erläutert, aufgrund des leitenden Weges durch das Rückkopplungsbauelement 415 aufrechtzuerhalten.
Ein Lesefreigabesignal RD_EN, das an den Lesefreigabeeingang RD des Lesebitleitungs-Multiplexers 405 (4A) angelegt wird, sieht einen leitenden Weg zwischen einer angesteuerten Lesebitleitung (RBL1, RBL2, ..., RBLn) und dem Leseverstärker 440 vor. Mit dem Anlegen des Lesefreigabesignals RD_EN geht die Lesebitleitungsspannung V_RBL auf den Vorladespannungspegel über, der am Eingang in den Leseverstärker 440 erzeugt wird. Die Lesebitleitungsspannung V_RBL nimmt daher auch ein Spannungspotential ungefähr in der Mitte zwischen dem Versorgungsspannungspegel und Masse an. Wenn der Vorladespannungspegel erreicht ist, wird der Leseverstärker 440 auf das Lesen einer Speicherzelle entlang der Speicherzellenspalte, die der angesteuerten Lesebitleitung (RBL1, RBL2, ..., RBLn) zugeordnet ist, vorbereitet. Das Rückkopplungsbauelement aktiviert die Leseschaltung der ersten Stufe des Leseverstärkers 440, um auch eine angesteuerte Lesebitleitung vorzuladen. Auf einen Leseanschluss für eine oder mehrere Speicherzellen wird mit einem Ansteuersignal zugegriffen, das an eine Lesewortleitung RWL (3A) angelegt wird. Eine einzelne der Lesebitleitungen (RBL1, ..., RBLn) wird angesteuert, wenn eine Leseadresse an einen Leseadresseneingang RA des Lesebitleitungs-Multiplexers 405 angelegt wird. Ein einzelner Leseweg von einer Speicherzelle zum Leseverstärker 440 wird durch Anlegen des Lesewortleitungs-Ansteuersignals RWL_SEL an die Lesewortleitung RWL und die Leseadresse V_RA, die an den Lesebitleitungs-Multiplexer 405 angelegt wird, freigegeben. Der Leseverstärker 440 lädt die angesteuerte der Lesebitleitungen (RBL1, ... RBLn) auf einen Pegel von ungefähr V_DD/2 vor. Nur die angesteuerte Lesebitleitung (RBL1, ..., RBLn) wird vorgeladen, wodurch ungenutzte Ladung auf den nicht-angesteuerten Lesebitleitungen (RBL1, ..., RBLn) beseitigt und der Leistungsverbrauch verringert wird.
Die Steuereinheit 775 (7) verwendet die Leseadresse V_RA, um eine Ansteuerung einer Lesewortleitung RWL (3A) festzusetzen. Ein Lesewortleitungs-Ansteuersignal RWL_SEL wird von der Steuereinheit 775 erzeugt und an die Speicherzellenmatrix 770 angelegt. Das Lesewortleitungs-Ansteuersignal RWL_SEL wird an die angesteuerte Lesewortleitung RWL angelegt und wird in den Leseanschluss des Stapels 345 mit zwei Transistoren eingegeben. Der Leseanschlussausgang der angesteuerten Speicherzelle ist mit der Lesebitleitung RBL verbunden. Der Leseanschluss setzt die Lesebitleitung RBL auf niedrig, was ein Lesebitleitungssignal V_RBL mit niedrigem Pegel erzeugt, wenn eine Null in der angesteuerten Zelle gespeichert ist, oder behält eine offene oder elektrische Bedingung mit drei Zuständen relativ zur Lesebitleitung RBL bei, wenn der Inhalt der angesteuerten Zelle eine Eins ist. Ein Lesebitleitungssignal V_RBL mit hohen Pegel wird aufgrund des Pullup-Bauelements 410 erzeugt, wenn der Dateninhalt der angesteuerten Zelle eine Eins ist.
Der leitende Weg durch den Lesebitleitungs-Multiplexer 405 (4A) zwischen dem Leseverstärker 440 und einer Lesebitleitung RBL bedeutet, dass die Leseverstärker-Eingangsspannung V_{SA_in} dem Lesebitleitungssignal V_RBL folgt. Der erste Inverter 420 und der zweite Inverter 430 sind innerhalb des Leseverstärkers 440 in Reihe geschaltet und erzeugen ein Datenausgangssignal V_DOUT, das der Leseverstärker-Eingangsspannung V_{SA_in} folgt. Das Datenausgangssignal V_DOUT wird am Datenausgangsknoten DOUT nach einer Laufzeitverzögerung durch den ersten und den zweiten Inverter 420, 430 erzeugt.
Wie von einem Fachmann erkannt wird, weist die vorliegende Erfindung zahlreiche zusätzliche Vorteile gegenüber dem Stand der Technik auf. Bei der vorliegenden Erfindung ist der Leseanschluss, der durch einen Pulldown-Transistorstapel gebildet ist, mit der Speicherzellen-Latchschleife mit einer kleinen Einzelbauelement-Eingangslast verbunden. Die elektrische Verbindung des Leseanschlusses ist im Vergleich zum Stand der Technik kontinuierlich und stört daher Dateninhalte einer Speicherzelle aufgrund von elektrischem Umschalten nicht. Das Merkmal der kontinuierlichen Verbindung der vorliegenden Erfindung unterscheidet sich von Zugriffsbauelementen, die durch Feldeffekttransistoren bei einer Durchlassgatter-Konfiguration des Standes der Technik gebildet sind. Im Stand der Technik verursacht eine Verbindung vom Durchlassgatter-Typ eine beträchtliche Änderung der Kapazität, die mit einer Speicherzelle gekoppelt ist, während des Umschaltens. Daher ist die Verwaltung von Spannungspotentialen auf Bitleitungen, die durch Durchlassgatter-Zugriffsbauelemente verbunden sind, beim Stand der Technik kritisch, um eine Störung des Dateninhalts der Zelle zu vermeiden. Strenge Vorladeschemen ergeben sich durch Bitleitungs-Spannungsverwaltungsanforderungen beim Stand der Technik. Ein Leseanschluss der vorliegenden Erfindung vermeidet eine solche kritische Lage.
Außerdem wird die elektrische Leseanschlussverbindung der vorliegenden Erfindung, die eine Einzelbauelementverbindung ist, als unsymmetrischer Leseanschluss bezeichnet. Im Gegensatz stehende Schemen des Standes der Technik beinhalten differentielle Leseanschlüsse, die zwei Bauelemente, um mit der Speicherzellen-Latchschleife elektrisch in Verbindung stehen, eine zweite Lesebitleitung und einen Pulldown- und Pullup-Stapel von Transistoren erfordern. Herkömmliche differentielle Leseanschlüsse erfordern beträchtlich mehr Fläche für die Speicherzellenmatrix im Vergleich zu einer Speicherzellenmatrix, die mit unsymmetrischen Leseanschlüssen der vorliegenden Erfindung konstruiert ist.
Ein Speicherzellenleseschema der vorliegenden Erfindung steuert nur eine einzelne Lesebitleitung auf einmal an und lädt diese vor. Die Einzelbitleitungsvorladung verringert die Menge an pro Zyklus einer Leseoperation verbrauchter Leistung signifikant gegenüber Methoden des Standes der Technik, die Lesebitleitungen massenweise vorladen. Die vorliegende Erfindung lädt auch angesteuerte einzelne Lesebitleitungen auf ein Spannungspotential etwa in der Mitte zwischen dem Spannungsversorgungspegel und Masse vor. Der ungefähre Vorladespannungspegel von V_DD/2 verringert die Menge an Zeit und Leistung, die erforderlich ist, um eine Vorladephase einer Leseoperation zu vollenden. Die eingesparte Menge an Zeit und Leistung steht zu Schemen des Standes der Technik im Gegensatz, die eine Vorladung auf einen vollen oder fast vollen Versorgungsspannungspegel erfordern. Der Gegensatz ist für ein herkömmliches Schema, das eine Vorladung auf einen vollen Versorgungsspannungspegel für differentielle Lesebitleitungen und für alle Lesebitleitungspaare erfordert, noch größer.
Der Leseverstärker und die Vorladeschaltung der vorliegenden Erfindung minimieren den Leistungsaufwand bei Leseoperationen, indem nur eine einzelne Lesebitleitung auf einen V_DD/2-Pegel vorgeladen wird. Das Spannungsrückkopplungsmittel zum Bewerkstelligen des Vorladepegels ist präzise; wobei es weder eine zusätzliche selbstgetaktete Schaltung, eine zusätzliche spezialisierte Steuerschaltung noch eine Steuersignal-Leitweglenkung erfordert. Ein Leseanschluss bei der vorliegenden Erfindung verwendet eine unsymmetrische Schaltung mit einer geringen Belastung einer Speicherzellen-Latchschleife während des Lesens. Die unsymmetrische Methode spart Fläche und stört viel weniger wahrscheinlich gespeicherte Datenpegel während Leseoperationen im Vergleich zu einer herkömmlichen Leseschaltung auf der Basis von Durchlassgatter-Konnektivität.
Obwohl die vorliegende Erfindung im Allgemeinen hinsichtlich spezieller Ausführungsbeispiele beschrieben wurde, wird ein Fachmann erkennen, dass bestimmte Schaltungselemente auch mit alternativen Methoden verwirklicht werden können. Ein Puffermittel, obwohl als CMOS-Inverter gezeigt, kann beispielsweise auch als Operationsverstärker implementiert werden. Selbst wenn ein Rückkopplungsmittel als NMOS-FET mit einem mit einer Steuerspannung mit hohem Pegel verbundenen Gate dargestellt wurde, würde ein Fachmann leicht verstehen, dass ein PMOS-FET mit einem Steuergate, das mit einer Steuerspannung mit niedrigem Pegel verbunden ist, oder ein Sperrschicht-Feldeffekttransistor auch dasselbe Ergebnis bewerkstelligen würde. Obwohl ein Pullup-Mittel als PMOS-FET mit einem mit dem Massepotential verbundenen Gate dargestellt wurde, würde sich ein Fachmann leicht ein Pullup-Mittel vorstellen, das aus einem Widerstand gebildet ist, um ein ähnliches Ergebnis zu erreichen. Obwohl ein Schreibmittel als NMOS-Durchlassgatter dargestellt wurde, würde sich ein Fachmann leicht ein PMOS-Durchlassgatter vorstellen, das eine äquivalente Fähigkeit bereitstellt.
Zusammenfassung:
SCHNELLER LESEANSCHLUSS FÜR REGISTERDATEI
Separate Lese-(RWL, RBL) und Schreib-(WL, BL, BL) Anschlüsse ermöglichen in einem Speichersystem einen gleichzeitigen Zugriff auf eine Speicherzellenmatrix (302) durch Lese- und Schreiboperationen. Eine Operation in einem einzelnen Zyklus einer Zentraleinheit, die mit einer Speichermatrix gekoppelt ist, hängt von einer Speicherzugriffsfähigkeit ab, die ein gleichzeitiges Lesen und Schreiben von bzw. in verschiedene Speicherstellen vorsieht. Ein Paar von Pulldown-Transistorstapeln (315, 320), die mit Speicherzellen-Latchschleifen (305, 310) verbunden sind, ermöglicht, dass ein einzelner ausgewählter Pulldown-Stapel des Paars eine Speicherzellen-Latchschleife ohne irgendeine Anforderung für ein Vorladeschema auf einen gewünschten Dateninhalt umschaltet. Ein einzelner Pulldown-Stapel (345) von Transistoren, der mit einer Speicherzellen-Latchschleife verbunden ist, stellt einen Leseanschluss mit niedriger Eingangslast bereit. Ein Leseverstärker (440) sieht eine Vorladefähigkeit mit mittlerem Versorgungspegel vor, die durch ein Rückkopplungsbauelement (415) innerhalb einer Vorinversionsstufe (420) bereitgestellt wird. Wenn sie sich nicht in einer Rückkopplungsbetriebsart befindet, sieht die mit einer zweiten Inversionsstufe (430) in Kaskade geschaltete Vorinversionsstufe eine schnelle Leseantwort vor.

Claims

Speicherzelle in einem Speichersystem, die aufweist: einen ersten und einen zweiten Inverter, wobei der erste und der zweite Inverter kreuzgekoppelt sind, um eine Speicherzellen-Latchschleife zu bilden, wobei die Speicherzellen-Latchschleife einen wahren Ausgang und einen komplementären Ausgang aufweist; einen ersten Schreibanschluss, wobei der erste Schreibanschluss so ausgelegt ist, dass er mit dem wahren Ausgang der Speicherzellen-Latchschleife gekoppelt ist, wobei der erste Schreibanschluss mit einer ersten Bitleitung und einer Wortleitung gekoppelt ist; einen zweiten Schreibanschluss, wobei der zweite Schreibanschluss so ausgelegt ist, dass er mit dem komplementären Ausgang der Speicherzellen-Latchschleife gekoppelt ist, wobei der zweite Schreibanschluss mit einer zweiten Bitleitung und der Wortleitung gekoppelt ist; und einen ersten Leseanschluss, wobei der erste Leseanschluss so ausgelegt ist, dass er mit einer einzelnen Lesebitleitung gekoppelt ist, wobei der erste Leseanschluss mit dem komplementären Ausgang der Speicherzellen-Latchschleife und einer ersten Lesewortleitung gekoppelt ist, wobei der erste Leseanschluss ein Stapel mit zwei Transistoren ist.
Speicherzelle nach Anspruch 1, wobei ein zweiter Leseanschluss so ausgelegt ist, dass er mit einer zweiten einzelnen Lesebitleitung gekoppelt ist, wobei der zweite Leseanschluss mit dem komplementären Ausgang der Speicherzellen-Latchschleife und einer zweiten Lesewortleitung gekoppelt ist.
Speicherzelle nach Anspruch 2, wobei der zweite Leseanschluss ein zwei Transistoren aufweisender Stapel mit einem ersten Eingang, der mit einer zweiten Lesewortleitung gekoppelt ist, einem zweiten Eingang, der mit dem komplementären Ausgang der Speicherzellen-Latchschleife gekoppelt ist, und einem Ausgang, der so ausgelegt ist, dass er mit der zweiten einzelnen Lesebitleitung gekoppelt ist, ist.
Speicherzelle nach Anspruch 1, wobei der erste Leseanschluss, der mit dem komplementären Ausgang gekoppelt ist, ein zweckgebundenes einzelnes Bauelement als zweiten Eingang, der mit der Speicherzellen-Latchschleife gekoppelt ist, aufweist, wobei der zweite Eingang eine konstante Eingangslast aufweist.
Speicherzelle nach Anspruch 1, wobei jeder der Schreibanschlüsse ein Transistorstapel mit einem Diffusionsausgang ist, der mit der Speicherzellen-Latchschleife an entweder dem wahren Ausgang oder dem komplementären Ausgang gekoppelt ist.
Leseverstärker in einem Speichersystem, welcher aufweist: einen ersten Inverter, wobei der erste Inverter dazu ausgelegt ist, ein vom Leseverstärker empfangenes Signal abzutasten und eine Vorladespannung auf einer Bitleitung zu erzeugen, wobei die Bitleitung so ausgelegt ist, dass sie mit dem Leseverstärker gekoppelt ist; ein Rückkopplungsbauelement, wobei das Rückkopplungsbauelement zwischen einen Eingang des ersten Inverters und einen Ausgang des ersten Inverters gekoppelt ist, wobei das Rückkopplungsbauelement dazu ausgelegt ist, die Vorladespannung zu einem Eingang des ersten Inverters zu übertragen; ein Pullup-Bauelement, wobei das Pullup-Bauelement zwischen einen Eingang des ersten Inverters und einen Ausgang einer Versorgungspegelspannungsquelle gekoppelt ist; einen zweiten Inverter, wobei der zweite Inverter mit dem Ausgang des ersten Inverters gekoppelt ist und dazu ausgelegt ist, ein erstes Ausgangssignal vom ersten Inverter zu empfangen und ein zweites Ausgangssignal zu erzeugen, wobei das zweite Ausgangssignal ein Ausgangssignal des Leseverstärkers ist, wobei das zweite Ausgangssignal eine verstärkte Version des ersten Ausgangssignals ist.
Leseverstärker nach Anspruch 6, wobei die erzeugte Vorladespannung auf einem Pegel ungefähr in der Mitte zwischen einer Versorgungspegelspannung und Masse liegt.
Leseverstärker nach Anspruch 6, wobei eine Spannungseingangs-Spannungsausgangs-Übertragungscharakteristik des ersten Inverters etwa gleich einer Spannungseingangs-Spannungsausgangs-Übertragungscharakteristik des zweiten Inverters ist.
Leseverstärker nach Anspruch 6, wobei das Rückkopplungsbauelement kontinuierlich aktiviert wird, um einen Betrag der Zugriffszeit auf eine Speicherzelle zu minimieren.
Speichersystem mit: einer Speicherzellenmatrix, wobei die Speicherzellenmatrix eine Matrix von Speicherzellen ist, die in Zeilen und Spalten organisiert ist, wobei auf jede der Speicherzellen durch ein Paar von Schreibanschlüssen und einen Leseanschluss zugegriffen werden kann, wobei jede Spalte der Speicherzellen durch ein Bitleitungspaar und eine Lesebitleitung miteinander gekoppelt sind; einem Zeilendecodierer, wobei der Zeilendecodierer mit jedem der Paare von Schreibanschlüssen und jedem der Leseanschlüsse gekoppelt ist, wobei der Zeilendecodierer dazu ausgelegt ist, eine Speicherstellenadresse zu empfangen und eine Teilmenge der Paare von Schreibanschlüssen und eine Teilmenge der Leseanschlüsse mit jeweiligen Bitleitungspaaren und jeweiligen Lesebitleitungen entsprechend der Speicherstellenadresse zu koppeln; einem Spaltendecodierer, wobei der Spaltendecodierer mit jedem der Paare von Schreibanschlüssen in der Speicherzellenmatrix gekoppelt ist und dazu ausgelegt ist, auf eine Teilmenge der Paare von Schreibanschlüssen in einer einzelnen Spalte von Speicherzellen auf einmal bei einer Speicherzellen-Schreiboperation zuzugreifen; einem Lesebitleitungs-Multiplexer, wobei der Lesebitleitungs-Multiplexer mit den Leseanschlüssen der Speicherzellenmatrix gekoppelt ist und dazu ausgelegt ist, eine Teilmenge der Leseanschlüsse entsprechend einer einzelnen Spalte von Speicherzellen auf einmal bei einer Speicherzellen-Leseoperation anzusteuern; einem Leseverstärker, wobei der Leseverstärker mit dem Lesebitleitungs-Multiplexer gekoppelt und dazu ausgelegt ist, einen Dateninhalt aus einer angesteuerten Speicherzelle zu lesen, wobei der Leseverstärker ferner dazu ausgelegt ist, eine einzelne der Lesebitleitungen auf einmal bei einer Leseoperation vorzuladen; und einem Steuerblock, wobei der Steuerblock mit dem Zeilendecodierer, dem Spaltendecodierer, dem Lesebitleitungs-Multiplexer und dem Leseverstärker gekoppelt und dazu ausgelegt ist, Steuersignale bei Lese- und Schreiboperationen zu erzeugen.