JPS6325894A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、たとえば
、マイクロプログラム方式のディジタル処理装置に内蔵
されるマイクロプログラムＲＯＭ（リード・オンリー・
メモリ）に利用して有効な技術に関するものである。

〔従来の技術〕

マイクロプログラム方式を用いたマイクロコンピュータ
等のディジタル処理装置に関しては、例えば産報出版株
式会社発行のｒマイクロプログラミングとその応用」に
記載されている。

〔発明が解決しようとする問題点〕

第４図及び第５図には、この発明に先立って本願発明者
等が開発したマイクロプログラムＲＯＭの読み出し回路
とその読み出し動作のタイミング図が示されている。同
図において、ＮチャンネルＭＯＳ　Ｆ　ＥＴにより構成
されるＲＯＭのメモリセルＱｌｌ及びＱ１６等は、デー
タ線Ｄ１を介して、信号Ｙ１を受けるスイッチ（兼容量
カフト用）ＭＯＳ　Ｆ　ＥＴＱ　５によって共通データ
線ＣＤＩに接続される。この共通データ線ＣＤＩ及びデ
ータ線Ｄ１には、比較的小さな寄生容量Ｃｃと比較的大
きな寄生容量Ｃｄがそれぞれ等測的に結合される。

これらの寄生容量は、タイミング信号φ１の反転信号を
受けるプリチャージＭＯＳＦＥＴＱＩを介して電源電圧
Ｖｃｃによってプリチャージされる。

プリチャージ後の共通データ線ＣＤＩの電位はほぼ電源
電圧Ｖｃｃのハイレベルとなるが、データ線Ｄ１の電位
はスイッチＭＯＳＦＥＴＱ５のしきい値電圧ｖｔｈ分低
下したほぼＶｃｃ−Ｖｔｈのレベルとなる。

これらの共通データ線ＣＤＩ及びデータ線Ｄ１のプリチ
ャージレベルは、タイミング信号φ１の反転信号に同期
して形成されるワード線選択信号Ｗ１により対応するＲ
ＯＭメモリセルがオン状態となることで、ディスチャー
ジされる。すなわち、各ＲＯＭメモリセルは、例えばそ
のドレインがユーザの仕様に基づいてデータ線に接続さ
れるか否かにより、論理“１”又は論理“Ｏ”の記憶デ
ータを保持するようにされる。したがって、対応するメ
モリセルのドレインがデータ線に接続される場合つまり
ドレインのコンタクトが設けられる場合、ワード線選択
信号によってメモリセルはオン状態となり、共通データ
線ＣＤＩ及びデータ線Ｄ１のディスチャージが行われる
。これにより、共通データ線ＣＤＩ及びデータ線Ｄ１の
レベルは第５図の点線で示されるように急速に回路の接
地電位のようなロウレベルとなる。一方、対応するメモ
リセルのドレインのコンタクトが設けられない場合、メ
モリセルによるディスチャージ回路が形成されないため
、共通データ線ＣＤＩ及びデータ線Ｄ１のレベルは、Ｖ
ｃｃ又はＶｃｃ−Ｖｔｈ（７）ようなハイレベルのまま
となる。

共通データ線ＣＤＩの電位は、センスアンプＳＡ１を構
成するクロックドインバータ回路ＣＮ１の論理スレフシ
ホルト電圧によって、タイミング信号φ２のハイレベル
に同期して判定される。クロックドインバータ回路ＣＮ
Ｉの出力信号は、インバータ回路Ｎ１に伝達され、その
入力容量Ｃｎを出力信号に応じてチャージ又はディスチ
ャージすることによって、保持される。

以上のように、第４図の読み出し回路では、読み出し時
のデータ線のプリチャージレベルをスイッチＭＯＳ　Ｆ
　ＥＴのしきい値電圧付低下さゼることで４Ｅ号振幅を
制限し、また共通データ線のレベルをクロックドインバ
ータ回路とインバータ回路によって構成されるチャージ
トランスファ型センスアンプで判定し、そのセンス信号
をインバータ回路の入力容量Ｃｎに保持することで、読
み出し動作の高速化を図っている。

ところが、このようなマイクロＲＯＭの読み出し回路に
は、さらに次のような問題点が残されていることが、本
願発明者等によって明らかにされた。すなわぢ、データ
線においては、選択されたメモリセルのドレインのコン
タクトが形成され°ζいないにもかかわらず、データ線
や各Ｍ　ＯＳ　Ｆ　ＥＴを介するいくつかの経路による
リーク＠流が発生する。したがって、第５図のタイミン
グ図に示されるように、データ線Ｄ１のプリチャージレ
ベルは低下する。このようなデータ線のプリチャージレ
ベルの低下は、共通データ線ＣＤＩの寄生容量Ｃｃの容
量値が小さいことより、共通データ線ＣＤ１のレベルを
データ線のレベル低下に応じて低下させてしまう。この
共通データ線ＣＤＩのレベル低下により１．センスアン
プに対するノイズマージンを小さくするため、最悪の場
合には誤動作が生じる。

この発明の目的は、読み出しマージンの改苫を図った高
速マイクロＲＯＭ等の半導体記憶装置を提供することに
ある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明ｍ書の記述および添付図面から明らかになるであ
ろう。

〔間厘点を解決するための手段〕

本願において開示される発明のうち代表的なものの鷹要
を簡単に説明すれば、下記のとおりである。すなわち、
チャージトランスファ型センスアンプにおいて、その動
作タイミングでオン状態にされる伝送ゲートＭＯＳＦＥ
Ｔを用いて出力信号を選択的にクロンクドインバータ回
路の入力端子に帰還させる。

〔作　　用〕

上記した手段によれば、メモリセルからのハイレベル読
み出し動作におい°ζ、リーク等により低下し始めた共
通データ線のプリチャージレベルが上記伝送ゲー）ＭＯ
ＳＦＥＴを介してハイレベルに引き上げられるため、セ
ンスアンプの動作マージンを−大きくすることができる
。

〔実施例１〕 第１図には、この発明が適用されたマイクロＲＯＭの一
実施例の回路ブロック図が示されている。

同図の各回路ブロフクを構成する回路２子は、特に制限
されないが、単結晶シリコンのような一個の半導体基板
上において形成される。チャンネル（バンクゲート）部
に矢印が付加されたＭ　ＯＳ　ＦＥＴはＰチャンネル型
であり、矢印の付加されないＮチャンネルＭＯＳ　Ｆ　
ＥＴと区別される。

特に制限されないが、集積回路は単結晶Ｎ型シリコンか
らなる半導体基板上に形成される。Ｐチャンネル間Ｏ３
ＦＥＴは、このような半導体基板表面に形成されたソー
ス領域、ドレイン領域及びソース領域とドレイン領域と
の間の半導体基板表面に薄い厚さのゲート絶縁膜を介し
て形成されたポリシリコンからなるようなゲート電極か
ら構成される。ＮチャンネルＭＯＳ　Ｆ　ＥＴは、上記
半導体基板表面に形成されＰ型ウェル領域に形成される
。これにより、半導体基板は、その上に形成された複数
のＰチャンネルＭＯＳＦＥＴの共通の基板ゲートを構成
する。Ｐ型ウェル領域は、その上に形成されたＮチャン
ネルＭＯＳＦＥＴの基板ゲートを構成する。Ｎチャンネ
ルＭＯＳＦＥＴの基板ゲートすなわちＰ型ウェル領域は
、第１図の回路の接地電位に結合される。またＰチャン
ネル間Ｏ３ＦＥＴの基板ゲートすなわち半導体基板は、
第１図の電源電圧Ｖｃｃに結合される。

この実施例のマイクロＲＯＭは、マイクロプログラム方
式のマイクロコンピュータに内蔵され、その演算処理を
制御するためのマイクロプログラムを格納するために用
いられる。

メモリアレイＭ−ＡＲＹは、特に制限されないが、第１
図の水平方向に配置される１２８本のワード線Ｗ１〜Ｗ
１２８と、第１図の垂直方向に配置される３２本のデー
タ線Ｄ１〜Ｄ３２及びこれらのワード線とデータ線の交
点に配置される１２８×３２個のメモリセルＱｌｌ〜Ｑ
３０等により構成される。

各メモリセルは、ＮチャンネルＭＯＳＦＥＴにより構成
され、そのドレインのコンタクトをユーザの仕様に応じ
てオプショナルに作成されるマスクによって選択的に形
成することで、論理“１”又は論理“Ｏ”の記憶データ
を持つようにされる。

すなわち、メモリセルのドレインのコンタクトが形成さ
れる場合、そのメモリセルは所定のしきい値電圧をもっ
てオン状態となりうる状態とされ、例えば論理“０”の
記憶データを持つものとされる。また、メモリセルのド
レインのコンタ多トが形成されない場合、そのメモリセ
ルはデータ線に接続されず、そのしきい値電圧は実質的
に無累大とされ、例えば論理“１”の記憶データを持つ
ものとされる。なお、第１図においては、便宜的に全て
のメモリセルがデータ線に接続された状態で示している
。

第１図において、メモリアレイＭ−ＡＲＹの同じ行に配
置されるメモリセルＱｌｌ〜Ｑ１５．Ｑ１６〜Ｑ２０．
Ｑ２１〜Ｑ２５及びＱ２６〜Ｑ３０等のゲートは、対応
するワード線Ｗｌ、Ｗ２゜Ｗ１２７及びＷ１２８にそれ
ぞれ結合される。また、メモリアレイＭ−ＡＲＹの同じ
列に配置されるメモリセルＱｌｌ、Ｑ１６．Ｑ２１．Ｑ
２６ないしＱ１５．Ｑ２０．Ｑ２５、Ｑ３０等のドレイ
ンは、それぞれ対応するデータ線Ｄ１〜Ｄ３２に結合さ
れる。さらに、メモリアレイＭ−ＡＲＹの全てのメモリ
セルのソースは共通ソース線Ｃ８に結合され、回路の接
地電位が供給される。

メモリアレイＭ−ＡＲＹを構成するワード線は、Ｘアー
トレスデコーダＸＤＣＲによって、タイミング信号φ１
の反転信号に同期して形成されるワード線選択信号によ
り選択され、指定される。

ＸアドレスデコーダＸＤＣＲは、同一チップ内の図示さ
れない制御ユニットから供給されるタイミング信号φＩ
の反転信号ｉによって動作状態とされ、図示されないア
ドレスレジスタから供給されるアドレス信号ＡＯ−Ａ６
をデコードして、所定のワード線を選択し、そのレベル
を電源電圧Ｖｃｃのようなハイレベルとする。

メモリアレイＭ−ＡＲＹを構成する３２本のデータ線は
、ＹスイッチＹＳの対応するスイッチＭＯＳＦＥＴを介
して、対応する共通データ線ＣＤ１〜ＣＤ２と選択的に
接続される。すなわち、例えば第１図に代表的に示され
るデータ線Ｄ１の場合、ＹスイッチＹＳのスイッチＭＯ
ＳＦＥＴＱ５のソースに結合される。スイッチＭＯＳＦ
ＥＴＱ５〜Ｑ９は、共通の信号Ｙ１のハイレベルによっ
てオン状態となり、対応するデータ線と共通データ線を
接続する。上記スイッチＭＯＳＦＥＴＱ５ないしＱ９は
、上記のようなＹゲートｆｆｌ能の他、データ線と共通
データ線との容量カット用ＭＯＳＦＥＴとしての動作も
行う。

共通データ線ＣＤ１〜ＣＤ２は、対応するチャージトラ
ンスファ型のセンスアンプＳＡＩ〜ＳＡ２を構成するク
ロックドインバータ回路ＣＮＩ〜ＣＮ２等の入力端子に
結合される。また、各共通データ線と電源電圧ＶｃｃＯ
間には、そのゲートにタイミング信号φ１の反転信号ｉ
Ｔを受けるＰチャンネル型のプリチャージＭＯＳＦＥＴ
ＱＩ〜Ｑ２等が設けられる。これらのプリチャージＭＯ
ＳＦＥＴは、タイミング信号φ１の反転信号φ１のロウ
レベル、すなわちタイミング信号φ１のハイレベルによ
ってオン状態となり、対応する共通データ線及びそれに
選択的に接続されるデータ線のプリチャージを行う。

この実施例のマイクロＲＯＭは、センスアンプ５ＡＩ−
３Ａ２の構成に特徴を持つ。すなわち、センスアンプＳ
ＡＩ〜ＳＡ２は、基本的にはそれぞれ直列形態のクロッ
クドインバータ回路とインバータ回路により構成される
チャージトランスファ型のセンスアンプであるが、その
インバータ回路の出力信号は、帰還回路を構成するＰチ
ャンネルＭＯＳＦＥＴＱ３．Ｑ４によりクロックドイン
バータ回路の入力端子に帰還される。これにより、プリ
チャージが終了した後、タイミング信号φ、２に同期し
て行われる共通データ線のレベル判定動作において、リ
ーク等によるデータ線のハイレベルの低下を補正するこ
とができるため、マイクロＲＯＭのハイレベル読み出し
動作における読み出しマージンが改善される。また、こ
れらの帰還用ＭＯＳＦＥＴＱ３．Ｑ４は、比較的小さな
コンダクタンスを持つように設計されるため、チャージ
トランスファ型センスアンプの高速性を損なわない。

第３図には、第１図のマイクロＲＯＭの読み出し動作に
おけるタイミング図が示されている。この図により、こ
の発明が通用されたマイクロＲＯＭの読み出し動作の原
要を説明する。

前述のように、この実施例のマイクロＲＯＭの動作は、
同一チップ上の図示されない制御ユニットから供給され
るタイミング信号φ１及びφ２に期して行われる。すな
わち、タイミング信号φのハイレベルは、プリチャージ
タイミングとされ・またタイミンク゛信号φ２のノλイ
レベルＧよ、共通データ線のレベル判定を行うためのタ
イミングとされる。マイクロＲＯＭが含まれるマイクロ
コンピュータ全体の演算や制御動作も、これらのタイミ
ング信号をその基本クロック信号として行われる。第３
図のタイミング図は、マイクロＲＯＭの読み出し動作を
分かり易く説明するために、タイミング信号φ１及びφ
２の１サイクル分が例示的に示されている。

第３図において、タイミング信号φ１がハイレベルに変
化するのに先立って、アドレスレジスタから新しいアド
レス信号Ａ　Ｏ−Ａ　６が供給される。

図示しないタイミング発生回路は、新たなアドレス信号
ＡＯ〜Ａ６が供給されたことを検出して、信号Ｙ１をハ
イレベルとする。この信号Ｙ１のハイレベルにより、Ｙ
スイッチＹＳのＭＯＳＦＥＴＱ５〜Ｑ９がオン状態とな
り、各データ線がそれぞれ対応する共通データ線ＣＤＩ
〜ＣＤ２に接続される。

タイミング信号φ１がハイレベルになると、その反転信
号１丁がロウレベルとなり、Ｐチャンネル型のプリチャ
ージＭＯＳＦＥＴＱＩ〜Ｑ２等がオン状態となる。これ
により、電源電圧Ｖｃｃ−プリチャージＭＯＳ　Ｆ　Ｅ
Ｔ−共通データ線−ＹスイッチＹＳのスイッチＭ　ＯＳ
　Ｆ　Ｅ　Ｔ−データ線を経路とするプリチャージが行
われる。このプリチャージにより、共通データ線ＣＤＩ
〜ＣＤ２の電位は急速に上昇し、はぼ電源電圧Ｖｃｃの
ようなノ１イレベルとなる。また、選択された各データ
線の電位は、Ｙスイッチｙｓの各スイッチＭＯＳＦＥＴ
Ｑ５〜Ｑ９のしきい値電圧ｖｔｈ分低下し、はぼ■ｃｃ
−Ｖｔｈのようなレベルとなる。

次にタイミング信号φ１がロウレベルに戻ると、その反
転信号７ＴのハイレベルによってプリチャージＭＯＳＦ
ＥＴＱＩ、Ｑ２はオフ状態となり、プリチャージ動作が
終了する。一方、タイミング信号φ１のロウレベルに同
期して、ワード線選択信号が形成され、アドレス信号Ａ
Ｏ−Ａ６に指定されるワード線Ｗ１がハイレベルとなる
。ワード線Ｗ１に結合されたメモリセルのドレインのコ
ンタクトが形成されている場合、そのメモリセルを構成
するＮチャンネルＭＯＳＦＥＴはオン状態となり、対応
するデータ線のプリチャージされたハイレベルは回路の
接地電位に引き抜かれるため、第５図に点線で示すよう
に、急速にロウレベルに変化する。また、メモリセルの
ドレインのコンタクトが形成されていない場合、そのメ
モリセルを介するディスチャージ経路が形成されないた
め、対応するデータ線はプリチャージによるハイレベル
を維持しようとする。゛しかしながら、実際にはデータ
線や各ＭＯＳ　Ｆ　ＥＴ等によるリーク経路が９存在す
るため、データ線のレベルは第５図に示すように徐々に
低下する。このデータ線のレベル低下は、対応する共通
データ線のハイレベルを第５図に示すようにデータ線の
電位に従って急速に低下させる。

タイミング信号φ１のロウレベルにやや遅れて、タイミ
ング信号φ２がハイレベルになると、センスアンプを構
成するクロックドインバータ回路ＣＮ１〜ＣＮ２等が動
作状態とされ、共通データ線のレベル判定が開始される
。また、これと同時にタイミング信号φ２の反転信号１
丁のロウレベルにより、Ｐチャンネル型の帰還用ＭＯＳ
ＦＥＴＱ３〜Ｑ４等がオン状態となり、インバータ回路
Ｎ１〜Ｎ２等の出力信号が対応するクロックドインバー
タ回路の入力端子に帰還される。

選択されたメモリセルが論理“１”のデータを記憶する
ことで、共通データ線ＣＤＩがプリチャージレベルのハ
イレベルを維持スる場合、センスアンプは論理“ｌ”、
すなわちインバータ回路Ｎ１の出力をハイレベルとする
ようなランチ状態となる。このため、帰還用ＭＯＳＦＥ
ＴＱ３を介してインバータ回路Ｎ１のハイレベルの出力
信号がクロックドインバータ回路ＣＮＩの入力端子に帰
還される。したがって、第５図に示すように、ワード線
選択によって低下し始めた共通データ線ＣＤ１等のレベ
ルは、はぼ電源電圧Ｖｃｃのようなハイレベルに押し上
げられる。

以上のことから、この実施例のマイクロＲＯＭの読み出
し動作は、ハイレベルすなわち論理“１”の読み出し動
作において信号マージンが改善され、誤読み出しを防止
できるものとなる。また、各センスアンプの帰還回路を
構成するＰチャンネルＭＯＳＦＥＴＱ３〜Ｑ４等のコン
ダクタンスを比較的小さく設計することによって、ロウ
レベルの読み出し動作に対しては実質的な悪影響を及ぼ
すことがないから、チャージトランスファ型セン１　　
　　　　　スアンプの高速性が損なわれない。これによ
って、大きなレベルマージンを持つ高速マイクロプログ
ラムＲＯＭを実現できるものである。

〔実施例２〕 第２図には、この発明が通用されたマイクロＲ○Ｍのも
う一つの実施例の回路ブロック図が示されている。この
実施例において、センスアンプＳＡ１〜ＳＡ８を除く他
の回路ブロックの構成とその動作は、第１図の実施例の
場合と同じであり、説明身省略する。

第２図において、この実施例のマイクロＲＯＭのセンス
アンプＳＡＩ〜ＳＡ２は、第１図の実施例と同様に、ク
ロンクドインバータ回路ＣＮＩ〜ＣＮ２等及びインバー
タ回路Ｎ１〜Ｎ２等とによりそれぞれ構成される。各セ
ンスアンプを構成するクロックドインバータ回路の入力
端子には、帰還回路を構成するＰチャンネルＭ　ＯＳ　
Ｆ　Ｅ　Ｔ　Ｑ　３〜Ｑ４等のドレインがそれぞれ結合
され、また各クロックドインバータ回路の出力端子には
、そのゲートがそれぞれ結合される。これらのＭＯＳＦ
ＥＴＱ３〜Ｑ４等のソースには、電源電圧Ｖｃｃが共通
に供給される。第１図の実施例の場合と同様に、これら
の帰還用ＭＯＳＦＥＴＱ３．Ｑ４のコンダクタンスは比
較的小さく設計される。

読み出し動作が開始され、データ線Ｄ１及び共通データ
線ＣＤＩのプリチャージが終了して、タイミング信号φ
１がロウレベルに戻ると、ワード線選択動作が行われ、
データ線ＤＩ及び共通データ線ＣＤＩのディスチャージ
が開始される。

選択されたメモリセルのドレインのコンタクトが形成さ
れる場合、すなわち論理“Ｏ″のデータが記憶される場
合、メモリセルを介してディスチャージ経路が形成され
るため、データ線Ｄ１及び共通データ線ＣＤＩのプリチ
ャージによるハイレベルは急速に低下し、回路の接地電
位のようなロウレベルとなる。一方、選択されたメモリ
セルのドレインのコンタクトが形成されていない場合、
すなわち論理“１”のデータが記憶される場合、メモリ
セルを介するディスチャージ経路が形成されないが、第
１図の実施例と同様に、データ線や各ＭＯＳＦＥＴ等の
リーク経路によって、データ線Ｄｉハイレベルは徐々に
低下する。このデータ線Ｄ１のハイレベルの低下は、共
通データ線ＣＤＩのハイレベルを低下させる。　　　　
　　　　　禰次に、タイミング信号φ２がハイレベルに
なると、クロックドインバータ回路ＣＮＩが動作状態と
なり、共通データ線ＣＤＩのレベル判定動作が開始され
る。また、帰還用ＭＯＳＦＥＴＱ３のソースには、電源
電圧Ｖｃｃが供給されている０選択されたメモリセルが
論理“１″のデータを記憶する場合、クロックドインバ
ータ回路ＣＮＩの出力信号は、共通データ線ＣＤＩのハ
イレベルによってロウレベルとなる。このため、帰還用
ＭＯＳＦＥＴＱ３はオン状態となり、クロックドインバ
ータ回路ＣＮＩの入力端子にはハイレベルが供給される
。これにより、論理１１″の読み出し動作において、徐
々に低下し始めた共通データ４５１ｃＤ１のレベルは、
急速に回復してハイレベルとされ、読み出しマージンが
改善される。また、論理“０”の読み出し動作において
、前回の読み出しデータが論理“１”であった場合は、
タイミング信号φ２がハイレベルとなり、クロックドイ
ンバータ回路ＣＮＩの動作状態が確立されるまでの間は
ｍ−時的に帰還用ＭＯＳＦＥＴＱ３がオン状態となるが
、そのコンダクタンスが比較的小さく設定されているた
め、クロックドインバータ回路ＣＮ１の入力端子すなわ
ち共通データ線ＣＤＩの電位はディスチャージによって
急速にロウレベルとなる。

したがって、クロックドインバータ回路ＣＮＩの出力信
号はハイレベルとなり、このハイレベルによって、帰還
用ＭＯＳＦＥＴＱ３はオフ状態とされ、帰還動作は停止
される。

以上のように、この実施例のマイクロＲＯＭでは、帰還
用ＭＯＳ　Ｆ　ＥＴの動作は、そのゲートが結合される
クロックドインバータ回路の出力信号によって制御され
るため、帰還動作の制御が比較的高速に行われる。また
、第１図の実施例の場合、前回の読み出しデータがロウ
レベルであった場合、タイミング信号φ２のハイレベル
によってインバータ回路Ｎ１のロウレベルの出力信号が
クロックドインバータ回路ＣＮＩの入力端子に帰還され
てしまう。しかし、この実施例では帰還用ＭＯＳＦＥＴ
のソースには電源電圧Ｖｃｃが供給されるため、レベル
判定が行われるタイミングにおいて、ロウレベルがクロ
ックドインバータ回路ＣＮＩの入力端子に帰還されるこ
とはな（なり、前回の読み出しデータに関係無くセンス
アンプの動作マージンを確保できる。

以上の本実施例に示されるように、この発明をマイクロ
コンピュータ等に用いられるマイクロプログラムＲＯＭ
等の半導体記憶装置に通用した場合、次のような効果が
得られる。すなわち、（１）マイクロプログラムＲＯＭ
のチャージトランスファ型センスアンプの動作タイミン
グで、そのチャージトランスファ型センスアンプを構成
するクロックドインバータ回路の入力端子に、ハイレベ
ルの出力信号を選択的に帰還させるための帰還回路を設
けることで、メモリセルからのハイレベルの読み出し時
において、リーク等により低下し始めた共通データ線の
レベルを補正することができ、マイクロＲＯＭのハイレ
ベル読み出し時における動作マージンを向上することが
できるという効果が得られる。

（２）上記帰還回路を、比較的小さなコンダクタンスと
されるＭＯＳＦＥＴによりＷＩ成することで、チャージ
トランスファ型センスアンプの高速性を損なうことがな
く、読み出しマージンが改善された高速のマイクロＲＯ
Ｍを実現することができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、この実３１
ｉ！例では、メモリセルはＮチャンネルＭＯＳＦＥＴで
構成されるものとしたが、ＰチャンネルＭＯＳＦＥＴを
用いたものとしてもよい。この場合、ワード線は非選択
時においてハイレベルとし、選択時においてロウレベル
とする必要がある。帰還回路の具体的な回路構成や、デ
ータ線群の組み合わせなど種々の実施形態をとりうるち
のである。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマイクロコンピュー
タに内蔵されるマイクロＲＯＭに適用した場合について
説明したが、それに限定されるものではなく、例えばマ
イクロプログラム方式のプロセッサを有する各種の半導
体装置に通用できる。本発明は、少なくともチャージト
ラスファ型のセンスアンプを用いるマイクロＲＯＭ及び
それを含む半導体装置には通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、マイクロＲＯＭのチャージトランスファ
型センスアンプの動作タイミングで、そのセンスアンプ
を構成するクロックドインバータ回路の入力端子に、ハ
イレベルの出力信号を選択的に帰還させるための帰還回
路を設けることで、メモリセルからのハイレベルの読み
出し時において、リーク等により低下し始めた共通デー
タ線のレベルを補正することができ、マイクロＲＯＭの
ハイレベル読み出し時における動作マージンをその高速
性を搦なうことなく向上することができるものである。

【図面の簡単な説明】

第１図は、この発明が通用されたマイクロＲＯＭの一実
施例を示す回路ブロック図、 第２図は、この発明が適用されたマイクロＲＯＭの読み
出し回路のもう−フの実施例を示す回路図、 第３図は、第１図及び第２図のマイクロＲＯＭの読み出
し動作を説明するためのタイミング図、第４図は、この
発明に先立って本願発明者等が開発したマイクロＲＯＭ
の読み出し回路を示す回路図、 第５図は、第４図のマイクロＲＯＭの読み出し動作を説
明するためのタイミング図である。 ＳＡＩ〜ＳＡ２・・・チャージトランスファ型センスア
ンプ回路、Ｍ−ＡＲＹ・・・メモリアレイ、Ｙ３・・・
Ｙスイッチ、ＸＤＣＲ・・・Ｘアドレスデコーダ、ＹＤ
ＣＲ・・・Ｙアドレスデコーダ。 Ｑ１〜Ｑ４・・・ＰチャンネルＭＯ８ＦＥＴ１Ｑ５〜Ｑ
３０・・・ＮチャンネルＦ、（ＯＳ　Ｆ　Ｅ　Ｔ　。 ＣＮｌ−ＣＮ２・・・クロックドインバータ回路、Ｎ１
〜Ｎ２・・・インバータ回路。 Ｃｄ、Ｃｃ、Ｃｎ　−−・寄生容量。 第１図 第２　図 口０１　　　　　　　　−＝　　　　　　　００２第３
図 ＬＩＬＪ］’ｙ−−−−−−−／ 第１．＋図

Claims (1)

1. 【特許請求の範囲】 １、複数のワード線と複数のデータ線及びこれらのワー
   ド線とデータ線の交点に配置される複数のメモリセルに
   より構成されるメモリアレイと、上記データ線と出力線
   との間に設けられ、ゲートに所定の電圧が供給される容
   量カット用ＭＯＳＦＥＴと、上記出力線と電源電圧線と
   の間に設けられるプリチャージＭＯＳＦＥＴと、メモリ
   セルの読み出し動作に同期して発生されるタイミング信
   号に従って上記出力線に伝達されるメモリセルの読み出
   し信号を受けるクロックドインバータ回路とその出力信
   号を受けるインバータ回路からなるセンスアンプ回路と
   、上記タイミング信号と上記センスアンプ回路の出力信
   号又はクロツクドインバータ回路の出力信号との組み合
   わせによって動作され、実質的にセンスアンプの出力信
   号をクロツクドインバータ回路の入力端子に帰還させる
   比較的小さなコンダクタンスを持つ伝送ゲートＭＯＳＦ
   ＥＴとを具備することを特徴とする半導体記憶装置。 ２、上記プリチャージＭＯＳＦＥＴと伝送ゲートＭＯＳ
   ＦＥＴはＰチャンネルＭＯＳＦＥＴからなり、上記容量
   カット用ＭＯＳＦＥＴ及びメモリセルはＮチャンネルＭ
   ＯＳＦＥＴからなり、上記伝送ゲートＭＯＳＦＥＴは上
   記読み出し動作に同期してオン状態にされるものである
   ことを特徴とする特許請求の範囲第１項記載の半導体記
   憶装置。 ３、上記出力線は複数のデータ線に対して共通に設けら
   れ、上記容量カット用ＭＯＳＦＥＴのゲートにはアドレ
   スデコード信号に従って選択されるべきデータ線に対応
   したもののみがオン状態にされるものであることを特徴
   とする特許請求の範囲第１又は第２項記載の半導体記憶
   装置。 ４、上記半導体記憶装置は、マイクロプログラム方式の
   ディジタル処理装置に内蔵され、上記ディジタル処理装
   置を制御するためのマイクロプログラムを格納するＲＯ
   Ｍであることを特徴とする特許請求の範囲第１項、第２
   項又は第３項記載の半導体記憶装置。