JPH0636319B2

JPH0636319B2 - 半導体集積回路

Info

Publication number: JPH0636319B2
Application number: JP24810884A
Authority: JP
Inventors: 清松原; 文男土屋
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-11-26
Filing date: 1984-11-26
Publication date: 1994-05-11
Anticipated expiration: 2009-05-11
Also published as: JPS61126685A

Description

【発明の詳細な説明】［技術分野］この発明は、半導体集積回路技術さらには再書込み可能
な読出し専用の半導体記憶装置が搭載された半導体集積
回路に適用して有効な技術に関し、ＥＰＲＯＭ（エレク
トリカリ・プログラマブルー・リード・オンリ・メモ
リ）を内蔵したシングルチップ・マイクロコンピュータ
に利用して有効な技術に関する。

［背景技術］シングルチップ・マイクロコンピュータ（以下シングル
チップマイコンと称する）のようなデータ処理用ＬＳＩ
（大規模集積回路）においては、システムの動作プログ
ラム等を格納るためのＲＯＭ（リード・オンリ・メモ
リ）と呼ばれる読出し専用の記憶装置を一体に有するも
のがある。従来、シングルチップマイコンおける上記内
蔵ＲＯＭは、一般に再書込み不能なマスクＲＯＭで構成
されることが多いが、ＥＰＲＯＭ（イーピーローム）と
呼ばれる再書込み可能なメモリがパッケージ上に搭載さ
れたものもある。

なお、チップ上にマスクＲＯＭが内蔵されたシングルチ
ップマイコンについては、（株）日立製作所１９８２年
９月に発行した半導体データブック「８／１６ビットマ
イクロコンピュータ」第４５頁〜第８２頁に、またＥＰ
ＲＯＭ搭載型のシングルチップマイコンについては、同
データブック第３５０頁〜第３８９頁に比較的に詳しく
説明されている。

ところで、従来、上記のようなＥＰＲＯＭ搭載型（オン
チップのものも含む）のシングルチップマイコンにおい
ては、一般にＥＰＲＯＭ用のデコーダを構成する場合、
従来のようにスタティック型に構成すると、デコーダを
構成する素子数がダイナミック型のものに比べて多いた
め、占有面積が大きくなってしまうとともに、消費電力
にも無駄が多くなるという不都合がある。

しかして、ＥＰＲＯＭ用デコーダをダイナミック型に構
成すると、ＥＰＲＯＭ搭載型のシングルチップマイコン
は通常のマイクロコンピュータとして動作するモード
（以下マイコンモードと称する）では内部にタイミング
を示すクロックがあるので容易にデコーダをダイナミッ
ク動作させることができる。ところが、ＥＰＲＯＭへの
書込みを行なう動作モード（以下ＥＰＲＯＭモードと称
する）では、内部に適当なタイミング信号がないので、
例えばアドレス信号の変化を検出してデコーダをダイナ
ミック動作させるためのタイミング信号を形成するよう
な回路をチップ内部に設けるか、そのような信号を外部
のＥＰＲＯＭライタ等で形成して供給してやらなければ
ならないという不都合が生じる。

［発明の目的］この発明の目的は、電気的に書込み可能なＲＯＭが搭載
されたＬＳＩにおいて、消費電力を低減させるととも
に、ＲＯＭの動作速度を向上させることにある。

この発明の他の目的は、チップに搭載されたＲＯＭ用の
デコーダの占有面積を減少させ、ＬＳＩ全体のチップサ
イズの低減を図ることにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついて、本明細書の記述および添附図面から明かになる
であろう。

［発明の概要］本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、ＥＰＲＯＭが搭載されたシングルチップマイ
コンのようなデータ処理用ＬＳＩでは、内部にタイミン
グを示すクロックがあることに着目し、ＥＰＲＯＭ用の
デコーダをダイナミック型に構成してデコーダの占有面
積を減少させるとともに、マイコンモードでは内部のク
ロックを使ってデコーダをダイナミック動作させて消費
電力を減少させ、かつ高速動作を可能にし、またＥＰＲ
ＯＭモードではデコーダをスタティック動作させること
により、外部から適当なタイミング信号を供給したり、
内部にアドレス変化検出回路のような回路を設けること
なく、つまり、何らチップサイズを増大させたりＥＰＲ
ＯＭライタを変更することなくＥＰＲＯＭへの書込みを
行なえるようにするものである。

以下図面を用いてこの発明を具体的に説明する。

［実施例］第２図は、本発明が適用されるシングルチップマイコン
の構成の一例を示すもので、同図に示されている各回路
部分は、シリコンのような一個の半導体基板上に形成さ
れる。

この実施例のシングルチップマイコンは、特に制限され
ないが、プログラムに従って内部の実行ユニット等を制
御するマイクロプロセッサ（以下ＣＰＵと称する）１
と、このＣＰＵ１の動作プログラム等が格納されたプロ
グラムＲＯＭ２、主にＣＰＵ１の作業領域を提供するＲ
ＡＭ（ランダム・アクセス・メモリ）３、シリアル・コ
ミュニケーション・インタフェース回路４、タイマ回路
５および４つの入出力ポート６ａ〜６ｄ等から構成さ
れ、これらの回路は内部アドレスバス７ａおよび内部デ
ータバス７ｂを介して互いに接続されている。

上記ＣＰＵ１は、特に制限されないが、次に読出す命令
やデータのアドレスを保持するプログラムカウンタ、プ
ログラムの命令が順番にフェッチされる命令レジスタ、
マイクロプログラムが格納されたマイクロＲＯＭもしく
はランダム・ロジック回路からなり命令レジスタにフェ
ッチされた命令に応じた制御信号を形成する制御部と、
アキュームレータ等の各種レジスタやＡＬＵ（演算論理
ユニット）等からなる実行ユニットとによって構成され
ている。

上記入出力ポート６ａ〜６ｄのうち、ポート６ｄにはア
ドレスバス７ａとデータバス７ｂが接続され、ポート６
ｃにはマルチプレクサ８を介してアドレスバス７ａとデ
ータバス７ｂが接続可能にされている。また、適当な外
部端子を所定の状態に設定することにより、マイコンの
リセット後の動作モードを決定するモード切換回路９が
設けられており、このモード切換回路９によって、上記
入出力ポート６ｄは、データ入出力機能もしくはアドレ
ス出力機能として働き、また、ポート６ｃはデータ入出
力機能もしくはデータバスとアドレスバスをマルチプレ
ックスする機能として働くようにされる。

これによって、この実施例のシングルチップマイコン
は、アドレス空間が拡張可能にされている。

そして、この実施例では、上記プログラムＲＯＭ２が、
例えば４ｋ×８ビットのような記憶容量をもつ再書込み
可能なＥＰＲＯＭで構成されている。

また、上記シングルチップマイコンは、内部にプログラ
ムＲＯＭ２を選択動作させるためのアドレスデコーダ１
０を有しており、ＣＰＵ１からアドレスバス７ａ上に出
力されたアドレスがプログラムＲＯＭ（ＥＰＲＯＭ）２
に与えられたアドレス範囲に入っているときは、これを
デコードすることによりアドレスデコーダ１０からイネ
ーブル信号φ_Ｅが出力されてプログラムＲＯＭ２が動作
状態にされるようになっている。

さらに、この実施例では、専用に設けられたモード設定
用外部端子１１の入力状態によって、モード切換回路９
が通常のマイクロコンピュータとして動作するモード
（マイコンモード）であるのか、プログラムＲＯＭ２へ
のデータ書込みモード（ＥＰＲＯＭモード）であるのか
識別し、それに応じてマイコン内部の動作モードを決定
する。モード切換回路９によって内部がＥＰＲＯＭモー
ドに設定されると、プログラムＲＯＭ２とデータ入力に
必要な入出力ポート以外の回路（ＣＰＵ１やＲＡＭ３
等）は、内部アドレスバス７ａとデータバス７ｂから切
り離されて、チップ外部からはＥＰＲＯＭのみしか見え
ないようにされる。従って、このＥＰＲＯＭモードのと
きは、内部のクロック信号φ_１，φ_２も形成されず、プ
ログラムＲＯＭ（ＥＰＲＯＭ）２は、スタティック動作
されるようになる。

なお、第２図におけるＣＰＵ１内には、外部から供給さ
れる４ＭＨｚのような原発振信号を分周して、第４図に
示すように、互いにロウレベルの期間がオーバーラップ
しないように半周期だけ位相のずれた２つの内部クロッ
ク信号φ_１，φ_２と、これらの内部クロック信号φ_１，
φ_２の１／２の周波数を持ちクロックφ_１とほぼ位相の
等しい外部同期信号を形成するクロックパルス・ジェネ
レータが設けられている。そして、内部クロック信号φ
_１，φ_２は、プログラムＲＯＭ２内のコントロール回路
（後述）等チップ内の各回路ブロックに供給され、それ
らの回路をＣＰＵ１と同期して動作させる。

また、上記外部同期信号は、シングルチップマイコンの
外部へ出力され、システムクロックＥとして周辺装置に
供給されるようにされている。

次に、第３図はＥＰＲＯＭからなる上記プログラムＲＯ
Ｍ２の一実施例を、また第４図はそのタイミングチャー
トを示す。

この実施例のプログラムＲＯＭ２は、特に制限されない
が、メモリアレイが８つのメモリブロック２０ａ〜２０
ｈに分割され、各メモリブロックはＦＡＭＯＳ（フロー
ティングゲート型ＭＯＳトランジスタ）と呼ばれる不揮
発性メモリセルＭＣが、例えば２５６×１６個のマトリ
ックス状に配設されてなる。

また、上記メモリブロック２０ａ〜２０ｈと並んで２５
６個のメモリセルがデータ線に沿って一列に配設された
ダミーメモリアレイ２１が設けられている。

上記メモリブロック２０ａ〜２０ｈとダミーメモリアレ
イ２１内の２５６本のワード線Ｗ_１〜Ｗ₂₅₆は、それぞ
れ連続して形成され、アドレスバス７ａ上のドレス信
号Ａ_０〜Ａ_７を取り込んでデコードするＸデコーダ２２
によって、そのうち一本が選択レベルにされる。メモリ
セルＭＣを構成するＥＡＭＯＳは、予め書込みすなわち
フローティングゲート電極に対する電荷の注入が行なわ
れていると、しきい値電圧がワード線Ｗ_１〜Ｗ₂₅₆の選
択レベル（約５Ｖ）よりも高くなるようにされる。ま
た、書込みが行なわれていないいわゆる消去状態のＦＡ
ＭＯＳのしきい値電圧は、ワード線の選択レベルよりも
低くされる。

従って、Ｘデコーダ２２によって選択レベルにされたワ
ード線にコントロールゲート電極が接読されている各行
のＦＡＭＯＳ（メモリセルＭＣ）は、書込みもしくは消
去状態に応じて、そのチャンネルが非導通状態もしくは
導通状態にされる。

上記メモリブロック２０ａ内の各列のドレイン端子が接
続された１６本のデータ線ＤＬ_１〜ＤＬ₁₆は、それぞれ
ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）か
らなり、Ｙデコーダ２３によってそのうち一つがオン状
態にされるカラムスイッチＱｃ_１〜Ｑｃ₁₆を介して共通
データ線ＣＤＬ_１に接続されるようにされている。他の
メモリブロック２０ｂ〜２０ｈ内の各データ線もカラム
スイッチ回路２４ｂ〜２４ｈによって共通データ線ＣＤ
Ｌ_２〜ＣＤＬ_８に接続されるようにされている。

Ｙデコーダ２３は、アドレスバス７ａからアドレス信号
Ａ_８〜Ａ_１１を取り込んでデコードすることにより、デ
ータ線の選択信号を形成してカラムスイッチＱｃ_１〜Ｑ
ｃ_８のゲート端子に印加していずれか一つをオンさせ
る。

各メモリブロック２０ａ〜２０ｈごとに設けられた上記
共通データ線ＣＤＬ_１〜ＣＤＬ_８は、それぞれデプレッ
ション型ＭＯＳＦＥＴからなる書込み制御用トランジス
タＱｗ_１〜Ｑｗ_８を介して読出し回路２５ａ〜２５ｈに
接続されている。

特に制限されないが、ダミーメモリアレイ２１内のダミ
ーデータ線ＤＬｄは、常時オン状態にされたダミーカラ
ムスイッチＱｃｄおよび書込み制御用ＭＯＳＦＥＴＱｗ
ｄを介してダミー用の読出し回路２６に接続されてい
る。データ読出し時には、後述のコントロール回路２７
から供給される書込み制御信号▲▼によって、共通
データ線ＣＤＬ_１〜ＣＤＬ_８に接続された書込み制御用
ＭＯＳＦＥＴＱｗ_１〜Ｑｗ_８が導通状態にされ、読出し
回路２５_ａ〜２５_ｈによってデータ線のレベルがそれぞ
れ増幅されて読出し信号Ｄ_０〜Ｄ_７が形成され、データ
バス７ｂ上に出力される。

このとき、後に詳述するように、ダミーデータ線ＤＬｄ
のレベルをダミー用の読出し回路２６で検出することに
より、読出し終了タイミングを知り、後述のコントロー
ル回路２７から出力される制御信号▲▼やＬＴＣ
等を変化させて読出し回路２５ａ〜２５ｈや２６を制御
するようになっている（第４図参照）。

一方、上記各メモリブロック２０ａ〜２０ｈ内の各メモ
リセルを構成するＦＡＭＯＳのソース端子、各列ごとに
共通ソース線Ｃｓ_１〜Ｃｓ_８に接続され、これらの共通
ソース線Ｃｓ_１〜Ｃｓ_８は、並列に接続された一対のエ
ンハンスメント型ＭＯＳＦＥＴＱ₁₁とデプレッション型
ＭＯＳＦＥＴＱ₁₂を介して回路の接地点に接続されてい
る。この一対のＭＯＳＦＥＴＱ₁₁とＱ₁₂は、コントロー
ル回路２７から出力される書込み制御信号▲▼によ
って制御される。

すなわち、データ読出し時には、ハイレベルの書込み制
御信号▲▼がゲート端子に印加されることにより、
ＭＯＳＦＥＴＱ₁₁とＱ₁₂が共にオンされて共通ソース線
Ｃｓ_１〜Ｃｓ_８を接地点に接続させる。また、データ書
込み時には、ロウレベルの書込み制御信号▲▼がゲ
ート端子に印加されることにより、デプレッション型Ｍ
ＯＳＦＥＴＱ₁₂のみがオンされ、適当な大きさの抵抗を
介して共通ソース線Ｃｓ_１〜Ｃｓ_８が接地点に接続され
た状態になる。

その結果、書込み時に共通ソース線から接地点に向かっ
て電流が流れて共通ソース線の電位が上がり、これによ
って選択されていないメモリセルにリーク電流が流され
るのが防止される。

上記の場合、共通ソース線Ｃｓ_１とＣｓ_８と接地点との
間に接続されるトランジスタは、デプレッション型ＭＯ
ＳＦＥＴＱ₁₂のみでもよいが、この実施例では、これと
並列にエンハンスメント型ＭＯＳＦＥＴＱ₁₁を接続する
ことによって、読出し時の共通ソース線の抵抗値を下げ
られるようになっている。

共通ソース線Ｃｓ_１〜Ｃｓ_８の抵抗値が下がることによ
り、読出し時のデータ線のレベル差を大きくすることが
できる。

特に制限されないが、この実施例では、８つのメモリブ
ロック２０ａ〜２０ｈおよびダミーメモリアレイ２１に
対して、一つの共通のＭＯＳＦＥＴＱ₁₁，Ｑ₁₂が設けら
れ、各共通ソース線を接地点に接続させるようにされて
いる。

また、上記各メモリブロック２０ａ〜２０ｈごとに設け
られた共通データ線ＣＤＬ_１〜ＣＤＬ_８には、書込み回
路２８が接続されており、この書込み回路２８によって
各メモリセルへのデータの書き込みが行なわれる。書込
み回路２８は、所定のピン（マイコンモードでの信号ピ
ンと共用されている）に、マイコンモードで印加される
電源電圧（５Ｖ）よりも高い例えば１２．５Ｖのような
書込み電圧Ｖ_ppが印加され、また、第２図に示したモー
ド切換回路９がモード設定用端子１１の入力状態により
ＥＰＲＯＭモードであると判断したときに、モード切換
回路９から出力されるモード指定信号ＥＰＭに基づいて
書込み動作を行なう。

すなわち、ＥＰＲＯＭモードで書込み回路２８は、その
とき外部からデータバス７ｂ上にのせられているデータ
Ｄｉｎ_０〜Ｄｉｎ_７を取り込みそのデータに応じた電圧
を発生して、メモリブロック２０ａ〜２０ｈの共通デー
タ線ＣＤＬ_１〜ＣＤＬ_８に印加する。共通データ線ＣＤ
Ｌ_１〜ＣＤＬ_８に印加された書込み電圧は、そのときＹ
デコーダ２３によって選択的にオンされているカラムス
イッチＱｃを通してデータ線ＤＬに供給される。

また、ＥＰＲＯＭモードでは、Ｘデコーダ２２がアドレ
スＡ_０〜Ａ_７に対応した一本のワード線を選択すると、
そのワード線はマイコンモードでの選択レベル（５Ｖ）
よりも高い１２．５Ｖのような高い電位にされる。

選択されたメモリセルに書き込みを行なう場合、そのメ
モリセルのコントロールゲート電極には、選択されたワ
ード線の１２．５Ｖのような高い電圧が印加され、かつ
書込み回路２８によって１２．５Ｖのような高い書込み
電圧がカラムスイッチＱｃを通してそのドレイン端子が
接続されているデータ線ＤＬに供給される。これによっ
て、選択されたメモリセルのフローティングゲートに電
荷の注入が行なわれ、書込み状態にされる。

このとき、共通データ線ＣＤＬ_１〜ＣＤＬ_８に接続され
た書込み制御用トランジスタＱｗ_１〜Ｑｗ_８は、コント
ロール回路２７から出力されるロウレベルの書込み制御
信号▲▼が印加されるため、共通データ線の電位が
およそ３Ｖ以上になるとカットオフ状態にされる。その
ため、書込み回路２８から共通データ線ＣＤＬ_１〜ＣＤ
Ｌ_８に供給された高い書込みを読出し回路２５ａ〜２５
ｈに伝えなくなる。

なお、上記の場合、ダミーメモリアレイ２１を構成する
ダミーメモリセルは、ダミーデータ線のレベルを検出す
るため、消去状態に対応するデータを読み出すようにさ
れるので、ダミーメモリセルに対するデータの書込みは
行なう必要がない。

次に、上記コントロール回路２７の入出力信号のタイミ
ングを第４図を用いて説明する。

制御信号▲▼は、システムクロックＥと内部クロ
ック信号φ_１に基づいて、第２図のＣＰＵ１内のクロッ
クパルス・ジェネレータで形成されてコントロール回路
２７に供給されるクロックφｉに同期してロウレベルに
変化される。クロックφｉ、システムクロックＥのロウ
レベル期間中のみクロックφ_１と同期して同じように変
化する信号で、コントロール回路２７はこのクロックφ
ｉを読出し回路２５ａ〜２５ｈと２６に送ってこれを初
期状態にさせる。

そして、この読出し回路イニシャライズ用のクロックφ
ｉの立下がりに同期してロウレベルに変化される制御信
号▲▼によって読出し回路２５ａ〜２５ｈおよび
２６の動作が開始される。

コントロール回路２７は、制御信号▲▼の立下が
りに同期してプリチャージ信号φｐを形成してＸデコー
ダ２２および読出し回路２５ａ〜２５ｈ，２６に供給し
て内部のプリチャージを開始する。そして、コントロー
ル回路２７内に設けられたレベル検出手段でダミーデー
タ線ＤＬｄのレベルを検出し、ダミーデータ線ＤＬｄが
所定のレベル以上に立ち上がったとき、上記プリチャー
ジ信号φｐを立ち上げるようになっている。

そして、プリチャージが終了するとコントロール回路２
７は、Ｘデコーダ２２の駆動信号φｘを立ち上げてＸデ
コーダ２２を駆動させる。これによって、選択された一
本のワード線Ｗのレベルが立ち上がり、一定時間後に読
出し回路２５ａ〜２５ｈから出力される読出しデータＤ
_０〜Ｄ_７と、ダミー用読出し回路２６から出力されるダ
ミー読出しデータＤｄが変化する。

コントロール回路２７は、このダミー読出しデータＤｄ
を監視して、データが確定した時点で制御信号▲
▼をハイレベルに変化させて、読出し回路５ａ〜２５ｈ
と２６の動作を停止させる。

また、コントロール回路２７は、上記Ｘデコーダ２２の
駆動信号φｘの立上がりと同期して、読出し回路２５ａ
〜２５ｈと２６に供給する制御信号ＬＴＣをハイレベル
に変化させる。すると、読出し回路２５ａ〜２５ｈおよ
び２６内のラッチ回路がラッチ動作を開始し、センスア
ンプの出力を取り込む。そして、上記制御信号▲
▼の立上がりによって読出し回路２５ａ〜２５ｈ，２６
の動作が停止されるのと同期して制御信号ＬＴＣがロウ
レベルに変化され、これによってラッチ回路がデータの
ラッチを終了しそのデータを保持する状態に移行する。
ラッチ回路がデータを保持している間、読出し回路２５
ａ〜２５ｈのデータはデータバス７ｂ上に出力される。

次に第１図には、上記Ｘデコーダ２２の具体的な回路構
成の一例と、それに接続されたメモリアレイの一部が示
されている。

ここでは、特に制限されないが、前述したように前記ア
ドレスバス７ａから供給されるアドレス信号Ａ_０〜Ａ₁₁
のうち、Ａ_０〜Ａ_７がＸデコーダ２２に入力されてい
る。アドレス信号Ａ_６とＡ_７，Ａ_４とＡ_５およびＡ_２と
Ａ_３はそれぞれＮＯＲゲート回路からなるプリデコーダ
ＰＤ_１，ＰＤ_２，ＰＤ_３によってデコーダされ、各プリ
デコーダＰＤ_１，ＰＤ_２，ＰＤ_３の出力信号（Ａ_６＊Ａ
_７）（Ａ_４＊Ａ_５）および（Ａ_２＊Ａ_３）が主デコーダ
ＤＥＣに供給されている。

主デコーダＤＥＣは、電源電圧Ｖ_ccと出力ノードｎ_１と
の間に接続されたプリチャージ用のＰチャンネル形ＭＯ
ＳＦＥＴＱ_ｐと、上記出力ノードｎ_１と回路の接地点と
の間に直列に接続された４個のＮチャンネル形ＭＯＳＦ
ＥＴＱｄ_１〜Ｑｄ_４とによってＣＭＯＳ型のＮＡＮＤ回
路に構成されている。

上記ＭＯＳＦＥＴＱｄ_１〜Ｑｄ_４のうちＱｄ_１，Ｑ
ｄ_２，Ｑｄ_３のゲート端子に上記プリデコーダＰＤ_１，
ＰＤ_２，ＰＤ_３の出力信号（Ａ_６＊Ａ_７），（Ａ_４＊Ａ
_５），Ａ_２＊Ａ_３）が印加されている。また、ＭＯＳＦ
ＥＴＱｄ_４のゲート端子には、前記モード切換回路９か
ら供給されるモード指定信号ＥＰＭと前記コントロール
回路２７から供給されるワード線駆動信号φｘとを入力
信号とするＮＯＲゲート回路Ｇ_１の出力信号と、アドレ
ス信号ａ_１もしくはとを入力信号とするＮＯＲゲート回路Ｇ_２の出力信号が
印加されている。

アドレス信号ａ_１，はアドレスＡ_１をインバータＧ_０に通してやることによ
り形成される。

さらに、上記プリチャージ用ＭＯＳＦＥＩＱｐのゲート
端子には、上記モード指定信号ＥＰＭと、上記コントロ
ール回路２７から供給されるプリチャージ信号φｐとを
入力信号とするＮＯＲゲート回路Ｇ_３の出力信号が印加
されている。これにより、主デコーダＤＥＣはアドレス
Ａ_１〜Ａ_７のデコード信号を形成する。

そして、この主デコーダＤＥＣの出力信号は、デコード
機能も有する一対のワード線駆動用のバッファＢＡＦＦ
_１，ＢＡＦＦ_２へ共通に供給されている。バッファＢＡ
ＦＦ_１とＢＡＦＦ_２は一個のＰチャンネル形ＭＯＳＦＥ
ＴＱ_２１と、このＭＯＳＦＥＴＱ_２１のドレイン端子と
回路の接地点との間に互いに並列に接続された２個のＮ
チャンネル形ＭＯＳＦＥＴＱ₂₂，Ｑ₂₃とによって構成さ
れている。上記ＭＯＳＦＥＴＱ₂₁とＱ₂₂のゲート端子に
上記主デコーダＤＥＣの出力信号が印加されるととも
に、上記バッファＢＡＦＦ_１とＢＡＦＦ_２内のＰチャン
ネル形ＭＯＳＦＥＴＱ₂₁のソース端子に、インバータＩ
ＮＶ_１〜ＩＮＶ_３を介してアドレス信号_０もしくはそ
の反転信号Ａ_０を供給する信号線ｌ_１，ｌ_２が結合さ
れ、かつそれとは逆の信号が同じバッファ内のＮチャン
ネル形ＭＯＳＦＥＴＱ₂₃のゲート端子に印加されるよう
にされている。

これによって、主デコーダＤＥＣの出力がロウレベルの
ときアドレス信号Ａ_０に応じてバッファＢＡＦＦ_１また
はＢＡＦＦ_２のいずれか一方の出力信号のみがロウレベ
ルからハイレベルに変化されて、対応するワード線が選
択レベルされるようになる。

なお、第１図には、２５６本のワード線のうち互いに対
をなす２本のワード線Ｗ_１，Ｗ_２のみが代表的に示され
ているが、他のワード線についても同様なバッファ回路
がそれぞれ接続されている。

しかも、上記各バッファＢＡＦＦ_１，ＢＡＦＦ_２……は
それぞれデプレッション型のＭＯＳＦＥＴＱ₂₄を介して
対応するワード線Ｗに接続されている。また、各ワード
線Ｗの終端には、特に制限されないが、例えばポリシリ
コン形のスイッチＭＯＳＦＥＴＱ₂₅を介して接地電位Ｇ
ＮＤまたは書込み電圧Ｖ_ppが印加されるようにされてい
る。

ポリシリコン形のＭＯＳＦＥＴＱ₂₅は、半導体基板上に
絶縁膜を介して形成されたポリシリコン（多結晶シリコ
ン）層に選択的に不純物を導入して一対のＰ型半導体領
域の間に真性領域を形成し、その真性領域に半導体基板
主面上の拡散層もしくはアルミ電極層に印加した電圧に
よってチャンネルを形成させて導通させるようにしたも
のである。

上記ＭＯＳＦＥＴＱ₂₄およびＱ₂₅のゲート端子にはそれ
ぞれ前記コントロール回路２７から供給される書込み制
御信号▲▼が印加されている。これによって、例え
ばマイコンモード時には、書込み制御信号▲▼がハ
イレベルにされることにより、デプレッション型ＭＯＳ
ＦＥＴＱ₂₄は導通状態にされ、かつポリシリコン形ＭＯ
ＳＦＥＴＱ₂₅は遮断状態にされる。その結果、バッファ
ＢＡＦＦによるワード線の選択レベルへの駆動が速やか
に行なわれる。

一方、ＥＰＯＭモード時には、書込み制御信号▲▼
がロウレベルにされるため、ポリシリコン形ＭＯＳＦＥ
ＴＱ₂₅が導通状態にされ、ワード線に書込み電圧Ｖ_ppが
供給される。またデプレッション型ＭＯＳＦＥＴＱ₂₄の
ゲート端子には、接地電位が印加される。そのため、バ
ッファＢＡＦＦの出力がハイレベルにされると、そのワ
ード線上のＭＯＳＦＥＴＱ₂₄のゲート電圧は相対的に負
レベルにされ、ＭＯＳＦＥＴＱ₂₄が遮断状態にされてそ
のワード線は終端側から供給される書込み電圧Ｖ_ppまで
電位が上昇することになる。

しかして、バッファＢＡＦＦの出力がロウレベルの場合
には、デプレッション型ＭＯＳＦＥＴＱ₂₄のゲート・ソ
ース間電圧は０Ｖであって導通状態にされる。そのた
め、ＭＯＳＦＥＴＱ₂₅を通して書込み電圧Ｖ_ppが供給さ
れても、ワード線の電位はバッファＢＡＦＦ内のオンさ
れているグランド側のＭＯＳＦＥＴ（Ｑ₂₂もしくは
Ｑ₂₃）に引かれてロウレベルにされる。このようにし
て、ＥＰＲＯＭモードでは、バッファＢＡＦＦによって
選択された一本のワード線のみが書込み電圧Ｖ_ppまで電
位が上昇されるようになる。

この実施例のＸデコーダ２２においては、モード指定信
号ＥＰＭがロウレベルに固定されるマイコンモードで
は、ＮＯＲゲートＧ_３を介して供給されるプリチャージ
信号φｐがハイレベルに変化したときだけＭＯＳＦＥＴ
Ｑｐがオン状態にされて主デコーダＤＥＣのプリチャー
ジが行なわれる。それから入って来るプリデコーダＰＤ
_１〜ＰＤ_３およびゲートＧ_２の出力信号に応じ、かつワ
ード線駆動信号φｘの立上がりに同期してノードｎ_１の
チャージが引き抜かれたり、引き抜かれなかったりする
ことでアドレス信号Ａ_１〜Ａ_７のデコードを行なう。

一方、モード指定信号ＥＰＭがハイレベルに固定される
ＥＰＲＯＭモードでは、ゲートＧ_３の出力によってプリ
チャージ用ＭＯＳＦＥＴＱｐが常時オン状態にされてノ
ードｎ_１はハイレベルに保持される。そしてアドレス信
号Ａ_１〜Ａ_７によってＭＯＳＦＥＴＱｄ_１〜Ｑｄ_４がす
べてオン状態にされたとき、ＭＯＳＦＥＴＱｐとＱｄ_１
〜Ｑｄ_４のオン抵抗の比によって主デコーダＤＥＣの出
力がロウレベルに変化するようになる。上記の場合、Ｍ
ＯＳＦＥＴＱｄ_１〜Ｑｄ_４の素子寸法をプリチャージ用
ＭＯＳＦＥＴＱｐに比べて大きく形成することにより、
ＭＯＳＦＥＴＱｄ_１〜Ｑｄ_４がオンされたときノードｎ
_１を充分に接地電位に近いレベルまで引き下げてやるこ
とができる。すなわち、ＥＰＲＯＭモードではＱｐは負
荷ＭＯＳとして動作する。

このように、この実施例のＸデコーダでは、主デコーダ
ＤＥＣがマイコンモードではダイナミック動作され、Ｅ
ＰＲＯＭモードではスタティック動作される。そのた
め、Ｘデコーダを完全スタティック型に形成した場合に
比べてマイコンモード時の消費電流が低減される。ダイ
ナミック動作に必要なタイミング信号はシングルチップ
マイコン内部のクロックφ_１，φ_２等を用いて容易に形
成できる。なお、ＥＰＲＯＭモードのときＸデコーダ２
２のうち１本には、貫通電流が流れる事になるが、その
値は１００μＡ程度であり、ＥＰＲＯＭライタの電源は
充分な容量を持っているのでこの程度の電流増加は支障
ない。

ＥＰＲＯＭモードでは、内部でクロックが発生されない
が、Ｘデコーダ２２はスタティック動作するので、ダイ
ナミック動作させるのに必要なタイミング信号（φｐ，
φｘ）を形成するための回路を内部に設けておく必要は
ない。また、そのようなタイミング信号をＥＰＲＯＭラ
イタその他の外部回路で形成して供給してやる必要がな
いので、既存のＥＰＲＯＭライタを用いてマイコン内部
のＥＰＲＯＭへの書込みを行なうことができる。

従って、この実施例は、チップサイズを増大させること
なくマイコンモードでの消費電力を減らし、かつＥＰＲ
ＯＭへの書込みを簡単に行なえるようにすることができ
る。しかも、Ｘデコーダの一部（主デコーダＤＥＣ）を
ダイナミック型に構成したので、デコーダの構成素子数
が少なくなってデコーダ全体の占有面積が減少されてチ
ップサイズが低減される。また、主デコーダＤＥＣの素
子数が少ないので、プリデコーダＰＤ_１〜ＰＤ_３の負荷
が小さくなって動作速度も速くなる。

さらに実施例では、Ｘデーダ２２をプリデコーダＰＤ_１
〜ＰＤ_３と主デコーダＤＥＣおよびデコード機能を有す
るワード線駆動用のバッファＢＡＦＦとで構成し、３段
階に分けてアドレスのデコードを行なうようにした。そ
のため、特に主デコーダＤＥＣにおいて出力ノードｎ_１
と接地点との間に直列に接続されるＮチャンネル形のＭ
ＯＳＦＥＴの素子数が減少して、主デコーダの幅が挾く
なる。その結果、メモリアレイ内のレイアウトによって
決まるワード線の最小ピッチ間隔に合わせて各デコーダ
を配設することができるようになる。これによって、Ｅ
ＰＲＯＭひいてはシングルチップマイコン全体のチップ
サイズが低減されるという利点がある。

なお、上記実施例では、Ｘデコーダ２２をプリデコーダ
と主デコーダおよびデコード機能を有するバッファの３
つに分割して構成しているが、それに限定されるもので
ない。例えばバッファ回路はデコード機能を有しない構
成のものであってもよいし、プリデコーダを省略し主デ
コーダとバッファのみの構成とすることもできる。

また、上記実施例では、主デコーダＤＥＣがプリチャー
ジ用ＭＯＳＦＥＴＱｐと、４個の直列接続されたＮチャ
ンネル形ＭＯＳＦＥＴＱｄ_１〜Ｑｄ_４とで構成されてい
るが、ＭＯＳＦＥＴの数および構成は実施例のものに限
定されるものでない。

ワード線の終端に接続されるポリシリコン形のＭＯＳＦ
ＥＴＱ₂₅をポリシリコン抵抗もしくは通常のＰチャンネ
ル形ＭＯＳＦＥＴで置き換えるようにしてもよい。

上記実施例では、カラムスイッチＱｃ_１〜Ｑｃ₁₆を通し
てデータ線のプリチャージを行なうようになっているの
で、アドレ信号Ａ_８〜Ａ₁₁をデコードするＹデコーダ２
３の出力はプリチャージの開始前に確定している必要が
ある。そのため、Ｙデコーダ２３はスタティック型に構
成されている。

［効果］（１）ＥＰＲＯＭ用のＸデコーダをダイナミック型に構
成し、マイコンモードではチップ内部のクロックから派
生するタイミング信号を使ってＸデコーダをダイナミツ
ク動作させ、ＥＰＲＯＭモードではＸデコーダをスタテ
ィック動作させるようにしたので、完全スタティック型
の回路に構成した場合に比べてＸデコーダの素子数が減
少されるという作用により、Ｘデコーダの占有面積が低
減され、チップサイズを減少させることができるという
効果がある。

（２）Ｘデコーダの素子数が低減される事により寄生容
量が減少し、消費電力の低減および高速動作が実現でき
るという効果がある。

（３）ＥＰＲＯＭ用のＸデコーダをダイナミック型に構
成し、マイコンモードではチップ内部のクロックから派
生するタイミング信号を使ってＸデコーダをダイナミツ
ク動作させ、ＥＰＲＯＭモードではＸデコーダをスタテ
ィック動作させるようにしたので、Ｘデコーダがダイナ
ミック型であってもスタティック動作するＥＰＲＯＭモ
ードでは外部から適当なタイミング信号を供給したり、
内部にアドレス変化検出回路のような回路を設けてやる
必要がないという作用により、何らチップサイズを増大
させることなく、しかも既存のＥＰＲＯＭライタを用い
て書込みを行なうことができるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例で
は、プログラムＲＯＭ２がＦＡＭＯＳをメモリ素子とし
て用いたＥＰＲＯＭによって構成されているが、ＭＮＯ
Ｓ（メタル・ナイトライド・オキサイド・セミコンダク
タ）のような不揮発性メモリ素子からなる再書込み可能
なメモリであってもよい。

［利用分野］以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＥＰＲＯＭを内蔵し
たシングルチップマイコンに適用したものについて説明
したが、それに限定されるものでなく、内部にクロック
を有するＥＰＲＯＭ内蔵のＬＳＩもしくはＲＯＭ内蔵の
ＬＳＩ一般に利用することができる。

【図面の簡単な説明】

第１図は、本発明に係るＥＰＲＯＭ内蔵のＬＳＩに使用
されるＸデコーダの一実施例を示す回路構成図、第２図は、本発明が適用されるＥＰＲＯＭ内蔵型のシン
グルチップマイコンの構成の一例を示すブロック図、第３図は、オンチップのＥＰＲＯＭ回路の一実施例を示
す回路構成図、第４図は、そのＥＰＲＯＭ回路のマイコンモード時の動
作を示すタイミングチャート、第５図は、同じくそのＥＰＲＯＭモード時の動作を示す
タイミングチャートである。１……ＣＰＵ（マイクロプロセッサ）、２……書込み可
能なメモリ（ＥＰＲＯＭ）、３……ランダム・アクセス
・メモリ、４……シリアル・コミュニケーション・イン
タフェース回路、７ａ……アドレスバス、７ｂ……デー
タバス、９……モード切換回路、１１……モード設定用
外部端子、２０ａ〜２０ｈ……メモリブロック、２１…
…ダミーメモリアレイ、２２……Ｘデコーダ、２３……
Ｙデコーダ、２４ａ〜２４ｈ……カラムスイッチ回路、
２５ａ〜２５ｈ……読出し回路、２６……ダミー用読出
し回路、２７……コントロール回路、２８……書込み回
路、ＰＤ_１〜ＰＤ_３……プリデコーダ、ＤＥＣ……主デ
コーダ、ＢＡＦＦ_１，ＢＡＦＦ_２……バッファ、Ｗ_１〜
Ｗ₆₄……ワード線、Ｑｐ……プリチャージ用ＭＯＳＦＥ
Ｔ、ＭＣ……メモリセル、ＤＬ_１〜ＤＬ_８……データ
線、ＤＬｄ……ダミーデータ線、Ｑｃ_１〜Ｑｃ_８……カ
ラムスイッチ、ＣＳ_１〜ＣＳｐ……共通ソース線、ＣＤ
Ｌ_１〜ＣＤＬ_８……共通データ線、Ｑｗ_１〜Ｑｗ_８……
書込み制御用トランジスタ。

Claims

【特許請求の範囲】

【請求項１】アドレスバス及びデータバスと、内部で生成されるクロック信号に同期して動作され、上
記アドレスバス及びデータバスに接続された中央処理装
置と、電気的に書き込み可能であって、上記アドレスバス及び
データバスに接続されたＲＯＭと、上記アドレスバス及びデータバスに接続され、外部とイ
ンタフェースされる入出力回路と、を備えて１チップ化
されて成る半導体集積回路であって、上記中央処理装置がＲＯＭ及び入出力回路を上記クロッ
ク信号に同期してアクセス可能にする第１の動作モード
と、上記ＲＯＭを外部から直接アクセス可能に上記入出
力回路に結合して当該ＲＯＭを外部から書込み可能にす
る第２の動作モードとを切換え制御するためのモード信
号を外部信号によって形成するモード切換回路を供え、上記ＲＯＭは、上記モード切換回路からモード信号を受
け、それによって指示される第１の動作モードにおいて
は上記内部のクロック信号に同期して回路ブロックの出
力状態が初期化されるダイナミック動作と、それによっ
て指示される上記第２の動作モードにおいては入出力回
路を通して外部から供給される信号の状態が変化される
まで上記回路ブロックの出力状態を維持するスタティッ
ク動作とを行い、上記回路ブロックは、回路の一方の電源電圧と出力ノー
ドとの間に接続されたプリチャージ用のＭＯＳトランジ
スタと、上記出力ノードと回路の他方の電源電圧との間
に直列又は並列に接続され、入力信号に応じてスイッチ
制御される複数個のディスチャージ用のＭＯＳトランジ
スタと、上記モード信号と上記クロック信号に同期して
形成される内部制御信号を入力し、上記モード信号によ
って第１の動作モードが指示されるときは上記内部制御
信号の変化に同期して上記プリチャージ用ＭＯＳトラン
ジスタをオン・オフ制御し、第２の動作モードが指示さ
れるときは上記プリチャージ用ＭＯＳトランジスタを常
時オン状態に制御する論理回路とを備えて成る、もので
あることを特徴とする半導体集積回路。
【請求項２】上記回路ブロックは、不揮発性メモリセル
の選択端子に結合されるワード線の選択信号を形成する
デコーダであり、上記ディスチャージＭＯＳトランジス
タはアドレス信号に応じてスイッチ制御されるものであ
ることを特徴とする特許請求の範囲第１項記載の半導体
集積回路。