JP3432548B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、例えば一括消去型ＥＥＰＲＯＭ（エレクトリカリ・
イレーザブル＆プログラマブル・リード・オンリー・メ
モリ）の高速読み出し技術に利用して有効な技術に関す
るものである。

【０００２】

【従来の技術】電気的一括消去型ＥＥＰＲＯＭは、チッ
プに形成されたメモリセルの全てを一括して、又はチッ
プに形成されたメモリセルのうち、あるひとまとまりの
メモリセル群を一括して電気的に消去する機能を持つ不
揮発性記憶装置である。このような一括消去型ＥＥＰＲ
ＯＭに関しては、１９８０年のアイ・イー・イー・イ
ー、インターナショナル、ソリッド−ステート サーキ
ッツ コンファレンス（IEEE INTERNATIONAL SOLID-STA
TE CIRCUITS CONFERENCE) の頁152 〜153、１９８７年
のアイ・イー・イー・イー、インターナショナル、ソリ
ッド−ステート サーキッツ コンファレンス(IEEE IN
TERNATIONAL SOLID-STATE CIRCUITSCONFERENCE)の頁76
〜77、アイ・イー・イー・イー・ジャーナル オブ ソ
リッドステート サーキッツ，第２３巻第５号（１９８
８年）第1157頁から第1163頁(IEEE,J. Solid-State Cic
uits, vol.23(1988) pp.1157-1163)に記載されている。

【０００３】図２７には、１９８７年の国際電子デバイ
ス会議（International ElectronDevice Meeting) にお
いて発表された電気的一括消去型ＥＥＰＲＯＭのメモリ
セルの断面構造の概要図が示されている。同図のメモリ
セルは、通常のＥＰＲＯＭのメモリセルとよく似た構造
を有している。すなわち、メモリセルは、２層ゲート構
造の絶縁ゲート型電界効果トランジスタ（以下、ＭＯＳ
ＦＥＴ又は単にトランジスタと称する）により構成され
ている。同図において、８はＰ型シリコン基板、１１は
上記シリコン基板８に形成されたＰ型拡散層、１０は上
記シリコン基板８に形成された低濃度のＮ型拡散層、９
は上記Ｐ型拡散層１１及び上記Ｎ型拡散層１０のそれぞ
れに形成されたＮ型拡散層である。また、４は薄い酸化
膜７を介して上記Ｐ型シリコン基板８上に形成されたフ
ローティングゲート、６は酸化膜７を介して上記フロー
ティングゲート４上に形成されたコントロールゲート、
３はドレイン電極、５はソース電極である。すなわち、
同図のメモリセルはＮチャンネル形の２層ゲート構造の
ＭＯＳＦＥＴにより構成され、このトランジスタに情報
が記憶される。ここにおいて、情報は実質的にしきい値
電圧の変化としてトランジスタに保持される。

【０００４】以下、特に述べないかぎり、メモリセルに
おいて、情報を記憶するトランジスタ（以下、記憶トラ
ンジスタと称する）がＮチャンネル形の場合について述
べる。図２７に示されているメモリセルへの情報の書き
込み動作は、ＥＰＲＯＭのそれと同様である。すなわ
ち、書き込み動作は、ドレイン電極３に接続されたドレ
イン領域９の近傍で発生させたホットキャリアをフロー
ティングゲート４に注入することにより行われる。この
書き込み動作により記憶トランジスタは、そのコントロ
ールゲート６からみたしきい値電圧が、書き込み動作を
行わなかった記憶トランジスタに比べ高くなる。

【０００５】一方、消去動作においては、コントロール
ゲート６を接地し、ソース電極５に高電圧を印加するこ
とによりフローティングゲート４とソース電極５に接続
されたソース領域９との間に高電界が発生され、薄い酸
化膜７を通したトンネル現象を利用してフローティング
ゲート４に蓄積された電子がソース領域９を介してソー
ス電極５に引き抜かれる。これにより、記憶情報の消去
が行われる。すなわち、消去動作により記憶トランジス
タはそのコントロールゲート６からみたしきい値電圧が
低くなる。

【０００６】読み出し動作におていは、上記メモリセル
に対して弱い書き込み、すなわち、フローティングゲー
ト４に対して不所望なキャリアの注入が行われないよう
に、ドレイン電極３及びコントロールゲート６に印加さ
れる電圧が比較的低い値に制限される。例えば、１Ｖ程
度の低電圧がドレイン電極３に印加されるとともに、コ
ントロールゲート６に５Ｖ程度の低電圧が印加される。
これらの印加電圧によって記憶トランジスタを流れるチ
ャンネル電流の大小を検出することにより、メモリセル
に記憶されている情報の“０”，“１”を判定する。

【０００７】

【発明が解決しようとする課題】上記のような記憶トラ
ンジスタからの読み出し動作は、メモリサイクルが約１
μｓ程度と比較的遅い。本願発明者は、上記のような記
憶トランジスタを用いたものでは、データの出力を行っ
ている間に次のアドレス信号を入力することができるこ
とに着目し、高速に連続してシリアルにデータを読み出
すことを考えた。

【０００８】この発明の目的は、高速なデータのシリア
ル読み出し動作とピーク電流の低減を実現した半導体記
憶装置を提供することにある。この発明の他の目的は、
隣接データ線間におけるカップリングの影響を軽減した
半導体記憶装置を提供することにある。この発明の前記
ならびにそのほかの目的と新規な特徴は、本明細書の記
述および添付図面から明らかになるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、記憶情報に従って高いしき
い値電圧か低いしきい値電圧かを持つようにされた記憶
トランジスタがマトリックス配置されてなるメモリアレ
イのデータ線を複数ブロックに分け、時間的に分散され
た活性化信号により増幅動作を行うセンスアンプによっ
て信号増幅を行う。また、隣接して配置される奇数番目
と偶数番目のデータ線に対応して第１群のセンスアンプ
と第２群のセンスアンプに分け、一方のセンスアンプ群
の出力信号をシリアルに出力させている間に、ワード線
の切り替えを行うとともに他方のセンスアンプ群を上記
切り替えられたワード線に対応したメモリセルからの読
み出し信号の増幅動作を行わせる。

【００１０】

【作用】上記した手段によれば、センスアンプが時間的
に分散して動作するのでピーク電流の低減を図ることが
でき、奇数番目と偶数番目のデータ線の読み出し動作を
交互に行うようにすることによって隣接データ線間のカ
ップリングノイズを低減でき、高速に連続したシリアル
読み出しを行うことができる。

【００１１】

【実施例】図１には、この発明に係る一括消去型ＥＥＰ
ＲＯＭの一実施例のブロック図が示されている。同図の
各回路ブロックは、公知の半導体集積回路の製造技術に
よって、特に制限されないが、単結晶シリコンのような
１個の半導体基板上において形成される。

【００１２】この実施例では、特に制限されないが、メ
モリアレイは４つのメモリマットＭＡＴから構成され
る。それぞれのメモリマットＭＡＴには、ワード線ＷＬ
の選択信号を形成するサブデコーダＳＵＢ−ＤＣＲが設
けられる。高集積化のためにワード線のピッチが狭く形
成されるので、メモリマットＭＡＴ間に挟まれたサブデ
コーダＳＵＢ−ＤＣＲは、両側のメモリマットＭＡＴに
対してワード線の選択信号を形成する。それ故、例示的
に示されているように、メモリマットＭＡＴのワード線
は、それを挟んで設けられた２つのサブデコーダＳＵＢ
−ＤＣＲに対して１つ置きに交互に接続される。

【００１３】メインデコーダＭＡＮ−ＤＣＲは、後述す
るように複数のメモリセルを選択する選択ＭＯＳＦＥＴ
の選択信号と、サブデコーダＳＵＢ−ＤＣＲの選択レベ
ルと非選択レベルを形成する回路から構成される。ゲー
トデコーダＧＤＣＲは、上記メインデコーダＭＡＮ−Ｄ
ＣＲによって選択された１つのメモリブロックの中の１
つのメモリセルを選択する選択信号を形成する。

【００１４】メモリマットＭＡＴに形成される記憶トラ
ンジスタは、特に制限されないが、消去及び書き込み動
作も共にトンネル電流によってフローティングゲートに
電荷の注入と放出を行うようにするものである。この他
に、前記図２７のように消去動作をトンネル電流によっ
て行うようにしてもよい。

【００１５】センスアンプＳＡは、特に制限されない
が、後述するように２組に分けられて、それぞれがセン
スアンプ制御回路ＳＡＣによって増幅動作の制御が行わ
れる。特に制限されないが、最初の読み出しサイクルで
は２組ともにセンスアンプが活性化され、以後ワード線
の切り替えを伴う連続読み出しのときには、一方のセン
スアンプ群からの読み出し信号が終了して、他方のセン
スアンプ群からのシリアルな読み出し信号の出力を行っ
ている間に、ワード線の切り替えが行われるとともに上
記一方のセンスアンプ群が増幅動作を開始するようにさ
れる。

【００１６】上記センスアンプＳＡはラッチ機能を持っ
ており、データ線から増幅動作に必要な読み出し信号を
受け取ると、データ線とは切り離されて上記取り込んだ
信号の増幅を行って保持している。それ故、Ｙゲート回
路ＹＧにより選択された信号がデータ出力バッファＯＢ
を通して出力させることができ、このような信号出力動
作と並行して、上述のように次のアドレスに対応したワ
ード線の切り替えを行うことができる。

【００１７】ステイタスレジスタＳＲＥＧは、信号ＴＳ
によりスタータスデータを受け取り、必要に応じてデー
タ出力バッファＯＢを通して外部から動作状態をモニタ
ーすることができる。この実施例では、連続アクセス動
作や上記のように電気的に書き込みと消去動作が行われ
るものであり、それぞれの動作の途中において内部の状
態を外部から知る必要があるので、上記のようなステイ
タスレジスタＳＲＥＧが設けられるものである。

【００１８】電圧発生回路ＶＧは、５Ｖのような電源電
圧ＶＣＣと回路の接地電位ＶＳＳを受け、制御信号ＴＶ
により書き込み、読み出し及び消去の各動作に必要な各
種電圧Ｖpw、Ｖpv、Ｖew、Ｖed、Ｖev及びＶr を形成す
るＤＣ−ＤＣコンバータとしての役割を果たすものであ
る。

【００１９】アドレスバッファＡＤＢは、外部端子から
供給されるアドレス信号Ａｉの取り込みを行んで、アド
レスラッチＡＬＨにアドレス信号を保持させる。信号Ｔ
Ａは、上記アドレス信号をラッチさせる制御信号であ
り、ＴＳＣは内部シリアルクロックである。

【００２０】アドレス発生回路ＡＤＧは、外部から供給
されるクロックＳＣに同期して発生された内部シリアル
クロックＴＳＣによりアドレス歩進動作を行い、奇数番
目のデータ線に対応したセンスアンプＳＡを活性化する
アドレス信号Ａyoと、偶数番目のデータ線に対応したセ
ンスアンプＳＡを活性化するアドレス信号Ａye及びワー
ド線切り替え信号ＡＣを発生させる。すなわち、この実
施例の半導体記憶装置では、指定されたスタートアドレ
スを入力するだけで、その後の連続アクセスのためのア
ドレス信号は、外部端子から供給されるクロックＳＣに
対応して内部において発生される。上記信号ＡyoとＡye
及びＡＣと／ＡＣは、センスアンプ制御回路ＳＡＣに供
給される。ここで、信号ＡＣに付された／は、バー信号
であることを示すものであり、かかる信号／ＡＣはロウ
レベルがアクティブレベルであることを表している。こ
のことは、以下の他の信号においても同様である。

【００２１】ＹゲートＹＧは、Ｙ系のアドレス信号Ａｙ
により、読み出し動作のときには１つのデータ線の選択
信号を形成して、それに対応されたセンスアンプの増幅
信号を選択してデータ出力バッファＯＢに伝える。書き
込み動作のときには、１つのデータ線の選択信号を形成
して、データ入力バッファＩＢから入力された書き込み
データに対応された信号をデータ線に伝える。

【００２２】コマンドデコーダＣＤＣＲは、データ入力
バッファＩＢから入力されたコレンドを解読して、コマ
ンドデータＤｉを次に説明する制御回路ＣＯＮＴに伝え
る。信号ＴＣは、コマンドデコーダ制御信号であり、コ
マンドの取り込みや、デコーダの制御を行う。

【００２３】制御回路ＣＯＮＴは、外部端子から供給さ
れるチップイネブーブル信号／ＣＥ、アウトプットイネ
ーブル信号／ＯＥ、ライトイネーブル信号／ＷＥ及びク
ロックＳＣとリッセット信号ＲＳを受けて、内部回路の
動作に必要な各種タイミング信号を形成する。信号ＴＭ
Ｘは、メインデコーダ制御信号であり、プログラム−プ
ログラムベリファイ時に正／負論理を切り替える信号で
ある。信号ＴＸＧは、ゲートデコーダ制御信号である。
信号ＴＶは電源回路制御信号である。信号ＴＡは、アド
レスバッファ制御信号であり、アドレスのラッチ等の制
御を行う。信号ＴＩは、データ入力バッファ制御信号で
あり、データやコマンドの取り込み等の制御を行う。

【００２４】信号ＴＯはデータ出力バッファ制御信号で
あり、データの出力等の制御を行う。信号ＴＣは、コモ
ンドデコーダ制御信号であり、コマンドの取り込み、デ
コード等の制御を行う。信号ＴＳは、ステイタスレジス
タ制御信号であり、ステイタスレジスタＳＲＥＧのセッ
トあるいはリセット等の制御を行う。信号ＴＳＡは、セ
ンスアンプ制御信号であり、活性化タイミングの制御に
用いられる。信号ＴＳＣは内部シリアルクロックであ
る。信号ＡＣはワード線の切り替え信号である。

【００２５】この他、アドレスラッチＡＬＨからメイン
デコーダＭＡＮ−ＤＣＲに供給される信号Ａx0は、上記
選択されるべきメモリブロックを指示するＸ系のアドレ
ス信号であり、アドレスラッチＡＬＨからゲートデコー
ダＧＤＣＲに供給される信号Ａx1は、１つのメモリブロ
ック中の１つのワード線を指示するＸ系のアドレス信号
である。ＹゲートＹＧに供給される信号Ａｙは、Ｙ系の
アドレス信号である。

【００２６】Ｖpwは書き込み時のワード線電圧である。
Ｖpvは書き込みベリファイ時のワード線電圧である。Ｖ
evは消去ベリファ時のワード線電圧である。Ｖewは消去
時のワード線電圧である。Ｖedは消去時のデータ線電圧
である。Ｖr はデータ線プリチャージ電圧である。

【００２７】信号Ｏｉは、データ出力バッファＯＢから
出力される出力データであり、信号Ｄｏはステイタスデ
ータであり、信号Ｄｉはコマントデータである。また、
信号ＲＤＹ／ＢＵＳＹは、チップの状態を出力する信号
である。

【００２８】図２には、上記メモリマットとその周辺部
の一実施例の概略回路図が示されている。メモリセル
は、前記図２７と類似のコントロールゲートとフローテ
ィングゲートとを備えたスタックドゲート構造のＭＯＳ
ＦＥＴとされる。この実施例では、後述するように書き
込み動作と消去動作とが共に薄い酸化膜を通したトンネ
ル電流を利用して行われる。

【００２９】上記記憶ＭＯＳＦＥＴは、複数個が１ブロ
ックとされてドレインとソースが共通化される。記憶Ｍ
ＯＳＦＥＴの共通化されたドレインは、選択ＭＯＳＦＥ
Ｔを通してデータ線ＤＬに接続される。記憶ＭＯＳＦＥ
Ｔの共通化されたソースは、選択ＭＯＳＦＥＴを通して
回路の接地電位が与えられる。記憶ＭＯＳＦＥＴのコン
トロールゲートは、ワード線ＷＬに接続される。上記選
択ＭＯＳＦＥＴは、上記ワード線ＷＬと平行に延長され
る選択線によって選択される。すなわち、上記選択ＭＯ
ＳＦＥＴは、メインデコーダＭＡＮ−ＤＣＲによって選
択されるメインワード線と見做される。

【００３０】上記のようにメモリセルをブロックに分け
て、それぞれに選択ＭＯＳＦＥＴを介してデータ線ＤＬ
や回路の接地電位を与える構成により、非選択のメモリ
セルに対するストレスを軽減させることができる。すな
わち、ワード線が選択され、データ線が非選択状態にさ
れたメモリセルや、逆にワード線が非選択状態にされ、
データ線が非選択状態にされることによって、書き込み
又は消去動作においてデータを保持すべきメモリセルに
上記書き込み又は消去用の電圧が印加されることを防止
するものである。この構成では、上記ブロック内の小数
のメモリセルにおいてのみ上記のようなストレスがかか
るものとなる。

【００３１】この実施例では、隣接するデータ線ＤＬが
奇数番目と偶数番目とに分けられる。そして、それぞれ
に対応してショートＭＯＳＦＥＴが設けられる。このシ
ョートＭＯＳＦＥＴは、奇数番目と偶数番目のデータ線
ＤＬを交互に選択するようにし、非選択状態におかれる
データ線ＤＬを回路の接地電位の固定レベルにして、隣
接データ線ＤＬにおける相互のカップリングノイズを低
減するものである。このようなデータ線ＤＬの構成に対
応して、データ線ＤＬに現れた読み出し信号を増幅する
センスアンプＳＡに対して、ＹゲートＹＧも奇数と偶数
とに分けられて選択される。このＹゲートＹＧは、後述
するようなトランスファＭＯＳＦＥＴにより実現され
る。

【００３２】上記メインデコーダＭＡＮ−ＤＣＲによっ
て選択されるブロック内のメモリセルは、サブデコーダ
ＳＵＢ−ＤＣＲによって１つが選択される。サブデコー
ダＳＵＢ−ＤＣＲは、上記ブロック内の１つのワード線
ＷＬを選択する。このような１つのワード線の選択信号
は、ゲートデコーダＧＤＣＲによって形成される。すな
わち、サブデコーダＳＵＢ−ＤＣＲは、上記ゲートデコ
ーダＧＤＣＲによって形成されたワード線の選択信号
と、メインデコーダＭＡＮ−ＤＣＲによって形成された
動作モードに応じて形成された選択／非選択レベルとを
受けて、上記ブロック内のワード線の選択／非選択の駆
動信号を形成する。

【００３３】

【表１】

【００３４】読み出し（read) 、書き込み(program) 及
び消去(erase) の各動作モードにおける記憶ＭＯＳＦＥ
Ｔのゲート電圧（ワード線ＷＬ）Ｖｇ、ドレイン電圧Ｖ
ｄ及びソース電圧Ｖｓは、上記表１のような電圧が与え
られる。上記のようなゲート電圧Ｖｇとドレイン電圧Ｖ
ｄ及びそれぞれ電圧Ｖｓとの相対的な電位関係により、
薄いゲート絶縁膜を介してトンネル電流を発生させ、フ
ローティングゲートに対する電荷の注入又は放出を行わ
せることによって、そのしきい値電圧を変化させて書き
込み動作と消去動作が行われる。表１において、非選択
において、／により分けられて２つの電圧又は状態は、
選択ブロック／非選択ブロックに対応している。

【００３５】図３には、データ線とセンスアンプとの関
係を説明するための一実施例の回路図が示されている。
同図には、４本のデータ線ＤＬ０〜ＤＬ３とそれに対応
した４つのセンスアンプＳＡが代表として例示的に示さ
れている。データ線ＤＬ０〜ＤＬ３は、偶数番目のデー
タ線ＤＬ０，ＤＬ２と奇数番目のデータ線ＤＬ１，ＤＬ
３に分けられる。これらの偶数番目のデータ線ＤＬ０と
ＤＬ２には、プリチャージ電圧Ｖr0を受けるＭＯＳＦＥ
Ｔが設けられ、奇数番目のデータ線ＤＬ１とＤＬ３に
は、プリチャージ電圧Ｖr1を受けるＭＯＳＦＥＴが設け
られる。このように偶数番目と奇数番目のデータ線毎に
独立して読み出し動作のためのプリチュージが可能にさ
れる。

【００３６】上記偶数番目のデータ線ＤＬ０とＤＬ２
は、選択信号Ｆ０によりスイッチ制御されるトランスフ
ァＭＯＳＦＥＴ（ＴＲＭＯＳ）を介してセンスアンプＳ
Ａと接続される。上記奇数番目のデータ線ＤＬ１とＤＬ
３は、選択信号Ｆ１によりスイッチ制御されるトランス
ファＭＯＳＦＥＴ（ＴＲＭＯＳ）を介してセンスアンプ
ＳＡと接続される。上記センスアンプＳＡの出力信号
は、選択信号Ｙ０〜Ｙ３によってスイッチ制御されるＹ
ゲートＹＧを介して出力される。このように、メモリマ
ット又はメモリアイレのデータ線を奇数番目と偶数番目
に２分割し、選択信号Ｆ０とＦ１とによりそれぞれの時
間的に分散させてメモリセルの読み出し動作を行うよう
にすることができる。このように、同一メモリマットＭ
ＡＴ内のセンスアンプＳＡや、データ線ＤＬを同時に活
性化しないようにした理由は、次の通りである。

【００３７】センスアンプＳＡを偶数と奇数のように千
鳥状に活性化させることにより、メモリセルからの信号
を交互に取り込んで増幅させることができる。例えば、
同図に斜線を付したように、偶数番目のデータ線ＤＬ０
とＤＬ２に対応したセンスアンプＳＡにより増幅された
読み出し信号を出力している間に、既に読み出し出力動
作が終了した奇数番目のデータ線ＤＬ１とＤＬ３に対応
したセンスアンプＳＡにおいて、ワード線が切り替えら
れて次に出力すべきメモリセルからの読み出し信号の取
り込みを行うようにすることができる。

【００３８】上記のようなセンスアンプを２つに分けて
時間的に分散させて増幅動作を行わせるようにした場合
には、センスアンプの増幅動作に伴うピーク電流が時間
的に分散されることによりほぼ半分に低減できる。

【００３９】メモリマット側では、隣接するデータ線に
おいてメモリセルから同時に読み出し信号が現れない。
すなわち、図２のようなショートＭＯＳＦＥＴによって
非活性状態のデータ線を回路の接地電位のような固定レ
ベルにしてシールド効果を持たせることにより、カップ
リングノイズを実質的に無くすことができる。このよう
なカップリングノイズの低減により、データ線ＤＬ間の
寄生容量を無視することができるから、データ線ＤＬの
ピッチを可能な範囲で極限まで狭く形成することがで
き、メモリアレイの高集積化が可能になる。

【００４０】上記のように非活性化状態のデータ線は、
ショートＭＯＳＦＥＴを設けて回路の接地電位のような
固定レベルにするものに代えて、フローティング状態に
して置くものであってもよい。この場合には、フローテ
ィング状態のデータ線ＤＬが介在することになるため、
活性化される隣接データ線ＤＬ間の寄生容量が大幅に低
減できる。また、フローティング状態のデータ線ＤＬと
回路の接地電位との間にも寄生容量が存在して、ノイズ
成分を回路の接地電位側に逃がす役割を果たすので活性
化される奇数又は偶数の隣接データ線ＤＬ間に発生する
ノイズを実質的に無視することができる。

【００４１】図４には、データ線とセンスアンプとの関
係を説明するための他の一実施例の回路図が示されてい
る。同図には、隣接する２本ずつＤＬ０，ＤＬ１とＤＬ
２，ＤＬ３に分けられてプリチャージ電圧Ｖr0とＶr1を
それぞれ受けるＭＯＳＦＥＴが設けられる。このように
隣接する２本ずつのデータ線毎に独立して読み出し動作
のためのプリチュージが可能にされる。

【００４２】上記のように分けられた２本データ線ＤＬ
０とＤＬ１は、選択信号Ｆ０によりスイッチ制御される
トランスファＭＯＳＦＥＴ（ＴＲＭＯＳ）を介してセン
スアンプＳＡと接続され、残り２本のデータ線ＤＬ２と
ＤＬ３は、選択信号Ｆ１によりスイッチ制御されるトラ
ンスファＭＯＳＦＥＴ（ＴＲＭＯＳ）を介してセンスア
ンプＳＡと接続される。上記センスアンプＳＡの出力信
号は、選択信号Ｙ０〜Ｙ３によってスイッチ制御される
ＹゲートＹＧを介して出力される。

【００４３】この構成では、基本的には図３の実施例と
同様であり、データ線の分割方法が図３のような奇数と
偶数の千鳥状に分けるのではなく、隣接した２本ずつに
分けられていることが相違する。この構成でも、前記図
３の実施例と同様にセンスアンプの活性化によるピーク
電流をほぼ半分に減らすことができるとともに、ワード
線の切り替えを伴う連続アクセスを高速に行うことがで
きる。そして、データ線間のカップリングも、互いに隣
接する２つのデータ線間のみで生じるので、左右に隣接
するものからのカップリングノイズを受ける場合にくら
べて実効的なノイズの影響も低減できる。

【００４４】図５には、データ線とセンスアンプとの関
係を説明するための更に他の一実施例の回路図が示され
ている。同図には、データ線ＤＬ０〜ＤＬ３を４分割す
る場合の例が示されている。これらの４分割に対応して
プリチャージ電圧もＶr0〜Ｖr3のように４通り設けら
れ、それぞれに対応してプャチャージＭＯＳＦＥＴが設
けられる。このように４分割することにより各データ線
ＤＬ０〜ＤＬ３毎に独立して読み出し動作のためのプリ
チュージが可能にされる。

【００４５】上記のように分けられた４本のデータ線Ｄ
Ｌ０〜ＤＬ３は、選択信号Ｆ０〜Ｆ３によりスイッチ制
御されるトランスファＭＯＳＦＥＴ（ＴＲＭＯＳ）を介
してセンスアンプＳＡと接続される。上記センスアンプ
ＳＡの出力信号は、選択信号Ｙ０〜Ｙ３によってスイッ
チ制御されるＹゲートＹＧを介して出力される。

【００４６】この実施例のように４分割したときには、
上記ＹゲートＹＧの選択信号Ｙ０〜Ｙ４と、上記選択信
号Ｆ０〜Ｆ３は同じアドレスデコード信号により形成す
ることができる。上記のようなデータ線ＤＬの４分割に
伴い、同時に動作するセンスアンプＳＡの数も４分割す
ることができるから、センスアンプの活性化に伴うピー
ク電流をいっそう低減できる。そして、非活性のデータ
線に固定レベルを供給しないでフローティング状態にし
た場合でも、同時に活性化されるデータ線の間には、３
本のフローティング状態にされるデータ線が介在するこ
とになるので、カップリングノイズをショートＭＯＳＦ
ＥＴを追加することなく実質的に無くすことができる。

【００４７】ちなみに、図６に示すようにデータ線ＤＬ
の分割を行わないときには、データ線ＤＬ０〜ＤＬ３の
プリチャージ動作や、メモリセルからの読み出し動作及
びセンスアンプＳＡがそれぞれ一斉に行われるときに
は、データ線ＤＬ０〜ＤＬ３間における寄生容量によっ
て、メモリセルからの読み出し信号の変化が相互に影響
を及ぼすことなる。ワーストケースでは、データ線ＤＬ
１に接続された記憶トランジスタがオフ状態で、データ
線ＤＬ１にはプリチャージレベルに維持されるべきとき
に、隣接するデータ線ＤＬ０とＤＬ１が共にロウレベル
に変化すると、データ線ＤＬ１の電位がカッリングによ
って低下してしまう。このカップリングによって基準電
位に対するレベルマージンが低下し、最悪の場合にはロ
ウレベルの判定されてしまうような誤動作が生じる。

【００４８】また、上記のようなセンスアンプＳＡが一
斉に活性化されるときには、回路に流れるピーク電流が
大きくなる。このピーク電流は、半導体集積回路に形成
される電源線に流れ、そこでの分布抵抗やボンディング
ワイヤでのインダクタンス成分によって、電源電圧や回
路の接地電位にノイズを発生させる。上記のような記憶
トランジスタは、読み出し動作によって記憶情報が失わ
れてしまうことを防ぐためにドレイン電圧がＩＶ程度に
低くされている。これにより、記憶トランジスタからデ
ータ線に読み出される信号振幅も比較的小さいので、上
記のような電源ノイズの影響によってセンスアンプの動
作マージンが低下してしまう。

【００４９】大記憶容量化のために素子の微細化が図ら
れ、記憶トランジスタに流れる電流が小さい反面、１つ
のデータ線に多数の記憶ＭＯＳＦＥＴ等が接続されるこ
とによって大きな寄生容量を持つようにされる。このた
め、選択された記憶トランジスタからデータ線に読み出
される信号レベルの変化が遅く、高速読み出し動作を行
うときには、データ線の読み出し信号レベルが十分大き
くなる前にセンスアンプＳＡを活性化させる必要がある
ので、上記ノイズによるセンスアンプの動作マージンの
悪化は無視できない。これに対して、本願のようにメモ
リマット内のデータ線を分割し、それに対応してセンス
アンプも分割して、これらを時間的に分散させて活性化
することにより、センスアンプの動作マージンの確保と
高速読み出しを実現できる。また、分割されたデータ線
及びセンスアンプを交互に活性化させることにより、ワ
ード線の切り替えを伴う連続アクセスを高速に行うよう
にすることができる。

【００５０】図７には、この発明に半導体記憶装置の内
部回路の読み出し動作を説明するための基本的な波形図
が示されている。チップイネーブル信号／ＣＥがハイレ
ベルからロウレベルに変化したときに、アドレスバッフ
ァが活性化されてアドレス信号Ａｉの取り込みが行われ
る。同図では省略されていが、取り込まれたアドレス信
号Ａｉは、アドレスラッチ回路に保持される。

【００５１】取り込まれアドレス信号により、ワード線
の選択動作とデータ線のプリチャージ動作が開始され
る。すなわち、選択されるワード線は０ＶからＶccのよ
うな選択レベルにされる。プリチャージ電圧Ｖｒは、デ
ータ線ＤＬの約１Ｖのようなプリチャージレベルに対し
て、プリチャージＭＯＳＦＥＴのしきい値電圧Ｖthn だ
け高い電圧にされる。すなわち、プリチャージＭＯＳＦ
ＥＴは、ソースフォロワ回路として動作し、データ線Ｄ
ＬをＶｒ−Ｖthn のようなプリチャージレベルにする。

【００５２】データ線ＤＬが上記のようなプリチャージ
レベルにされると、プリチャージ電圧Ｖｒはロウレベル
にされ、上記プリチャージＭＯＳＦＥＴがオフ状態にさ
れる。ワード線ＷＬの選択レベルに対して記憶ＭＯＳＦ
ＥＴのしきい値電圧が高いときにはデータ線ＤＬの電位
はハイレベル（プリチャージレベル）を維持し、記憶情
報“０”の読み出しが行われる。ワード線ＷＬの選択レ
ベルに対して記憶ＭＯＳＦＥＴのしきい値電圧が低いと
きにはデータ線ＤＬの電位はロウレベルに引き抜かれて
記憶情報“１”の読み出しが行われる。

【００５３】前記のようにデータ線ＤＬの寄生容量が比
較的大きいのに対して、上記オン状態にされる記憶ＭＯ
ＳＦＥＴに流れる電流が小さいことから、センスアンプ
の動作に必要な信号振幅が得られるように設定されて時
間経過後に、トランスファＭＯＳＦＥＴ（ＴＲＭＯＳ）
がオン状態にされる。このトランファＭＯＳＦＥＴのオ
ン状態によりセンスアンプＳＡには読み出し信号が入力
されて、その増幅が行われて、データ線ＤＬがハイレベ
ル（プリチャージレベル）であるときには電源電圧Ｖcc
のようなハイレベルに増幅され、データ線ＤＬがロウレ
ベルであるときには回路の接地電位のようなロウレベル
に増幅される。

【００５４】特に制限されないが、上記センスアンプＳ
Ａの増幅出力は、出力部のラッチ回路により保持され、
Ｙ選択信号により１つのセンスアンプが選ばれて、デー
タ出力バッファを通してレベル反転されて、記憶情報
“１”はハイレベルとして出力され、記憶情報“０”は
ロウレベルとして出力される。

【００５５】図８には、図３の実施例に対応した読み出
し動作の一例を説明するための波形図が示されている。
同図には、ワード線の切り替えを伴った連続読み出し動
作の例が示されている。

【００５６】最初のメモリサイクルによってワード線Ｗ
Ｌ０が選択されたときには、全てのデータ線ＤＬ０〜Ｄ
Ｌ３等が活性化され、それに伴い全てのセンスアンプが
活性化される。ここまでの動作波形の詳細は、図７に示
されているのと同様である。同図において点線で示され
ているのはプリチャージ電圧Ｖｒと、トランスファＭＯ
ＳＦＥＴの選択信号である。選択信号Ｙ０が発生されて
データ線ＤＬ０に対応したデータＤout の出力が行わ
れ、引き続いて選択信号Ｙ２が発生されてデータ線ＤＬ
２に対応したデータＤout の出力が行われる。

【００５７】続いて、選択信号Ｙ１に対応して奇数番目
のデータ線ＤＬ１に対応したデータＤout の出力が行わ
れるのと並行して、ワード線の切り替えが行われる。す
なわち、ワード線ＷＬ０が非選択にされて、代わって次
のアドレスに対応したワード線ＷＬ１が選択される。こ
のワード線ＷＬ１の選択動作に対応して、上記読み出し
動作が終了した偶数番目のデータ線ＤＬ０とＤＬ２にプ
リチャージ動作と、センスアンプの増幅動作が行われ
る。このようなワード線の切り替えに対応して、上記の
ように出力が行われている奇数番目に対応したデータ線
ＤＬ１とＤＬ３のトランスファＭＯＳＦＥＴはオフ状態
にされる。すなわち、上記奇数番目のデータ線ＤＬ１に
対応したデータＤout の出力は、センスアンプＳＡによ
って保持されているデータが出力される。

【００５８】上記データ線ＤＬ１に対応したデータＤou
t の出力に引き続いて選択信号Ｙ３によりデータ線ＤＬ
３に対応したデータＤout の出力が行われる。この後
に、再び選択信号Ｙ０が発生されて、ワード線ＷＬ１に
対応したデータ線ＤＬ０のデータＤout が出力される。
この間にワード線ＷＬ２の選択動作によってデータ線Ｄ
Ｌ１とＤＬ３に読み出されている信号がセンスアンプに
よって増幅される。以下、順次に選択信号Ｙ２、Ｙ１及
びＹ３に対応してデータ線ＤＬ２、ＤＬ１及びＤＬ３に
対応したデータＤout が出力される。再びワード線が切
り替えるなら、偶数番目のデータ線ＤＬ２に対応したデ
ータＤout の出力が終了したタイミングで行われる。

【００５９】図９には、この発明に係る半導体記憶装置
における連続読み出し動作の一実施例のタイミング図が
示されている。特に制限されないが、チップイネーブル
信号／ＣＥのロウレベルとライトイネーブル信号／ＷＥ
が共にロウレベルにすることによって入力データＩｉか
らコマンド（ＣＯＭＭＡＮＤ）の取り込みが行われる。
このコマンドによって、スタートアドレスとエンドアド
レスを１セット入力するモードが指定されたなら、／Ｃ
Ｅをロウレベルにしたまま、あるいは／ＷＥとともにロ
ウレベルにしてスタートアドレスＳＴＡ１とエンドアド
レスＥＤ１の取り込みが行われる。

【００６０】この後、信号／ＣＥをロウレベルにし、／
ＷＥをハイレベルにリセットして、クロックＳＣを供給
する。これにより、出力データＯｉは、上記クロックＳ
Ｃに同期してスタートアドレスＳＴＡ１に対応したデー
タＤ０からエンドアドレスＥＤＡ１にデータ７までの連
続したシリアルデータが得られる。

【００６１】図１０には、この発明に係る半導体記憶装
置における連続読み出し動作の他の一実施例のタイミン
グ図が示されている。前記同様に、チップイネーブル信
号／ＣＥのロウレベルとライトイネーブル信号／ＷＥが
共にロウレベルにすることによって入力データＩｉから
コマンド（ＣＯＭＭＡＮＤ）の取り込みが行われる。こ
のコマンドによって、スタートアドレスとエンドアドレ
スを２セット入力するモードが指定されたなら、／ＣＥ
をロウレベルにしたまま、あるいは／ＷＥとともにロウ
レベルにして第１番目のスタートアドレスＳＴＡ１とエ
ンドアドレスＥＤ１と第２番目のスタートアドレスＳＴ
Ａ２とエンドアドレスＥＤ２の取り込みが行われる。

【００６２】この後、信号／ＣＥをロウレベルにし、／
ＷＥをハイレベルにリセットして、クロックＳＣを供給
する。これにより、出力データＯｉは、上記クロックＳ
Ｃに同期して第１番目のスタートアドレスＳＴＡ１に対
応したデータＤ０から順に第１番目のエンドアドレスＥ
Ｄ１までにシリアルに出力した後に、第２番目のスター
トアドレスＳＴＡ２から第２番目のエンドアドレスＥＤ
２までシリアルに出力する。同図には、第１番目のスタ
ートアドレスＳＴＡ１に対応したデータＤ０〜Ｄ４まで
の波形図が代表として例示的に示されている。

【００６３】図１１には、この発明に係る半導体記憶装
置における連続読み出し動作の更に他の一実施例のタイ
ミング図が示されている。前記同様に、チップイネーブ
ル信号／ＣＥのロウレベルとライトイネーブル信号／Ｗ
Ｅが共にロウレベルにすることによって入力データＩｉ
からコマンド（ＣＯＭＭＡＮＤ）の取り込みが行われ
る。このコマンドによって、次の３通りのシリアル読み
出しが行われる。／ＣＥをロウレベルにしたまま、ある
いは／ＷＥとともにロウレベルにしてスタートアドレス
ＳＴＡＲＴの取り込みが行われる。

【００６４】第１のモードは、１ワード線分を限度して
シリアル読み出しを行うものである。すなわち、信号／
ＣＥをロウレベルにし、／ＷＥをハイレベルにリセット
して、クロックＳＣを供給する。これにより、出力デー
タＯｉは、選択されたワード線のスタートアドレスＳＴ
ＡＲＴしたデータＤ０からＹ系の最終アドレスまでクロ
ックＳＣに同期して順に出力される。

【００６５】第２のモードは、１ブロック分のメモリセ
ルを限度してシリアル読み出しを行うものである。すな
わち、信号／ＣＥをロウレベルにし、／ＷＥをハイレベ
ルにリセットして、クロックＳＣを供給する。これによ
り、出力データＯｉは、スタートアドレスＳＴＡＲＴし
たデータＤ０からそのブロック内の最終ワード線におけ
るＹ系の最終アドレスまでのメモリセルの記憶情報をク
ロックＳＣに同期して順に出力させる。このため、スタ
ートアドレスＳＴＡＲＴが最終ワード線に対応したもの
であると、第１モードと実質的に同じになる。

【００６６】第２のモードは、クロックＳＣが供給され
る続ける限りシリアル読み出しを行うものである。すな
わち、信号／ＣＥをロウレベルにし、／ＷＥをハイレベ
ルにリセットして、クロックＳＣを供給する。これによ
り、出力データＯｉは、スタートアドレスＳＴＡＲＴし
たデータＤ０からクロックＳＣの供給が停止されるまで
データの読み出しが行われる。同図では、以上の各モー
ドにおいて、スタートアドレスＳＴＡＲＴから順にＤ０
〜Ｄ９までの波形図が代表として例示的に示されてい
る。

【００６７】図１２には、上記図９の動作モードに対応
した内部回路の動作を説明するためのフローチャート図
が示されている。コマンドよりマルチセレトモードと判
定されると、Ｙ系の偶数アドレスＹｅと奇数アドレスＹ
ｏをリッセトし、１セットセードかを判定し、１セット
モードと判定されたなら、Ｘアドレスをスタートアドレ
スＸｓに設定して、読み出し動作を開始する。

【００６８】この実施例では、前記のように奇数番目と
偶数番目とを交互に出力させるものであるので、偶数ア
ドレスへのデータ出力に移行すると、それと並行して奇
数アドレス側ではデータ線へのデータリードとセンスア
ンプの増幅とラッチ動作とが並行して行われ、奇数アド
レスへのデータ出力に移行すると、それと並行して偶数
アドレス側ではデータ線へのデータリードとセンスアン
プの増幅とラッチ動作とが並行して行われる。

【００６９】セレクタエンドの判定は、選択されたワー
ド線内の全ての偶数データ線又は奇数データ線の読み出
しが終了したか否かの判定を行うものである。すなわ
ち、この実施例では、１ワード線分のメモリセルを奇数
と偶数に分け、それぞれを１セクタとして扱うようにす
るものである。これに対応して、前記図３等のＹゲート
ＹＧの後段側には、第２段目のＹゲートが設けられてお
り、この第２段目のＹゲートの切り替えによって、メモ
リマット内の他の偶数番目又は奇数番目のデータ線から
の読み出しが順に行われるものである。

【００７０】図１３と図１４には、上記図１０の動作モ
ードに対応した内部回路の動作を説明するためのフロー
チャート図が示されている。コマンドよりマルチセレト
モードと判定され、前記図１２において２セットモード
と判定されたなら、図１３に示すように、Ｘアドレスを
第１番目のスタートアドレスＸs1に設定して、読み出し
動作を開始する。

【００７１】Ｘアドレスが第１番目のエンドアドレスＸ
e1より大きくなると、第２番目のスタートアドレスＸs2
のセットとそれに対応したデータ線の活性化とセンスア
ンプの増幅とラッチ動作が行われ、奇数番目の最終セク
タまで読み出しが終了すると、Ｘアドレスが第２番目の
スタートアドレスＸs2にセットされていることを判定
し、図１４に示すような第２番目のエンドアドレスＸe2
までシリアルにデータの出力が行われる。

【００７２】図１５、図１６及び図１７には、上記図１
１の動作モードに対応した内部回路の動作を説明するた
めのフローチャート図が示されている。図１５には、そ
のうちの第１モードと第２モードの前半の一部のフロー
チャート図が示されている。マルチセレトモードでない
と判定され、図１５においてセクタリード（第１モー
ド）と判定されたなら、Ｘアドレスをスタートアドレス
Ｘs1に設定して、読み出し動作を開始する。この読み出
し動作の終了は、セクタエンドかによって判定される。
すなわち、Ｙアドレスが最終アドレスであることを以て
エンドとされる。

【００７３】図１５において、ブロックリード（第２モ
ード）と判定されたなら、Ｘアドレスをスタートアドレ
スＸs1に設定して、読み出し動作を開始する。この読み
出し動作において、１セクタ内の奇数アドレスの読み出
しが終わると、図１６に示されているような偶数アドレ
スの出力に移行するとともに、奇数アドレス側ではワー
ド線の切り替えとそれに対応して奇数データ線側の活性
化及びセンスアンプの増幅動作とデータラッチが並行し
て行われる。

【００７４】図１６では、偶数側の出力動作とそのセク
タ終了により、ブロックエンドアドレスＸｅまでアクセ
スされないと、図１５に示された奇数側の出力に移行す
るとともに、偶数アドレス側のデータリードとセンスア
ンプの増幅動作とデータラッチ動作を行う。上記エンド
アドレスＸｅまでアクセスされてなら、ブロックリード
が終了させられる。

【００７５】図１７において、ブロックリード（第２モ
ード）と判定されないなら自動的に第３モードとなりス
タートアドレスＸs1を設定して、読み出し動作を開始す
る。この読み出し動作は、クロックＳＣの供給が停止さ
ることによってシリアルリードの終了が指示されるまで
行われる。

【００７６】図１８には、この発明に係る半導体記憶装
置の他の一実施例の要部ブロック図が示されている。こ
の実施例では、センスアンプＳＡとして差動型のものが
用いられる。特に制限されないが、差動型のセンスアン
プＳＡは、ダイナミック型ＲＡＭ（ランダム・アクセス
・メモリ）において用いられているような、一対のＣＭ
ＯＳインバータ回路の入力と出力とを交差接続してラッ
チ構成とし、Ｐチャンネル型ＭＯＳＦＥＴとＮチャンネ
ル型ＭＯＳＦＥＴからなるパワースイッチＭＯＳＦＥＴ
を介して動作の活性化が行われる。

【００７７】この実施例では、センスアンプＳＡに対し
て一対のメモリマットが上下に配置される。センスアン
プＳＡは、偶数（ＥＶＥＮ）データ線用のものと奇数
（ＯＤＤ）データ線用のものに分けられる。同図におい
て、センスアンプＳＡが偶数用と奇数用が上下に配置さ
れるよう描かれているが、実際には一直線上に並べて配
置してもよい。

【００７８】偶数用のセンスアンプの一対の入力には、
上側と下側のメモリマットの偶数番目のデータ線に接続
される。奇数用のセンスアンプの一対の入力には、上側
と下側のメモリマットの奇数番目のデータ線に接続され
る。メモリマットに対応して設けられるサブデコーダＳ
ＵＢ−ＤＣＲ、メインデコーダＭＡＮ−ＤＣＲ及びゲー
トデコーダＧＤＣＲ（図示せず）は、前記図１と同様で
ある。

【００７９】センスアンプ制御回路ＳＡＣは、偶数用の
センスアンプ活性化信号／Ｄ０とＤ０と奇数用のセンス
アンプ活性化信号／Ｄ１とＤ１を発生させる。上記信号
／Ｄ０は偶数用のセンスアンプＳＡに電源電圧を供給す
るＰチャンネル型ＭＯＳＦＥＴのゲートに供給され、上
記信号Ｄ０は偶数用のセンスアンプＳＡに回路の接地電
位を供給するＮチャンネル型ＭＯＳＦＥＴのゲートに供
給される。同様に、上記信号／Ｄ１は奇数用のセンスア
ンプＳＡに電源電圧を供給するＰチャンネル型ＭＯＳＦ
ＥＴのゲートに供給され、上記信号Ｄ１は奇数用のセン
スアンプＳＡに回路の接地電位を供給するＮチャンネル
型ＭＯＳＦＥＴのゲートに供給される。アドレスバッフ
ァや入出力バッファ及び制御回路や電圧発生回路等は、
前記図１の実施例と同様であるので同図では省略されて
いる。

【００８０】図１９には、データ線と上記差動型センス
アンプとの関係を説明するための一実施例の回路図が示
されている。同図には、センスアンプＳＡを挟んで配置
される２つのメモリマットの４本のデータ線ＤＬ０〜Ｄ
Ｌ３とそれに対応した４つのセンスアンプＳＡが代表と
して例示的に示されている。

【００８１】センスアンプＳＡは、点線で囲まれて部分
に回路図が示されいてるように、入力と出力とが交差接
続された一対のＣＭＯＳインバータ回路から構成され
る。上記ＣＭＯＳインバータ回路からなるラッチ回路に
は、前記のように電源供給用のスイッチＭＯＳＦＥＴ
（いわゆるデカＭＯＳ）によって活性化が行われるの
で、実質的にクロックドインバータ回路と同様な動作を
行う。そのため、同図では、上記２つのＣＭＯＳインバ
ータ回路はクロックドインバータ回路の形態で示されて
いる。

【００８２】上記センスアンプの一対の入力には、入力
ノードを０ＶにセットするＭＯＳＦＥＴＱ１が設けられ
る。これにより、増幅動作を開始する前には入力信号が
０Ｖにセットされる。上記センスアンプＳＡの一対の入
力は、トランスファＭＯＳＦＥＴ（ＴＲＭＯＳ）を介し
てデータ線ＤＬ０〜ＤＬ３に接続される。トランスファ
ＭＯＳＦＥＴは、偶数番目のデータ線ＤＬ０とＤＬ２と
奇数番目のデータ線ＤＬ１とＤＬ２に対応して２つ分け
られ、それぞれ選択信号Ｆ０とＦ１が供給される。これ
に対応して、偶数データ線ＤＬ０とＤＬ２に設けられる
プリチャージＭＯＳＦＥＴのゲートには、プリチャージ
電圧Ｖr0が供給され、奇数データ線ＤＬ１とＤＬ３に設
けられるプリチャージＭＯＳＦＥＴのゲートには、プリ
チャージ電圧Ｖr1が供給される。

【００８３】上記センスアンプＳＡの一対の入力には、
それぞれにＹゲートＹＧを構成するスイッチＭＯＳＦＥ
Ｔが設けられ、それぞれのゲートには選択信号Ｙ０〜Ｙ
３が供給される。この構成は、前記図３と同様である。
上記ＹゲートＹＧの出力は共通化されて、第２段目のＹ
ゲートを構成するスイッチＭＯＳＦＥＴを介して、デー
タ入力バッファやデータ出力バッファに導かれる入出力
用データ線に接続される。

【００８４】この実施例では、上記一対のメモリマット
は一方が活性化されるときには、他方が非活性化され
る。この非活性化されるメモリマットは、それが非活性
状態にされるにもかかわらず、上記トランスファＭＯＳ
ＦＥＴがオン状態にされ、それに対応したデータ線がセ
ンスアンプの入力に接続される。そして、非活性メモリ
マット側では、プリチャージ電圧Ｖr が通常のプリチャ
ージ電圧を低くされて、かかるデータ線の電位が、活性
化されるメモリマットのデータ線のハイレベルとロウレ
ベルの中間電位にるように設定される。これにより、非
活性側のメモリマットのデータ線はセンスアンプの基準
電圧（Ｒef．ＤＬ）を形成するために用いられる。

【００８５】この実施例では、センスアンプＳＡがＣＭ
ＯＳラッチ回路により構成されることに対応して、書き
込み動作のときには各ラッチに対して書き込みデータで
保持させられる。すなわち、上記ＹゲートＹＧを順次に
開いて書き込みデータをセットした後に、偶数用と奇数
用のトランスファＭＯＳＦＥＴを同時にオン状態にして
同時に書き込み動作を行うようにするものである。この
ような書き込み動作に応じてセンスアンプの動作電圧が
４Ｖのような電圧に切り替えられる。これに対して、読
み出し動作及び書き込みベリファイ時には前記図３の実
施例と同様に、最初のメモリサイクルを除いて偶数と奇
数のデータ線が交互に千鳥状に活性化される。

【００８６】図２０には、データ線と上記差動型センス
アンプとの関係を説明するための他の一実施例の回路図
が示されている。この実施例では、図１９の実施例に対
して、自動書き込み機能が追加されたものである。

【００８７】図２１には、上記図２０の実施例回路の動
作の一例を説明するための波形図が示されている。図２
１（Ａ）には、その書き込み動作（Program)と書き込み
ベリファイ動作(Program Verify)）の波形図が示されて
いる。この波形図を参照して、上記自動書き込み機能を
説明する。書き込み動作においては、書き込みデータＴ
Ｄata がＹゲートを介して入力される。このとき、セ
ンスアンプがデカＭＯＳがオン状態にされて活性化され
ており、上記書き込みデータを保持している。信号ＰＷ
０によりＭＯＳＦＥＴがオン状態にされる。上記書き込
みデータＴ Ｄata がロウレベルなら、それを受ける自
動書き込み回路のＭＯＳＦＥＴがオフ状態であるのでデ
ータ線ＤＬ１の電位はロウレベルのままにされるが、同
図に示すようにハイレベルであるとオン状態とされ、信
号ＰＷ０によってオン状態にされるＭＯＳＦＥＴを通し
て電源電圧Ｖccによりチャージアップされる。

【００８８】次いで信号ＴＳ０がＶcc以上に高くされ
る。これにより、トランスファＭＯＳＦＥＴがオン状態
になってデータ線ＤＬ１の電位を書き込み動作に必要な
電圧４Ｖ程度に高くする。同図では示されてないが、ワ
ード線が−１０Ｖのような電圧にされるのて、フローテ
ィングゲートとドレインとの間にドレイン側に向かう高
電圧が印加されて、フローティングゲートからドレイン
に向かってトンネル電流が流れるという書き込み動作が
行われる。

【００８９】上記のような書き込み動作の終了により信
号ＰＷ０がロウレベルにされ、セットＭＯＳＦＥＴがオ
ン状態にされてデータ線ＤＬ１の電位はロウレベルにセ
ットされて書き込みベリファイに移行する。すなわち、
信号ＲＲ０がプリチャージ電圧Ｖｒにされてデータ線Ｄ
Ｌ１のプリチャージを行う。これ対して、非選択メモリ
マット側の信号ＰＲ１は、上記のように基準電圧に対応
した電位にされるので非選択メモリマット側のデータ線
ＤＬ１の電位は基準電圧Ｒef．ＤＬにされる。

【００９０】上記デカ（DeKa) ＭＯＳＦＥＴがオフ状態
にされてセンスアンプはいったん非活性化状態にされ
る。上記書き込みが行われた記憶ＭＯＳＦＥＴのしきい
値電圧が低くされたなら、データ線ＤＬ１の電位はロウ
レベルに低下し（ＯＫ Ｄata）、書き込みが不十分で
しきい値電圧が高いままならハイレベル（ＮＧ Ｄat
a）のままとされる。信号ＴＳ０とＴＳ１によりトラン
スファＭＯＳＦＥＴをオン状態にして、上記読み出しデ
ータを基準電圧Ｒef. ＤＬとをセンスアンプの入力に供
給し、デカＭＯＳＦＥＴをオン状態にして活性化させ
る。

【００９１】このベリファイの結果が、上記のように不
十分なら再び書き込み動作が行われ、上記のようなロウ
レベルの信号が得られるまで予め決められた回数を限度
として繰り返して行われる。上記一定回数に達しても書
き込みが不十分と判定されたなら、そのメモリセルは不
良とされ、必要に応じて冗長回路に切り替えられる。

【００９２】図２１（Ｂ）には、読み出し動作を説明す
るための波形図が示されている。前の読み出し動作の終
了によりデカＭＯＳＦＥＴがオフ状態にされる。セット
ＭＯＳＦＥＴによりデータ線ＤＬの電位がロウレベルに
される。そして、前記ブロックに分けられたメモリセル
のドレイン側セレクトＭＯＳＦＥＴがオン状態にされ
る。そして、プリチャージ電圧ＰＲ０とＰＲ１が、それ
ぞれのメモリマットの選択／非選択に応じて一対のデー
タ線をプリチャージ電圧と基準電圧に設定される。この
後に、上記ブロックに分けられたメモリセルのそれぞれ
側のセレクトＭＯＳＦＥＴがオン状態にされて、選択メ
モリマット側のデータ線の電位は、選択された記憶ＭＯ
ＳＦＥＴがオフ状態ならプリチャージレベルのままにさ
れ、オン状態ならメモリ電流によってロウレベルに引き
抜かれる。

【００９３】信号ＴＳ０とＴＳ１がハイレベルにされ
て、トランスファＭＯＳＦＥＴがオン状態となり、上記
一対のデータ線をセンスアンプの入力に接続する。そし
て、セットＭＯＳＦＥＴがオフ状態にされ、デカＭＯＳ
ＦＥＴがオン状態にされてセンスアンプの活性化が行わ
れ、上記読み出し信号の増幅動作を行う。

【００９４】上記図２０の実施例において、センスアン
プの入力電圧を受けるＭＯＳＦＥＴは、オール“１”の
検出回路として設けられる。すなわち、同様な他のセン
スアンプの入力に設けられるＭＯＳＦＥＴとワイヤード
オア論理が採られ、読み出されたデータ線が全てロウレ
ベルのとき、これら全てのＭＯＳＦＥＴがオフ状態にな
ってハイレベルの検出信号を得ることができる。いずれ
か１つのセンスアンプの入力がハイレベルなら、ＭＯＳ
ＦＥＴがオン状態になってロウレベルの検出信号を形成
するので、全ＭＯＳＦＥＴがオフ状態を以て全信号の
“１”を検出することができる。すなわち、同図におい
て、センスアンプの左側のデータ線ではメモリセルから
の読み出しが“１”のとき、消去状態であることを表し
ている。

【００９５】これに対してセンスアンプの出力を左側回
路と同様な回路によって出力させる構成のときには、右
側に設けられるデータ線では、書き込みと消去の論理レ
ベルが逆にされる。すなわち、差動型センスアンプの右
側のデータ線に設けられるメモリセルに対しては、ロウ
レベル出力を以て消去状態にされるが、外部端子からみ
るとオール“０”のときに消去状態と判定される。

【００９６】図２２には、データ線と上記差動型センス
アンプとの関係を説明するための更に他の一実施例の回
路図が示されている。この実施例では、プリチャージＭ
ＯＳＦＥＴが省略される。言い換えるならば、書き込み
用の信号ＰＷ０，ＰＷ１に読み出し用プリチャージ機能
を合わせ持つようにして、上記プリチャージＭＯＳＦＥ
Ｔを削減するものである。

【００９７】図２３には、その動作の一例を説明するた
めの波形図が示されている。同図（Ａ）には、書き込み
動作とベリファイ動作が示され、（Ｂ）には読み出し動
作が示されている。同図のように、信号ＰＷが書き込み
動作とベリファイ及び読み出し動作のときにも使用さ
れ、それぞれの動作モードに応じて電圧レベルが変化さ
せられる。すなわち、図２１の信号ＰＷとＰＲとが１つ
の信号ＰＷにより実現されるものである。

【００９８】上記プリチャージＭＯＳＦＥＴは、各デー
タ線に対応して設けられるものであり、約３２Ｍビット
等のような大きな記憶容量を持つようにされた半導体記
憶装置では、例えばデータ線の数も４０９６本又は８１
９２本のように多数設けられるので、削除されるプリチ
ャージＭＯＳＦＥＴの数もそれに対応した多くなる。

【００９９】図２４には、この発明に係る半導体記憶装
置の読み出し系回路の他の一実施例の構成図が示されて
いる。この実施例では、センスアンプの後段にメインア
ンプ（Ｍain Ａmp）が設けられる。このメインアンプの
後段にはデータラッチ（Ｄata Ｌatch）が設けられ、こ
のデータラッチを通して読み出しデータが、データ出力
バッファ（Ｄout Ｂuffer)を通して出力される。

【０１００】特に制限されないが、この実施例では、セ
ンスアンプＳＡは３つ分けられ、クロックＳＣの最初の
パルス１によって、メインアンプは第１番目のセンスア
ンプからのデータＤata1を増幅する。クロックＳＣがロ
ウレベル１Ｌのとき、データラッチでは上記メインアン
プによって増幅されたデータＤata1をラッチする。クロ
ックＳＣの２番目のパルス２によって、メインアンプは
第２番目のセンスアンプからのデータＤata2を増幅す
る。これと並行して、データ出力バッファはデータラッ
チに取り込まれたデータＤata1を出力させる。このクロ
ックＳＣがロウレベル２Ｌのとき、データラッチでは上
記メインアンプによって増幅されたデータＤata2をラッ
チする。

【０１０１】そして、クロックＳＣの３番目のパルス３
によって、メインアンプは第３番目のセンスアンプから
のデータＤata3を増幅する。これと並行して、データ出
力バッファはデータラッチに取り込まれたデータＤata2
を出力させる。このクロックＳＣがロウレベル３Ｌのと
き、そして、図示しない次のクロックＳＣのハイレベル
によりデータ出力バッファは、データラッチに取り込ま
れたデータＤata3を出力させるようにするものである。
このようなパイプライン的なシリアル動作によって、高
速にデータを出力させることができる。この実施例にお
いて、データラッチを省略して、メインアンプの出力を
データ出力バッファに供給する構成としてもよい。

【０１０２】図２５には、データ線とセンスアンプとの
関係を説明するための更に他の一実施例の回路図が示さ
れている。この実施例では、センスアンプに対して２つ
のデータ線が割り当てられる。すなわち、前記のような
４個のセンスアンプに対して全体で８本のデータ線ＤＬ
０〜ＤＬ７が２本ずつ割り当てられる。そして、選択信
号Ｆ００，Ｆ０１とＦ１０，Ｆ１１にカラム選択機能が
合わせ持つようにされる。上記信号Ｆ００〜Ｆ１１の組
み合わせにより、ワード線を切り替えないでデータ線Ｄ
Ｌ０〜ＤＬ７の信号を連続して出力させることができ
る。同図では省略されているが、このようなトランスフ
ァＭＯＳＦＥＴに対応してデータ線ＤＬ０〜ＤＬ７に設
けられるプリチャージＭＯＳＦＥＴも４つに分けられ、
それぞれにプリチャージ電圧Ｖr0〜Ｖr3が供給される。

【０１０３】例えば、連続読み出し動作おいて、信号Ｆ
００とＦ１０により４本分のデータ線の読み出しが行わ
れると、続いてＦ０１とＦ１１により４本分のデータ線
の読み出しが行われる。上記Ｆ００とＦ１０及びＦ０１
とＦＦ１１により８本分のデータ線の読み出しが行われ
た後にワード線の切り替えが行われる。この構成では、
センスアンプの数をデータ線の数に対して半分に減らす
ことができる。

【０１０４】図２６には、この発明に係る半導体記憶装
置を用いたマイクロコンピュータ等の情報処理システム
の一実施例のブロック図が示されている。同図のフラッ
シュメモリは、前記実施例のような半導体記憶装置から
構成される。

【０１０５】この実施例のシステムは、中央処理装置
（又はマイクロプロセッサ）ＣＰＵ、、アドデコーダ、
タイミングコントローラ、データバッファ、データレジ
スタ、リレー及び前記のようなフラッシュメモリを含ん
でいる。フラッシュメモリは代表として１つが例示的に
示されているが、所望の記憶容量を得るために複数のフ
ラッシュメモリが並列形態に接続される。なお、マイク
ロコンピュータ等のシステムを構成するのに必要なメモ
リＲＡＭや、ＲＯＭ及び入出力装置は、この発明に直接
関係が無いので省略されている。

【０１０６】上記フラッシュメモリのＳＣピンは、シリ
アルクロック入力端子である。この入力端子から入力さ
れたクロックＳＣに同期してデータがシリアルに出力さ
れる。このシリアルクロックＳＣは、タイミングコント
ローラにより発生されるようにされいてるが、ＣＰＵの
システムクロックを直接的に入力するものであってもよ
い。

【０１０７】フラッシュメモリからのシリアルリード
は、／ＣＥと／ＯＥをロウレベルのときにＳＣに同期さ
せて、内部アドレスインクリメントしながらＩ／Ｏピン
よりデータを出力させる。このとき、アドレスバスはフ
リーとされる。上記第１番目のフラッシュメモリをシリ
アル出力時に、図外の第２番目等のフラッシュメモリか
ら出力を得るときには、信号／ＯＥを分離しておいてデ
ータがデータバスで競合しないようにすればよい。

【０１０８】上記の実施例から得られる作用効果は、下
記の通りである。 （１） 記憶情報に従って高いしきい値電圧か低いしき
い値電圧かを持つようにされた記憶トランジスタがマト
リックス配置されてなるメモリアレイのデータ線を複数
ブロックに分け、時間的に分散されて増幅動作を行うセ
ンスアンプによって信号増幅を行うことにより、ピーク
電流を低減させることができ、それに伴い動作マージを
大きくすることができるという効果が得られる。

【０１０９】（２） 隣接して配置される奇数番目と偶
数番目のデータ線に対応して第１群のセンスアンプと第
２群のセンスアンプに分け、一方のセンスアンプ群の出
力信号をシリアルに出力させている間に、ワード線の切
り替えを行うとともに他方のセンスアンプ群を上記切り
替えられたワード線に対応したメモリセルからの読み出
し信号の増幅動作を行わせることにより、奇数番目と偶
数番目のデータ線の読み出し動作を交互に行うようにす
ることによって隣接データ線間のカップリングノイズを
低減でき、高速に連続したシリアル読み出しを行うこと
ができるという効果が得られる。

【０１１０】（３） 上記奇数番目と偶数番目のデータ
線からの読み出しと、ワード線の切り替えのためのアド
レスは、外部端子から供給されるクロックに同期して歩
進させられるアドレス発生回路により形成することによ
り、高速にしかも簡単に大量のデータを読み出すことが
できるという効果が得られる。

【０１１１】（４） 複数からなるスタックドゲート構
造の記憶ＭＯＳＦＥＴの共通化されたドレインに第１の
選択ＭＯＳＦＥＴを介してデータ線に接続し、かかる記
憶ＭＯＳＦＥＴの共通化されたソースに第２の選択ＭＯ
ＳＦＥＴを介して接地電位に接続することにより、非選
択の記憶ＭＯＳＦＥＴに対する書き込み／消去時のスト
レスを大幅に低減させることができるという効果が得ら
れる。

【０１１２】（５） 上記メモリアレイは一対のメモリ
マットからなり、各メモリマットのデータ線は差動のセ
ンスアンプに入力され、非選択のメモリマットのデータ
線電位を基準電圧として選択メモリマットのデータ線電
位のセンスを行うようにすることによって、高感度で高
速のセンスアンプを得ることができるという効果が得ら
れる。

【０１１３】（６） 上記センスアンプには、その増幅
信号を受けるＭＯＳＦＥＴを設けて、ワイヤードオア接
続させるという簡単な構成により、全データ線の消去状
態の検出信号を行うことができるという効果が得られ
る。

【０１１４】（７） 上記センスアンプをＣＭＯＳラッ
チ回路を用い、書き込みデータを入力して保持させ、こ
の保持されたデータに基づいて複数のデータ線に対応し
たメモリセルに対して一斉の書き込み動作を行うように
することによって、書き込み動作の高速化が図られると
いう効果が得られる。

【０１１５】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、差動
型のセンスアンプはスタティック型ＲＡＭに用いられて
いるように、差動ＭＯＳＦＥＴを増幅ＭＯＳＦＥＴとし
て用いるようなものであってもよい。記憶ＭＯＳＦＥＴ
は、前記のようなフラチッシュ型ＥＥＰＲＯＭの他に、
ＥＰＲＯＭやマスクＲＯＭを構成するものであってもよ
い。

【０１１６】この発明は、記憶情報に従って高いしきい
値電圧か低いしきい値電圧かを持つようにされた半導体
記憶装置に広く利用できる。この半導体記憶装置は、１
チップのマイクロコンピュータ等のようなディジタル集
積回路に内蔵されるものであってもよい。

【０１１７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、記憶情報に従って高いしき
い値電圧か低いしきい値電圧かを持つようにされた記憶
トランジスタがマトリックス配置されてなるメモリアレ
イのデータ線を複数ブロックに分け、時間的に分散され
た活性化信号により増幅動作を行うセンスアンプによっ
て信号増幅を行う。そして、隣接して配置される奇数番
目と偶数番目のデータ線に対応して第１群のセンスアン
プと第２群のセンスアンプに分け、一方のセンスアンプ
群の出力信号をシリアルに出力させている間に、ワード
線の切り替えを行うとともに他方のセンスアンプ群を上
記切り替えられたワード線に対応したメモリセルからの
読み出し信号の増幅動作を行わせることにより、ピーク
電流の低減と奇数番目と偶数番目のデータ線の読み出し
動作を交互にして隣接データ線間のカップリングノイズ
の低減と連続した高速シリアル読み出しを行うことがで
きる。

【図面の簡単な説明】

【図１】この発明に係る一括消去型ＥＥＰＲＯＭの一実
施例を示すブロック図である。

【図２】上記メモリマットとその周辺部の一実施例を示
す概略回路図である。

【図３】この発明に係る半導体記憶装置のデータ線とセ
ンスアンプとの関係を説明するための一実施例を示す回
路図である。

【図４】この発明に係る半導体記憶装置のデータ線とセ
ンスアンプとの関係を説明するための他の一実施例を示
す回路図である。

【図５】この発明に係る半導体記憶装置のデータ線とセ
ンスアンプとの関係を説明するための更に他の一実施例
を示す回路図である。

【図６】この発明に先立って検討されたデータ線とセン
スアンプの一例を示す回路図でたある。

【図７】この発明に半導体記憶装置の内部回路の読み出
し動作を説明するための基本的な波形図である。

【図８】上記図３の実施例に対応した読み出し動作の一
例を説明するための波形図である。

【図９】この発明に係る半導体記憶装置における連続読
み出し動作の一実施例を示すタイミング図である。

【図１０】この発明に係る半導体記憶装置における連続
読み出し動作の他の一実施例を示すタイミング図であ
る。

【図１１】この発明に係る半導体記憶装置における連続
読み出し動作の更に他の一実施例を示すタイミング図で
ある。

【図１２】上記図９の動作モードに対応した内部回路の
動作を説明するためのフローチャート図である。

【図１３】上記図１０の動作モードに対応した内部回路
の動作を説明するための一部のフローチャート図であ
る。

【図１４】上記図１０の動作モードに対応した内部回路
の動作を説明するための残り一部のフローチャート図で
ある。

【図１５】上記図１１の動作モードに対応した内部回路
の動作を説明するための一部のフローチャート図であ
る。

【図１６】上記図１１の動作モードに対応した内部回路
の動作を説明するための他の一部のフローチャート図で
ある。

【図１７】上記図１１の動作モードに対応した内部回路
の動作を説明するための残りの一部のフローチャート図
である。

【図１８】この発明に係る半導体記憶装置の他の一実施
例を示す要部ブロック図である。

【図１９】この発明に係る半導体記憶装置におけるデー
タ線と差動型センスアンプとの関係を説明するための一
実施例を示す回路図である。

【図２０】この発明に係る半導体記憶装置におけるデー
タ線と上記差動型センスアンプとの関係を説明するため
の他の一実施例を示す回路図である。

【図２１】上記図２０の実施例回路の動作の一例を説明
するための波形図である。

【図２２】この発明に係る半導体記憶装置におけるデー
タ線と上記差動型センスアンプとの関係を説明するため
の更に他の一実施例を示す回路図である。

【図２３】上記図２２の実施例回路の動作の一例を説明
するための波形図である。

【図２４】この発明に係る半導体記憶装置の読み出し系
回路の他の一実施例を示す構成図である。

【図２５】この発明に係る半導体記憶装置におけるデー
タ線とセンスアンプとの関係を説明するための更に他の
一実施例を示す回路図である。

【図２６】この発明に係る半導体記憶装置を用いたマイ
クロコンピュータ等の情報処理システムの一実施例を示
すブロック図である。

【図２７】従来のメモリセルの一例を示す概略断面図で
ある。

【符号の説明】

ＭＡＴ…メモリマット、ＳＵＢ−ＤＣＲ…サブデコー
ダ、ＭＡＮ−ＤＣＲ…メインデコーダ、ＧＤＣＲ…ゲー
トデコーダ、ＣＯＮＴ…制御回路、ＡＤＢ…アドレスバ
ッファ、ＡＬＨ…アドレスラッチ、ＡＤＧ…アドレス発
生回路、ＶＧ…電圧発生回路、ＣＤＣＲ…コマンドデコ
ーダ、ＳＲＥＧ…ステイタスレジスタ、ＡＳＣ…センス
アンプ制御回路、ＳＡ…センスアンプ、ＹＧ…Ｙゲー
ト、ＩＢ…データ入力バッファ、ＯＢ…データ出力バッ
ファ、ＤＬ…データ線、ＷＬ…ワード線、ＣＰＵ…中央
処理装置。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−276393（ＪＰ，Ａ) 特開 平３−252991（ＪＰ，Ａ) 特開 平５−55530（ＪＰ，Ａ) 特開 平３−113795（ＪＰ，Ａ) 特開 平２−244485（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/00 - 16/34 G11C 11/40

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】 複数のワード線と、 複数のデータ線と、 複数のメモリセルと、 第１センスアンプ群と、 第２センスアンプ群と、 第１選択スイッチ回路と、 第２選択スイッチ回路と、 第１データ選択回路と、 第２データ選択回路と、 アドレス生成回路と、 出力回路とを有し、上記複数のワード線と複数のデータ線とは一のメモリマ
   ットを構成するものであり、 上記複数のメモリセルの各々は第１及び第２半導体領
   域、フローティングゲート及びコントロールゲートを有
   し、上記コントロールゲートは上記複数のワード線の中
   の１本のワード線に結合され、上記第１半導体領域は上
   記複数のデータ線の中の１本のデータ線に結合され、 上記第１センスアンプ群は、上記第１選択スイッチ回路
   を通して上記複数のデータ線の中の一部のデータ線に選
   択的に接続され、上記第１データ選択回路を通して上記
   出力回路に接続され、 上記第２センスアンプ群は、上記第２選択スイッチ回路
   を通して上記複数のデータ線の中の残り一部のデータ線
   に選択的に接続され、上記第２データ選択回路を通して
   上記出力回路に接続され、 上記第１選択スイッチ回路又は第２選択スイッチ回路を
   通して伝えられたデータ線上のデータを上記第１センス
   アンプ群又は第２センスアンプ群が増幅及び保持する第
   １読み出し動作と、 上記第１センスアンプ群又は第２センスアンプ群の保持
   信号を上記アドレス生成回路で形成された第１アドレス
   信号に従って上記第１データ選択回路又は第２データ選
   択回路の選択動作によって上記出力回路にシリアルに出
   力する第２読み出し動作とを有し、 上記第１センスアンプ群が上記第２読み出し動作を行っ
   ている期間に、それに対応した上記第１選択スイッチ回
   路がオフ状態となり、上記アドレス生成回路で形成され
   た第２アドレス信号に従ってワード線の選択が切り換え
   られ、切り換えられたワード線に接続されたメモリセル
   に対して上記第２センスアンプ群が上記第１読み出し動
   作を行うことを特徴とする半導体記憶装置。
2. 【請求項２】 請求項１において、 上記第１と第２選択スイッチ回路は、トラスファＭＯＳ
   ＦＥＴにより構成され、 上記第１と第２データ選択回路は、Ｙゲートであること
   を特徴とする半導体記憶装置。
3. 【請求項３】 請求項１において、 上記第１センスアンプ群に上記第１選択スイッチ回路を
   通して選択的に接続される上記複数のデータ線の中の一
   部のデータ線は、偶数番目のデータ線であり、 上記第２センスアンプ群に上記第２選択スイッチ回路を
   通して選択的に接続される上記複数のデータ線の中の残
   り一部のデータ線は、奇数番目のデータ線であり、 上記偶数番目のデータ線と上記奇数番目のデータ線とは
   半導体基板上において互いに隣接して配置されることを
   特徴とする半導体記憶装置。
4. 【請求項４】 請求項３において、 上記偶数番目のデータ線が割り当てられるアドレス空間
   は、上記奇数番目のデータ線が割り当てられるアドレス
   空間よりも上位にされ、 上記切り換えられたワード線のアドレスは、切り換えら
   れる前のワード線のアドレスよりも上位のアドレスであ
   ることを特徴とする半導体記憶装置。
5. 【請求項５】 請求項３において、 上記偶数番目のデータ線と奇数番目のデータ線には、固
   定レベルが供給されるショートＭＯＳＦＥＴと、メモリ
   セルからの読み出し信号を得るためのプリチャージＭＯ
   ＳＦＥＴとを更に備えてなり、 上記第２読み出し動作を行っているセンスアンプ群に対
   応したデータ線群には、上記ショートＭＯＳＦＥＴによ
   り固定レベルが与えられ、 上記第１読み出し動作を行うセンスアンプ群に対応した
   データ線群には上記プリチャージＭＯＳＦＥＴによって
   プリチャージ電圧が与えられることを特徴とする半導体
   記憶装置。
6. 【請求項６】 請求項４において、 上記アドレス生成回路は、外部端子からスタートアドレ
   スとエンドアドレスとが供給され、かかるアドレス範囲
   でクロック信号に同期して連続的な動作が行われること
   を特徴とする半導体記憶装置。
7. 【請求項７】 請求項４において、 上記アドレス生成回路は、外部端子からスタートアドレ
   スが印加され、かかるスタートアドレスからクロック信
   号の供給期間において連続的な動作が行われることを特
   徴とする半導体記憶装置。
8. 【請求項８】 請求項１において、 入力回路を更に備え、 上記入力回路を通したシリアルに入力された書き込みデ
   ータは、上記第１又は第２データ選択回路を通して上記
   第１センスアンプ群又は第２センスアンプ群に保持さ
   れ、 上記第１センスアンプ群及び第２センスアンプ群に保持
   されたデータに従って、１本のワード線分に対応したメ
   モリセルへの書き込み動作が行われることを特徴とする
   半導体記憶装置。
9. 【請求項９】 請求項１において、 上記データ線は、１つのメインデータ線と、その延長方
   向に設けられた複数のサブデータ線と、上記複数のサブ
   データ線の中から１つのサブデータ線を選択するサブデ
   ータ線選択回路とを備えた階層構造とされ、 上記メインデータ線の複数に対応して上記第１、第２選
   択スイッチ回路及び第１センスアンプ群及び第２センス
   アンプ群が設けられることを特徴とする半導体記憶装
   置。