JP3686951B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は半導体記憶装置に関し、例えば、ワード線単位の消去機能を有するフラッシュメモリ等に利用して特に有効な技術に関するものである。
【0002】
【従来の技術】
直交して配置されるワード線及びデータ線ならびにこれらのワード線及びデータ線の交点に配置され制御(コントロール)ゲート及び浮遊(フローティング)ゲートを有する図9に示したような断面構造の2層ゲート構造型メモリセルを含むメモリアレイがあり、このようなメモリアレイをその基本構成要素とするフラッシュメモリがある。フラッシュメモリは、所定数のメモリセルからなるブロックを単位として記憶データの一括消去を行うためのいわゆるブロック消去機能を有する。
【0003】
【発明が解決しようとする課題】
本願発明者等は、この発明に先立って、フラッシュメモリのブロック消去時の消去単位を小さくしてその利便性を高めることを検討し、ワード線を単位として記憶データの選択的な消去が可能なフラッシュメモリを開発した。このフラッシュメモリにおいて、記憶データの消去動作は、図7に示されるように、例えば消去対象となる選択ワード線W0に−10V(ボルト)のような比較的絶対値の大きな負電位の内部電圧VPNを印加し、その他の非選択ワード線W1等に+2Vのような比較的絶対値の小さな正電位の内部電圧VCEを印加し、さらにソース線SLに+4Vのような中間的な絶対値の正電位の内部電圧VCWを印加して行われる。これにより、非選択ワード線W1等に結合されたメモリセルNcの制御ゲート及びソース間電位を小さくして誤消去及び誤書き込みを抑制しつつ、選択ワード線W0に結合されたメモリセルNcのソース及び制御ゲート間に計14Vの消去電圧を印加し、確実な消去動作を実現することができる。
【0004】
ところが、本願発明者等は上記フラッシュメモリの設計を進める中、次の問題点に直面した。すなわち、このフラッシュメモリでは、図7の消去動作時、例えば非選択ワード線W1とデータ線D1との交点に配置されすでに消去状態にある点線内のメモリセルNcが、その制御ゲートつまりワード線W1に+2Vの内部電圧VCEが印加されそのソースつまりソース線SLに+4Vの内部電圧VCWが印加されることによってオン状態となる。このため、このメモリセルNcを介して矢印のような電流が流れ、フローティング状態にあるデータ線D1等が正電位にチャージされる。一方、このフラッシュメモリでは、消去終結時、内部電圧VCEつまり+2Vの非選択レベルにあった多数の非選択ワード線がすべて接地電位VSSつまり0Vとされるまでには、Xアドレスデコーダの構成上比較的長い時間が必要となるため、ソース線SLは、図8に示されるように、選択ワード線W0ならびに非選択ワード線W1等に先立って接地電位VSSに戻される。したがって、ソース線SLが接地電位VSSとされてから非選択ワード線W1等が接地電位VSSとされるまでの間、消去状態にある点線内のメモリセルNcが再びオン状態となり、これを介してデータ線の蓄積電荷がソース線SLにディスチャージされ、矢印の電流が流れる。この結果、消去状態にある点線内のメモリセルNcが弱い書き込み状態となり、最悪の場合には誤書き込みとなって、フラッシュメモリの信頼性が低下する。また、これに対処するため、ソース線SLの電位を徐々に低下させ消去終結時における電流の変化を小さくして誤書き込みを抑制する方法も考えられるが、この方法を採った場合、消去モードにおけるフラッシュメモリのサイクルタイムが長くなり、消去時間が増大する。
【0005】
この発明の目的は、消去時間を増大させることなく、ワード線単位の消去機能を有するフラッシュメモリ等の消去終結時における誤書き込みを防止し、その信頼性を高めることにある。
【0006】
この発明の前記ならびにその他の目的と新規な特徴は、この明細書の記述及び添付図面から明らかになるであろう。
【0007】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。すなわち、直交して配置されるワード線及びデータ線ならびにこれらのワード線及びデータ線の交点に配置される2層ゲート構造型メモリセルを含むメモリアレイを具備し、かつ消去動作時、選択ワード線に比較的大きな絶対値の負電圧を印加し非選択ワード線に比較的小さな絶対値の正電圧を印加しソース線に中間的な絶対値の正電圧を印加することによりワード線単位での消去動作を可能としたフラッシュメモリ等に、メモリアレイを構成するデータ線のそれぞれとソース線との間に設けられ、かつ消去終結時、ソース線の電位が接地電位に戻されてから選択ワード線及び非選択ワード線の電位が接地電位に戻されるまでの間選択的にオン状態とされる短絡MOSFETを追加する。
【0008】
上記した手段によれば、ワード線単位での消去動作時、非選択ワード線に結合されすでに消去状態にあるメモリセルを介して対応するデータ線にチャージされた電荷を、消去終結時には、主に短絡MOSFETを介してソース線にディスチャージし、非選択ワード線に結合されすでに消去状態にあるメモリセルを介して流されるディスチャージ電流を削減して、これらのメモリセルが書き込み状態となるのを防止することができる。この結果、消去時間を増大させることなく、ワード線単位の消去機能を有するフラッシュメモリ等の消去終結時における誤書き込みを防止し、その信頼性を高めることができる。
【0009】
【発明の実施の形態】
図1には、この発明が適用されたフラッシュメモリの一実施例のブロック図が示されている。また、図2には、図1のフラッシュメモリに含まれるメモリアレイMARYならびにその周辺部の第1の実施例の回路図が示されている。これらの図をもとに、まずこの実施例のフラッシュメモリの構成及び動作の概要について説明する。なお、図1の各ブロックを構成する回路素子は、公知のMOSFET(金属酸化物半導体型電界効果トランジスタ。この明細書では、MOSFETをして絶縁ゲート型電界効果トランジスタの総称とする)集積回路の製造技術により、単結晶シリコンのような1個の半導体基板上に形成される。
【0010】
図1において、この実施例のフラッシュメモリは、半導体基板面の大半を占めて配置されるメモリアレイMARYをその基本構成要素とする。メモリアレイMARYは、図2に示されるように、水平方向に平行して配置されるm+1本のワード線W0〜Wmと、垂直方向に平行して配置されるn+1本のデータ線D0〜Dnとを含む。これらのワード線及びデータ線の交点には、制御ゲート及び浮遊ゲートを有する(m+1)×(n+1)個の2層ゲート構造型メモリセルNcが格子状に配置される。このうち、同一行に配置されたn+1個のメモリセルNcの制御ゲート(コントロールゲート)は、対応するワード線W0〜Wmにそれぞれ共通結合され、同一列に配置されたm+1個のメモリセルNcのドレインは、対応するデータ線D0〜Dnにそれぞれ共通結合される。さらに、メモリアレイMARYを構成するすべてのメモリセルNcのソースは、ソース線SLに共通結合される。メモリセルNcは、図9の断面構造図に示すようにされる。1はドレイン、2はフローティングゲート、3はソース、4はコントロールゲート、5は薄い酸化膜、6はP型シリコン基板、8は低濃度のN型拡散層、9はP型拡散層である。
【0011】
メモリアレイMARYを構成するワード線W0〜Wmは、その左方においてXアドレスデコーダXDに結合され、選択的に所定の選択レベル又は非選択レベルとされる。XアドレスデコーダXDには、XアドレスバッファXBからi+1ビットの内部アドレス信号X0〜Xiが供給されるとともに、高電圧供給端子VPP及び電源電圧供給端子VCCを介してそれぞれ高電圧VPP及び電源電圧VCCが供給され、内部電圧発生回路VGから内部電圧VPN(第1の内部電圧)及びVCE(第2の内部電圧)が供給される。XアドレスバッファXBには、アドレス入力端子AX0〜AXiを介してXアドレス信号AX0〜AXiが供給される。なお、特に制限されないが、高電圧VPPは、+11Vのような比較的絶対値の大きな正電位とされ、電源電圧VCCは+5Vとされる。また、内部電圧VPNは、−10Vのような比較的絶対値の大きな負電位とされ、内部電圧VCEは、+2Vのような比較的絶対値の小さな正電位とされる。
【0012】
XアドレスバッファXBは、フラッシュメモリが選択状態とされるとき、アドレス入力端子AX0〜AXiを介して供給されるXアドレス信号AX0〜AXiを取り込み、保持するとともに、これらのXアドレス信号をもとに内部アドレス信号X0〜Xiを形成して、XアドレスデコーダXDに供給する。
【0013】
XアドレスデコーダXDは、内部アドレス信号X0〜Xiをデコードし、メモリアレイMARYのワード線W0〜Wmを所定の選択又は非選択レベルとする。この実施例において、書き込みモードにおけるワード線の選択レベルは高電圧+11Vとされ、その非選択レベルは接地電位VSSつまり0Vとされる。また、読み出しモードにおけるワード線の選択レベルは、電源電圧VCCつまり+5Vとされ、その非選択レベルは接地電位VSSとされる。さらに、消去モードにおけるワード線の選択レベルは、内部電圧VPNつまり−10Vとされ、その非選択レベルは内部電圧VCEつまり+2Vとされる。
【0014】
一方、メモリアレイMARYを構成するソース線SLは、その右方においてソーススイッチSSに結合され、そのレベルが選択的に切り換えられる。ソーススイッチSSには、接地電位供給端子VSSを介して接地電位VSSが供給され、内部電圧発生回路VGから内部電圧VCW(第3の内部電圧)が供給される。なお、内部電圧VCWは、+4Vのような中間的絶対値の正電位とされる。ソーススイッチSSは、例えば図4に示すようにPチャンネル型MOSFETPwとNチャンネル型MOSFETNwとで構成される。消去モードにおいて、上記MOSFETPw及びMOSFETNwのゲートレベルを所定のタイミングで接地電位VSSとすることで、ソース線SLのレベルを選択的に内部電圧VCWつまり+4Vとし、その他の動作モードにおいて上記MOSFETPwとMOSFETNwのゲートレベルを電源電圧VCC(+5V)とすることでソース線SLのレベルを接地電位VSSとする。なお、消去モードにおけるフラッシュメモリ及びソーススイッチSSの具体的動作については、後で詳細に説明する。
【0015】
次に、メモリアレイMARYを構成するデータ線D0〜Dnは、図2に示されるように、その上方においてデータ線ディスチャージ回路DCの対応するNチャンネル型の短絡MOSFETNsのドレインに結合され、その下方においてYスイッチYSの対応するNチャンネル型のスイッチMOSFETNyのドレインに結合される。データ線ディスチャージ回路DCを構成する短絡MOSFETNsのソースは、ソース線SLに共通結合され、そのゲートには、タイミング制御回路TCから短絡制御信号DEが共通に供給される。一方、YスイッチYSを構成するスイッチMOSFETNyのソースは、8個おきに順次共通データ線CD0〜CD7に共通結合される。また、そのゲートは8個ずつ順次共通結合され、YアドレスデコーダYDから対応するデータ線選択信号YS0〜YSpがそれぞれ共通に供給される。なお、データ線ディスチャージ回路DCを構成する短絡MOSFETNsは、メモリアレイMARYを構成するメモリセルNcに比較して充分に大きなコンダクタンスを持つべく設計される。また、短絡制御信号DEは、通常接地電位VSSのようなロウレベルとされ、フラッシュメモリが消去モードとされるとき消去終結時に対応する所定のタイミングで選択的に電源電圧VCCのようなハイレベルとされる。さらに、データ線選択信号YS0〜YSpのビット数p+1が、データ線D0〜Dnの本数(n+1)に対して、
p+1=(n+1)/8
なる関係にあることは言うまでもない。
【0016】
データ線ディスチャージ回路DCを構成する短絡MOSFETNsは、消去モードの消去終結時、短絡制御信号DEのハイレベルを受けて選択的にかつ一斉にオン状態とされ、消去動作時において非選択ワード線に結合されすでに消去状態にあるメモリセルNcを介して対応するデータ線D0〜Dnに蓄積された電荷をソース線SLにディスチャージする。前述のように、短絡MOSFETNsは、メモリアレイMARYを構成するメモリセルNcに比較して充分に大きなコンダクタンスを持つべく設計される。この結果、データ線D0〜Dnの蓄積電荷は、主に短絡MOSFETNsを介してソース線SLにディスチャージされるため、非選択ワード線に結合されすでに消去状態にあるメモリセルNcを介して流されるディスチャージ電流を削減して、その誤書き込みを防止することができるものとなる。なお、データ線ディスチャージ回路DCを構成する短絡MOSFETNsの具体的動作ならびにその作用については、後で詳細に説明する。
【0017】
一方、YスイッチYSを構成するスイッチMOSFETNyは、対応するデータ線選択信号YS0〜YSpがハイレベルとされることで8個ずつ選択的にオン状態となり、メモリアレイMARYを構成するデータ線D0〜Dnの対応する8本と共通データ線CD0〜CD7との間を選択的に接続状態とする。
【0018】
YアドレスデコーダYDには、YアドレスバッファYBから内部アドレス信号Y0〜Yjが供給され、YアドレスバッファYBには、アドレス入力端子AY0〜AYjを介してYアドレス信号AY0〜AYjが供給される。
【0019】
YアドレスバッファYBは、フラッシュメモリが選択状態とされるとき、アドレス入力端子AY0〜AYjを介して供給されるYアドレス信号AY0〜AYjを取り込み、保持するとともに、これらのYアドレス信号をもとに内部アドレス信号Y0〜Yjを形成して、YアドレスデコーダYDに供給する。また、YアドレスデコーダYDは、内部アドレス信号Y0〜Yjをデコードして、対応する前記データ線選択信号YS0〜YSpを択一的にハイレベルとする。
【0020】
メモリアレイMARYを構成するデータ線D0〜DnがYスイッチYSを介して選択的に接続状態とされる共通データ線CD0〜CD7は、ライトアンプWAの対応する単位回路の出力端子に結合されるとともに、センスアンプSAの対応する単位回路の入力端子に結合される。ライトアンプWAの各単位回路の入力端子は、データ入力バッファIBの対応する単位回路の出力端子に結合され、センスアンプSAの各単位回路の出力端子は、データ出力バッファOBの対応する単位回路の入力端子に結合される。データ入力バッファIBの各単位回路の入力端子ならびにデータ出力バッファOBの各単位回路の出力端子は、対応するデータ入出力端子IO0〜IO7にそれぞれ共通結合される。
【0021】
データ入力バッファIBの各単位回路は、フラッシュメモリが書き込みモードで選択状態とされるとき、対応するデータ入出力端子IO0〜IO7を介して入力される書き込みデータを取り込み、ライトアンプWAの対応する単位回路に伝達する。これらの書き込みデータは、ライトアンプWAの各単位回路によって所定の書き込み信号とされ、共通データ線CD0〜CD7を介してメモリアレイMARYの選択された8個のメモリセルに書き込まれる。
【0022】
一方、センスアンプSAの各単位回路は、フラッシュメモリが読み出しモードで選択状態とされるとき、メモリアレイMARYの選択された8個のメモリセルから対応する共通データ線CD0〜CD7を介して出力される読み出し信号を増幅して、データ出力バッファOBの対応する単位回路に伝達する。これらの読み出し信号は、データ出力バッファOBの対応する単位回路からデータ入出力端子IO0〜IO7を介してフラッシュメモリの外部に送出される。
【0023】
タイミング制御回路TCは、外部から起動制御信号として供給されるチップイネーブル信号CEB(ここで、それが有効とされるとき選択的にロウレベルとされるいわゆる反転信号等については、その名称の末尾にBを付して表す。以下同様),ライトイネーブル信号WEBならびに出力イネーブル信号OEBをもとに前記短絡制御信号DEを含む各種の内部制御信号を選択的に形成して、フラッシュメモリの各部に供給する。
【0024】
内部電圧発生回路VGは、高電圧供給端子VPPを介して供給される高電圧VPPと電源電圧供給端子VCCを介して供給される電源電圧VCCとをもとに内部電圧VCW,VCEならびにVPNを形成し、各部に供給する。
【0025】
図3には、図1のフラッシュメモリの消去時及び消去終結時における信号波形図が示されている。また、図4には、図1のフラッシュメモリの消去時におけるメモリアレイ接続図が示され、図5には、その消去終結時におけるメモリアレイ接続図が示されている。これらの図をもとに、この実施例のフラッシュメモリ及びそのデータ線ディスチャージ回路DCの消去モードにおける具体的動作ならびにその特徴について説明する。なお、図3ないし図5には、フラッシュメモリの消去動作の対象としてメモリアレイMARYのワード線W0が指定された場合が例示されている。また、図4及び図5では、非選択ワード線に結合されすでに消去状態にあるメモリセルの代表例として、ワード線W1及びデータ線D1の交点に配置されるメモリセルNcが点線で囲まれて例示されている。
【0026】
図3において、この実施例のフラッシュメモリの消去モードは、まず選択ワード線W0を内部電圧VPNつまり−10Vの選択レベルとし非選択ワード線W1等を内部電圧VCEつまり+2Vの非選択レベルとすることにより開始される。このとき、YスイッチYSでは、すべてのスイッチMOSFETNyがオフ状態とされ、データ線D0〜Dnはすべてフローティング状態とされる。また、ソース線SLは、所定のタイミングで接地電位VSSから内部電圧VCWつまり+4Vに変化され、消去終結時において所定のタイミングで接地電位に戻される。さらに、データ線ディスチャージ回路DCの短絡MOSFETNsのゲートに供給される短絡制御信号DEは、通常接地電位VSSとされ、消去終結時において所定のタイミングで一時的に電源電圧VCCつまり+5Vとされる。
【0027】
周知のように、ワード線W1を含むすべての非選択ワード線W1〜Wmが通常の非選択レベルつまり接地電位VSSから消去モードの非選択レベルつまり内部電圧VCEに達するまでには、XアドレスデコーダXDの構成上比較的長い時間が必要となる。また、同様に、消去動作が終了しワード線W1を含むすべての非選択ワード線W1〜Wmが消去モードの非選択レベルつまり内部電圧VCEから通常の非選択レベルつまり接地電位VSSに戻されるまでにも、比較的長い時間が必要となる。このため、ソース線SLは、すべての非選択ワード線W1〜Wmが内部電圧VCEに達するタイミングを見計らって内部電圧VCWつまり+4Vとされ、これらの非選択ワード線W1〜Wmが接地電位VSSに戻されるのに先立って接地電位VSSに戻される。また、短絡制御信号DEは、消去終結時、ソース線SLが接地電位VSSに戻されたのを受けて電源電圧VCCに変化され、すべての非選択ワード線W1〜Wmが通常の非選択レベルつまり接地電位VSSに戻されるタイミングを見計らって接地電位VSSに戻される。
【0028】
メモリアレイMARYでは、図4に示されるように、選択ワード線W0が内部電圧VPNつまり−10Vの選択レベルに達しソース線SLが内部電圧VCWつまり+4Vに達した時点で、選択ワード線W0に結合されたn+1個のメモリセルNcのソース及び制御ゲート間に14Vの消去電圧が印加された状態となる。このため、これらの選択メモリセルNcでは、その浮遊ゲートに蓄積されていた電荷がFN(Fowler Nordheim:ファウラー ノルトハイム)トンネル現象によりそのソース側に引き抜かれ、これによってそのしきい値電圧が例えば0.5V程度に小さくなって消去状態となる。なお、このとき、データ線ディスチャージ回路DCの短絡MOSFETNsは、短絡制御信号DEの接地電位VSSを受けてすべてオフ状態となり、なんら作用しない。
【0029】
ところで、この消去動作時において、非選択ワード線W1に結合されすでに消去状態にある点線内の非選択メモリセルNcは、そのしきい値電圧が0.5Vでありしかもその制御ゲートつまりワード線W1が内部電圧VCEとされそのソースつまりソース線SLが内部電圧VCWとされることでオン状態となり、対応するデータ線D1に向かって矢印のような電流を流す。この結果、フローティング状態にあるデータ線D1は、点線内の非選択メモリセルNcを介してチャージされ、内部電圧VCEよりそのしきい値電圧分だけ低い正電位とされる。
【0030】
次に、ソース線SLが接地電位VSSに戻され短絡制御信号DEが電源電圧VCCとされて消去終結段階に入ると、メモリアレイMARYでは、図5に示されるように、選択ワード線W0に結合されたn+1個のメモリセルNcに対する消去動作が、ソース線SLが接地電位VSSに達した時点でやや抑制され、ワード線W0が接地電位VSSに戻された時点で完全に停止される。
【0031】
ところで、この消去終結時において、非選択ワード線W1に結合されすでに消去状態にある点線内の非選択メモリセルNcは、その制御ゲートつまりワード線W1が内部電圧VCEとされそのソースつまりソース線SLが接地電位VSSとされることで再びオン状態となり、前記消去動作時に対応するデータ線D1に蓄積された電荷をソース線SLにディスチャージさせようとする。ところが、この実施例のフラッシュメモリは、前述のように、データ線ディスチャージ回路DCを備え、メモリアレイMARYを構成するデータ線D0〜Dnとソース線SLとの間には、2層ゲート構造型メモリセルNcに比べて充分に大きなコンダクタンスを有し消去終結時に短絡制御信号DEのハイレベルを受けて選択的にかつ一斉にオン状態とされる短絡MOSFETNsがそれぞれ設けられる。したがって、データ線D1等に蓄積された電荷は、主にこの短絡MOSFETNsを介してソース線SLにディスチャージされ、非選択ワード線W1に結合されすでに消去状態にある点線内の非選択メモリセルNcを介してソース線SLに流されるディスチャージ電流は充分に小さな値となるため、これらのメモリセルNcが書き込み状態となるのを防止することができる。この結果、消去時間を増大させることなく、ワード線単位の消去機能を有するフラッシュメモリの消去終結時における誤書き込みを防止し、その信頼性を高めることができるものである。
【0032】
図6には、この発明が適用されたフラッシュメモリに含まれるメモリアレイMARY1及びMARY2ならびにその周辺部の第2の実施例の部分的な回路図が示されている。なお、この実施例は、前記図1ないし図5の実施例を基本的に踏襲するものであるため、これと異なる部分についてのみ説明を追加する。
【0033】
図7において、この実施例のフラッシュメモリは、互いに対をなす2個のメモリアレイMARY1(第1のメモリアレイ)及びMARY2(第2のメモリアレイ)を備え、これらのメモリアレイのそれぞれは、図の水平方向に平行して配置されるm+1本のワード線W10〜W1mあるいはW20〜W2mと、垂直方向に平行して配置されるn+1本のデータ線D10〜D1nあるいはD20〜D2nならびにこれらのワード線及びデータ線の交点に格子状に配置される(m+1)×(n+1)個の2層ゲート構造型メモリセルNcとを含む。
【0034】
メモリアレイMARY1を構成するデータ線D10〜D1nは、その上方においてデータ線ディスチャージ回路DC1の対応するMOSFETNa(第1のMOSFET)及びNb(第2のMOSFET)のドレインに結合され、その下方においてYスイッチYS1の対応するスイッチMOSFETNyを介して8本ずつ選択的に共通データ線CD10〜CD17つまりはセンスアンプSAの差動センスアンプDSA0〜DSA7の非反転入力端子に接続される。同様に、メモリアレイMARY2を構成するデータ線D20〜D2nは、その上方においてデータ線ディスチャージ回路DC2の対応するMOSFETNa(第1のMOSFET)及びNb(第2のMOSFET)のドレインに結合され、その下方においてYスイッチYS2の対応するスイッチMOSFETNyを介して8本ずつ選択的に共通データ線CD20〜CD27つまりはセンスアンプSAの差動センスアンプDSA0〜DSA7の反転入力端子に接続される。データ線ディスチャージ回路DC1を構成するMOSFETNa及びNbのゲートには、タイミング制御回路TCから短絡制御信号DE1a及びDE1bがそれぞれ共通に供給され、データ線ディスチャージ回路DC2のMOSFETNa及びNbのゲートには、短絡制御信号DE2a及びDE2bがそれぞれ共通に供給される。
【0035】
この実施例において、データ線ディスチャージ回路DC1及びDC2を構成するMOSFETNaは、比較的小さなコンダクタンスを持つべく設計され、MOSFETNbは、メモリアレイMARY1及びMARY2の2層ゲート構造型メモリセルNcに比較しても充分に大きなコンダクタンスを持つべく設計される。また、メモリアレイMARY1及びMARY2は、前述のように、互いに対をなし、その一方が活性化されるときにはその他方が必ず非活性状態とされる。さらに、短絡制御信号DE1a及びDE2aは、対応するメモリアレイMARY1又はMARY2が活性化されるとき選択的にハイレベルとされ、短絡制御信号DE1b及びDC2bは、対応するメモリアレイMARY1又はMARY2が非活性状態とされるとき、言い換えるならば対応するメモリアレイMARY1又はMARY2の対をなす他方が活性化されるとき選択的にハイレベルとされる。なお、メモリアレイMARY1が読み出しモードで活性化されるとき、ワード線W10〜W1mは択一的に電源電圧VCCつまり+5Vの選択レベルとされるが、非活性状態とされるメモリアレイMARY2のワード線W20〜W2mは、すべて接地電位VSSつまり0Vの非選択レベルとされる。同様に、メモリアレイMARY2が読み出しモードで活性化されるとき、ワード線W20〜W2mは択一的に電源電圧VCCの選択レベルとされるが、非活性状態とされるメモリアレイMARY1のワード線W10〜W1mは、すべて非選択レベルとされる。
【0036】
ここで、例えばメモリアレイMARY1が活性化されメモリアレイMARY2が非活性状態とされて短絡制御信号DE1a及びDE2bがハイレベルとされるとき、メモリアレイMARY1では、ワード線W10〜W1mが択一的に電源電圧VCCの選択レベルとされるとともに、データ線ディスチャージ回路DC1のMOSFETNaが一斉にオン状態とされる。また、YスイッチYSでは、データ線D10〜D1nのうち指定された8本が共通データ線CD10〜CD17に選択的に接続され、センスアンプSAの対応する差動センスアンプDSA0〜DSA7から例えば+1Vのような読み出し電圧の供給を受ける。これにより、データ線D10〜D1nの選択された8本には、選択ワード線に結合された対応するメモリセルNcの保持データに従った読み出し電流と、データ線ディスチャージ回路DC1の対応するMOSFETNaのコンダクタンスに応じた電流とが流され、これに応じた電圧信号がセンスアンプSAの対応する差動センスアンプDSA0〜DSA7の非反転入力端子において得られる。
【0037】
一方、非活性状態とされるメモリアレイMARY2では、ワード線W20〜W2mがすべて非選択レベルとされメモリセルNcはすべてオフ状態とされるが、データ線ディスチャージ回路DC2のMOSFETNbが短絡制御信号DE2bのハイレベルを受けて一斉にオン状態とされるとともに、データ線D20〜D2nの指定された8本が共通データ線CD20〜CD27に選択的に接続され、センスアンプSAの差動センスアンプDSA0〜DSA7から+1Vの読み出し電圧の供給を受ける。このため、データ線D20〜D2nの選択された8本には、データ線ディスチャージ回路DC2のMOSFETNbのコンダクタンスに応じた電流が流され、これに応じた電圧信号がセンスアンプSAの対応する差動センスアンプDSA0〜DSA7の反転入力端子において得られる。
【0038】
前述のように、データ線ディスチャージ回路DC1及びDC2を構成するMOSFETNaは、比較的小さなコンダクタンスを持つべく設計され、MOSFETNbは、比較的大きなコンダクタンスを持つべく設計される。したがって、活性状態にあるメモリアレイMARY1のデータ線D10〜D1nの指定された8本には、対応するメモリセルNcが消去状態にある場合、このメモリセルNcを介して流される比較的大きな電流とデータ線ディスチャージ回路DC1の対応するMOSFETNaを介して流される比較的小さな電流とが加算されて最も大きないわゆる論理“1”の読み出し電流が得られ、対応するメモリセルNcが書き込み状態にある場合には、このメモリセルNcを介して流される比較的小さな電流とデータ線ディスチャージ回路DC1の対応するMOSFETNaを介して流される比較的小さな電流とが加算されて最も小さないわゆる論理“0”の読み出し電流が得られる。このとき、非活性状態にあるメモリアレイMARY2のデータ線D20〜D2nの指定された8本には、データ線ディスチャージ回路DC2の対応するMOSFETNbを介して、上記論理“1”の読み出し電流の値と論理“0”の読み出し電流の値との間の中間的な値に設定された読み出し電流が得られるが、この読み出し電流は、センスアンプSAの差動センスアンプDSA0〜DSA7による差動増幅動作の基準電流として用いられる。
【0039】
つまり、この実施例のフラッシュメモリでは、対をなすメモリアレイMARY1及びMARY2の一方が活性化されるとき、非活性状態にある他方のデータ線ディスチャージ回路DC1又はDC2のMOSFETNbを介して得られる電流がセンスアンプSAの差動センスアンプDSA0〜DSA7の基準信号となる言わばダミー信号として用いられる訳であって、このように同様な特性変動を呈する一対のメモリアレイMARY1及びMARY2の非活性状態にある他方を基準信号の生成手段として利用することで、差動センスアンプDSA0〜DSA7つまりはフラッシュメモリの読み出し動作を安定化できるものとなる。
【0040】
なお、選択的に活性化されるメモリアレイMARY1及びMARY2の指定された8本のデータ線が選択的に接続状態とされる共通データ線CD10〜CD17ならびにCD20〜CD27は、センスアンプSAの対応する差動センスアンプDSA0〜DSA7の非反転及び反転入力端子にそれぞれ固定的に結合されるが、これらの差動センスアンプDSA0〜DSA7の出力レベルは、メモリアレイMARY1又はMARY2のどちらが活性化されたかによって実際の読み出し信号の論理レベルとは異なるものとなる。このため、差動センスアンプDSA0〜DSA7は、メモリアレイMARY1及びMARY2を選択的に活性化させるためのアレイ選択信号を受けてその出力信号の論理レベルを選択的に反転してデータ出力バッファOBの対応する単位回路に伝達する機能を持つ。
【0041】
ところで、この実施例のフラッシュメモリでは、データ線ディスチャージ回路DC1及びDC2のMOSFETNbのゲートに供給される短絡制御信号DE1b及びDE2bが、消去モードの消去終結時においても、前記図2の短絡制御信号DEと同じタイミングで一時的に電源電圧VCCのハイレベルとされる。前述のように、データ線ディスチャージ回路DC1及びDC2のMOSFETNbは比較的大きなコンダクタンスを有し、その値は、メモリアレイMARY1及びMARY2を構成する2層ゲート構造型メモリセルNcに比べても充分に大きなものとされる。この結果、データ線ディスチャージ回路DC1及びDC2のMOSFETNbは、前記図2の短絡MOSFETNsとしても作用するものとなり、これによって読み出し動作の安定化を図りつつ、フラッシュメモリの消去終結時における誤書き込みを防止し、その信頼性を高めうるものである。
【0042】
以上の実施例により得られる作用効果は下記の通りである。すなわち、
(1)直交して配置されるワード線及びデータ線ならびにこれらのワード線及びデータ線の交点に配置される2層ゲート構造型メモリセルを含むメモリアレイを具備し、かつ消去動作時、選択ワード線に比較的大きな絶対値の負電圧を印加し非選択ワード線に比較的小さな絶対値の正電圧を印加しソース線に中間的な絶対値の正電圧を印加することによりワード線単位での消去動作を可能としたフラッシュメモリ等に、メモリアレイを構成するデータ線のそれぞれとソース線との間に設けられ、かつ消去終結時、ソース線の電位が接地電位に戻されてから選択ワード線及び非選択ワード線の電位が接地電位に戻されるまでの間選択的にオン状態とされる短絡MOSFETを追加することで、消去動作時に非選択ワード線に結合されすでに消去状態にあるメモリセルを介して対応するデータ線にチャージされた電荷を、消去終結時、主に短絡MOSFETを介してソース線にディスチャージし、非選択ワード線に結合されすでに消去状態にあるメモリセルを介して流されるディスチャージ電流を削減し、これらのメモリセルが書き込み状態となるのを防止することができるという効果が得られる。
【0043】
(2)上記(1)項により、消去時間を増大させることなく、ワード線単位の消去機能を有するフラッシュメモリ等の消去終結時における誤書き込みを防止し、その信頼性を高めることができるという効果が得られる。
(3)上記(1)項及び(2)項において、フラッシュメモリ等が、互いに対をなす第1及び第2のメモリアレイと、その非反転及び反転入力端子に第1及び第2のメモリアレイの指定されたデータ線がそれぞれ選択的に接続される差動型のセンスアンプと、第1及び第2のメモリアレイを構成するデータ線のそれぞれとソース線との間に設けられ対応する第1又は第2のメモリアレイが活性化されるとき選択的にオン状態とされる比較的小さなコンダクタンスの第1のMOSFETと、第1のMOSFETのそれぞれと並列形態に設けられ対応する第1又は第2のメモリアレイと対をなす他方が活性化されるとき選択的にオン状態とされる比較的大きなコンダクタンスの第2のMOSFETとを含むとき、第1又は第2のMOSFETを短絡MOSFETとして併用することで、その読み出し動作の安定化を図りつつ、フラッシュメモリ等の消去終結時における誤書き込みを防止し、その信頼性を高めることができるという効果が得られる。
【0044】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、この発明は、上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、図1において、データ線ディスチャージ回路DCは、その一部としてメモリアレイMARY又はYスイッチYSに含めることができる。また、メモリアレイMARYは、その周辺部を含めて複数のメモリマットに分割することができる。データ入出力端子IO0〜IO7は、データ入力端子又はデータ出力端子として専用化できるし、フラッシュメモリのビット構成も、特に×8ビット構成であることを必須条件としない。フラッシュメモリは任意のブロック構成を採りうるし、起動制御信号の組み合わせや各電源電圧及び内部電圧の極性及び絶対値等も、任意に設定できる。
【0045】
図2において、メモリアレイMARYは、任意数の冗長ワード線及び冗長データ線を含むことができる。また、データ線ディスチャージ回路DCを構成する短絡MOSFETNsは、それぞれ並列形態とされる複数のMOSFETにより等価的に実現してもよい。さらに、短絡MOSFETNsならびにYスイッチYSを構成するスイッチMOSFETNyは、PチャンネルMOSFETに置き換えてもよいし、Pチャンネル及びNチャンネルMOSFETが組み合わされてなる相補スイッチとしてもよい。図3において、ワード線W0〜Wmの選択レベル及び非選択レベルやソース線SLの消去時における電位ならびに短絡制御信号DEとのタイミング関係等は、種々の実施形態を採りうる。
【0046】
図6において、データ線ディスチャージ回路DC1及びDC2のMOSFETNa及びNbは、同時にオン状態とすることにより短絡MOSFETNsとして作用させてもよい。また、チップ面積に余裕がある場合には、MOSFETNa及びNbの他に専用の短絡MOSFETNsを追加してもよい。
【0047】
以上の説明では、主として本発明者によってなされた発明をその背景となった利用分野であるフラッシュメモリに適用した場合について説明したが、それに限定されるものではなく、例えば、シングルチップマイクロコンピュータ等に内蔵される同様なフラッシュメモリやフラッシュメモリを内蔵するゲートアレイ集積回路等にも適用できる。この発明は、少なくとも2層ゲート構造型メモリセルが格子状に配置されてなるメモリアレイをその基本構成要素としかつワード線単位での消去機能を有する半導体記憶装置に広く適用できる。
【0048】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、直交して配置されるワード線及びデータ線ならびにこれらのワード線及びデータ線の交点に配置される2層ゲート構造型メモリセルを含むメモリアレイを具備し、かつ消去動作時、選択ワード線に比較的大きな絶対値の負電圧を印加し非選択ワード線に比較的小さな絶対値の正電圧を印加しソース線に中間的な絶対値の正電圧を印加することによりワード線単位での消去動作を可能としたフラッシュメモリ等に、メモリアレイを構成するデータ線のそれぞれとソース線との間に設けられ、かつ消去終結時、ソース線の電位が接地電位に戻されてから選択ワード線及び非選択ワード線の電位が接地電位に戻されるまでの間選択的にオン状態とされる短絡MOSFETを追加することで、消去動作時、非選択ワード線に結合されすでに消去状態にあるメモリセルを介してデータ線にチャージされた電荷を、消去終結時、主に短絡MOSFETを介してソース線にディスチャージし、非選択ワード線に結合されすでに消去状態にあるメモリセルに流されるディスチャージ電流を削減して、これらのメモリセルが書き込み状態となるのを防止できる。この結果、消去時間を増大させることなく、ワード線単位の消去機能を有するフラッシュメモリ等の消去終結時における誤書き込みを防止し、その信頼性を高めることができる。
【図面の簡単な説明】
【図1】この発明が適用されたフラッシュメモリの一実施例を示すブロック図である。
【図2】図1のフラッシュメモリに含まれるメモリアレイならびにその周辺部の第1の実施例を示す回路図である。
【図3】図1のフラッシュメモリの消去時及び消去終結時における信号波形図である。
【図4】図1のフラッシュメモリの消去時におけるメモリアレイ接続図である。
【図5】図1のフラッシュメモリの消去終結時におけるメモリアレイ接続図である。
【図6】この発明が適用されたフラッシュメモリに含まれるメモリアレイならびにその周辺部の第2の実施例を示す部分的な回路図である。
【図7】この発明に先立って本願発明者等が開発したフラッシュメモリの消去時におけるメモリアレイ接続図である。
【図8】図7のフラッシュメモリの消去終結時におけるメモリアレイ接続図である。
【図9】この発明が適用されたフラッシュメモリにおけるメモリセルの概略断面構造図である。
【符号の説明】
MARY・・・メモリアレイ、XD・・・Xアドレスデコーダ、XB・・・Xアドレスバッファ、DC・・・データ線ディスチャージ回路、YS・・・Yスイッチ、YD・・・Yアドレスデコーダ、YB・・・Yアドレスバッファ、SS・・・ソーススイッチ、WA・・・ライトアンプ、SA・・・センスアンプ、IB・・・データ入力バッファ、OB・・・データ出力バッファ、TC・・・タイミング制御回路、VG・・・内部電圧発生回路。
W0〜Wm・・・ワード線、D0〜Dn・・・データ線、Nc・・・2層ゲート構造型メモリセル、SL・・・ソース線、Pw・・・ソーススイッチ構成MOSFET、Nw・・・ソーススイッチ構成MOSFET、Ns・・・短絡MOSFET、DE・・・短絡制御信号、CD0〜CD7・・・共通データ線、Ny・・・スイッチMOSFET、YS0〜YSp・・・データ線選択信号。
MARY1〜MARY2・・・メモリアレイ、W10〜W1m,W20〜W2m・・・ワード線、D10〜D1n,D20〜D2n・・・データ線、SL1〜SL2・・・ソース線、DC1〜DC2・・・データ線ディスチャージ回路、Na〜Nb・・・短絡MOSFET、DE1a〜DE1b,DE2a〜DE2b・・・短絡制御信号、YS1〜YS2・・・Yスイッチ、CD10〜CD17,CD20〜CD27・・・共通データ線、DSA0〜DSA7・・・差動センスアンプ、YS10〜YS1p,YS20〜YS2p・・・データ線選択信号、
1・・・ドレイン、2・・・フローティングゲート、3・・・ソース、4・・・コントロールゲート、5・・・薄い酸化膜、6・・・P型シリコン基板、8・・・低濃度のN型拡散層、9・・・P型拡散層。
Claims (1)
- 直交して配置されるワード線及びデータ線ならびにこれらのワード線及びデータ線の交点に配置されその制御ゲート及びドレインが対応するワード線及びデータ線にそれぞれ共通結合されそのソースがソース線に共通結合される2層ゲート構造型メモリセルを含むメモリアレイと、上記データ線のそれぞれとソース線との間に設けられ消去終結時において選択的にオン状態とされる短絡MOSFETとを具備し、
上記2層ゲート構造型メモリセルの消去動作は、対応するワード線に比較的絶対値の大きな負電位の第1の内部電圧を印加し、その他のワード線に比較的絶対値の小さな正電位の第2の内部電圧を印加し、ソース線に中間的絶対値の正電位の第3の内部電圧を印加して行われ、消去動作の終結は、ソース線の電位を接地電位に戻した後、対応するワード線ならびにその他のワード線の電位を接地電位に戻すことにより行われるものであって、上記短絡MOSFETは、上記ソース線の電位が接地電位に戻されてから対応するワード線ならびにその他のワード線の電位が接地電位に戻されるまでの間、選択的にオン状態とされるものであり、
上記メモリアレイは、互いに対をなす第1及び第2のメモリアレイからなり、
その非反転入力端子及び反転入力端子に上記第1及び第2のメモリアレイの指定されたデータ線がそれぞれ選択的に接続される差動型のセンスアンプと、
上記第1及び第2のメモリアレイを構成するデータ線のそれぞれとソース線との間に設けられ対応する第1又は第2のメモリアレイが活性化されるとき選択的にオン状態とされる比較的小さなコンダクタンスの第1のMOSFETと、
上記第1のMOSFETのそれぞれと並列形態に設けられ対応する第1又は第2のメモリアレイと対をなす他方が活性化されるとき選択的にオン状態とされる比較的大きなコンダクタンスの第2のMOSFETとを更に備え、
上記短絡MOSFETは、上記第2のMOSFET又は第1及び第2のMOSFETを併用してなるものであることを特徴とするの半導体記憶装置。
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