JP3686951B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は半導体記憶装置に関し、例えば、ワード線単位の消去機能を有するフラッシュメモリ等に利用して特に有効な技術に関するものである。
【０００２】
【従来の技術】
直交して配置されるワード線及びデータ線ならびにこれらのワード線及びデータ線の交点に配置され制御（コントロール）ゲート及び浮遊（フローティング）ゲートを有する図９に示したような断面構造の２層ゲート構造型メモリセルを含むメモリアレイがあり、このようなメモリアレイをその基本構成要素とするフラッシュメモリがある。フラッシュメモリは、所定数のメモリセルからなるブロックを単位として記憶データの一括消去を行うためのいわゆるブロック消去機能を有する。
【０００３】
【発明が解決しようとする課題】
本願発明者等は、この発明に先立って、フラッシュメモリのブロック消去時の消去単位を小さくしてその利便性を高めることを検討し、ワード線を単位として記憶データの選択的な消去が可能なフラッシュメモリを開発した。このフラッシュメモリにおいて、記憶データの消去動作は、図７に示されるように、例えば消去対象となる選択ワード線Ｗ０に−１０Ｖ（ボルト）のような比較的絶対値の大きな負電位の内部電圧ＶＰＮを印加し、その他の非選択ワード線Ｗ１等に＋２Ｖのような比較的絶対値の小さな正電位の内部電圧ＶＣＥを印加し、さらにソース線ＳＬに＋４Ｖのような中間的な絶対値の正電位の内部電圧ＶＣＷを印加して行われる。これにより、非選択ワード線Ｗ１等に結合されたメモリセルＮｃの制御ゲート及びソース間電位を小さくして誤消去及び誤書き込みを抑制しつつ、選択ワード線Ｗ０に結合されたメモリセルＮｃのソース及び制御ゲート間に計１４Ｖの消去電圧を印加し、確実な消去動作を実現することができる。
【０００４】
ところが、本願発明者等は上記フラッシュメモリの設計を進める中、次の問題点に直面した。すなわち、このフラッシュメモリでは、図７の消去動作時、例えば非選択ワード線Ｗ１とデータ線Ｄ１との交点に配置されすでに消去状態にある点線内のメモリセルＮｃが、その制御ゲートつまりワード線Ｗ１に＋２Ｖの内部電圧ＶＣＥが印加されそのソースつまりソース線ＳＬに＋４Ｖの内部電圧ＶＣＷが印加されることによってオン状態となる。このため、このメモリセルＮｃを介して矢印のような電流が流れ、フローティング状態にあるデータ線Ｄ１等が正電位にチャージされる。一方、このフラッシュメモリでは、消去終結時、内部電圧ＶＣＥつまり＋２Ｖの非選択レベルにあった多数の非選択ワード線がすべて接地電位ＶＳＳつまり０Ｖとされるまでには、Ｘアドレスデコーダの構成上比較的長い時間が必要となるため、ソース線ＳＬは、図８に示されるように、選択ワード線Ｗ０ならびに非選択ワード線Ｗ１等に先立って接地電位ＶＳＳに戻される。したがって、ソース線ＳＬが接地電位ＶＳＳとされてから非選択ワード線Ｗ１等が接地電位ＶＳＳとされるまでの間、消去状態にある点線内のメモリセルＮｃが再びオン状態となり、これを介してデータ線の蓄積電荷がソース線ＳＬにディスチャージされ、矢印の電流が流れる。この結果、消去状態にある点線内のメモリセルＮｃが弱い書き込み状態となり、最悪の場合には誤書き込みとなって、フラッシュメモリの信頼性が低下する。また、これに対処するため、ソース線ＳＬの電位を徐々に低下させ消去終結時における電流の変化を小さくして誤書き込みを抑制する方法も考えられるが、この方法を採った場合、消去モードにおけるフラッシュメモリのサイクルタイムが長くなり、消去時間が増大する。
【０００５】
この発明の目的は、消去時間を増大させることなく、ワード線単位の消去機能を有するフラッシュメモリ等の消去終結時における誤書き込みを防止し、その信頼性を高めることにある。
【０００６】
この発明の前記ならびにその他の目的と新規な特徴は、この明細書の記述及び添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。すなわち、直交して配置されるワード線及びデータ線ならびにこれらのワード線及びデータ線の交点に配置される２層ゲート構造型メモリセルを含むメモリアレイを具備し、かつ消去動作時、選択ワード線に比較的大きな絶対値の負電圧を印加し非選択ワード線に比較的小さな絶対値の正電圧を印加しソース線に中間的な絶対値の正電圧を印加することによりワード線単位での消去動作を可能としたフラッシュメモリ等に、メモリアレイを構成するデータ線のそれぞれとソース線との間に設けられ、かつ消去終結時、ソース線の電位が接地電位に戻されてから選択ワード線及び非選択ワード線の電位が接地電位に戻されるまでの間選択的にオン状態とされる短絡ＭＯＳＦＥＴを追加する。
【０００８】
上記した手段によれば、ワード線単位での消去動作時、非選択ワード線に結合されすでに消去状態にあるメモリセルを介して対応するデータ線にチャージされた電荷を、消去終結時には、主に短絡ＭＯＳＦＥＴを介してソース線にディスチャージし、非選択ワード線に結合されすでに消去状態にあるメモリセルを介して流されるディスチャージ電流を削減して、これらのメモリセルが書き込み状態となるのを防止することができる。この結果、消去時間を増大させることなく、ワード線単位の消去機能を有するフラッシュメモリ等の消去終結時における誤書き込みを防止し、その信頼性を高めることができる。
【０００９】
【発明の実施の形態】
図１には、この発明が適用されたフラッシュメモリの一実施例のブロック図が示されている。また、図２には、図１のフラッシュメモリに含まれるメモリアレイＭＡＲＹならびにその周辺部の第１の実施例の回路図が示されている。これらの図をもとに、まずこの実施例のフラッシュメモリの構成及び動作の概要について説明する。なお、図１の各ブロックを構成する回路素子は、公知のＭＯＳＦＥＴ（金属酸化物半導体型電界効果トランジスタ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジスタの総称とする）集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上に形成される。
【００１０】
図１において、この実施例のフラッシュメモリは、半導体基板面の大半を占めて配置されるメモリアレイＭＡＲＹをその基本構成要素とする。メモリアレイＭＡＲＹは、図２に示されるように、水平方向に平行して配置されるｍ＋１本のワード線Ｗ０〜Ｗｍと、垂直方向に平行して配置されるｎ＋１本のデータ線Ｄ０〜Ｄｎとを含む。これらのワード線及びデータ線の交点には、制御ゲート及び浮遊ゲートを有する（ｍ＋１）×（ｎ＋１）個の２層ゲート構造型メモリセルＮｃが格子状に配置される。このうち、同一行に配置されたｎ＋１個のメモリセルＮｃの制御ゲート（コントロールゲート）は、対応するワード線Ｗ０〜Ｗｍにそれぞれ共通結合され、同一列に配置されたｍ＋１個のメモリセルＮｃのドレインは、対応するデータ線Ｄ０〜Ｄｎにそれぞれ共通結合される。さらに、メモリアレイＭＡＲＹを構成するすべてのメモリセルＮｃのソースは、ソース線ＳＬに共通結合される。メモリセルＮｃは、図９の断面構造図に示すようにされる。１はドレイン、２はフローティングゲート、３はソース、４はコントロールゲート、５は薄い酸化膜、６はＰ型シリコン基板、８は低濃度のＮ型拡散層、９はＰ型拡散層である。
【００１１】
メモリアレイＭＡＲＹを構成するワード線Ｗ０〜Ｗｍは、その左方においてＸアドレスデコーダＸＤに結合され、選択的に所定の選択レベル又は非選択レベルとされる。ＸアドレスデコーダＸＤには、ＸアドレスバッファＸＢからｉ＋１ビットの内部アドレス信号Ｘ０〜Ｘｉが供給されるとともに、高電圧供給端子ＶＰＰ及び電源電圧供給端子ＶＣＣを介してそれぞれ高電圧ＶＰＰ及び電源電圧ＶＣＣが供給され、内部電圧発生回路ＶＧから内部電圧ＶＰＮ（第１の内部電圧）及びＶＣＥ（第２の内部電圧）が供給される。ＸアドレスバッファＸＢには、アドレス入力端子ＡＸ０〜ＡＸｉを介してＸアドレス信号ＡＸ０〜ＡＸｉが供給される。なお、特に制限されないが、高電圧ＶＰＰは、＋１１Ｖのような比較的絶対値の大きな正電位とされ、電源電圧ＶＣＣは＋５Ｖとされる。また、内部電圧ＶＰＮは、−１０Ｖのような比較的絶対値の大きな負電位とされ、内部電圧ＶＣＥは、＋２Ｖのような比較的絶対値の小さな正電位とされる。
【００１２】
ＸアドレスバッファＸＢは、フラッシュメモリが選択状態とされるとき、アドレス入力端子ＡＸ０〜ＡＸｉを介して供給されるＸアドレス信号ＡＸ０〜ＡＸｉを取り込み、保持するとともに、これらのＸアドレス信号をもとに内部アドレス信号Ｘ０〜Ｘｉを形成して、ＸアドレスデコーダＸＤに供給する。
【００１３】
ＸアドレスデコーダＸＤは、内部アドレス信号Ｘ０〜Ｘｉをデコードし、メモリアレイＭＡＲＹのワード線Ｗ０〜Ｗｍを所定の選択又は非選択レベルとする。この実施例において、書き込みモードにおけるワード線の選択レベルは高電圧＋１１Ｖとされ、その非選択レベルは接地電位ＶＳＳつまり０Ｖとされる。また、読み出しモードにおけるワード線の選択レベルは、電源電圧ＶＣＣつまり＋５Ｖとされ、その非選択レベルは接地電位ＶＳＳとされる。さらに、消去モードにおけるワード線の選択レベルは、内部電圧ＶＰＮつまり−１０Ｖとされ、その非選択レベルは内部電圧ＶＣＥつまり＋２Ｖとされる。
【００１４】
一方、メモリアレイＭＡＲＹを構成するソース線ＳＬは、その右方においてソーススイッチＳＳに結合され、そのレベルが選択的に切り換えられる。ソーススイッチＳＳには、接地電位供給端子ＶＳＳを介して接地電位ＶＳＳが供給され、内部電圧発生回路ＶＧから内部電圧ＶＣＷ（第３の内部電圧）が供給される。なお、内部電圧ＶＣＷは、＋４Ｖのような中間的絶対値の正電位とされる。ソーススイッチＳＳは、例えば図４に示すようにＰチャンネル型ＭＯＳＦＥＴＰｗとＮチャンネル型ＭＯＳＦＥＴＮｗとで構成される。消去モードにおいて、上記ＭＯＳＦＥＴＰｗ及びＭＯＳＦＥＴＮｗのゲートレベルを所定のタイミングで接地電位ＶＳＳとすることで、ソース線ＳＬのレベルを選択的に内部電圧ＶＣＷつまり＋４Ｖとし、その他の動作モードにおいて上記ＭＯＳＦＥＴＰｗとＭＯＳＦＥＴＮｗのゲートレベルを電源電圧ＶＣＣ（＋５Ｖ）とすることでソース線ＳＬのレベルを接地電位ＶＳＳとする。なお、消去モードにおけるフラッシュメモリ及びソーススイッチＳＳの具体的動作については、後で詳細に説明する。
【００１５】
次に、メモリアレイＭＡＲＹを構成するデータ線Ｄ０〜Ｄｎは、図２に示されるように、その上方においてデータ線ディスチャージ回路ＤＣの対応するＮチャンネル型の短絡ＭＯＳＦＥＴＮｓのドレインに結合され、その下方においてＹスイッチＹＳの対応するＮチャンネル型のスイッチＭＯＳＦＥＴＮｙのドレインに結合される。データ線ディスチャージ回路ＤＣを構成する短絡ＭＯＳＦＥＴＮｓのソースは、ソース線ＳＬに共通結合され、そのゲートには、タイミング制御回路ＴＣから短絡制御信号ＤＥが共通に供給される。一方、ＹスイッチＹＳを構成するスイッチＭＯＳＦＥＴＮｙのソースは、８個おきに順次共通データ線ＣＤ０〜ＣＤ７に共通結合される。また、そのゲートは８個ずつ順次共通結合され、ＹアドレスデコーダＹＤから対応するデータ線選択信号ＹＳ０〜ＹＳｐがそれぞれ共通に供給される。なお、データ線ディスチャージ回路ＤＣを構成する短絡ＭＯＳＦＥＴＮｓは、メモリアレイＭＡＲＹを構成するメモリセルＮｃに比較して充分に大きなコンダクタンスを持つべく設計される。また、短絡制御信号ＤＥは、通常接地電位ＶＳＳのようなロウレベルとされ、フラッシュメモリが消去モードとされるとき消去終結時に対応する所定のタイミングで選択的に電源電圧ＶＣＣのようなハイレベルとされる。さらに、データ線選択信号ＹＳ０〜ＹＳｐのビット数ｐ＋１が、データ線Ｄ０〜Ｄｎの本数（ｎ＋１）に対して、
ｐ＋１＝（ｎ＋１）／８
なる関係にあることは言うまでもない。
【００１６】
データ線ディスチャージ回路ＤＣを構成する短絡ＭＯＳＦＥＴＮｓは、消去モードの消去終結時、短絡制御信号ＤＥのハイレベルを受けて選択的にかつ一斉にオン状態とされ、消去動作時において非選択ワード線に結合されすでに消去状態にあるメモリセルＮｃを介して対応するデータ線Ｄ０〜Ｄｎに蓄積された電荷をソース線ＳＬにディスチャージする。前述のように、短絡ＭＯＳＦＥＴＮｓは、メモリアレイＭＡＲＹを構成するメモリセルＮｃに比較して充分に大きなコンダクタンスを持つべく設計される。この結果、データ線Ｄ０〜Ｄｎの蓄積電荷は、主に短絡ＭＯＳＦＥＴＮｓを介してソース線ＳＬにディスチャージされるため、非選択ワード線に結合されすでに消去状態にあるメモリセルＮｃを介して流されるディスチャージ電流を削減して、その誤書き込みを防止することができるものとなる。なお、データ線ディスチャージ回路ＤＣを構成する短絡ＭＯＳＦＥＴＮｓの具体的動作ならびにその作用については、後で詳細に説明する。
【００１７】
一方、ＹスイッチＹＳを構成するスイッチＭＯＳＦＥＴＮｙは、対応するデータ線選択信号ＹＳ０〜ＹＳｐがハイレベルとされることで８個ずつ選択的にオン状態となり、メモリアレイＭＡＲＹを構成するデータ線Ｄ０〜Ｄｎの対応する８本と共通データ線ＣＤ０〜ＣＤ７との間を選択的に接続状態とする。
【００１８】
ＹアドレスデコーダＹＤには、ＹアドレスバッファＹＢから内部アドレス信号Ｙ０〜Ｙｊが供給され、ＹアドレスバッファＹＢには、アドレス入力端子ＡＹ０〜ＡＹｊを介してＹアドレス信号ＡＹ０〜ＡＹｊが供給される。
【００１９】
ＹアドレスバッファＹＢは、フラッシュメモリが選択状態とされるとき、アドレス入力端子ＡＹ０〜ＡＹｊを介して供給されるＹアドレス信号ＡＹ０〜ＡＹｊを取り込み、保持するとともに、これらのＹアドレス信号をもとに内部アドレス信号Ｙ０〜Ｙｊを形成して、ＹアドレスデコーダＹＤに供給する。また、ＹアドレスデコーダＹＤは、内部アドレス信号Ｙ０〜Ｙｊをデコードして、対応する前記データ線選択信号ＹＳ０〜ＹＳｐを択一的にハイレベルとする。
【００２０】
メモリアレイＭＡＲＹを構成するデータ線Ｄ０〜ＤｎがＹスイッチＹＳを介して選択的に接続状態とされる共通データ線ＣＤ０〜ＣＤ７は、ライトアンプＷＡの対応する単位回路の出力端子に結合されるとともに、センスアンプＳＡの対応する単位回路の入力端子に結合される。ライトアンプＷＡの各単位回路の入力端子は、データ入力バッファＩＢの対応する単位回路の出力端子に結合され、センスアンプＳＡの各単位回路の出力端子は、データ出力バッファＯＢの対応する単位回路の入力端子に結合される。データ入力バッファＩＢの各単位回路の入力端子ならびにデータ出力バッファＯＢの各単位回路の出力端子は、対応するデータ入出力端子ＩＯ０〜ＩＯ７にそれぞれ共通結合される。
【００２１】
データ入力バッファＩＢの各単位回路は、フラッシュメモリが書き込みモードで選択状態とされるとき、対応するデータ入出力端子ＩＯ０〜ＩＯ７を介して入力される書き込みデータを取り込み、ライトアンプＷＡの対応する単位回路に伝達する。これらの書き込みデータは、ライトアンプＷＡの各単位回路によって所定の書き込み信号とされ、共通データ線ＣＤ０〜ＣＤ７を介してメモリアレイＭＡＲＹの選択された８個のメモリセルに書き込まれる。
【００２２】
一方、センスアンプＳＡの各単位回路は、フラッシュメモリが読み出しモードで選択状態とされるとき、メモリアレイＭＡＲＹの選択された８個のメモリセルから対応する共通データ線ＣＤ０〜ＣＤ７を介して出力される読み出し信号を増幅して、データ出力バッファＯＢの対応する単位回路に伝達する。これらの読み出し信号は、データ出力バッファＯＢの対応する単位回路からデータ入出力端子ＩＯ０〜ＩＯ７を介してフラッシュメモリの外部に送出される。
【００２３】
タイミング制御回路ＴＣは、外部から起動制御信号として供給されるチップイネーブル信号ＣＥＢ（ここで、それが有効とされるとき選択的にロウレベルとされるいわゆる反転信号等については、その名称の末尾にＢを付して表す。以下同様），ライトイネーブル信号ＷＥＢならびに出力イネーブル信号ＯＥＢをもとに前記短絡制御信号ＤＥを含む各種の内部制御信号を選択的に形成して、フラッシュメモリの各部に供給する。
【００２４】
内部電圧発生回路ＶＧは、高電圧供給端子ＶＰＰを介して供給される高電圧ＶＰＰと電源電圧供給端子ＶＣＣを介して供給される電源電圧ＶＣＣとをもとに内部電圧ＶＣＷ，ＶＣＥならびにＶＰＮを形成し、各部に供給する。
【００２５】
図３には、図１のフラッシュメモリの消去時及び消去終結時における信号波形図が示されている。また、図４には、図１のフラッシュメモリの消去時におけるメモリアレイ接続図が示され、図５には、その消去終結時におけるメモリアレイ接続図が示されている。これらの図をもとに、この実施例のフラッシュメモリ及びそのデータ線ディスチャージ回路ＤＣの消去モードにおける具体的動作ならびにその特徴について説明する。なお、図３ないし図５には、フラッシュメモリの消去動作の対象としてメモリアレイＭＡＲＹのワード線Ｗ０が指定された場合が例示されている。また、図４及び図５では、非選択ワード線に結合されすでに消去状態にあるメモリセルの代表例として、ワード線Ｗ１及びデータ線Ｄ１の交点に配置されるメモリセルＮｃが点線で囲まれて例示されている。
【００２６】
図３において、この実施例のフラッシュメモリの消去モードは、まず選択ワード線Ｗ０を内部電圧ＶＰＮつまり−１０Ｖの選択レベルとし非選択ワード線Ｗ１等を内部電圧ＶＣＥつまり＋２Ｖの非選択レベルとすることにより開始される。このとき、ＹスイッチＹＳでは、すべてのスイッチＭＯＳＦＥＴＮｙがオフ状態とされ、データ線Ｄ０〜Ｄｎはすべてフローティング状態とされる。また、ソース線ＳＬは、所定のタイミングで接地電位ＶＳＳから内部電圧ＶＣＷつまり＋４Ｖに変化され、消去終結時において所定のタイミングで接地電位に戻される。さらに、データ線ディスチャージ回路ＤＣの短絡ＭＯＳＦＥＴＮｓのゲートに供給される短絡制御信号ＤＥは、通常接地電位ＶＳＳとされ、消去終結時において所定のタイミングで一時的に電源電圧ＶＣＣつまり＋５Ｖとされる。
【００２７】
周知のように、ワード線Ｗ１を含むすべての非選択ワード線Ｗ１〜Ｗｍが通常の非選択レベルつまり接地電位ＶＳＳから消去モードの非選択レベルつまり内部電圧ＶＣＥに達するまでには、ＸアドレスデコーダＸＤの構成上比較的長い時間が必要となる。また、同様に、消去動作が終了しワード線Ｗ１を含むすべての非選択ワード線Ｗ１〜Ｗｍが消去モードの非選択レベルつまり内部電圧ＶＣＥから通常の非選択レベルつまり接地電位ＶＳＳに戻されるまでにも、比較的長い時間が必要となる。このため、ソース線ＳＬは、すべての非選択ワード線Ｗ１〜Ｗｍが内部電圧ＶＣＥに達するタイミングを見計らって内部電圧ＶＣＷつまり＋４Ｖとされ、これらの非選択ワード線Ｗ１〜Ｗｍが接地電位ＶＳＳに戻されるのに先立って接地電位ＶＳＳに戻される。また、短絡制御信号ＤＥは、消去終結時、ソース線ＳＬが接地電位ＶＳＳに戻されたのを受けて電源電圧ＶＣＣに変化され、すべての非選択ワード線Ｗ１〜Ｗｍが通常の非選択レベルつまり接地電位ＶＳＳに戻されるタイミングを見計らって接地電位ＶＳＳに戻される。
【００２８】
メモリアレイＭＡＲＹでは、図４に示されるように、選択ワード線Ｗ０が内部電圧ＶＰＮつまり−１０Ｖの選択レベルに達しソース線ＳＬが内部電圧ＶＣＷつまり＋４Ｖに達した時点で、選択ワード線Ｗ０に結合されたｎ＋１個のメモリセルＮｃのソース及び制御ゲート間に１４Ｖの消去電圧が印加された状態となる。このため、これらの選択メモリセルＮｃでは、その浮遊ゲートに蓄積されていた電荷がＦＮ（Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ：ファウラー ノルトハイム）トンネル現象によりそのソース側に引き抜かれ、これによってそのしきい値電圧が例えば０．５Ｖ程度に小さくなって消去状態となる。なお、このとき、データ線ディスチャージ回路ＤＣの短絡ＭＯＳＦＥＴＮｓは、短絡制御信号ＤＥの接地電位ＶＳＳを受けてすべてオフ状態となり、なんら作用しない。
【００２９】
ところで、この消去動作時において、非選択ワード線Ｗ１に結合されすでに消去状態にある点線内の非選択メモリセルＮｃは、そのしきい値電圧が０．５Ｖでありしかもその制御ゲートつまりワード線Ｗ１が内部電圧ＶＣＥとされそのソースつまりソース線ＳＬが内部電圧ＶＣＷとされることでオン状態となり、対応するデータ線Ｄ１に向かって矢印のような電流を流す。この結果、フローティング状態にあるデータ線Ｄ１は、点線内の非選択メモリセルＮｃを介してチャージされ、内部電圧ＶＣＥよりそのしきい値電圧分だけ低い正電位とされる。
【００３０】
次に、ソース線ＳＬが接地電位ＶＳＳに戻され短絡制御信号ＤＥが電源電圧ＶＣＣとされて消去終結段階に入ると、メモリアレイＭＡＲＹでは、図５に示されるように、選択ワード線Ｗ０に結合されたｎ＋１個のメモリセルＮｃに対する消去動作が、ソース線ＳＬが接地電位ＶＳＳに達した時点でやや抑制され、ワード線Ｗ０が接地電位ＶＳＳに戻された時点で完全に停止される。
【００３１】
ところで、この消去終結時において、非選択ワード線Ｗ１に結合されすでに消去状態にある点線内の非選択メモリセルＮｃは、その制御ゲートつまりワード線Ｗ１が内部電圧ＶＣＥとされそのソースつまりソース線ＳＬが接地電位ＶＳＳとされることで再びオン状態となり、前記消去動作時に対応するデータ線Ｄ１に蓄積された電荷をソース線ＳＬにディスチャージさせようとする。ところが、この実施例のフラッシュメモリは、前述のように、データ線ディスチャージ回路ＤＣを備え、メモリアレイＭＡＲＹを構成するデータ線Ｄ０〜Ｄｎとソース線ＳＬとの間には、２層ゲート構造型メモリセルＮｃに比べて充分に大きなコンダクタンスを有し消去終結時に短絡制御信号ＤＥのハイレベルを受けて選択的にかつ一斉にオン状態とされる短絡ＭＯＳＦＥＴＮｓがそれぞれ設けられる。したがって、データ線Ｄ１等に蓄積された電荷は、主にこの短絡ＭＯＳＦＥＴＮｓを介してソース線ＳＬにディスチャージされ、非選択ワード線Ｗ１に結合されすでに消去状態にある点線内の非選択メモリセルＮｃを介してソース線ＳＬに流されるディスチャージ電流は充分に小さな値となるため、これらのメモリセルＮｃが書き込み状態となるのを防止することができる。この結果、消去時間を増大させることなく、ワード線単位の消去機能を有するフラッシュメモリの消去終結時における誤書き込みを防止し、その信頼性を高めることができるものである。
【００３２】
図６には、この発明が適用されたフラッシュメモリに含まれるメモリアレイＭＡＲＹ１及びＭＡＲＹ２ならびにその周辺部の第２の実施例の部分的な回路図が示されている。なお、この実施例は、前記図１ないし図５の実施例を基本的に踏襲するものであるため、これと異なる部分についてのみ説明を追加する。
【００３３】
図７において、この実施例のフラッシュメモリは、互いに対をなす２個のメモリアレイＭＡＲＹ１（第１のメモリアレイ）及びＭＡＲＹ２（第２のメモリアレイ）を備え、これらのメモリアレイのそれぞれは、図の水平方向に平行して配置されるｍ＋１本のワード線Ｗ１０〜Ｗ１ｍあるいはＷ２０〜Ｗ２ｍと、垂直方向に平行して配置されるｎ＋１本のデータ線Ｄ１０〜Ｄ１ｎあるいはＤ２０〜Ｄ２ｎならびにこれらのワード線及びデータ線の交点に格子状に配置される（ｍ＋１）×（ｎ＋１）個の２層ゲート構造型メモリセルＮｃとを含む。
【００３４】
メモリアレイＭＡＲＹ１を構成するデータ線Ｄ１０〜Ｄ１ｎは、その上方においてデータ線ディスチャージ回路ＤＣ１の対応するＭＯＳＦＥＴＮａ（第１のＭＯＳＦＥＴ）及びＮｂ（第２のＭＯＳＦＥＴ）のドレインに結合され、その下方においてＹスイッチＹＳ１の対応するスイッチＭＯＳＦＥＴＮｙを介して８本ずつ選択的に共通データ線ＣＤ１０〜ＣＤ１７つまりはセンスアンプＳＡの差動センスアンプＤＳＡ０〜ＤＳＡ７の非反転入力端子に接続される。同様に、メモリアレイＭＡＲＹ２を構成するデータ線Ｄ２０〜Ｄ２ｎは、その上方においてデータ線ディスチャージ回路ＤＣ２の対応するＭＯＳＦＥＴＮａ（第１のＭＯＳＦＥＴ）及びＮｂ（第２のＭＯＳＦＥＴ）のドレインに結合され、その下方においてＹスイッチＹＳ２の対応するスイッチＭＯＳＦＥＴＮｙを介して８本ずつ選択的に共通データ線ＣＤ２０〜ＣＤ２７つまりはセンスアンプＳＡの差動センスアンプＤＳＡ０〜ＤＳＡ７の反転入力端子に接続される。データ線ディスチャージ回路ＤＣ１を構成するＭＯＳＦＥＴＮａ及びＮｂのゲートには、タイミング制御回路ＴＣから短絡制御信号ＤＥ１ａ及びＤＥ１ｂがそれぞれ共通に供給され、データ線ディスチャージ回路ＤＣ２のＭＯＳＦＥＴＮａ及びＮｂのゲートには、短絡制御信号ＤＥ２ａ及びＤＥ２ｂがそれぞれ共通に供給される。
【００３５】
この実施例において、データ線ディスチャージ回路ＤＣ１及びＤＣ２を構成するＭＯＳＦＥＴＮａは、比較的小さなコンダクタンスを持つべく設計され、ＭＯＳＦＥＴＮｂは、メモリアレイＭＡＲＹ１及びＭＡＲＹ２の２層ゲート構造型メモリセルＮｃに比較しても充分に大きなコンダクタンスを持つべく設計される。また、メモリアレイＭＡＲＹ１及びＭＡＲＹ２は、前述のように、互いに対をなし、その一方が活性化されるときにはその他方が必ず非活性状態とされる。さらに、短絡制御信号ＤＥ１ａ及びＤＥ２ａは、対応するメモリアレイＭＡＲＹ１又はＭＡＲＹ２が活性化されるとき選択的にハイレベルとされ、短絡制御信号ＤＥ１ｂ及びＤＣ２ｂは、対応するメモリアレイＭＡＲＹ１又はＭＡＲＹ２が非活性状態とされるとき、言い換えるならば対応するメモリアレイＭＡＲＹ１又はＭＡＲＹ２の対をなす他方が活性化されるとき選択的にハイレベルとされる。なお、メモリアレイＭＡＲＹ１が読み出しモードで活性化されるとき、ワード線Ｗ１０〜Ｗ１ｍは択一的に電源電圧ＶＣＣつまり＋５Ｖの選択レベルとされるが、非活性状態とされるメモリアレイＭＡＲＹ２のワード線Ｗ２０〜Ｗ２ｍは、すべて接地電位ＶＳＳつまり０Ｖの非選択レベルとされる。同様に、メモリアレイＭＡＲＹ２が読み出しモードで活性化されるとき、ワード線Ｗ２０〜Ｗ２ｍは択一的に電源電圧ＶＣＣの選択レベルとされるが、非活性状態とされるメモリアレイＭＡＲＹ１のワード線Ｗ１０〜Ｗ１ｍは、すべて非選択レベルとされる。
【００３６】
ここで、例えばメモリアレイＭＡＲＹ１が活性化されメモリアレイＭＡＲＹ２が非活性状態とされて短絡制御信号ＤＥ１ａ及びＤＥ２ｂがハイレベルとされるとき、メモリアレイＭＡＲＹ１では、ワード線Ｗ１０〜Ｗ１ｍが択一的に電源電圧ＶＣＣの選択レベルとされるとともに、データ線ディスチャージ回路ＤＣ１のＭＯＳＦＥＴＮａが一斉にオン状態とされる。また、ＹスイッチＹＳでは、データ線Ｄ１０〜Ｄ１ｎのうち指定された８本が共通データ線ＣＤ１０〜ＣＤ１７に選択的に接続され、センスアンプＳＡの対応する差動センスアンプＤＳＡ０〜ＤＳＡ７から例えば＋１Ｖのような読み出し電圧の供給を受ける。これにより、データ線Ｄ１０〜Ｄ１ｎの選択された８本には、選択ワード線に結合された対応するメモリセルＮｃの保持データに従った読み出し電流と、データ線ディスチャージ回路ＤＣ１の対応するＭＯＳＦＥＴＮａのコンダクタンスに応じた電流とが流され、これに応じた電圧信号がセンスアンプＳＡの対応する差動センスアンプＤＳＡ０〜ＤＳＡ７の非反転入力端子において得られる。
【００３７】
一方、非活性状態とされるメモリアレイＭＡＲＹ２では、ワード線Ｗ２０〜Ｗ２ｍがすべて非選択レベルとされメモリセルＮｃはすべてオフ状態とされるが、データ線ディスチャージ回路ＤＣ２のＭＯＳＦＥＴＮｂが短絡制御信号ＤＥ２ｂのハイレベルを受けて一斉にオン状態とされるとともに、データ線Ｄ２０〜Ｄ２ｎの指定された８本が共通データ線ＣＤ２０〜ＣＤ２７に選択的に接続され、センスアンプＳＡの差動センスアンプＤＳＡ０〜ＤＳＡ７から＋１Ｖの読み出し電圧の供給を受ける。このため、データ線Ｄ２０〜Ｄ２ｎの選択された８本には、データ線ディスチャージ回路ＤＣ２のＭＯＳＦＥＴＮｂのコンダクタンスに応じた電流が流され、これに応じた電圧信号がセンスアンプＳＡの対応する差動センスアンプＤＳＡ０〜ＤＳＡ７の反転入力端子において得られる。
【００３８】
前述のように、データ線ディスチャージ回路ＤＣ１及びＤＣ２を構成するＭＯＳＦＥＴＮａは、比較的小さなコンダクタンスを持つべく設計され、ＭＯＳＦＥＴＮｂは、比較的大きなコンダクタンスを持つべく設計される。したがって、活性状態にあるメモリアレイＭＡＲＹ１のデータ線Ｄ１０〜Ｄ１ｎの指定された８本には、対応するメモリセルＮｃが消去状態にある場合、このメモリセルＮｃを介して流される比較的大きな電流とデータ線ディスチャージ回路ＤＣ１の対応するＭＯＳＦＥＴＮａを介して流される比較的小さな電流とが加算されて最も大きないわゆる論理“１”の読み出し電流が得られ、対応するメモリセルＮｃが書き込み状態にある場合には、このメモリセルＮｃを介して流される比較的小さな電流とデータ線ディスチャージ回路ＤＣ１の対応するＭＯＳＦＥＴＮａを介して流される比較的小さな電流とが加算されて最も小さないわゆる論理“０”の読み出し電流が得られる。このとき、非活性状態にあるメモリアレイＭＡＲＹ２のデータ線Ｄ２０〜Ｄ２ｎの指定された８本には、データ線ディスチャージ回路ＤＣ２の対応するＭＯＳＦＥＴＮｂを介して、上記論理“１”の読み出し電流の値と論理“０”の読み出し電流の値との間の中間的な値に設定された読み出し電流が得られるが、この読み出し電流は、センスアンプＳＡの差動センスアンプＤＳＡ０〜ＤＳＡ７による差動増幅動作の基準電流として用いられる。
【００３９】
つまり、この実施例のフラッシュメモリでは、対をなすメモリアレイＭＡＲＹ１及びＭＡＲＹ２の一方が活性化されるとき、非活性状態にある他方のデータ線ディスチャージ回路ＤＣ１又はＤＣ２のＭＯＳＦＥＴＮｂを介して得られる電流がセンスアンプＳＡの差動センスアンプＤＳＡ０〜ＤＳＡ７の基準信号となる言わばダミー信号として用いられる訳であって、このように同様な特性変動を呈する一対のメモリアレイＭＡＲＹ１及びＭＡＲＹ２の非活性状態にある他方を基準信号の生成手段として利用することで、差動センスアンプＤＳＡ０〜ＤＳＡ７つまりはフラッシュメモリの読み出し動作を安定化できるものとなる。
【００４０】
なお、選択的に活性化されるメモリアレイＭＡＲＹ１及びＭＡＲＹ２の指定された８本のデータ線が選択的に接続状態とされる共通データ線ＣＤ１０〜ＣＤ１７ならびにＣＤ２０〜ＣＤ２７は、センスアンプＳＡの対応する差動センスアンプＤＳＡ０〜ＤＳＡ７の非反転及び反転入力端子にそれぞれ固定的に結合されるが、これらの差動センスアンプＤＳＡ０〜ＤＳＡ７の出力レベルは、メモリアレイＭＡＲＹ１又はＭＡＲＹ２のどちらが活性化されたかによって実際の読み出し信号の論理レベルとは異なるものとなる。このため、差動センスアンプＤＳＡ０〜ＤＳＡ７は、メモリアレイＭＡＲＹ１及びＭＡＲＹ２を選択的に活性化させるためのアレイ選択信号を受けてその出力信号の論理レベルを選択的に反転してデータ出力バッファＯＢの対応する単位回路に伝達する機能を持つ。
【００４１】
ところで、この実施例のフラッシュメモリでは、データ線ディスチャージ回路ＤＣ１及びＤＣ２のＭＯＳＦＥＴＮｂのゲートに供給される短絡制御信号ＤＥ１ｂ及びＤＥ２ｂが、消去モードの消去終結時においても、前記図２の短絡制御信号ＤＥと同じタイミングで一時的に電源電圧ＶＣＣのハイレベルとされる。前述のように、データ線ディスチャージ回路ＤＣ１及びＤＣ２のＭＯＳＦＥＴＮｂは比較的大きなコンダクタンスを有し、その値は、メモリアレイＭＡＲＹ１及びＭＡＲＹ２を構成する２層ゲート構造型メモリセルＮｃに比べても充分に大きなものとされる。この結果、データ線ディスチャージ回路ＤＣ１及びＤＣ２のＭＯＳＦＥＴＮｂは、前記図２の短絡ＭＯＳＦＥＴＮｓとしても作用するものとなり、これによって読み出し動作の安定化を図りつつ、フラッシュメモリの消去終結時における誤書き込みを防止し、その信頼性を高めうるものである。
【００４２】
以上の実施例により得られる作用効果は下記の通りである。すなわち、
（１）直交して配置されるワード線及びデータ線ならびにこれらのワード線及びデータ線の交点に配置される２層ゲート構造型メモリセルを含むメモリアレイを具備し、かつ消去動作時、選択ワード線に比較的大きな絶対値の負電圧を印加し非選択ワード線に比較的小さな絶対値の正電圧を印加しソース線に中間的な絶対値の正電圧を印加することによりワード線単位での消去動作を可能としたフラッシュメモリ等に、メモリアレイを構成するデータ線のそれぞれとソース線との間に設けられ、かつ消去終結時、ソース線の電位が接地電位に戻されてから選択ワード線及び非選択ワード線の電位が接地電位に戻されるまでの間選択的にオン状態とされる短絡ＭＯＳＦＥＴを追加することで、消去動作時に非選択ワード線に結合されすでに消去状態にあるメモリセルを介して対応するデータ線にチャージされた電荷を、消去終結時、主に短絡ＭＯＳＦＥＴを介してソース線にディスチャージし、非選択ワード線に結合されすでに消去状態にあるメモリセルを介して流されるディスチャージ電流を削減し、これらのメモリセルが書き込み状態となるのを防止することができるという効果が得られる。
【００４３】
（２）上記（１）項により、消去時間を増大させることなく、ワード線単位の消去機能を有するフラッシュメモリ等の消去終結時における誤書き込みを防止し、その信頼性を高めることができるという効果が得られる。
（３）上記（１）項及び（２）項において、フラッシュメモリ等が、互いに対をなす第１及び第２のメモリアレイと、その非反転及び反転入力端子に第１及び第２のメモリアレイの指定されたデータ線がそれぞれ選択的に接続される差動型のセンスアンプと、第１及び第２のメモリアレイを構成するデータ線のそれぞれとソース線との間に設けられ対応する第１又は第２のメモリアレイが活性化されるとき選択的にオン状態とされる比較的小さなコンダクタンスの第１のＭＯＳＦＥＴと、第１のＭＯＳＦＥＴのそれぞれと並列形態に設けられ対応する第１又は第２のメモリアレイと対をなす他方が活性化されるとき選択的にオン状態とされる比較的大きなコンダクタンスの第２のＭＯＳＦＥＴとを含むとき、第１又は第２のＭＯＳＦＥＴを短絡ＭＯＳＦＥＴとして併用することで、その読み出し動作の安定化を図りつつ、フラッシュメモリ等の消去終結時における誤書き込みを防止し、その信頼性を高めることができるという効果が得られる。
【００４４】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、この発明は、上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、図１において、データ線ディスチャージ回路ＤＣは、その一部としてメモリアレイＭＡＲＹ又はＹスイッチＹＳに含めることができる。また、メモリアレイＭＡＲＹは、その周辺部を含めて複数のメモリマットに分割することができる。データ入出力端子ＩＯ０〜ＩＯ７は、データ入力端子又はデータ出力端子として専用化できるし、フラッシュメモリのビット構成も、特に×８ビット構成であることを必須条件としない。フラッシュメモリは任意のブロック構成を採りうるし、起動制御信号の組み合わせや各電源電圧及び内部電圧の極性及び絶対値等も、任意に設定できる。
【００４５】
図２において、メモリアレイＭＡＲＹは、任意数の冗長ワード線及び冗長データ線を含むことができる。また、データ線ディスチャージ回路ＤＣを構成する短絡ＭＯＳＦＥＴＮｓは、それぞれ並列形態とされる複数のＭＯＳＦＥＴにより等価的に実現してもよい。さらに、短絡ＭＯＳＦＥＴＮｓならびにＹスイッチＹＳを構成するスイッチＭＯＳＦＥＴＮｙは、ＰチャンネルＭＯＳＦＥＴに置き換えてもよいし、Ｐチャンネル及びＮチャンネルＭＯＳＦＥＴが組み合わされてなる相補スイッチとしてもよい。図３において、ワード線Ｗ０〜Ｗｍの選択レベル及び非選択レベルやソース線ＳＬの消去時における電位ならびに短絡制御信号ＤＥとのタイミング関係等は、種々の実施形態を採りうる。
【００４６】
図６において、データ線ディスチャージ回路ＤＣ１及びＤＣ２のＭＯＳＦＥＴＮａ及びＮｂは、同時にオン状態とすることにより短絡ＭＯＳＦＥＴＮｓとして作用させてもよい。また、チップ面積に余裕がある場合には、ＭＯＳＦＥＴＮａ及びＮｂの他に専用の短絡ＭＯＳＦＥＴＮｓを追加してもよい。
【００４７】
以上の説明では、主として本発明者によってなされた発明をその背景となった利用分野であるフラッシュメモリに適用した場合について説明したが、それに限定されるものではなく、例えば、シングルチップマイクロコンピュータ等に内蔵される同様なフラッシュメモリやフラッシュメモリを内蔵するゲートアレイ集積回路等にも適用できる。この発明は、少なくとも２層ゲート構造型メモリセルが格子状に配置されてなるメモリアレイをその基本構成要素としかつワード線単位での消去機能を有する半導体記憶装置に広く適用できる。
【００４８】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、直交して配置されるワード線及びデータ線ならびにこれらのワード線及びデータ線の交点に配置される２層ゲート構造型メモリセルを含むメモリアレイを具備し、かつ消去動作時、選択ワード線に比較的大きな絶対値の負電圧を印加し非選択ワード線に比較的小さな絶対値の正電圧を印加しソース線に中間的な絶対値の正電圧を印加することによりワード線単位での消去動作を可能としたフラッシュメモリ等に、メモリアレイを構成するデータ線のそれぞれとソース線との間に設けられ、かつ消去終結時、ソース線の電位が接地電位に戻されてから選択ワード線及び非選択ワード線の電位が接地電位に戻されるまでの間選択的にオン状態とされる短絡ＭＯＳＦＥＴを追加することで、消去動作時、非選択ワード線に結合されすでに消去状態にあるメモリセルを介してデータ線にチャージされた電荷を、消去終結時、主に短絡ＭＯＳＦＥＴを介してソース線にディスチャージし、非選択ワード線に結合されすでに消去状態にあるメモリセルに流されるディスチャージ電流を削減して、これらのメモリセルが書き込み状態となるのを防止できる。この結果、消去時間を増大させることなく、ワード線単位の消去機能を有するフラッシュメモリ等の消去終結時における誤書き込みを防止し、その信頼性を高めることができる。
【図面の簡単な説明】
【図１】この発明が適用されたフラッシュメモリの一実施例を示すブロック図である。
【図２】図１のフラッシュメモリに含まれるメモリアレイならびにその周辺部の第１の実施例を示す回路図である。
【図３】図１のフラッシュメモリの消去時及び消去終結時における信号波形図である。
【図４】図１のフラッシュメモリの消去時におけるメモリアレイ接続図である。
【図５】図１のフラッシュメモリの消去終結時におけるメモリアレイ接続図である。
【図６】この発明が適用されたフラッシュメモリに含まれるメモリアレイならびにその周辺部の第２の実施例を示す部分的な回路図である。
【図７】この発明に先立って本願発明者等が開発したフラッシュメモリの消去時におけるメモリアレイ接続図である。
【図８】図７のフラッシュメモリの消去終結時におけるメモリアレイ接続図である。
【図９】この発明が適用されたフラッシュメモリにおけるメモリセルの概略断面構造図である。
【符号の説明】
ＭＡＲＹ・・・メモリアレイ、ＸＤ・・・Ｘアドレスデコーダ、ＸＢ・・・Ｘアドレスバッファ、ＤＣ・・・データ線ディスチャージ回路、ＹＳ・・・Ｙスイッチ、ＹＤ・・・Ｙアドレスデコーダ、ＹＢ・・・Ｙアドレスバッファ、ＳＳ・・・ソーススイッチ、ＷＡ・・・ライトアンプ、ＳＡ・・・センスアンプ、ＩＢ・・・データ入力バッファ、ＯＢ・・・データ出力バッファ、ＴＣ・・・タイミング制御回路、ＶＧ・・・内部電圧発生回路。
Ｗ０〜Ｗｍ・・・ワード線、Ｄ０〜Ｄｎ・・・データ線、Ｎｃ・・・２層ゲート構造型メモリセル、ＳＬ・・・ソース線、Ｐｗ・・・ソーススイッチ構成ＭＯＳＦＥＴ、Ｎｗ・・・ソーススイッチ構成ＭＯＳＦＥＴ、Ｎｓ・・・短絡ＭＯＳＦＥＴ、ＤＥ・・・短絡制御信号、ＣＤ０〜ＣＤ７・・・共通データ線、Ｎｙ・・・スイッチＭＯＳＦＥＴ、ＹＳ０〜ＹＳｐ・・・データ線選択信号。
ＭＡＲＹ１〜ＭＡＲＹ２・・・メモリアレイ、Ｗ１０〜Ｗ１ｍ，Ｗ２０〜Ｗ２ｍ・・・ワード線、Ｄ１０〜Ｄ１ｎ，Ｄ２０〜Ｄ２ｎ・・・データ線、ＳＬ１〜ＳＬ２・・・ソース線、ＤＣ１〜ＤＣ２・・・データ線ディスチャージ回路、Ｎａ〜Ｎｂ・・・短絡ＭＯＳＦＥＴ、ＤＥ１ａ〜ＤＥ１ｂ，ＤＥ２ａ〜ＤＥ２ｂ・・・短絡制御信号、ＹＳ１〜ＹＳ２・・・Ｙスイッチ、ＣＤ１０〜ＣＤ１７，ＣＤ２０〜ＣＤ２７・・・共通データ線、ＤＳＡ０〜ＤＳＡ７・・・差動センスアンプ、ＹＳ１０〜ＹＳ１ｐ，ＹＳ２０〜ＹＳ２ｐ・・・データ線選択信号、
１・・・ドレイン、２・・・フローティングゲート、３・・・ソース、４・・・コントロールゲート、５・・・薄い酸化膜、６・・・Ｐ型シリコン基板、８・・・低濃度のＮ型拡散層、９・・・Ｐ型拡散層。
【発明の属する技術分野】
この発明は半導体記憶装置に関し、例えば、ワード線単位の消去機能を有するフラッシュメモリ等に利用して特に有効な技術に関するものである。
【０００２】
【従来の技術】
直交して配置されるワード線及びデータ線ならびにこれらのワード線及びデータ線の交点に配置され制御（コントロール）ゲート及び浮遊（フローティング）ゲートを有する図９に示したような断面構造の２層ゲート構造型メモリセルを含むメモリアレイがあり、このようなメモリアレイをその基本構成要素とするフラッシュメモリがある。フラッシュメモリは、所定数のメモリセルからなるブロックを単位として記憶データの一括消去を行うためのいわゆるブロック消去機能を有する。
【０００３】
【発明が解決しようとする課題】
本願発明者等は、この発明に先立って、フラッシュメモリのブロック消去時の消去単位を小さくしてその利便性を高めることを検討し、ワード線を単位として記憶データの選択的な消去が可能なフラッシュメモリを開発した。このフラッシュメモリにおいて、記憶データの消去動作は、図７に示されるように、例えば消去対象となる選択ワード線Ｗ０に−１０Ｖ（ボルト）のような比較的絶対値の大きな負電位の内部電圧ＶＰＮを印加し、その他の非選択ワード線Ｗ１等に＋２Ｖのような比較的絶対値の小さな正電位の内部電圧ＶＣＥを印加し、さらにソース線ＳＬに＋４Ｖのような中間的な絶対値の正電位の内部電圧ＶＣＷを印加して行われる。これにより、非選択ワード線Ｗ１等に結合されたメモリセルＮｃの制御ゲート及びソース間電位を小さくして誤消去及び誤書き込みを抑制しつつ、選択ワード線Ｗ０に結合されたメモリセルＮｃのソース及び制御ゲート間に計１４Ｖの消去電圧を印加し、確実な消去動作を実現することができる。
【０００４】
ところが、本願発明者等は上記フラッシュメモリの設計を進める中、次の問題点に直面した。すなわち、このフラッシュメモリでは、図７の消去動作時、例えば非選択ワード線Ｗ１とデータ線Ｄ１との交点に配置されすでに消去状態にある点線内のメモリセルＮｃが、その制御ゲートつまりワード線Ｗ１に＋２Ｖの内部電圧ＶＣＥが印加されそのソースつまりソース線ＳＬに＋４Ｖの内部電圧ＶＣＷが印加されることによってオン状態となる。このため、このメモリセルＮｃを介して矢印のような電流が流れ、フローティング状態にあるデータ線Ｄ１等が正電位にチャージされる。一方、このフラッシュメモリでは、消去終結時、内部電圧ＶＣＥつまり＋２Ｖの非選択レベルにあった多数の非選択ワード線がすべて接地電位ＶＳＳつまり０Ｖとされるまでには、Ｘアドレスデコーダの構成上比較的長い時間が必要となるため、ソース線ＳＬは、図８に示されるように、選択ワード線Ｗ０ならびに非選択ワード線Ｗ１等に先立って接地電位ＶＳＳに戻される。したがって、ソース線ＳＬが接地電位ＶＳＳとされてから非選択ワード線Ｗ１等が接地電位ＶＳＳとされるまでの間、消去状態にある点線内のメモリセルＮｃが再びオン状態となり、これを介してデータ線の蓄積電荷がソース線ＳＬにディスチャージされ、矢印の電流が流れる。この結果、消去状態にある点線内のメモリセルＮｃが弱い書き込み状態となり、最悪の場合には誤書き込みとなって、フラッシュメモリの信頼性が低下する。また、これに対処するため、ソース線ＳＬの電位を徐々に低下させ消去終結時における電流の変化を小さくして誤書き込みを抑制する方法も考えられるが、この方法を採った場合、消去モードにおけるフラッシュメモリのサイクルタイムが長くなり、消去時間が増大する。
【０００５】
この発明の目的は、消去時間を増大させることなく、ワード線単位の消去機能を有するフラッシュメモリ等の消去終結時における誤書き込みを防止し、その信頼性を高めることにある。
【０００６】
この発明の前記ならびにその他の目的と新規な特徴は、この明細書の記述及び添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。すなわち、直交して配置されるワード線及びデータ線ならびにこれらのワード線及びデータ線の交点に配置される２層ゲート構造型メモリセルを含むメモリアレイを具備し、かつ消去動作時、選択ワード線に比較的大きな絶対値の負電圧を印加し非選択ワード線に比較的小さな絶対値の正電圧を印加しソース線に中間的な絶対値の正電圧を印加することによりワード線単位での消去動作を可能としたフラッシュメモリ等に、メモリアレイを構成するデータ線のそれぞれとソース線との間に設けられ、かつ消去終結時、ソース線の電位が接地電位に戻されてから選択ワード線及び非選択ワード線の電位が接地電位に戻されるまでの間選択的にオン状態とされる短絡ＭＯＳＦＥＴを追加する。
【０００８】
上記した手段によれば、ワード線単位での消去動作時、非選択ワード線に結合されすでに消去状態にあるメモリセルを介して対応するデータ線にチャージされた電荷を、消去終結時には、主に短絡ＭＯＳＦＥＴを介してソース線にディスチャージし、非選択ワード線に結合されすでに消去状態にあるメモリセルを介して流されるディスチャージ電流を削減して、これらのメモリセルが書き込み状態となるのを防止することができる。この結果、消去時間を増大させることなく、ワード線単位の消去機能を有するフラッシュメモリ等の消去終結時における誤書き込みを防止し、その信頼性を高めることができる。
【０００９】
【発明の実施の形態】
図１には、この発明が適用されたフラッシュメモリの一実施例のブロック図が示されている。また、図２には、図１のフラッシュメモリに含まれるメモリアレイＭＡＲＹならびにその周辺部の第１の実施例の回路図が示されている。これらの図をもとに、まずこの実施例のフラッシュメモリの構成及び動作の概要について説明する。なお、図１の各ブロックを構成する回路素子は、公知のＭＯＳＦＥＴ（金属酸化物半導体型電界効果トランジスタ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジスタの総称とする）集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上に形成される。
【００１０】
図１において、この実施例のフラッシュメモリは、半導体基板面の大半を占めて配置されるメモリアレイＭＡＲＹをその基本構成要素とする。メモリアレイＭＡＲＹは、図２に示されるように、水平方向に平行して配置されるｍ＋１本のワード線Ｗ０〜Ｗｍと、垂直方向に平行して配置されるｎ＋１本のデータ線Ｄ０〜Ｄｎとを含む。これらのワード線及びデータ線の交点には、制御ゲート及び浮遊ゲートを有する（ｍ＋１）×（ｎ＋１）個の２層ゲート構造型メモリセルＮｃが格子状に配置される。このうち、同一行に配置されたｎ＋１個のメモリセルＮｃの制御ゲート（コントロールゲート）は、対応するワード線Ｗ０〜Ｗｍにそれぞれ共通結合され、同一列に配置されたｍ＋１個のメモリセルＮｃのドレインは、対応するデータ線Ｄ０〜Ｄｎにそれぞれ共通結合される。さらに、メモリアレイＭＡＲＹを構成するすべてのメモリセルＮｃのソースは、ソース線ＳＬに共通結合される。メモリセルＮｃは、図９の断面構造図に示すようにされる。１はドレイン、２はフローティングゲート、３はソース、４はコントロールゲート、５は薄い酸化膜、６はＰ型シリコン基板、８は低濃度のＮ型拡散層、９はＰ型拡散層である。
【００１１】
メモリアレイＭＡＲＹを構成するワード線Ｗ０〜Ｗｍは、その左方においてＸアドレスデコーダＸＤに結合され、選択的に所定の選択レベル又は非選択レベルとされる。ＸアドレスデコーダＸＤには、ＸアドレスバッファＸＢからｉ＋１ビットの内部アドレス信号Ｘ０〜Ｘｉが供給されるとともに、高電圧供給端子ＶＰＰ及び電源電圧供給端子ＶＣＣを介してそれぞれ高電圧ＶＰＰ及び電源電圧ＶＣＣが供給され、内部電圧発生回路ＶＧから内部電圧ＶＰＮ（第１の内部電圧）及びＶＣＥ（第２の内部電圧）が供給される。ＸアドレスバッファＸＢには、アドレス入力端子ＡＸ０〜ＡＸｉを介してＸアドレス信号ＡＸ０〜ＡＸｉが供給される。なお、特に制限されないが、高電圧ＶＰＰは、＋１１Ｖのような比較的絶対値の大きな正電位とされ、電源電圧ＶＣＣは＋５Ｖとされる。また、内部電圧ＶＰＮは、−１０Ｖのような比較的絶対値の大きな負電位とされ、内部電圧ＶＣＥは、＋２Ｖのような比較的絶対値の小さな正電位とされる。
【００１２】
ＸアドレスバッファＸＢは、フラッシュメモリが選択状態とされるとき、アドレス入力端子ＡＸ０〜ＡＸｉを介して供給されるＸアドレス信号ＡＸ０〜ＡＸｉを取り込み、保持するとともに、これらのＸアドレス信号をもとに内部アドレス信号Ｘ０〜Ｘｉを形成して、ＸアドレスデコーダＸＤに供給する。
【００１３】
ＸアドレスデコーダＸＤは、内部アドレス信号Ｘ０〜Ｘｉをデコードし、メモリアレイＭＡＲＹのワード線Ｗ０〜Ｗｍを所定の選択又は非選択レベルとする。この実施例において、書き込みモードにおけるワード線の選択レベルは高電圧＋１１Ｖとされ、その非選択レベルは接地電位ＶＳＳつまり０Ｖとされる。また、読み出しモードにおけるワード線の選択レベルは、電源電圧ＶＣＣつまり＋５Ｖとされ、その非選択レベルは接地電位ＶＳＳとされる。さらに、消去モードにおけるワード線の選択レベルは、内部電圧ＶＰＮつまり−１０Ｖとされ、その非選択レベルは内部電圧ＶＣＥつまり＋２Ｖとされる。
【００１４】
一方、メモリアレイＭＡＲＹを構成するソース線ＳＬは、その右方においてソーススイッチＳＳに結合され、そのレベルが選択的に切り換えられる。ソーススイッチＳＳには、接地電位供給端子ＶＳＳを介して接地電位ＶＳＳが供給され、内部電圧発生回路ＶＧから内部電圧ＶＣＷ（第３の内部電圧）が供給される。なお、内部電圧ＶＣＷは、＋４Ｖのような中間的絶対値の正電位とされる。ソーススイッチＳＳは、例えば図４に示すようにＰチャンネル型ＭＯＳＦＥＴＰｗとＮチャンネル型ＭＯＳＦＥＴＮｗとで構成される。消去モードにおいて、上記ＭＯＳＦＥＴＰｗ及びＭＯＳＦＥＴＮｗのゲートレベルを所定のタイミングで接地電位ＶＳＳとすることで、ソース線ＳＬのレベルを選択的に内部電圧ＶＣＷつまり＋４Ｖとし、その他の動作モードにおいて上記ＭＯＳＦＥＴＰｗとＭＯＳＦＥＴＮｗのゲートレベルを電源電圧ＶＣＣ（＋５Ｖ）とすることでソース線ＳＬのレベルを接地電位ＶＳＳとする。なお、消去モードにおけるフラッシュメモリ及びソーススイッチＳＳの具体的動作については、後で詳細に説明する。
【００１５】
次に、メモリアレイＭＡＲＹを構成するデータ線Ｄ０〜Ｄｎは、図２に示されるように、その上方においてデータ線ディスチャージ回路ＤＣの対応するＮチャンネル型の短絡ＭＯＳＦＥＴＮｓのドレインに結合され、その下方においてＹスイッチＹＳの対応するＮチャンネル型のスイッチＭＯＳＦＥＴＮｙのドレインに結合される。データ線ディスチャージ回路ＤＣを構成する短絡ＭＯＳＦＥＴＮｓのソースは、ソース線ＳＬに共通結合され、そのゲートには、タイミング制御回路ＴＣから短絡制御信号ＤＥが共通に供給される。一方、ＹスイッチＹＳを構成するスイッチＭＯＳＦＥＴＮｙのソースは、８個おきに順次共通データ線ＣＤ０〜ＣＤ７に共通結合される。また、そのゲートは８個ずつ順次共通結合され、ＹアドレスデコーダＹＤから対応するデータ線選択信号ＹＳ０〜ＹＳｐがそれぞれ共通に供給される。なお、データ線ディスチャージ回路ＤＣを構成する短絡ＭＯＳＦＥＴＮｓは、メモリアレイＭＡＲＹを構成するメモリセルＮｃに比較して充分に大きなコンダクタンスを持つべく設計される。また、短絡制御信号ＤＥは、通常接地電位ＶＳＳのようなロウレベルとされ、フラッシュメモリが消去モードとされるとき消去終結時に対応する所定のタイミングで選択的に電源電圧ＶＣＣのようなハイレベルとされる。さらに、データ線選択信号ＹＳ０〜ＹＳｐのビット数ｐ＋１が、データ線Ｄ０〜Ｄｎの本数（ｎ＋１）に対して、
ｐ＋１＝（ｎ＋１）／８
なる関係にあることは言うまでもない。
【００１６】
データ線ディスチャージ回路ＤＣを構成する短絡ＭＯＳＦＥＴＮｓは、消去モードの消去終結時、短絡制御信号ＤＥのハイレベルを受けて選択的にかつ一斉にオン状態とされ、消去動作時において非選択ワード線に結合されすでに消去状態にあるメモリセルＮｃを介して対応するデータ線Ｄ０〜Ｄｎに蓄積された電荷をソース線ＳＬにディスチャージする。前述のように、短絡ＭＯＳＦＥＴＮｓは、メモリアレイＭＡＲＹを構成するメモリセルＮｃに比較して充分に大きなコンダクタンスを持つべく設計される。この結果、データ線Ｄ０〜Ｄｎの蓄積電荷は、主に短絡ＭＯＳＦＥＴＮｓを介してソース線ＳＬにディスチャージされるため、非選択ワード線に結合されすでに消去状態にあるメモリセルＮｃを介して流されるディスチャージ電流を削減して、その誤書き込みを防止することができるものとなる。なお、データ線ディスチャージ回路ＤＣを構成する短絡ＭＯＳＦＥＴＮｓの具体的動作ならびにその作用については、後で詳細に説明する。
【００１７】
一方、ＹスイッチＹＳを構成するスイッチＭＯＳＦＥＴＮｙは、対応するデータ線選択信号ＹＳ０〜ＹＳｐがハイレベルとされることで８個ずつ選択的にオン状態となり、メモリアレイＭＡＲＹを構成するデータ線Ｄ０〜Ｄｎの対応する８本と共通データ線ＣＤ０〜ＣＤ７との間を選択的に接続状態とする。
【００１８】
ＹアドレスデコーダＹＤには、ＹアドレスバッファＹＢから内部アドレス信号Ｙ０〜Ｙｊが供給され、ＹアドレスバッファＹＢには、アドレス入力端子ＡＹ０〜ＡＹｊを介してＹアドレス信号ＡＹ０〜ＡＹｊが供給される。
【００１９】
ＹアドレスバッファＹＢは、フラッシュメモリが選択状態とされるとき、アドレス入力端子ＡＹ０〜ＡＹｊを介して供給されるＹアドレス信号ＡＹ０〜ＡＹｊを取り込み、保持するとともに、これらのＹアドレス信号をもとに内部アドレス信号Ｙ０〜Ｙｊを形成して、ＹアドレスデコーダＹＤに供給する。また、ＹアドレスデコーダＹＤは、内部アドレス信号Ｙ０〜Ｙｊをデコードして、対応する前記データ線選択信号ＹＳ０〜ＹＳｐを択一的にハイレベルとする。
【００２０】
メモリアレイＭＡＲＹを構成するデータ線Ｄ０〜ＤｎがＹスイッチＹＳを介して選択的に接続状態とされる共通データ線ＣＤ０〜ＣＤ７は、ライトアンプＷＡの対応する単位回路の出力端子に結合されるとともに、センスアンプＳＡの対応する単位回路の入力端子に結合される。ライトアンプＷＡの各単位回路の入力端子は、データ入力バッファＩＢの対応する単位回路の出力端子に結合され、センスアンプＳＡの各単位回路の出力端子は、データ出力バッファＯＢの対応する単位回路の入力端子に結合される。データ入力バッファＩＢの各単位回路の入力端子ならびにデータ出力バッファＯＢの各単位回路の出力端子は、対応するデータ入出力端子ＩＯ０〜ＩＯ７にそれぞれ共通結合される。
【００２１】
データ入力バッファＩＢの各単位回路は、フラッシュメモリが書き込みモードで選択状態とされるとき、対応するデータ入出力端子ＩＯ０〜ＩＯ７を介して入力される書き込みデータを取り込み、ライトアンプＷＡの対応する単位回路に伝達する。これらの書き込みデータは、ライトアンプＷＡの各単位回路によって所定の書き込み信号とされ、共通データ線ＣＤ０〜ＣＤ７を介してメモリアレイＭＡＲＹの選択された８個のメモリセルに書き込まれる。
【００２２】
一方、センスアンプＳＡの各単位回路は、フラッシュメモリが読み出しモードで選択状態とされるとき、メモリアレイＭＡＲＹの選択された８個のメモリセルから対応する共通データ線ＣＤ０〜ＣＤ７を介して出力される読み出し信号を増幅して、データ出力バッファＯＢの対応する単位回路に伝達する。これらの読み出し信号は、データ出力バッファＯＢの対応する単位回路からデータ入出力端子ＩＯ０〜ＩＯ７を介してフラッシュメモリの外部に送出される。
【００２３】
タイミング制御回路ＴＣは、外部から起動制御信号として供給されるチップイネーブル信号ＣＥＢ（ここで、それが有効とされるとき選択的にロウレベルとされるいわゆる反転信号等については、その名称の末尾にＢを付して表す。以下同様），ライトイネーブル信号ＷＥＢならびに出力イネーブル信号ＯＥＢをもとに前記短絡制御信号ＤＥを含む各種の内部制御信号を選択的に形成して、フラッシュメモリの各部に供給する。
【００２４】
内部電圧発生回路ＶＧは、高電圧供給端子ＶＰＰを介して供給される高電圧ＶＰＰと電源電圧供給端子ＶＣＣを介して供給される電源電圧ＶＣＣとをもとに内部電圧ＶＣＷ，ＶＣＥならびにＶＰＮを形成し、各部に供給する。
【００２５】
図３には、図１のフラッシュメモリの消去時及び消去終結時における信号波形図が示されている。また、図４には、図１のフラッシュメモリの消去時におけるメモリアレイ接続図が示され、図５には、その消去終結時におけるメモリアレイ接続図が示されている。これらの図をもとに、この実施例のフラッシュメモリ及びそのデータ線ディスチャージ回路ＤＣの消去モードにおける具体的動作ならびにその特徴について説明する。なお、図３ないし図５には、フラッシュメモリの消去動作の対象としてメモリアレイＭＡＲＹのワード線Ｗ０が指定された場合が例示されている。また、図４及び図５では、非選択ワード線に結合されすでに消去状態にあるメモリセルの代表例として、ワード線Ｗ１及びデータ線Ｄ１の交点に配置されるメモリセルＮｃが点線で囲まれて例示されている。
【００２６】
図３において、この実施例のフラッシュメモリの消去モードは、まず選択ワード線Ｗ０を内部電圧ＶＰＮつまり−１０Ｖの選択レベルとし非選択ワード線Ｗ１等を内部電圧ＶＣＥつまり＋２Ｖの非選択レベルとすることにより開始される。このとき、ＹスイッチＹＳでは、すべてのスイッチＭＯＳＦＥＴＮｙがオフ状態とされ、データ線Ｄ０〜Ｄｎはすべてフローティング状態とされる。また、ソース線ＳＬは、所定のタイミングで接地電位ＶＳＳから内部電圧ＶＣＷつまり＋４Ｖに変化され、消去終結時において所定のタイミングで接地電位に戻される。さらに、データ線ディスチャージ回路ＤＣの短絡ＭＯＳＦＥＴＮｓのゲートに供給される短絡制御信号ＤＥは、通常接地電位ＶＳＳとされ、消去終結時において所定のタイミングで一時的に電源電圧ＶＣＣつまり＋５Ｖとされる。
【００２７】
周知のように、ワード線Ｗ１を含むすべての非選択ワード線Ｗ１〜Ｗｍが通常の非選択レベルつまり接地電位ＶＳＳから消去モードの非選択レベルつまり内部電圧ＶＣＥに達するまでには、ＸアドレスデコーダＸＤの構成上比較的長い時間が必要となる。また、同様に、消去動作が終了しワード線Ｗ１を含むすべての非選択ワード線Ｗ１〜Ｗｍが消去モードの非選択レベルつまり内部電圧ＶＣＥから通常の非選択レベルつまり接地電位ＶＳＳに戻されるまでにも、比較的長い時間が必要となる。このため、ソース線ＳＬは、すべての非選択ワード線Ｗ１〜Ｗｍが内部電圧ＶＣＥに達するタイミングを見計らって内部電圧ＶＣＷつまり＋４Ｖとされ、これらの非選択ワード線Ｗ１〜Ｗｍが接地電位ＶＳＳに戻されるのに先立って接地電位ＶＳＳに戻される。また、短絡制御信号ＤＥは、消去終結時、ソース線ＳＬが接地電位ＶＳＳに戻されたのを受けて電源電圧ＶＣＣに変化され、すべての非選択ワード線Ｗ１〜Ｗｍが通常の非選択レベルつまり接地電位ＶＳＳに戻されるタイミングを見計らって接地電位ＶＳＳに戻される。
【００２８】
メモリアレイＭＡＲＹでは、図４に示されるように、選択ワード線Ｗ０が内部電圧ＶＰＮつまり−１０Ｖの選択レベルに達しソース線ＳＬが内部電圧ＶＣＷつまり＋４Ｖに達した時点で、選択ワード線Ｗ０に結合されたｎ＋１個のメモリセルＮｃのソース及び制御ゲート間に１４Ｖの消去電圧が印加された状態となる。このため、これらの選択メモリセルＮｃでは、その浮遊ゲートに蓄積されていた電荷がＦＮ（Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ：ファウラー ノルトハイム）トンネル現象によりそのソース側に引き抜かれ、これによってそのしきい値電圧が例えば０．５Ｖ程度に小さくなって消去状態となる。なお、このとき、データ線ディスチャージ回路ＤＣの短絡ＭＯＳＦＥＴＮｓは、短絡制御信号ＤＥの接地電位ＶＳＳを受けてすべてオフ状態となり、なんら作用しない。
【００２９】
ところで、この消去動作時において、非選択ワード線Ｗ１に結合されすでに消去状態にある点線内の非選択メモリセルＮｃは、そのしきい値電圧が０．５Ｖでありしかもその制御ゲートつまりワード線Ｗ１が内部電圧ＶＣＥとされそのソースつまりソース線ＳＬが内部電圧ＶＣＷとされることでオン状態となり、対応するデータ線Ｄ１に向かって矢印のような電流を流す。この結果、フローティング状態にあるデータ線Ｄ１は、点線内の非選択メモリセルＮｃを介してチャージされ、内部電圧ＶＣＥよりそのしきい値電圧分だけ低い正電位とされる。
【００３０】
次に、ソース線ＳＬが接地電位ＶＳＳに戻され短絡制御信号ＤＥが電源電圧ＶＣＣとされて消去終結段階に入ると、メモリアレイＭＡＲＹでは、図５に示されるように、選択ワード線Ｗ０に結合されたｎ＋１個のメモリセルＮｃに対する消去動作が、ソース線ＳＬが接地電位ＶＳＳに達した時点でやや抑制され、ワード線Ｗ０が接地電位ＶＳＳに戻された時点で完全に停止される。
【００３１】
ところで、この消去終結時において、非選択ワード線Ｗ１に結合されすでに消去状態にある点線内の非選択メモリセルＮｃは、その制御ゲートつまりワード線Ｗ１が内部電圧ＶＣＥとされそのソースつまりソース線ＳＬが接地電位ＶＳＳとされることで再びオン状態となり、前記消去動作時に対応するデータ線Ｄ１に蓄積された電荷をソース線ＳＬにディスチャージさせようとする。ところが、この実施例のフラッシュメモリは、前述のように、データ線ディスチャージ回路ＤＣを備え、メモリアレイＭＡＲＹを構成するデータ線Ｄ０〜Ｄｎとソース線ＳＬとの間には、２層ゲート構造型メモリセルＮｃに比べて充分に大きなコンダクタンスを有し消去終結時に短絡制御信号ＤＥのハイレベルを受けて選択的にかつ一斉にオン状態とされる短絡ＭＯＳＦＥＴＮｓがそれぞれ設けられる。したがって、データ線Ｄ１等に蓄積された電荷は、主にこの短絡ＭＯＳＦＥＴＮｓを介してソース線ＳＬにディスチャージされ、非選択ワード線Ｗ１に結合されすでに消去状態にある点線内の非選択メモリセルＮｃを介してソース線ＳＬに流されるディスチャージ電流は充分に小さな値となるため、これらのメモリセルＮｃが書き込み状態となるのを防止することができる。この結果、消去時間を増大させることなく、ワード線単位の消去機能を有するフラッシュメモリの消去終結時における誤書き込みを防止し、その信頼性を高めることができるものである。
【００３２】
図６には、この発明が適用されたフラッシュメモリに含まれるメモリアレイＭＡＲＹ１及びＭＡＲＹ２ならびにその周辺部の第２の実施例の部分的な回路図が示されている。なお、この実施例は、前記図１ないし図５の実施例を基本的に踏襲するものであるため、これと異なる部分についてのみ説明を追加する。
【００３３】
図７において、この実施例のフラッシュメモリは、互いに対をなす２個のメモリアレイＭＡＲＹ１（第１のメモリアレイ）及びＭＡＲＹ２（第２のメモリアレイ）を備え、これらのメモリアレイのそれぞれは、図の水平方向に平行して配置されるｍ＋１本のワード線Ｗ１０〜Ｗ１ｍあるいはＷ２０〜Ｗ２ｍと、垂直方向に平行して配置されるｎ＋１本のデータ線Ｄ１０〜Ｄ１ｎあるいはＤ２０〜Ｄ２ｎならびにこれらのワード線及びデータ線の交点に格子状に配置される（ｍ＋１）×（ｎ＋１）個の２層ゲート構造型メモリセルＮｃとを含む。
【００３４】
メモリアレイＭＡＲＹ１を構成するデータ線Ｄ１０〜Ｄ１ｎは、その上方においてデータ線ディスチャージ回路ＤＣ１の対応するＭＯＳＦＥＴＮａ（第１のＭＯＳＦＥＴ）及びＮｂ（第２のＭＯＳＦＥＴ）のドレインに結合され、その下方においてＹスイッチＹＳ１の対応するスイッチＭＯＳＦＥＴＮｙを介して８本ずつ選択的に共通データ線ＣＤ１０〜ＣＤ１７つまりはセンスアンプＳＡの差動センスアンプＤＳＡ０〜ＤＳＡ７の非反転入力端子に接続される。同様に、メモリアレイＭＡＲＹ２を構成するデータ線Ｄ２０〜Ｄ２ｎは、その上方においてデータ線ディスチャージ回路ＤＣ２の対応するＭＯＳＦＥＴＮａ（第１のＭＯＳＦＥＴ）及びＮｂ（第２のＭＯＳＦＥＴ）のドレインに結合され、その下方においてＹスイッチＹＳ２の対応するスイッチＭＯＳＦＥＴＮｙを介して８本ずつ選択的に共通データ線ＣＤ２０〜ＣＤ２７つまりはセンスアンプＳＡの差動センスアンプＤＳＡ０〜ＤＳＡ７の反転入力端子に接続される。データ線ディスチャージ回路ＤＣ１を構成するＭＯＳＦＥＴＮａ及びＮｂのゲートには、タイミング制御回路ＴＣから短絡制御信号ＤＥ１ａ及びＤＥ１ｂがそれぞれ共通に供給され、データ線ディスチャージ回路ＤＣ２のＭＯＳＦＥＴＮａ及びＮｂのゲートには、短絡制御信号ＤＥ２ａ及びＤＥ２ｂがそれぞれ共通に供給される。
【００３５】
この実施例において、データ線ディスチャージ回路ＤＣ１及びＤＣ２を構成するＭＯＳＦＥＴＮａは、比較的小さなコンダクタンスを持つべく設計され、ＭＯＳＦＥＴＮｂは、メモリアレイＭＡＲＹ１及びＭＡＲＹ２の２層ゲート構造型メモリセルＮｃに比較しても充分に大きなコンダクタンスを持つべく設計される。また、メモリアレイＭＡＲＹ１及びＭＡＲＹ２は、前述のように、互いに対をなし、その一方が活性化されるときにはその他方が必ず非活性状態とされる。さらに、短絡制御信号ＤＥ１ａ及びＤＥ２ａは、対応するメモリアレイＭＡＲＹ１又はＭＡＲＹ２が活性化されるとき選択的にハイレベルとされ、短絡制御信号ＤＥ１ｂ及びＤＣ２ｂは、対応するメモリアレイＭＡＲＹ１又はＭＡＲＹ２が非活性状態とされるとき、言い換えるならば対応するメモリアレイＭＡＲＹ１又はＭＡＲＹ２の対をなす他方が活性化されるとき選択的にハイレベルとされる。なお、メモリアレイＭＡＲＹ１が読み出しモードで活性化されるとき、ワード線Ｗ１０〜Ｗ１ｍは択一的に電源電圧ＶＣＣつまり＋５Ｖの選択レベルとされるが、非活性状態とされるメモリアレイＭＡＲＹ２のワード線Ｗ２０〜Ｗ２ｍは、すべて接地電位ＶＳＳつまり０Ｖの非選択レベルとされる。同様に、メモリアレイＭＡＲＹ２が読み出しモードで活性化されるとき、ワード線Ｗ２０〜Ｗ２ｍは択一的に電源電圧ＶＣＣの選択レベルとされるが、非活性状態とされるメモリアレイＭＡＲＹ１のワード線Ｗ１０〜Ｗ１ｍは、すべて非選択レベルとされる。
【００３６】
ここで、例えばメモリアレイＭＡＲＹ１が活性化されメモリアレイＭＡＲＹ２が非活性状態とされて短絡制御信号ＤＥ１ａ及びＤＥ２ｂがハイレベルとされるとき、メモリアレイＭＡＲＹ１では、ワード線Ｗ１０〜Ｗ１ｍが択一的に電源電圧ＶＣＣの選択レベルとされるとともに、データ線ディスチャージ回路ＤＣ１のＭＯＳＦＥＴＮａが一斉にオン状態とされる。また、ＹスイッチＹＳでは、データ線Ｄ１０〜Ｄ１ｎのうち指定された８本が共通データ線ＣＤ１０〜ＣＤ１７に選択的に接続され、センスアンプＳＡの対応する差動センスアンプＤＳＡ０〜ＤＳＡ７から例えば＋１Ｖのような読み出し電圧の供給を受ける。これにより、データ線Ｄ１０〜Ｄ１ｎの選択された８本には、選択ワード線に結合された対応するメモリセルＮｃの保持データに従った読み出し電流と、データ線ディスチャージ回路ＤＣ１の対応するＭＯＳＦＥＴＮａのコンダクタンスに応じた電流とが流され、これに応じた電圧信号がセンスアンプＳＡの対応する差動センスアンプＤＳＡ０〜ＤＳＡ７の非反転入力端子において得られる。
【００３７】
一方、非活性状態とされるメモリアレイＭＡＲＹ２では、ワード線Ｗ２０〜Ｗ２ｍがすべて非選択レベルとされメモリセルＮｃはすべてオフ状態とされるが、データ線ディスチャージ回路ＤＣ２のＭＯＳＦＥＴＮｂが短絡制御信号ＤＥ２ｂのハイレベルを受けて一斉にオン状態とされるとともに、データ線Ｄ２０〜Ｄ２ｎの指定された８本が共通データ線ＣＤ２０〜ＣＤ２７に選択的に接続され、センスアンプＳＡの差動センスアンプＤＳＡ０〜ＤＳＡ７から＋１Ｖの読み出し電圧の供給を受ける。このため、データ線Ｄ２０〜Ｄ２ｎの選択された８本には、データ線ディスチャージ回路ＤＣ２のＭＯＳＦＥＴＮｂのコンダクタンスに応じた電流が流され、これに応じた電圧信号がセンスアンプＳＡの対応する差動センスアンプＤＳＡ０〜ＤＳＡ７の反転入力端子において得られる。
【００３８】
前述のように、データ線ディスチャージ回路ＤＣ１及びＤＣ２を構成するＭＯＳＦＥＴＮａは、比較的小さなコンダクタンスを持つべく設計され、ＭＯＳＦＥＴＮｂは、比較的大きなコンダクタンスを持つべく設計される。したがって、活性状態にあるメモリアレイＭＡＲＹ１のデータ線Ｄ１０〜Ｄ１ｎの指定された８本には、対応するメモリセルＮｃが消去状態にある場合、このメモリセルＮｃを介して流される比較的大きな電流とデータ線ディスチャージ回路ＤＣ１の対応するＭＯＳＦＥＴＮａを介して流される比較的小さな電流とが加算されて最も大きないわゆる論理“１”の読み出し電流が得られ、対応するメモリセルＮｃが書き込み状態にある場合には、このメモリセルＮｃを介して流される比較的小さな電流とデータ線ディスチャージ回路ＤＣ１の対応するＭＯＳＦＥＴＮａを介して流される比較的小さな電流とが加算されて最も小さないわゆる論理“０”の読み出し電流が得られる。このとき、非活性状態にあるメモリアレイＭＡＲＹ２のデータ線Ｄ２０〜Ｄ２ｎの指定された８本には、データ線ディスチャージ回路ＤＣ２の対応するＭＯＳＦＥＴＮｂを介して、上記論理“１”の読み出し電流の値と論理“０”の読み出し電流の値との間の中間的な値に設定された読み出し電流が得られるが、この読み出し電流は、センスアンプＳＡの差動センスアンプＤＳＡ０〜ＤＳＡ７による差動増幅動作の基準電流として用いられる。
【００３９】
つまり、この実施例のフラッシュメモリでは、対をなすメモリアレイＭＡＲＹ１及びＭＡＲＹ２の一方が活性化されるとき、非活性状態にある他方のデータ線ディスチャージ回路ＤＣ１又はＤＣ２のＭＯＳＦＥＴＮｂを介して得られる電流がセンスアンプＳＡの差動センスアンプＤＳＡ０〜ＤＳＡ７の基準信号となる言わばダミー信号として用いられる訳であって、このように同様な特性変動を呈する一対のメモリアレイＭＡＲＹ１及びＭＡＲＹ２の非活性状態にある他方を基準信号の生成手段として利用することで、差動センスアンプＤＳＡ０〜ＤＳＡ７つまりはフラッシュメモリの読み出し動作を安定化できるものとなる。
【００４０】
なお、選択的に活性化されるメモリアレイＭＡＲＹ１及びＭＡＲＹ２の指定された８本のデータ線が選択的に接続状態とされる共通データ線ＣＤ１０〜ＣＤ１７ならびにＣＤ２０〜ＣＤ２７は、センスアンプＳＡの対応する差動センスアンプＤＳＡ０〜ＤＳＡ７の非反転及び反転入力端子にそれぞれ固定的に結合されるが、これらの差動センスアンプＤＳＡ０〜ＤＳＡ７の出力レベルは、メモリアレイＭＡＲＹ１又はＭＡＲＹ２のどちらが活性化されたかによって実際の読み出し信号の論理レベルとは異なるものとなる。このため、差動センスアンプＤＳＡ０〜ＤＳＡ７は、メモリアレイＭＡＲＹ１及びＭＡＲＹ２を選択的に活性化させるためのアレイ選択信号を受けてその出力信号の論理レベルを選択的に反転してデータ出力バッファＯＢの対応する単位回路に伝達する機能を持つ。
【００４１】
ところで、この実施例のフラッシュメモリでは、データ線ディスチャージ回路ＤＣ１及びＤＣ２のＭＯＳＦＥＴＮｂのゲートに供給される短絡制御信号ＤＥ１ｂ及びＤＥ２ｂが、消去モードの消去終結時においても、前記図２の短絡制御信号ＤＥと同じタイミングで一時的に電源電圧ＶＣＣのハイレベルとされる。前述のように、データ線ディスチャージ回路ＤＣ１及びＤＣ２のＭＯＳＦＥＴＮｂは比較的大きなコンダクタンスを有し、その値は、メモリアレイＭＡＲＹ１及びＭＡＲＹ２を構成する２層ゲート構造型メモリセルＮｃに比べても充分に大きなものとされる。この結果、データ線ディスチャージ回路ＤＣ１及びＤＣ２のＭＯＳＦＥＴＮｂは、前記図２の短絡ＭＯＳＦＥＴＮｓとしても作用するものとなり、これによって読み出し動作の安定化を図りつつ、フラッシュメモリの消去終結時における誤書き込みを防止し、その信頼性を高めうるものである。
【００４２】
以上の実施例により得られる作用効果は下記の通りである。すなわち、
（１）直交して配置されるワード線及びデータ線ならびにこれらのワード線及びデータ線の交点に配置される２層ゲート構造型メモリセルを含むメモリアレイを具備し、かつ消去動作時、選択ワード線に比較的大きな絶対値の負電圧を印加し非選択ワード線に比較的小さな絶対値の正電圧を印加しソース線に中間的な絶対値の正電圧を印加することによりワード線単位での消去動作を可能としたフラッシュメモリ等に、メモリアレイを構成するデータ線のそれぞれとソース線との間に設けられ、かつ消去終結時、ソース線の電位が接地電位に戻されてから選択ワード線及び非選択ワード線の電位が接地電位に戻されるまでの間選択的にオン状態とされる短絡ＭＯＳＦＥＴを追加することで、消去動作時に非選択ワード線に結合されすでに消去状態にあるメモリセルを介して対応するデータ線にチャージされた電荷を、消去終結時、主に短絡ＭＯＳＦＥＴを介してソース線にディスチャージし、非選択ワード線に結合されすでに消去状態にあるメモリセルを介して流されるディスチャージ電流を削減し、これらのメモリセルが書き込み状態となるのを防止することができるという効果が得られる。
【００４３】
（２）上記（１）項により、消去時間を増大させることなく、ワード線単位の消去機能を有するフラッシュメモリ等の消去終結時における誤書き込みを防止し、その信頼性を高めることができるという効果が得られる。
（３）上記（１）項及び（２）項において、フラッシュメモリ等が、互いに対をなす第１及び第２のメモリアレイと、その非反転及び反転入力端子に第１及び第２のメモリアレイの指定されたデータ線がそれぞれ選択的に接続される差動型のセンスアンプと、第１及び第２のメモリアレイを構成するデータ線のそれぞれとソース線との間に設けられ対応する第１又は第２のメモリアレイが活性化されるとき選択的にオン状態とされる比較的小さなコンダクタンスの第１のＭＯＳＦＥＴと、第１のＭＯＳＦＥＴのそれぞれと並列形態に設けられ対応する第１又は第２のメモリアレイと対をなす他方が活性化されるとき選択的にオン状態とされる比較的大きなコンダクタンスの第２のＭＯＳＦＥＴとを含むとき、第１又は第２のＭＯＳＦＥＴを短絡ＭＯＳＦＥＴとして併用することで、その読み出し動作の安定化を図りつつ、フラッシュメモリ等の消去終結時における誤書き込みを防止し、その信頼性を高めることができるという効果が得られる。
【００４４】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、この発明は、上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、図１において、データ線ディスチャージ回路ＤＣは、その一部としてメモリアレイＭＡＲＹ又はＹスイッチＹＳに含めることができる。また、メモリアレイＭＡＲＹは、その周辺部を含めて複数のメモリマットに分割することができる。データ入出力端子ＩＯ０〜ＩＯ７は、データ入力端子又はデータ出力端子として専用化できるし、フラッシュメモリのビット構成も、特に×８ビット構成であることを必須条件としない。フラッシュメモリは任意のブロック構成を採りうるし、起動制御信号の組み合わせや各電源電圧及び内部電圧の極性及び絶対値等も、任意に設定できる。
【００４５】
図２において、メモリアレイＭＡＲＹは、任意数の冗長ワード線及び冗長データ線を含むことができる。また、データ線ディスチャージ回路ＤＣを構成する短絡ＭＯＳＦＥＴＮｓは、それぞれ並列形態とされる複数のＭＯＳＦＥＴにより等価的に実現してもよい。さらに、短絡ＭＯＳＦＥＴＮｓならびにＹスイッチＹＳを構成するスイッチＭＯＳＦＥＴＮｙは、ＰチャンネルＭＯＳＦＥＴに置き換えてもよいし、Ｐチャンネル及びＮチャンネルＭＯＳＦＥＴが組み合わされてなる相補スイッチとしてもよい。図３において、ワード線Ｗ０〜Ｗｍの選択レベル及び非選択レベルやソース線ＳＬの消去時における電位ならびに短絡制御信号ＤＥとのタイミング関係等は、種々の実施形態を採りうる。
【００４６】
図６において、データ線ディスチャージ回路ＤＣ１及びＤＣ２のＭＯＳＦＥＴＮａ及びＮｂは、同時にオン状態とすることにより短絡ＭＯＳＦＥＴＮｓとして作用させてもよい。また、チップ面積に余裕がある場合には、ＭＯＳＦＥＴＮａ及びＮｂの他に専用の短絡ＭＯＳＦＥＴＮｓを追加してもよい。
【００４７】
以上の説明では、主として本発明者によってなされた発明をその背景となった利用分野であるフラッシュメモリに適用した場合について説明したが、それに限定されるものではなく、例えば、シングルチップマイクロコンピュータ等に内蔵される同様なフラッシュメモリやフラッシュメモリを内蔵するゲートアレイ集積回路等にも適用できる。この発明は、少なくとも２層ゲート構造型メモリセルが格子状に配置されてなるメモリアレイをその基本構成要素としかつワード線単位での消去機能を有する半導体記憶装置に広く適用できる。
【００４８】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、直交して配置されるワード線及びデータ線ならびにこれらのワード線及びデータ線の交点に配置される２層ゲート構造型メモリセルを含むメモリアレイを具備し、かつ消去動作時、選択ワード線に比較的大きな絶対値の負電圧を印加し非選択ワード線に比較的小さな絶対値の正電圧を印加しソース線に中間的な絶対値の正電圧を印加することによりワード線単位での消去動作を可能としたフラッシュメモリ等に、メモリアレイを構成するデータ線のそれぞれとソース線との間に設けられ、かつ消去終結時、ソース線の電位が接地電位に戻されてから選択ワード線及び非選択ワード線の電位が接地電位に戻されるまでの間選択的にオン状態とされる短絡ＭＯＳＦＥＴを追加することで、消去動作時、非選択ワード線に結合されすでに消去状態にあるメモリセルを介してデータ線にチャージされた電荷を、消去終結時、主に短絡ＭＯＳＦＥＴを介してソース線にディスチャージし、非選択ワード線に結合されすでに消去状態にあるメモリセルに流されるディスチャージ電流を削減して、これらのメモリセルが書き込み状態となるのを防止できる。この結果、消去時間を増大させることなく、ワード線単位の消去機能を有するフラッシュメモリ等の消去終結時における誤書き込みを防止し、その信頼性を高めることができる。
【図面の簡単な説明】
【図１】この発明が適用されたフラッシュメモリの一実施例を示すブロック図である。
【図２】図１のフラッシュメモリに含まれるメモリアレイならびにその周辺部の第１の実施例を示す回路図である。
【図３】図１のフラッシュメモリの消去時及び消去終結時における信号波形図である。
【図４】図１のフラッシュメモリの消去時におけるメモリアレイ接続図である。
【図５】図１のフラッシュメモリの消去終結時におけるメモリアレイ接続図である。
【図６】この発明が適用されたフラッシュメモリに含まれるメモリアレイならびにその周辺部の第２の実施例を示す部分的な回路図である。
【図７】この発明に先立って本願発明者等が開発したフラッシュメモリの消去時におけるメモリアレイ接続図である。
【図８】図７のフラッシュメモリの消去終結時におけるメモリアレイ接続図である。
【図９】この発明が適用されたフラッシュメモリにおけるメモリセルの概略断面構造図である。
【符号の説明】
ＭＡＲＹ・・・メモリアレイ、ＸＤ・・・Ｘアドレスデコーダ、ＸＢ・・・Ｘアドレスバッファ、ＤＣ・・・データ線ディスチャージ回路、ＹＳ・・・Ｙスイッチ、ＹＤ・・・Ｙアドレスデコーダ、ＹＢ・・・Ｙアドレスバッファ、ＳＳ・・・ソーススイッチ、ＷＡ・・・ライトアンプ、ＳＡ・・・センスアンプ、ＩＢ・・・データ入力バッファ、ＯＢ・・・データ出力バッファ、ＴＣ・・・タイミング制御回路、ＶＧ・・・内部電圧発生回路。
Ｗ０〜Ｗｍ・・・ワード線、Ｄ０〜Ｄｎ・・・データ線、Ｎｃ・・・２層ゲート構造型メモリセル、ＳＬ・・・ソース線、Ｐｗ・・・ソーススイッチ構成ＭＯＳＦＥＴ、Ｎｗ・・・ソーススイッチ構成ＭＯＳＦＥＴ、Ｎｓ・・・短絡ＭＯＳＦＥＴ、ＤＥ・・・短絡制御信号、ＣＤ０〜ＣＤ７・・・共通データ線、Ｎｙ・・・スイッチＭＯＳＦＥＴ、ＹＳ０〜ＹＳｐ・・・データ線選択信号。
ＭＡＲＹ１〜ＭＡＲＹ２・・・メモリアレイ、Ｗ１０〜Ｗ１ｍ，Ｗ２０〜Ｗ２ｍ・・・ワード線、Ｄ１０〜Ｄ１ｎ，Ｄ２０〜Ｄ２ｎ・・・データ線、ＳＬ１〜ＳＬ２・・・ソース線、ＤＣ１〜ＤＣ２・・・データ線ディスチャージ回路、Ｎａ〜Ｎｂ・・・短絡ＭＯＳＦＥＴ、ＤＥ１ａ〜ＤＥ１ｂ，ＤＥ２ａ〜ＤＥ２ｂ・・・短絡制御信号、ＹＳ１〜ＹＳ２・・・Ｙスイッチ、ＣＤ１０〜ＣＤ１７，ＣＤ２０〜ＣＤ２７・・・共通データ線、ＤＳＡ０〜ＤＳＡ７・・・差動センスアンプ、ＹＳ１０〜ＹＳ１ｐ，ＹＳ２０〜ＹＳ２ｐ・・・データ線選択信号、
１・・・ドレイン、２・・・フローティングゲート、３・・・ソース、４・・・コントロールゲート、５・・・薄い酸化膜、６・・・Ｐ型シリコン基板、８・・・低濃度のＮ型拡散層、９・・・Ｐ型拡散層。
Claims (1)
- 直交して配置されるワード線及びデータ線ならびにこれらのワード線及びデータ線の交点に配置されその制御ゲート及びドレインが対応するワード線及びデータ線にそれぞれ共通結合されそのソースがソース線に共通結合される２層ゲート構造型メモリセルを含むメモリアレイと、上記データ線のそれぞれとソース線との間に設けられ消去終結時において選択的にオン状態とされる短絡ＭＯＳＦＥＴとを具備し、
上記２層ゲート構造型メモリセルの消去動作は、対応するワード線に比較的絶対値の大きな負電位の第１の内部電圧を印加し、その他のワード線に比較的絶対値の小さな正電位の第２の内部電圧を印加し、ソース線に中間的絶対値の正電位の第３の内部電圧を印加して行われ、消去動作の終結は、ソース線の電位を接地電位に戻した後、対応するワード線ならびにその他のワード線の電位を接地電位に戻すことにより行われるものであって、上記短絡ＭＯＳＦＥＴは、上記ソース線の電位が接地電位に戻されてから対応するワード線ならびにその他のワード線の電位が接地電位に戻されるまでの間、選択的にオン状態とされるものであり、
上記メモリアレイは、互いに対をなす第１及び第２のメモリアレイからなり、
その非反転入力端子及び反転入力端子に上記第１及び第２のメモリアレイの指定されたデータ線がそれぞれ選択的に接続される差動型のセンスアンプと、
上記第１及び第２のメモリアレイを構成するデータ線のそれぞれとソース線との間に設けられ対応する第１又は第２のメモリアレイが活性化されるとき選択的にオン状態とされる比較的小さなコンダクタンスの第１のＭＯＳＦＥＴと、
上記第１のＭＯＳＦＥＴのそれぞれと並列形態に設けられ対応する第１又は第２のメモリアレイと対をなす他方が活性化されるとき選択的にオン状態とされる比較的大きなコンダクタンスの第２のＭＯＳＦＥＴとを更に備え、
上記短絡ＭＯＳＦＥＴは、上記第２のＭＯＳＦＥＴ又は第１及び第２のＭＯＳＦＥＴを併用してなるものであることを特徴とするの半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13274396A JP3686951B2 (ja) | 1995-05-12 | 1996-04-30 | 半導体記憶装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-138483 | 1995-05-12 | ||
| JP13848395 | 1995-05-12 | ||
| JP13274396A JP3686951B2 (ja) | 1995-05-12 | 1996-04-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0936266A JPH0936266A (ja) | 1997-02-07 |
| JP3686951B2 true JP3686951B2 (ja) | 2005-08-24 |
Family
ID=26467255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13274396A Expired - Fee Related JP3686951B2 (ja) | 1995-05-12 | 1996-04-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3686951B2 (ja) |
-
1996
- 1996-04-30 JP JP13274396A patent/JP3686951B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0936266A (ja) | 1997-02-07 |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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