JP3283955B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、例えば、差動型のセンスアンプを備えるフラッシュ
メモリ等に利用して特に有効な技術に関するものであ
る。

【０００２】

【従来の技術】記憶データを紫外線により消去し電気的
に書き込みうるＥＰＲＯＭ（ＵＶ Ｅｒａｓａｂｌｅ
ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌ
ｙ Ｍｅｍｏｒｙ）がある。また、記憶データを電気的
に消去しかつ書き込みうるＥＥＰＲＯＭ（Ｅｌｅｃｔｒ
ｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒ
ａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）
がある。さらに、ＥＰＲＯＭと同様にそのゲート酸化膜
がトンネル酸化膜からなる不揮発性メモリセルを基本に
構成され、記憶データを所定のブロックごとにかつ電気
的に一括消去しうるいわゆるフラッシュメモリ（フラッ
シュＥＥＰＲＯＭ）がある。

【０００３】フラッシュメモリについては、例えば、１
９８５年、『アイ・イー・ディー・エム（ＩＥＤＭ：Ｉ
ｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖ
ｉｃｅｓ Ｍｅｅｔｉｎｇ）テクニカル ダイジェスト
（Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ）』の第６１６頁
〜第６１９頁等に記載されている。

【０００４】

【発明が解決しようとする課題】上記に記載される従来
のフラッシュメモリにおいて、データ保持用セルからの
読み出し信号を増幅するためのセンスアンプは、いわゆ
る電流センス型のセンスアンプにより構成され、選択さ
れたメモリセルの読み出し信号は、単一信号線からなる
共通データ線を電流信号として伝達される。周知のよう
に、このような単一信号線による読み出し信号の伝達・
増幅は、レベル判定の基準となるリファレンス信号がな
いためにその動作速度が比較的遅くならざるを得ない。
このため、高速性が要求されるフラッシュメモリでは、
所定のリファレンス信号を形成するためのダミーセルを
設け、差動型のセンスアンプによって選択されたメモリ
セルの読み出し信号とリファレンス信号を比較・増幅す
る方法が採られる。

【０００５】ところが、差動型のセンスアンプを備える
フラッシュメモリにも次のような問題点があることが本
願発明者等によって明らかとなった。すなわち、差動型
のセンスアンプを備える従来のフラッシュメモリでは、
ダミーセルをデータ保持用の不揮発性メモリセルと同一
のアレイ内に形成した場合、いわゆるブロック消去型の
フラッシュメモリではソース線を共有するすべてのメモ
リセルが消去対象となり、またいわゆる負電圧消去型の
フラッシュメモリでは同一のワード線に結合されるすべ
てのメモリセルが消去対象となる。このため、データ保
持用セルに対する通常の消去モードが実行されることに
よってダミーセルがいわゆる過消去状態となり、そのし
きい値電圧が必要以上に小さくなって、所望のリファレ
ンス電流が得られなくなる。したがって、これらのフラ
ッシュメモリでは、ダミーセルに対する消去・書き込み
動作を繰り返してそのしきい値電圧を調整しなくてはな
らず、これによってフラッシュメモリとしての使い勝手
が悪くなる。

【０００６】一方、これに対処するため、リファレンス
信号を周辺回路内に形成された通常のＭＯＳＦＥＴ（金
属酸化物半導体型電界効果トランジスタ。この明細書で
は、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジ
スタの総称とする）を利用して形成する方法もあるが、
この方法を採った場合、これらのＭＯＳＦＥＴとデータ
保持用セルとの間に、温度による電流値変化等を含む物
理的特性やマスクの合わせ精度及びイオン注入量等に関
する比較的大きな条件差が生じ、所望のリファレンス信
号を精度良く形成することが困難となる。この結果、フ
ラッシュメモリの動作が不安定となり、その高速化が制
約を受けるものである。

【０００７】この発明の目的は、ダミーセルのしきい値
電圧を調整することなく高精度のリファレンス信号を形
成しうるフラッシュメモリ等の半導体記憶装置を提供す
ることにある。この発明の他の目的は、差動型のセンス
アンプを備えるフラッシュメモリ等の使い勝手を良く
し、その高速化を推進することにある。

【０００８】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、差動型のセンスアンプを備え
るＮＯＲ型のフラッシュメモリ等において、リファレン
ス信号を形成するためのダミーセルを、データ保持用セ
ルと同一のアレイ内に同一の製造工程によりかつ同一ピ
ッチで形成し、これらのダミーセルのソースを、データ
保持用セルとは独立した第２のソース線に結合するとと
もに、これらのダミーセルを、対応するワード線又は対
応する所定数のワード線のいずれかが選択状態とされる
とき、そのしきい値電圧が０ＶとされるスイッチＭＯＳ
ＦＥＴを介して選択的にオン状態とする。

【００１０】

【作用】上記手段によれば、ダミーセルの物理的特性や
製造条件等をデータ保持用セルに合致させることができ
るとともに、ダミーセルがデータ保持用セルに対する通
常の消去動モードによって過消去状態となるのを防止す
ることができる。この結果、ダミーセルのしきい値電圧
を調整することなく、所望のリファレンス信号を精度良
く形成できるため、差動型のセンスアンプを備えるフラ
ッシュメモリ等の使い勝手を良くし、その高速化を推進
することができる。

【００１１】

【実施例】図１には、この発明が適用されたフラッシュ
メモリの一実施例のブロック図が示されている。また、
図２には、図１のフラッシュメモリに含まれるメモリア
レイＭＡＲＹの第１の実施例の部分的な回路図が示され
ている。これらの図をもとに、まずこの実施例のフラッ
シュメモリの構成及び動作ならびにその特徴について説
明する。なお、図２の各回路素子ならびに図１の各ブロ
ックを構成する回路素子は、公知の半導体集積回路の製
造技術により、単結晶シリコンのような１個の半導体基
板上に形成される。また、以下の回路図において、図示
される通常のＭＯＳＦＥＴはすべてＮチャンネルＭＯＳ
ＦＥＴである。

【００１２】図１において、この実施例のフラッシュメ
モリは、半導体基板面の大半を占めて配置されるメモリ
アレイＭＡＲＹをその基本構成要素とする。メモリアレ
イＭＡＲＹは、図２に示されるように、同図の水平方向
に平行して配置されるｍ＋１本のワード線Ｗ０〜Ｗｍ
と、垂直方向に平行して配置されるｎ＋１本のビット線
Ｂ０〜Ｂｎとを含む。これらのワード線及びビット線の
交点には、（ｍ＋１）×（ｎ＋１）個の不揮発性メモリ
セルつまりデータ保持用セルＭ０〜Ｍ７等が格子状に配
置される。メモリアレイＭＡＲＹの同一の列に配置され
るｍ＋１個のデータ保持用セルのドレインは、対応する
ビット線Ｂ０〜Ｂｎにそれぞれ共通結合される。また、
同一の行に配置されるｎ＋１個のデータ保持用セルのコ
ントロールゲートは、対応するワード線Ｗ０〜Ｗｍにそ
れぞれ共通結合される。そして、メモリアレイＭＡＲＹ
を構成するすべてのデータ保持用セルのソースはソース
線ＳＬに結合され、さらにソーススイッチＳＳに結合さ
れる。これにより、このフラッシュメモリは、いわゆる
ＮＯＲ型のフラッシュメモリとされる。

【００１３】この実施例において、メモリアレイＭＡＲ
Ｙは、さらに、データ保持用セルと同一の製造工程によ
りかつ同一ピッチで形成されるｍ＋１個のダミーセルＤ
０〜Ｄｎと、これらのダミーセルと同一ピッチで形成さ
れるｍ＋１個のスイッチＭＯＳＦＥＴＱ１〜Ｑ８等とを
含む。このうち、ダミーセルＤ０〜Ｄｎのコントロール
ゲートは、ｐ個つまり４個ずつ順次共通結合される。ま
た、そのドレインは、８個おきにリファレンス用ビット
線ＢＲに結合され、そのソースは、４個ずれて８個おき
にリファレンス用ソース線ＳＬＲに結合される。一方、
スイッチＭＯＳＦＥＴＱ１〜Ｑ８等は、すべて０Ｖのし
きい値電圧を持つものとされ、そのドレインは、選択電
位供給線ＶＴに共通結合され、そのソースは、２個ずつ
共通結合された後、対応する４個のダミーセルの共通結
合されたコントロールゲートに結合される。リファレン
ス用ビット線ＢＲは、後述するＹスイッチＹＳのスイッ
チＭＯＳＦＥＴＱＢを介してリファレンス用共通データ
線ＲＤに接続され、リファレンス用ソース線ＳＬＲは、
接地電位ＶＳＳに結合される。

【００１４】ここで、選択電位供給線ＶＴには、表１に
示されるように、フラッシュメモリが読み出しモードと
されるとき、選択電位すなわち＋３Ｖ（ボルト）のよう
な電源電圧ＶＣＣが供給され、消去モード又は書き込み
モードとされるとき、接地電位ＶＳＳつまり０Ｖの非選
択電位が供給される。また、フラッシュメモリが消去動
作確認のための消去ベリファイモードとされるとき、電
源電圧ＶＣＣより所定電位αだけ低い＋２．５Ｖの選択
電位が供給され、書き込み動作確認のための書き込みベ
リファイモードとされるとき、電源電圧ＶＣＣより所定
電位βだけ高い＋５Ｖの選択電位が供給される。なお、
＋２．５Ｖは、後述する制御電圧ＶＰ１に相当し、＋５
Ｖは、後述する制御電圧ＶＰ３に相当する。

【００１５】

【表１】各動作モードにおける選択電位供給線ＶＴの電
位

【００１６】メモリアレイＭＡＲＹを構成するワード線
Ｗ０〜Ｗｍは、ＸアドレスデコーダＸＤに結合され、択
一的に選択状態とされる。ＸアドレスデコーダＸＤに
は、ＸアドレスバッファＸＢからｉ＋１ビットの内部ア
ドレス信号Ｘ０〜Ｘｉが供給されるとともに、電源電圧
ＶＣＣと図示されない電圧発生回路によって形成される
所定の制御電圧ＶＰ１〜ＶＰ４ならびにＶＧ１が供給さ
れる。また、ＸアドレスバッファＸＢには、アドレス入
力端子ＡＸ０〜ＡＸｉを介してＸアドレス信号ＡＸ０〜
ＡＸｉが供給され、ソーススイッチＳＳには、接地電位
ＶＳＳと上記電圧発生回路によって形成される制御電圧
ＶＰ２が供給される。ここで、電源電圧ＶＣＣは、前述
のように、＋３Ｖとされる。また、制御電圧ＶＰ１，Ｖ
Ｐ２，ＶＰ３及びＶＰ４は、それぞれ＋２．５Ｖ，＋４
Ｖ，＋５Ｖ及び＋１２Ｖとされ、制御電圧ＶＧ１は、−
１０Ｖのような負電位とされる。

【００１７】ＸアドレスバッファＸＢは、アドレス入力
端子ＡＸ０〜ＡＸｉを介して供給されるＸアドレス信号
ＡＸ０〜ＡＸｉを取り込み・保持するとともに、これら
のＸアドレス信号をもとに内部アドレス信号Ｘ０〜Ｘｉ
を形成して、ＸアドレスデコーダＸＤに供給する。ま
た、ＸアドレスデコーダＸＤは、内部アドレス信号Ｘ０
〜Ｘｉをデコードして、メモリアレイＭＡＲＹの対応す
るワード線Ｗ０〜Ｗｍを択一的に動作モードに応じた所
定の選択レベルとする。

【００１８】この実施例において、Ｘアドレスデコーダ
ＸＤによるワード線Ｗ０〜Ｗｍの読み出しモードにおけ
る選択レベルは、特に制限されないが、表２に示される
ように、電源電圧ＶＣＣつまり＋３Ｖとされる。また、
消去モード及び消去ベリファイモードにおける選択レベ
ルは、それぞれ制御電圧ＶＧ１つまり−１０Ｖ及び制御
電圧ＶＰ１つまり＋２．５Ｖとされ、書き込みモード及
び書き込みベリファイモードにおける選択レベルは、そ
れぞれ制御電圧ＶＰ４つまり＋１２Ｖ及び制御電圧ＶＰ
３つまり＋５Ｖとされる。ワード線Ｗ０〜Ｗｍの各動作
モードにおける非選択レベルは、消去モード時に制御電
圧ＶＰ２つまり＋４Ｖとされる以外、他モード時はすべ
て接地電位ＶＳＳつまり０Ｖとされる。

【００１９】一方、ソーススイッチＳＳは、ソース線Ｓ
Ｌを介してメモリアレイＭＡＲＹを構成するすべてのメ
モリセルＭＣのソースに動作モードに応じた所定のソー
ス電圧を供給する。すなわち、ソーススイッチＳＳは、
表３に示されるように、フラッシュメモリが消去モード
とされるとき、ソース線ＳＬに制御電圧ＶＰ２つまり＋
４Ｖのソース電圧を供給し、フラッシュメモリが消去ベ
リファイモード，書き込みモード，書き込みベリファイ
モード又は読み出しモードとされるとき、ソース線ＳＬ
に接地電位つまり０Ｖのソース電圧を供給する。

【００２０】

【表２】各動作モードにおけるワード線Ｗ０〜Ｗｍの選
択・非選択レベル

【００２１】

【表３】各動作モードにおけるソース線ＳＬの電位

【００２２】なお、フラッシュメモリが読み出しモード
あるいは消去ベリファイモード又は書き込みベリファイ
モードとされるとき、ビット線Ｂ０〜Ｂｎには、表４に
示されるように、後述するセンスアンプＳＡから共通デ
ータ線ＣＤを介して＋１Ｖ程度の正電位が供給される。
また、書き込みモードにおいては、書き込みデータに従
って制御電圧ＶＰ３つまり＋５Ｖ又は接地電位ＶＳＳつ
まり０Ｖが選択的に供給され、消去モードにおいてはす
べて開放状態とされる。一方、リファレンス用ビット線
ＢＲには、表５に示されるように、読み出しモードある
いは消去ベリファイモード又は書き込みベリファイモー
ドとされるとき、センスアンプＳＡから共通データ線Ｃ
Ｄを介して＋１Ｖ程度の正電位が供給され、消去モード
又は書き込みモードとされるとき、接地電位ＶＳＳつま
り０Ｖが供給される。

【００２３】

【表４】各動作モードにおけるビット線Ｂ０〜Ｂｎの電
位

【００２４】

【表５】各動作モードにおけるリファレンス用ビット線
ＢＲの電位

【００２５】次に、メモリアレイＭＡＲＹを構成するビ
ット線Ｂ０〜Ｂｎ及びリファレンス用ビット線ＢＲは、
ＹスイッチＹＳに結合され、このＹスイッチＹＳを介し
てそれぞれ選択的に共通データ線ＣＤ及びリファレンス
用共通データ線ＲＤに接続される。ここで、Ｙスイッチ
ＹＳは、図２に示されるように、メモリアレイＭＡＲＹ
のビット線Ｂ０〜Ｂｎに対応して設けられるｎ＋１個の
スイッチＭＯＳＦＥＴＱ９〜ＱＡと、リファレンス用ビ
ット線ＢＲに対応して設けられるもう１個のスイッチＭ
ＯＳＦＥＴＱＢとを含む。このうち、スイッチＭＯＳＦ
ＥＴＱ９〜ＱＡのゲートには、ＹアドレスデコーダＹＤ
から対応するビット線選択信号ＹＳ０〜ＹＳｎがそれぞ
れ供給され、スイッチＭＯＳＦＥＴＱＢには、Ｙアドレ
スデコーダＹＤからリファレンス用ビット線選択信号Ｙ
ＳＲが供給される。ＹアドレスデコーダＹＤには、Ｙア
ドレスバッファＹＢからｊ＋１ビットの内部アドレス信
号Ｙ０〜Ｙｊが供給され、ＹアドレスバッファＹＢに
は、アドレス入力端子ＡＹ０〜ＡＹｊを介してＹアドレ
ス信号ＡＹ０〜ＡＹｊが供給される。

【００２６】ＹアドレスバッファＹＢは、アドレス入力
端子ＡＹ０〜ＡＹｊを介して供給されるＹアドレス信号
ＡＹ０〜ＡＹｊを取り込み・保持するとともに、これら
のＹアドレス信号をもとに内部アドレス信号Ｙ０〜Ｙｊ
を形成して、ＹアドレスデコーダＹＤに供給する。ま
た、ＹアドレスデコーダＹＤは、ＹアドレスバッファＹ
Ｂから供給される内部アドレス信号Ｙ０〜Ｙｊをデコー
ドして、対応するビット線選択信号ＹＳ０〜ＹＳｎを択
一的に電源電圧ＶＣＣのようなハイレベルとするととも
に、フラッシュメモリが読み出しモードあるいは消去ベ
リファイモード又は書き込みベリファイモードとされる
ことを条件に、リファレンス用ビット線選択信号ＹＳＲ
を選択的に電源電圧ＶＣＣのようなハイレベルとする。
この結果、ＹスイッチＹＳを構成するスイッチＭＯＳＦ
ＥＴＱ９〜ＱＡは、対応するビット線選択信号ＹＳ０〜
ＹＳｎがハイレベルとされることで択一的にオン状態と
され、メモリアレイＭＡＲＹの対応するビット線Ｂ０〜
Ｂｎと共通データ線ＣＤとを択一的に接続状態とする。
また、ＹスイッチＹＳのスイッチＭＯＳＦＥＴＱＢは、
リファレンス用ビット線選択信号ＹＳＲがハイレベルと
されることで選択的にオン状態となり、メモリアレイＭ
ＡＲＹのリファレンス用ビット線ＢＲとリファレンス用
共通データ線ＲＤとを選択的に接続状態とする。

【００２７】メモリアレイＭＡＲＹの指定されるビット
線Ｂ０〜Ｂｎが択一的に接続される共通データ線ＣＤ
は、ライトアンプＷＡの出力端子に結合されるととも
に、センスアンプＳＡの一方の入力端子に結合される。
また、メモリアレイＭＡＲＹのリファレンス用ビット線
ＢＲが選択的に接続されるリファレンス用共通データ線
ＲＤは、上記センスアンプＳＡの他方の入力端子に結合
される。ライトアンプＷＡの入力端子は、データ入力バ
ッファＩＢの出力端子に結合され、センスアンプＳＡの
出力端子は、データ出力バッファＯＢの入力端子に結合
される。データ入力バッファＩＢの入力端子は、データ
出力バッファＯＢの出力端子に結合され、さらにデータ
入出力端子ＤＩＯに結合される。

【００２８】データ入力バッファＩＢは、フラッシュメ
モリが書き込みモードで選択状態とされるとき、データ
入出力端子ＤＩＯを介して入力される書き込みデータを
取り込み、ライトアンプＷＡに伝達する。ライトアンプ
ＷＡは、データ入力バッファＩＢから伝達される書き込
みデータを所定の書き込み信号とし、共通データ線ＣＤ
を介してメモリアレイＭＡＲＹの指定された１個のデー
タ保持用セルに書き込む。なお、ライトアンプＷＡから
共通データ線ＣＤを介して供給される書き込み信号のハ
イレベルは、前述のように、制御電圧ＶＰ３つまり＋５
Ｖとされ、そのロウレベルは接地電位ＶＳＳつまり０Ｖ
とされる。

【００２９】一方、センスアンプＳＡは、いわゆる差動
型のセンスアンプとされ、フラッシュメモリが読み出し
モードで選択状態とされるとき、メモリアレイＭＡＲＹ
の指定される１個のデータ保持用セルから共通データ線
ＣＤを介して出力される読み出し信号を、メモリアレイ
ＭＡＲＹの対応するダミーセルからリファレンス用共通
データ線ＲＤを介して出力されるリファレンス信号を基
準に比較・増幅し、データ出力バッファＯＢに伝達す
る。データ出力バッファＯＢは、センスアンプＳＡを介
して伝達される読み出し信号をさらに増幅して、データ
入出力端子ＤＩＯからフラッシュメモリの外部に送出す
る。

【００３０】タイミング発生回路ＴＧは、外部から起動
制御信号として供給されるチップイネーブル信号ＣＥ
Ｂ，ライトイネーブル信号ＷＥＢ及び出力イネーブル信
号ＯＥＢをもとに各種の内部制御信号及びモード制御信
号を選択的に形成し、フラッシュメモリの各回路に供給
する。

【００３１】ところで、フラッシュメモリの製造直後の
初期状態において、メモリアレイＭＡＲＹを構成するす
べてのデータ保持用セル及びダミーセルには、所定の紫
外線が照射される。このため、これらのデータ保持用セ
ル及びダミーセルは、フローティングゲートの蓄積電荷
が放出されて２Ｖ程度の比較的小さなしきい値電圧を持
つものとされ、いわゆる論理“１”のデータを保持する
ものとされる。

【００３２】フラッシュメモリが書き込みモードで選択
状態とされるとき、メモリアレイＭＡＲＹでは、前述の
ように、指定されるワード線が択一的に制御電圧ＶＰ４
つまり＋１２Ｖの選択状態とされ、その他のワード線は
接地電位ＶＳＳつまり０Ｖの非選択状態とされる。この
とき、ソース線ＳＬつまりすべてのデータ保持用セルの
ソースには、接地電位ＶＳＳが供給される。また、指定
されるビット線には、書き込みデータに従って制御電圧
ＶＰ３つまり＋５Ｖ又は接地電位ＶＳＳが選択的に供給
され、その他のビット線はすべて開放状態とされる。こ
のため、指定されるワード線及びビット線の交点に配置
された１個のデータ保持用セルでは、対応するビット線
が＋５Ｖとされることを条件に選択的にソースドレイン
電流が流され、そのフローティングゲートに対する負電
荷の注入が行われる。この結果、このデータ保持用セル
は、そのしきい値電圧が＋５Ｖ程度に大きくされ、これ
によっていわゆる論理“０”のデータを保持するものと
される。

【００３３】なお、書き込みモードにおいて対応するビ
ット線が０Ｖとされるとき、指定される１個のデータ保
持用セルにはソースドレイン電流が流されず、その保持
データは消去状態つまり論理“１”のままとされる。ま
た、フラッシュメモリが書き込みモードとされるとき、
選択電位供給線ＶＴには、前述のように、接地電位ＶＳ
Ｓが供給されるため、スイッチＭＯＳＦＥＴＱ１〜Ｑ８
等のいずれかがオン状態となっても対応する４個のダミ
ーセルはともにオフ状態のままとされ、リファレンス用
ビット線ＢＲにはリファレンス電流が流されない。

【００３４】一方、フラッシュメモリが消去モードとさ
れるとき、メモリアレイＭＡＲＹでは、指定されるワー
ド線が択一的に制御電圧ＶＧ１つまり−１０Ｖの選択状
態とされ、その他のワード線はすべて制御電圧ＶＰ２つ
まり＋４Ｖの非選択状態とされる。このとき、すべての
ビット線Ｂ０〜Ｂｎつまりすべてのデータ保持用セルの
ドレインは開放状態とされ、ソース線ＳＬつまりすべて
のデータ保持用セルのソースには制御電圧ＶＰ２つまり
＋４Ｖが供給される。このため、選択状態とされるワー
ド線に結合されるｎ＋１個のデータ保持用セルでは、フ
ローティングゲートに蓄積された電荷がそれぞれのソー
スに向かって放出される。この結果、これらのデータ保
持用セルは、そのしきい値電圧が＋２Ｖ程度に小さくさ
れ、これによって保持データのワード線単位の消去動作
が実現される。

【００３５】なお、＋４Ｖの非選択状態とされるその他
のワード線に結合されるデータ保持用セルでは、フロー
ティングゲートに蓄積された電荷の放出が行われず、デ
ータ保持用セルはそれまでのデータを保持し続ける。ま
た、フラッシュメモリが消去モードとされるとき、選択
電位供給線ＶＴには、前述のように、接地電位ＶＳＳつ
まり０Ｖが供給され、スイッチＭＯＳＦＥＴＱ１〜Ｑ８
等のいずれかがオン状態となっても対応する４個のダミ
ーセルはオフ状態のままとされる。このため、ダミーセ
ルのフローティングゲートに変化はなく、データ保持用
セルに対する通常の消去モードによってダミーセルが過
消去状態となることはない。

【００３６】次に、フラッシュメモリが読み出しモード
で選択状態とされるとき、メモリアレイＭＡＲＹでは、
指定されるワード線が択一的に電源電圧ＶＣＣつまり＋
３Ｖの選択状態とされ、その他のワード線はすべて接地
電位ＶＳＳつまり０Ｖの非選択状態とされる。また、指
定されるビット線には、センスアンプＳＡから共通デー
タ線ＣＤを介して＋１Ｖ程度の正電位が供給され、その
他のビット線はすべて開放状態とされる。これにより、
指定されるワード線及びビット線の交点に配置された１
個のデータ保持用セルがオン状態となり、その保持デー
タに従った値の読み出し電流が対応するビット線に流さ
れる。すなわち、選択されたデータ保持用セルが論理
“１”のデータを保持するとき、そのしきい値電圧は、
前述のように、＋２Ｖ程度の比較的小さな値とされ、対
応するビット線には比較的大きな読み出し電流が流され
る。また、選択されたデータ保持用セルが論理“０”の
データを保持するとき、そのしきい値電圧は＋５Ｖ程度
の比較的大きな値とされ、対応するビット線には比較的
小さな読み出し電流が流される。対応するビット線に得
られる読み出し電流は、前述のように、ＹスイッチＹＳ
から共通データ線ＣＤを介してセンスアンプＳＡの一方
の入力端子に伝達される。

【００３７】ここで、フラッシュメモリが読み出しモー
ドとされワード線Ｗ０〜Ｗｍが択一的に＋３Ｖの選択状
態とされるとき、メモリアレイＭＡＲＹでは、スイッチ
ＭＯＳＦＥＴＱ１〜Ｑ８等のうち対応する１個が択一的
にオン状態とされる。このとき、選択電位供給線ＶＴに
は、前述のように、電源電圧ＶＣＣつまり＋３Ｖが供給
される。また、スイッチＭＯＳＦＥＴＱ１〜Ｑ８等は、
すべて０Ｖののしきい値電圧を持つものとされる。した
がって、対応する４個のダミーセルの共通結合されたコ
ントロールゲートには、スイッチＭＯＳＦＥＴＱ１〜Ｑ
８等のうちオン状態とされる１個を介して選択電位供給
線ＶＴの選択電位つまり＋３Ｖがそのまま伝達され、こ
れによってこれらのダミーセルが一斉にオン状態とされ
る。この結果、リファレンス用ビット線ＢＲは、オン状
態とされる４個の直列ダミーセルを介してリファレンス
用ソース線ＳＬＲつまり接地電位ＶＳＳに接続され、こ
れらのダミーセルを介する所定のリファレンス電流が流
される。このリファレンス電流は、前述のように、セン
スアンプＳＡの他方の入力端子に伝達され、データ保持
用セルの読み出し電流を比較・増幅するための基準電流
となる。

【００３８】ダミーセルＤ０〜Ｄ７等は、前述のよう
に、フラッシュメモリの製造直後の初期状態において所
定の紫外線照射を受け、すべて論理“１”のデータを保
持するものとされる。また、これらのダミーセルは、デ
ータ保持用セルＭ０〜Ｍ７等と同一の製造工程によりか
つ同一ピッチで形成され、その物理的特性及び製造条件
等はデータ保持用セルと同様な変化を呈する。これらの
ことから、オン状態とされる４個のダミーセルを介して
リファレンス用ビット線ＢＲに得られるリファレンス電
流の値は、論理“１”のデータを保持するデータ保持用
セルから対応するビット線Ｂ０〜Ｂｎに出力される読み
出し電流のほぼ４分の１に相当するものとされ、しかも
プロセスバラツキや温度変化等にともなってデータ保持
用セルからの読み出し信号と同様な変化を呈する。これ
らの結果、この実施例のフラッシュメモリでは、ダミー
セルのしきい値電圧を調整することなく、所望のリファ
レンス電流を安定して得ることができ、これによってフ
ラッシュメモリの使い勝手を良くし、その高速化を推進
することができるものとなる。

【００３９】なお、ダミーセルによるリファレンス電流
は、消去ベリファイモード及び書き込みベリファイモー
ドにおいても同様に得られるが、その値は、ワード線Ｗ
０〜Ｗｍの選択レベルが意図的にワーストケース側に偏
向されることから、相応してワーストケース側に偏向さ
れる。このため、比較的悪い条件をもってデータ保持用
セルの保持データを順次読み出し、これらのデータ保持
用セルに対する消去又は書き込み動作が正常に行われた
ことを確認することができる。

【００４０】図３には、図２のメモリアレイＭＡＲＹの
一実施例の部分的な平面配置図が示され、図４には、そ
の一実施例のＡ−Ｂ断面構造図が示されている。これら
の図をもとに、この実施例のフラッシュメモリに含まれ
るメモリアレイの具体的レイアウトならびにその特徴に
ついて説明する。なお、以下の平面配置図において、Ｐ
型の半導体基板ＰＳＵＢ面上に形成されるＮ型の拡散層
は、点線によって示される。また、これらの拡散層の上
層にポリシリコン等を用いて形成される第１ないし第３
ゲート層は細い実線によって示され、さらにこれらのゲ
ート層の上層に形成されるアルミニウム配線層は太い実
線によって示される。

【００４１】図３において、メモリアレイＭＡＲＹを構
成するデータ保持用セルＭ０〜Ｍ７等は、Ｐ型半導体基
板ＰＳＵＢ面上に垂直方向に形成されたＮ型拡散層ＮＤ
１及びＮＤ２等をそのソース及びドレインとする。これ
らの拡散層の上層には、図４に例示されるように、図示
されない所定の絶縁膜をはさんでデータ保持用セルＭ０
〜Ｍ７等のフローティングゲートとなる第１ゲート層Ｆ
Ｇが形成され、その上層には、さらに図示されない所定
の絶縁膜をはさんでデータ保持用セルＭ０〜Ｍ７等のコ
ントロールゲートとなる第２ゲート層ＳＧ１〜ＳＧ８等
が形成される。第２ゲート層ＳＧ１〜ＳＧ８等は、対応
するワードシャント部ＷＳＨを介してその上層に形成さ
れる第２層のアルミニウム配線層ＡＬ２１〜ＡＬ２８等
に結合され、ワード線Ｗ０〜Ｗｍとして機能する。拡散
層ＮＤ１及びＮＤ２等のデータ保持用セルＭ０〜Ｍ７等
のドレインとなる部分は、対応するコンタクトを介して
第１層のアルミニウム配線層ＡＬ１１及びＡＬ１２等つ
まりビット線Ｂ０〜Ｂｎに結合され、そのデータ保持用
セルＭ０〜Ｍ７等のソースとなる部分は、同図の水平方
向に配置された第２層のアルミニウム配線層ＡＬ２９等
あるいは第３ゲート層ＴＧ１〜ＴＧ４等を介して、垂直
方向に配置された第１層のアルミニウム配線層ＡＬ１３
つまりソース線ＳＬに共通結合される。

【００４２】一方、メモリアレイＭＡＲＹを構成するダ
ミーセルＤ０〜Ｄ７等は、図３の垂直方向に形成される
Ｎ型拡散層ＮＤ４をそのソース及びドレインとし、スイ
ッチＭＯＳＦＥＴＱ１〜Ｑ８等は、同様に垂直方向に形
成されるＮ型拡散層ＮＤ３をそのソース及びドレインと
する。拡散層ＮＤ３の上層には、図４に例示されるよう
に、対応するワード線Ｗ０〜Ｗｍつまり第２ゲート層Ｓ
Ｇ１〜ＳＧ８等が延長され、スイッチＭＯＳＦＥＴＱ１
〜Ｑ８等のゲートとなる。また、これらの第２ゲート層
の上層には、垂直方向に選択電位供給線ＶＴとなる第１
層のアルミニウム配線層ＡＬ１４が形成され、対応する
コンタクトを介して拡散層ＮＤ３のスイッチＭＯＳＦＥ
ＴＱ１〜Ｑ８等のドレインとなる部分に順次結合され
る。拡散層ＮＤ３のスイッチＭＯＳＦＥＴＱ１〜Ｑ８等
のソースとなる部分は、第３ゲート層ＴＧ５〜ＴＧ８等
ならびに第１層のアルミニウム配線層ＡＬ１７及びＡＬ
１８等を介して、拡散層ＮＤ４の対応する４個のダミー
セルのコントロールゲートとなる第２ゲート層ＳＧ９〜
ＳＧＧ等にそれぞれ共通結合される。

【００４３】ダミーセルＤ０〜Ｄ７等のドレイン・ソー
スとなる拡散層ＮＤ４の左側には、リファレンス用ソー
ス線ＳＬＲとなる第１層のアルミニウム配線層ＡＬ１５
が垂直方向に形成され、その右側には、リファレンス用
ビット線ＢＲとなる第１層のアルミニウム配線層ＡＬ１
６が垂直方向に形成される。このうち、アルミニウム配
線層ＡＬ１６は、対応するコンタクトを介して拡散層Ｎ
Ｄ４のダミーセルＤ０〜Ｄ７等のドレインとなる部分に
８個おきに順次結合され、アルミニウム配線層ＡＬ１５
は、対応するコンタクトを介して拡散層ＮＤ４のダミー
セルＤ０〜Ｄ７等のソースとなる部分に４個ずれて８個
おきに順次結合される。

【００４４】以上のように、この実施例のフラッシュメ
モリでは、メモリアレイＭＡＲＹを構成するダミーセル
Ｄ０〜Ｄ７等がデータ保持用セルＭ０〜Ｍ７等と同一の
製造工程によりかつ同一ピッチで形成されるとともに、
スイッチＭＯＳＦＥＴＱ１〜Ｑ８等も、ダミーセルＤ０
〜Ｄ７等に対応して同一ピッチで形成される。このた
め、メモリアレイＭＡＲＹのレイアウトが効率化される
とともに、ダミーセルＤ０〜Ｄ７等は、その物理的特性
及び製造条件等がデータ保持用セルと同様な変化を呈す
るものとなり、これらのダミーセルによって得られるリ
ファレンス電流のプロセスバラツキや温度変化等にとも
なう変化も、データ保持用セルによって得られる読み出
し信号と同様な変化を呈する。この結果、この実施例の
フラッシュメモリでは、所望のリファレンス電流を安定
して得ることができ、これによってフラッシュメモリの
高速化を推進することができるものである。

【００４５】図５には、この発明が適用されたフラッシ
ュメモリに含まれるメモリアレイＭＡＲＹの第２の実施
例の部分的な回路図が示され、図６には、その一実施例
の部分的な平面配置図が示されている。なお、この実施
例のフラッシュメモリは、前記図１〜図４の実施例を基
本的に踏襲するものであるため、これと異なる部分につ
いてのみ説明を追加する。

【００４６】図５において、メモリアレイＭＡＲＹは、
データ保持用セルＭ０〜Ｍ７等に対応してｑ列つまり２
列に設けられる合計２×（ｍ＋１）個のダミーセルＤ０
０〜Ｄ０ｎならびにＤ１０〜Ｄ１ｎを含む。両列のダミ
ーセルのコントロールゲートは、縦及び横方向にｑ×ｐ
個つまり合計４個ずつをもって順次共通結合される。ま
た、右列のダミーセルＤ１０〜Ｄ１ｎのドレインは、２
個ずれて４個おきにリファレンス用ビット線ＢＲに結合
され、左列のダミーセルＤ００〜Ｄ０ｎのソースは、２
個ずれて４個おきにリファレンス用ソース線ＳＬＲに結
合される。さらに、両列のダミーセルＤ００〜Ｄ０ｎな
らびにＤ１０〜Ｄ１ｎのソース及びドレインは、４個お
きに共通結合される。これにより、リファレンス用ビッ
ト線ＢＲ及びリファレンス用ソース線ＳＬＲは、４個の
ダミーセルＤ００及びＤ０１ならびにＤ１０及びＤ１１
等が同時にオン状態とされることを条件に、直列形態と
されるこれらのダミーセルを介して選択的に接続される
ものとなる。

【００４７】偶数番号のワード線Ｗ０ないしＷｍ−１と
対応する４個のダミーセルＤ００及びＤ０１ならびにＤ
１０及びＤ１１等の共通結合されたコントロールゲート
との間には、そのゲートに内部制御信号ＣＡを共通に受
けるスイッチＭＯＳＦＥＴＱＣ等がそれぞれ設けられ
る。また、奇数番号のワード線Ｗ１ないしＷｍと対応す
る４個のダミーセルＤ００及びＤ０１ならびにＤ１０及
びＤ１１等の共通結合されたコントロールゲートとの間
には、そのゲートに内部制御信号ＣＢを共通に受けるス
イッチＭＯＳＦＥＴＱＦ等がそれぞれ設けられる。

【００４８】ここで、スイッチＭＯＳＦＥＴＱＣ及びＱ
Ｆ等は、すべて０Ｖのしきい値電圧を持つべく設計され
る。また、内部制御信号ＣＡ及びＣＢは、フラッシュメ
モリが読み出しモードあるいは消去ベリファイモード又
は書き込みベリファイモードとされるとき、最下位ビッ
トの内部アドレス信号Ｘ０に従って選択的にスイッチＭ
ＯＳＦＥＴＱＣ及びＱＦ等を完全にオン状態とするよう
なハイレベルとされ、フラッシュメモリが消去モード又
は書き込みモードとされるとき、内部アドレス信号Ｘ０
に関係なくスイッチＭＯＳＦＥＴＱＣ及びＱＦ等を完全
にオフ状態となるようなロウレベルとされる。これによ
り、スイッチＭＯＳＦＥＴＱＣ及びＱＦ等は、対応する
内部制御信号ＣＡ又はＣＢがハイレベルとされることで
選択的にオン状態となり、対応するワード線Ｗ０〜Ｗｍ
の選択又は非選択レベルを対応する４個のダミーセルＤ
００及びＤ０１ならびにＤ１０及びＤ１１等の共通結合
されたコントロールゲートに伝達する。この結果、４個
のダミーセルＤ００及びＤ０１ならびにＤ１０及びＤ１
１等が、フラッシュメモリが読み出しモードあるいは消
去ベリファイモード又は書き込みベリファイモードとさ
れかつ対応する２本のワード線のいずれかが選択状態と
されることで選択的にオン状態となり、リファレンス用
ビット線ＢＲとリファレンス用ソース線ＳＬＲとの間を
選択的に接続して、リファレンス用ビット線ＢＲに所定
のリファレンス電流を流す。

【００４９】ところで、ダミーセルＤ００〜Ｄ０ｎなら
びにＤ１０〜Ｄ１ｎは、図６に示されるように、Ｐ型半
導体基板ＰＳＵＢ面上に垂直方向に形成されるＮ型拡散
層ＮＤ７及びＮＤ８をそのソース及びドレインとし、ス
イッチＭＯＳＦＥＴＱＣ及びＱＦ等は、同様に垂直方向
に形成されるＮ型拡散層ＮＤ５及びＮＤ６をそのソース
及びドレインとする。これにより、ダミーセルＤ００〜
Ｄ０ｎならびにＤ１０〜Ｄ１ｎは、データ保持用セルＭ
０〜Ｍ７等と同一の製造工程によりかつ同一ピッチで形
成され、スイッチＭＯＳＦＥＴＱＣ及びＱＦ等も、これ
らのダミーセルに対応して同一ピッチで形成されるもの
となる。

【００５０】以上の結果、この実施例においても、前記
図１ないし図４の実施例と同様な効果を得ることがで
き、これによってフラッシュメモリの使い勝手を良く
し、その高速化を推進できるものとなる。なお、この実
施例では、図６から明らかなように、例えばスイッチＭ
ＯＳＦＥＴＱＣと隣接する偶数番号のワード線Ｗ２に対
応する同様なスイッチＭＯＳＦＥＴとの間に使用されな
いスイッチＭＯＳＦＥＴＱＤが存在し、スイッチＭＯＳ
ＦＥＴＱＦと隣接する奇数番号のワード線Ｗ３に対応す
る同様なスイッチＭＯＳＦＥＴとの間にも使用されない
スイッチＭＯＳＦＥＴＱＥが存在する。このため、この
実施例のフラッシュメモリでは、これらの使用されない
スイッチＭＯＳＦＥＴＱＤ及びＱＥ等のゲートにフラッ
シュメモリ内の最低電位となる内部制御信号ＣＣを共通
に供給し、これらのスイッチＭＯＳＦＥＴを完全なオフ
状態としていわゆる素子分離を図っている。

【００５１】以上の二つの実施例に示されるように、こ
の発明を差動型のセンスアンプを備えるフラッシュメモ
リ等の半導体記憶装置に適用することで、次のような作
用効果を得ることができる。すなわち、 （１）差動型のセンスアンプを備えるＮＯＲ型のフラッ
シュメモリ等において、リファレンス信号を形成するた
めのダミーセルを、データ保持用セルと同一アレイ内に
同一の製造工程によりかつ同一ピッチで形成し、これら
のダミーセルのソースを、データ保持用セルとは独立し
た第２のソース線に結合するとともに、これらのダミー
セルを、対応するワード線又は対応する所定数のワード
線のいずれかが選択状態とされるとき、そのしきい値電
圧が０ＶとされるスイッチＭＯＳＦＥＴを介して選択的
にオン状態とすることで、ダミーセルの物理的特性や製
造条件等をデータ保持用セルに合致させることができる
とともに、ダミーセルがデータ保持用セルに対する通常
の消去動モードによって過消去状態となるのを防止する
ことができるという効果が得られる。

【００５２】（２）上記（１）項により、ダミーセルの
しきい値電圧を調整することなく、所望のリファレンス
信号を精度良く形成できるという効果が得られる。 （３）上記（１）項及び（２）項により、差動型のセン
スアンプを備えるＮＯＲ型のフラッシュメモリ等の使い
勝手を良くし、その高速化を推進することができるとい
う効果が得られる。

【００５３】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、フラッシュメモリは、メモリアレイ
ＭＡＲＹを構成するすべてのメモリセルの記憶データを
一斉に消去するためのチップ消去モードを備えることが
できる。また、フラッシュメモリは、複数ビットの記憶
データを同時に入力又は出力するいわゆる多ビット構成
を採ることができるし、そのブロック構成や電源電圧及
び制御電圧の極性及び絶対値ならびに組み合わせ等は、
種々の実施形態を採りうる。

【００５４】図２及び図５において、メモリアレイＭＡ
ＲＹは、複数のサブメモリアレイに分割することができ
る。また、ダミーセルは、例えば２本のワード線に対応
して２個ずつ設け、あるいは１本のワード線に対応して
複数個ずつ設ける等、任意の組み合わせを採ることがで
きる。図５におけるスイッチＭＯＳＦＥＴＱＣ及びＱＦ
等は、内部制御信号ＣＡ及びＣＢのハイレベルがワード
線Ｗ０〜Ｗｍの選択レベルよりもそのしきい値電圧分だ
け高くされることを条件に、そのしきい値電圧が０Ｖで
はない通常のＭＯＳＦＥＴに置き換えることができる。
ＹスイッチＹＳを構成するスイッチＭＯＳＦＥＴＱ９〜
ＱＢは、Ｐチャンネル及びＮチャンネルＭＯＳＦＥＴが
並列結合されてなる相補スイッチに置き換えることがで
きる。さらに、メモリアレイＭＡＲＹ及びＹスイッチＹ
Ｓの具体的回路構成やＭＯＳＦＥＴの導電型等は、これ
らの実施例による制約を受けない。図３及び図４ならび
に図６において、フラッシュメモリは、３層以上の金属
配線層を備えることができるし、その具体的レイアウト
は種々の実施形態を採りうる。

【００５５】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるフラ
ッシュメモリに適用した場合について説明したが、それ
に限定されるものではなく、例えば、差動型のセンスア
ンプを備えるＥＥＰＲＯＭ等の各種メモリ集積回路やこ
れらのメモリ集積回路を内蔵する論理集積回路装置等に
も適用できる。この発明は、少なくとも不揮発性メモリ
セルを基本構成とするメモリアレイと差動型のセンスア
ンプとを備える半導体記憶装置ならびにこのような半導
体記憶装置を内蔵する半導体装置に広く適用できる。

【００５６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、差動型のセンスアンプを備
えるＮＯＲ型のフラッシュメモリ等において、リファレ
ンス信号を形成するためのダミーセルを、データ保持用
セルと同一アレイ内に同一の製造工程によりかつ同一ピ
ッチで形成し、これらのダミーセルのソースを、データ
保持用セルとは独立した第２のソース線に結合するとと
もに、これらのダミーセルを、対応するワード線又は対
応する所定数のワード線のいずれかが選択状態とされる
とき、そのしきい値電圧が０ＶとされるスイッチＭＯＳ
ＦＥＴを介して選択的にオン状態とすることで、ダミー
セルの物理的特性や製造条件等をデータ保持用セルに合
致させることができるとともに、ダミーセルがデータ保
持用セルに対する通常の消去動モードによって過消去状
態となるのを防止することができる。この結果、ダミー
セルのしきい値電圧を調整することなく、所望のリファ
レンス信号を精度良く形成することができるため、差動
型のセンスアンプを備えるフラッシュメモリ等の使い勝
手を良くし、その高速化を推進することができる。

【図面の簡単な説明】

【図１】この発明が適用されたフラッシュメモリの一実
施例を示すブロック図である。

【図２】図１のフラッシュメモリに含まれるメモリアレ
イの一実施例を示す部分的な回路図である。

【図３】図２のメモリアレイの一実施例を示す部分的な
平面配置図である。

【図４】図３のメモリアレイの一実施例を示すＡ−Ｂ断
面構造図である。

【図５】この発明が適用されたフラッシュメモリに含ま
れるメモリアレイの第２の実施例を示す部分的な回路図
である。

【図６】図５のメモリアレイの一実施例を示す部分的な
平面配置図である。

【符号の説明】

ＭＡＲＹ・・・メモリアレイ、ＸＤ・・・Ｘアドレスデ
コーダ、ＸＢ・・・Ｘアドレスバッファ、ＳＳ・・・ソ
ーススイッチ、ＹＳ・・・Ｙスイッチ、ＹＤ・・・Ｙア
ドレスデコーダ、ＹＢ・・・Ｙアドレスバッファ、ＷＡ
・・・ライトアンプ、ＳＡ・・・センスアンプ、ＩＢ・
・・データ入力バッファ、ＯＢ・・・データ出力バッフ
ァ、ＴＧ・・・タイミング発生回路。Ｍ０〜Ｍｎ・・・
不揮発性メモリセル、Ｑ１〜ＱＦ・・・ＮチャンネルＭ
ＯＳＦＥＴ、Ｄ０〜Ｄｎ，Ｄ００〜Ｄ０ｎ，Ｄ１０〜Ｄ
１ｎ・・・ダミーセル、Ｗ０〜Ｗｍ・・・ワード線、Ｂ
０〜Ｂｎ・・・ビット線、ＢＲ・・・リファレンス用ビ
ット線、ＳＬ・・・ソース線、ＳＲ・・・リファレンス
用ソース線、ＣＤ・・・共通データ線、ＲＤ・・・リフ
ァレンス用共通データ線。ＮＤ１〜ＮＤ８・・・Ｎ型拡
散層、ＡＬ１１〜ＡＬ１Ｇ・・・第１アルミニウム配線
層、ＡＬ２１〜ＡＬ２９・・・第２アルミニウム配線
層、ＳＧ１〜ＳＧＧ・・・第２ゲート層、ＴＧ１〜ＴＧ
Ｃ・・・第３ゲート層。ＰＳＵＢ・・・Ｐ型半導体基
板、ＬＯＣＯＳ・・・ロコス、ＦＧ・・・第１ゲート
層、ＷＳＨ・・・ワードシャント部。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉田 敬一 東京都青梅市今井2326番地 株式会社 日立製作所 デバイス開発センタ内 (56)参考文献 特開 平４−265599（ＪＰ，Ａ) 特開 平２−7293（ＪＰ，Ａ) 特開 平３−162796（ＪＰ，Ａ) 特開 平５−28781（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/06 H01L 27/10

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 対応するビット線と第１のソース線との
   間に設けられそのコントロールゲートが対応するワード
   線に結合される不揮発性メモリセルと、動作モードに対応して所定の電圧に切り換えられる選択
   電位供給線と 、上記選択電位供給線とリファレンス用メモリセルのコン
   トロールゲートとの間に設けられたスイッチＭＯＳＦＥ
   Ｔと、 リファレンス用ビット線と第２のソース線との間に設け
   られ、対応するワード線又は対応する所定数のワード線
   のいずれかが選択状態とされるとき上記スイッチＭＯＳ
   ＦＥＴを介して伝えられる上記選択電位供給線の所定電
   位に対応して上記レンス用ビット線にリファレンス電流
   を流すリファレンス用メモリセルとを含むメモリアレイ
   と、 その差動入力端子の一方が指定されるビット線に選択的
   に接続されその他方が上記リファレンス用ビット線に選
   択的に接続される差動型のセンスアンプとを具備し、消去モード時と書き込みモード時のそれぞれにおいて、
   上記リファレンス用メモリセルに対して消去と書き込み
   とが行われないような電位を上記選択電位供給線に与え
   てなる ことを特徴とする半導体記憶装置。
2. 【請求項２】 請求項１において、 上記リファレンス用メモリセルは、上記不揮発性メモリ
   セルと同一の製造工程により、かつビット線方向に不揮
   発性メモリセルと同一ピッチで形成されるものであるこ
   とを特徴とする半導体記憶装置。
3. 【請求項３】 請求項２において、 上記リファレンス用メモリセルは、複数ワード線分に対
   応した複数個が上記リファレンス用ビット線と第２ソー
   ス線間に直列形態に接続され、 上記スイッチＭＯＳＦＥＴは、上記複数のワード線のい
   ずれかが選択されたときに上記選択電位供給線の電位を
   上記複数個のリファレンス用メモリセルのコントロール
   ゲートに伝えるものである ことを特徴とする半導体記憶
   装置。
4. 【請求項４】 請求項３において、上記スイッチＭＯＳＦＥＴは、ビット線方向に不揮発性
   メモリセルと同一ピッチで形成され、上記複数ワード線
   分に対応した複数個の上記リファレンス用メモリセルに
   対応したものが上記選択電位供給線と上記直列形態にさ
   れたリファレンス用メモリセルのコントロールゲートと
   の間に並列に設けられるもので あることを特徴とする半
   導体記憶装置。
5. 【請求項５】 請求項１ないし４のいずれかにおいて、 上記スイッチＭＯＳＦＥＴは、そのしきい値電圧が０Ｖ
   とされるものであることを特徴とする半導体記憶装置。