JP3897388B2 - シリアルアクセス方式の半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明はシリアルアクセス方式の半導体記憶装置に関する。
【０００２】
【従来の技術】
図１１に示すように、従来のシリアルアクセス方式のフラッシュメモリ（電気的一括消去形プログラマブル読み出し専用メモリ）はメモリアレイ部５０１と周辺回路部５０２を備えている。メモリアレイ部５０１には、複数のメモリセル（浮遊ゲート形トランジスタ）ＣＥＬＬが行列状に配置されたメモリセルアレイ５１０と、データ線Ｄ，Ｄ＃の間に互いに逆向きに接続された２つのインバータＩＶ４０，ＩＶ４０＃からなるラッチ回路ＬＡ４０とが設けられている。周辺回路部５０２には、複数のラッチ回路ＬＡ５０，ＬＡ５２，…を備えたシフトレジスタ５２０が設けられている。各ラッチ回路ＬＡ５０，ＬＡ５２，…は、ループ状に接続されたＣＭＯＳインバータＩＶ５０，ＣＭＯＳインバータＩＶ５０＃およびＮＭＯＳトランジスタＱ５０＃を有している。各ラッチ回路ＬＡ５０，ＬＡ５２，…はＮＭＯＳトランジスタＱ５０を介して順に直列に接続されている。各ＮＭＯＳトランジスタＱ５０；Ｑ５０＃はそれぞれシフトレジスタ制御信号ＳＦ１，ＳＦ３，…；ＳＦ０＃，ＳＦ２＃，…によってオンオフ制御されるようになっている。
【０００３】
読み出し動作時には、読み出し制御信号ＲをＨレベルにしてＮＭＯＳトランジスタＱ４１をオンするとともに、読み出すべきメモリセルＣＥＬＬにつながるワード線ＷＬを選択して、そのメモリセルＣＥＬＬを介してビット線ＢＬからグランドＶssへ電流が流れたかどうか（メモリセルＣＥＬＬの記憶内容（データ）すなわち浮遊ゲート形トランジスタのしきい値電圧Ｖthに応じて決まる）をＮＭＯＳトランジスタＭのゲート電圧の変化として検出し、その結果を一旦ラッチ回路ＬＡ４０によって記憶する。その後、転送信号ＴＲＡＮをＨレベルにしてＮＭＯＳトランジスタＱ４２，Ｑ４２＃をオンして、ラッチ回路ＬＡ４０に記憶されたデータをデータ線Ｄ，Ｄ＃を通してシフトレジスタ５２０のラッチ回路ＬＡ５０へ転送する。一方、書き込み（プログラム）動作時には、転送信号ＴＲＡＮをＨレベルにしてＮＭＯＳトランジスタＱ４２，Ｑ４２＃をオンして、シフトレジスタ５２０のラッチ回路ＬＡ５０が記憶している書き込みデータをデータ線Ｄ，Ｄ＃を通してラッチ回路ＬＡ４０に取り込み、その後、ラッチ回路ＬＡ４０の電源をＶccからより高電圧のＶprogに切り替え、書き込み制御信号ＷをＨレベルにしてＮＭＯＳトランジスタＱ４０をオンし、書き込むべきメモリセルＣＥＬＬにつながるワード線ＷＬ、ビット線ＢＬに所定の電圧を印加してメモリセルＣＥＬＬのしきい値電圧Ｖthを制御する。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来のフラッシュメモリでは、メモリセルＣＥＬＬから読み出されたデータは、メモリアレイ部５０１のラッチ回路ＬＡ４０に一旦保持された後、周辺回路部５０２のシフトレジスタ５２０へ転送されることになり、また、シフトレジスタ５２０にロードされた書き込みデータは、上記ラッチ回路ＬＡ４０に一旦保持された後、メモリセルＣＥＬＬに書き込まれることになり、読み出し動作や書き込み動作に必ずラッチ回路ＬＡ４０が介在するため、アクセス時間と消費電力の点でロスが大きいという問題がある。
【０００５】
そこで、この発明の目的は、アクセス時間を短縮するとともに消費電流を低減できるシリアルアクセス方式の半導体記憶装置を提供することにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載のシリアルアクセス方式の半導体記憶装置は、複数のメモリセルを含むメモリセルアレイと、直列に接続された複数のラッチ回路を有し、読み出し動作時に上記メモリセルアレイからビット線を介して受けたデータを上記各ラッチ回路に一旦保持し、保持したデータを上記ラッチ回路が並ぶ順にシリアルに出力するシフトレジスタとを備えたシリアルアクセス方式の半導体記憶装置において、
上記シフトレジスタの上記ラッチ回路が、データを保持するようにループ状に接続された一対のインバータを有し、上記一対のインバータと電源との間にプルアップ信号によってオンオフ制御されるＰＭＯＳトランジスタが介挿される一方、上記一対のインバータとグランドとの間にプルダウン信号によってオンオフ制御されるＮＭＯＳトランジスタが介挿され、
上記シフトレジスタ内の特定のラッチ回路のみが、上記メモリセルアレイ内のメモリセルに記憶されたデータをセンス増幅することを特徴とする。
【０００７】
この請求項１のシリアルアクセス方式の半導体記憶装置では、読み出し動作時に、シフトレジスタを構成するラッチ回路において、上記一対のインバータと電源との間に介挿されたＰＭＯＳトランジスタがプルアップ信号によってオンされる一方、上記一対のインバータとグランドとの間に介挿されたＮＭＯＳトランジスタがプルダウン信号によってオンされる。そして、上記シフトレジスタ内の特定のラッチ回路が上記メモリセルアレイ内の特定のメモリセルに記憶されたデータをセンス増幅して一旦保持する。この後、上記データを上記シフトレジスタ内の上記特定のラッチ回路に隣接するラッチ回路に転送する。そ して、上記特定のラッチ回路が、上記メモリセルアレイ内の別のメモリセルに記憶されたデータをセンス増幅して一旦保持する。このようにして、シフトレジスタ内の隣接するラッチ回路間でデータを順に転送しながら、上記特定のラッチ回路によって上記メモリセルアレイ内のメモリセルに記憶されたデータを次々とセンス増幅し、読み出してゆくことができる。また、書き込み動作時には、上記シフトレジスタの上記各ラッチ回路にロードされた書き込みデータが、ラッチ回路を介さず、上記メモリセルアレイ内のメモリセルに直接書き込まれる。したがって、従来（メモリセルアレイとシフトレジスタとの間にラッチ回路が介在する場合）に比してアクセス時間が短縮されるとともに消費電力が低減される。
【０００８】
また、このシリアルアクセス方式の半導体記憶装置では、メモリセルアレイとシフトレジスタとの間のラッチ回路が省略されるので、レイアウト面積が低減される。
【０００９】
また、このシリアルアクセス方式の半導体記憶装置では、シフトレジスタ内でセンス増幅を行うラッチ回路が特定のものに限定されているので、センス増幅を行うための昇圧用の素子をラッチ回路に付加するような場合に、そのような素子を付加すべきラッチ回路の数を減らすことができる。それに応じて、レイアウト面積が低減される。
【００１０】
請求項２のシリアルアクセス方式の半導体記憶装置は、
複数のメモリセルを含むメモリセルアレイと、
直列に接続された複数のラッチ回路を有し、読み出し動作時に上記メモリセルアレイからビット線を介して受けたデータを上記各ラッチ回路に一旦保持し、保持したデータを上記ラッチ回路が並ぶ順にシリアルに出力するシフトレジスタとを備えたシリアルアクセス方式の半導体記憶装置において、
上記シフトレジスタの上記ラッチ回路が、データを保持するようにループ状に接続された一対のインバータを有し、上記一対のインバータと電源との間にプルアップ信号によってオンオフ制御されるＰＭＯＳトランジスタが介挿される一方、上記一対のインバータとグランドとの間にプルダウン信号によってオンオフ制御されるＮＭＯＳトランジスタが介挿され、
上記シフトレジスタの上記ラッチ回路が、上記メモリセルアレイ内のメモリセルに記憶されたデータをセンス増幅するとともに、
センス増幅を行うために、上記ビット線につながる上記一対のインバータ同士の接続点に、昇圧用の素子を介して、オン状態のメモリセルによってディスチャージされるべき電圧の１／２だけ上記接続点の電位を昇圧させる昇圧信号を供給するようになっていることを特徴とする。
【００１１】
この請求項２のシリアルアクセス方式の半導体記憶装置では、差動増幅すなわちセンス増幅を確実に行うことができる。
【００１２】
【発明の実施の形態】
以下、この発明のシリアルアクセス方式の半導体記憶装置を実施の形態により詳細に説明する。
【００１３】
図１は、この発明の一実施形態としてのフラッシュメモリの概略構成を示している。このフラッシュメモリ（電気的一括消去形プログラマブル読み出し専用メモリ）は、メモリセルＣＥＬＬ（０，１，２，３，…の数字を付して個々に特定される）が行列状に配置されたメモリセルアレイ１と、このメモリセルアレイ１の両側に設けられたシフトレジスタ２Ａ，２Ｂと、ビット線セレクタ３Ａ，３Ｂと、セレクトゲートデコーダ４と、ロウデコーダ５と、書き込み回路としてのプログラム回路６Ａ，６Ｂと、消去回路７Ａ，７Ｂと、入力バッファ９と、出力バッファ１０を備えている。
【００１４】
メモリセルアレイ１の各メモリセルＣＥＬＬは、この例ではトリプルウエル（ｐ型シリコン基板に形成されたｎ−ウエル内にさらに形成されたｐ−ウエル）内に形成された高不純物濃度のドレイン領域（n＋拡散領域）Ｄおよび低不純物濃度のソース領域（n−拡散領域）Ｓを持つ浮遊ゲート形トランジスタ（フラッシュメモリセル）からなっている。各メモリセルＣＥＬＬのドレイン領域Ｄおよびソース領域Ｓは、仮想グランド方式のサブビット線ＳＢＬ（０，１，２，３，…の数字を付して個々に特定される）となる。２本のサブビット線ＳＢＬが、セレクトゲートデコーダ４が作成するセレクトゲート制御信号ＳＧ０，ＳＧ１，ＳＧ２およびＳＧ３によって選択されて１本のメインビット線ＭＢＬ（０，１，…の数字を付して個々に特定される）につながるようになっている。なお、図１中には、メモリセルアレイ１のうちの１ブロック分のみが描かれており、その縦方向に並ぶ他の複数のブロックが省略されている。ここで１ブロックというのは、サブビット線ＳＢＬを共有してワード線ＷＬ０，…，ＷＬnにつながる範囲のことである。
【００１５】
シフトレジスタ２Ａは、それぞれラッチ部ＳＡ０，ＳＡ２，…を含む複数のラッチ回路ＳＲ０，ＳＲ２，…を有している。各ラッチ部ＳＡ０，ＳＡ２，…は、図８（ラッチ部ＳＡ０を例示する）に示すように、ループ状に接続されたＣＭＯＳインバータＩＶ０，ＣＭＯＳインバータＩＶ０＃およびＮＭＯＳトランジスタＱ０＃を有している。インバータＩＶ０，ＩＶ０＃と電源（電圧Ｖcc）との間にはプルアップ信号ＳＥＰによってオンオフ制御されるＰＭＯＳトランジスタＱsepが介挿される一方、インバータＩＶ０，ＩＶ０＃とグランド（電位Ｖss）との間にはプルダウン信号ＳＥＮによってオンオフ制御されるＮＭＯＳトランジスタＱsenが介挿されている。これらのトランジスタＱsep，Ｑsen（複数のラッチ部で共用しても良い）がオンされることにより、各ラッチ部ＳＡ０，ＳＡ２，…は、センスノード（トランジスタＱ０＃とインバータＩＶ０との接続点）sr０lとセンスノード（インバータＩＶ０とインバータＩＶ０＃との接続点）sr０rとの間の電位差を差動増幅する。図１に示すように、各ラッチ部ＳＡ０，ＳＡ２，…は、それぞれセンスノードsr０l，sr０rの箇所において、ＮＭＯＳトランジスタＱ０を介して順に直列に接続されている。各ＮＭＯＳトランジスタＱ０；Ｑ０＃はそれぞれシフトレジスタ制御信号ＳＦ１，ＳＦ３，…；ＳＦ０＃，ＳＦ２＃，…によってオンオフ制御されるようになっている。なお、各ＮＭＯＳトランジスタＱ０；Ｑ０＃に、これらのシフトレジスタ制御信号を反転させた信号によってオンオフ制御されるＰＭＯＳトランジスタを並列に接続して、シフトレジスタのシフト動作における電気的特性を向上させるようにしても良い。また、各ラッチ部ＳＡ０，ＳＡ２，…の一方のセンスノードsr０ｌには、差動増幅を確実に行うために昇圧信号ＢＯＯＳＴ０，ＢＯＯＳＴ１，…を供給するためのキャパシタＣ０が接続されている。各ラッチ部ＳＡ０，ＳＡ２，…の他方のセンスノード（出力ノード）sr０rには、それぞれプリチャージ電圧Ｖpreを供給するための、プリチャージ信号ＰＲＥ（０，１，…の数字を付して個々に特定される）によってオンオフ制御されるＮＭＯＳトランジスタＱ１が接続されている。
【００１６】
シフトレジスタ２Ｂは、シフトレジスタ２Ａと対称に、それぞれラッチ部ＳＡ１，ＳＡ３，…を含む複数のラッチ回路ＳＲ１，ＳＲ３，…を有している。シフトレジスタ２Ａは偶数アドレス用であり、その各構成要素が偶数０，２，…を付して個々に特定されているのに対し、シフトレジスタ２Ｂは奇数アドレス用であり、その各構成要素が奇数１，３，…を付して個々に特定されている。
【００１７】
ビット線セレクタ３Ａは、読み出し制御信号Ｒ０，Ｒ２または書き込み制御信号Ｗ０，Ｗ２によってオンオフ制御される複数のＮＭＯＳトランジスタＱ３Ａと、それぞれメインビット線ＭＢＬ０，ＭＢＬ１に接続され、ビット線切り離し信号ＣＵＴ０，ＣＵＴ１によってオンオフ制御されるＮＭＯＳトランジスタ（トリプルウエル内に形成されている）Ｑ４Ａ，Ｑ４Ａ＃を有している。同様に、ビット線セレクタ３Ｂは、読み出し制御信号Ｒ１，Ｒ３または書き込み制御信号Ｗ１，Ｗ３によってオンオフ制御される複数のＮＭＯＳトランジスタＱ３Ｂと、それぞれメインビット線ＭＢＬ０，ＭＢＬ１に接続され、ビット線切り離し信号ＣＵＴ１，ＣＵＴ０によってオンオフ制御されるＮＭＯＳトランジスタ（トリプルウエル内に形成されている）Ｑ４Ｂ＃，Ｑ４Ｂを有している。
【００１８】
セレクトゲートデコーダ４は、図３に示すように、ＸＮＯＲ（排他的否定論理和）回路３１と、ＮＯＴ（否定）回路３２，３３，３４と、ＮＯＲ（否定論理和）回路３５，３６，３７，３８と、ＮＯＴ回路３９，４０，４１，４２とからなる。そして、アドレス信号Ａ０，Ａ１をデコードして、表１の論理テーブルに示すようなセレクトゲート信号ＳＧ０，ＳＧ１，ＳＧ２，ＳＧ３を出力する。
【表１】
【００１９】
ＮＭＯＳトランジスタＱ２Ａ，Ｑ２Ｂは、メインビット線ＭＢＬ０，ＭＢＬ１側へプリチャージ電圧Ｖprea，Ｖprebを供給するために、それぞれプリチャージ信号ＰＲＥa，ＰＲＥbによってオンオフ制御されるようになっている。なお、プリチャージ電圧Ｖprea，Ｖprebは、図示しないプリチャージ電圧選択手段によって、個別にＶpreまたはＶssのいずれかに等しく設定される。
【００２０】
プログラム回路６Ａ，６Ｂは、それぞれメインビット線ＭＢＬ１，ＭＢＬ０側へプログラム電圧Ｖprogを供給するためのＰＭＯＳトランジスタＱ６Ａ，Ｑ６Ｂを有している。ＰＭＯＳトランジスタＱ６Ａのゲートは、ビット線セレクタ３Ａを介して、シフトレジスタ２Ａの各ラッチ回路ＳＲ０，ＳＲ２，…の出力ノードsr０r,…に接続されている。同様に、ＰＭＯＳトランジスタＱ６Ｂのゲートはビット線セレクタ３Ｂを介して、シフトレジスタ２Ｂの各ラッチ回路ＳＲ１，ＳＲ３，…の出力ノードに接続されている。書き込み動作時には、ビット線セレクタ３Ａ，３Ｂの動作により、シフトレジスタ２Ａ，２Ｂのいずれかの出力ノードがＰＭＯＳトランジスタＱ６Ａ，Ｑ６Ｂのゲートに導通され、その出力ノードsr０r，…が保持しているデータ（データが０であれば出力ノードの電圧がＨレベル、データが１であれば出力ノードの電圧がＬレベルとなっている。）に応じて、これらのＰＭＯＳトランジスタＱ６Ａ，Ｑ６Ｂがオンまたはオフされる。
【００２１】
消去回路７Ａ，７Ｂは、それぞれメインビット線ＭＢＬ０，ＭＢＬ１側へ消去電圧Ｖeraseを供給するための、消去信号ＥＲＡＳＥによってオンオフ制御されるＮＭＯＳトランジスタ（トリプルウエル内に形成されている）Ｑ７Ａ，Ｑ７Ｂを有している。
【００２２】
入力バッファ回路９は、図１０に示すように、入力データを受ける入力バッファ部（通常の入力バッファ）９Ｃと、この入力バッファ部９Ｃの出力側に一対の並列接続のＰＭＯＳトランジスタＱ９Ａ，ＮＭＯＳトランジスタＱ９Ａ＃を介して接続されたラッチ回路９Ａと、入力バッファ部９Ｃの出力側に一対の並列接続のＰＭＯＳトランジスタＱ９Ｂ，ＮＭＯＳトランジスタＱ９Ｂ＃を介して接続されたラッチ回路９Ｂとを有している。各トランジスタＱ９Ａ，Ｑ９Ａ＃，Ｑ９Ｂ，Ｑ９Ｂ＃がそれぞれアドレス信号Ａ０，Ａ０＃，Ａ０＃，Ａ０（Ａ０とＡ０＃とは相補の信号である）によってオンオフ制御される結果、入力バッファ部９Ｃの出力（書き込みデータ）がデマルチプレクスされる。ラッチ回路９Ａ，９Ｂは、振り分けられたデータを受けて一旦保持し、それぞれ偶数アドレス用シフトレジスタ２Ａ，奇数アドレス用シフトレジスタ２Ｂへ出力する。したがって、シフトレジスタが１列だけの場合に比して、書き込みデータを高速でシフトレジスタ２Ａ，２Ｂへロードすることができる。
【００２３】
出力バッファ回路１０は、図９に示すように、偶数アドレス用シフトレジスタ２Ａから出力データを受けて一旦保持するラッチ回路１０Ａと、奇数アドレス用シフトレジスタ２Ｂから出力データを受けて一旦保持するラッチ回路１０Ｂと、出力バッファ部（通常の出力バッファ）１０Ｃを有している。出力バッファ部１０Ｃは、ラッチ回路１０Ａの出力側に、並列接続のＰＭＯＳトランジスタＱ１０Ａ，ＮＭＯＳトランジスタＱ１０Ａ＃を介して接続され、かつ、ラッチ回路１０Ｂの出力側に、並列接続のＰＭＯＳトランジスタＱ１０Ｂ，ＮＭＯＳトランジスタＱ１０Ｂ＃を介して接続されている。各トランジスタＱ１０Ａ，Ｑ１０Ａ＃，Ｑ１０Ｂ，Ｑ１０Ｂ＃がそれぞれアドレス信号Ａ０，Ａ０＃，Ａ０＃，Ａ０（Ａ０とＡ０＃とは相補の信号である）によってオンオフ制御される結果、ラッチ回路１０Ａ，１０Ｂの出力がマルチプレクスされる。したがって、２列のシフトレジスタ２Ａ，２Ｂによって高速で転送されてきたデータを、出力バッファ部１０Ｃを通して円滑にシリアル出力することができる。
【００２４】
このシリアルアクセス方式の半導体記憶装置は、全体として次のようにして読み出し動作、書き込み（プログラム）動作、消去動作を行う。
【００２５】
なお、以下では電源電圧Ｖcc＝３（Ｖ）、グランド電圧（電位）Ｖss＝０（Ｖ）とし、特に断らない限り、各種信号は高（Ｈ）レベルのとき電源電圧Ｖcc、低（Ｌ）レベルのときグランド電圧Ｖssとなるものとする。また、プリチャージ電圧Ｖpreは１（Ｖ）とする。後述するように、プログラム電圧Ｖprogはプログラム動作時に＋４（Ｖ）、それ以外のときＶssレベルに設定される。消去電圧Ｖeraseは消去動作時に−８（Ｖ）、それ以外のときＶssレベルに設定される。各動作時に、ワード線、ソース領域（n−拡散領域）側のビット線、ドレイン領域（n＋拡散領域）側のビット線、ウエルの電位はそれぞれ表２に示すような値に設定される。
【表２】
×：ドントケア
【００２６】
（１）読み出し動作
読み出し動作中は、メモリセルアレイ１からシフトレジスタ２Ａ，２Ｂへのデータ転送経路を確保するために、ビット線切り離し信号ＣＵＴ０をＨレベルに保ってＮＭＯＳトランジスタＱ４Ａ，Ｑ４Ｂをオン状態に設定しておく。一方、プログラム電圧Ｖprog、消去電圧Ｖerase、書き込み制御信号Ｗ０，…，Ｗ３、ビット線切り離し信号ＣＵＴ１、消去信号ＥＲＡＳＥ信号は、いずれもＶssレベルに保持する。また、シフトレジスタ２Ａ，２Ｂも最初は動作させないため、シフトレジスタ制御信号ＳＦ０＃、ＳＦ２＃、ＳＦ４＃はＨレベル、シフトレジスタ制御信号ＳＦ１、ＳＦ３、ＳＦ５はＬレベルに設定する。
【００２７】
まず、ロウデコーダ５でワード線を選択して、特定のワード線に適当な電圧（この例では３Ｖ）を印加する。ここではワード線ＷＬ０を選択したとする。
【００２８】
シリアルアクセスを行うため、１本のワード線のデータは全て読み出し、シフトレジスタに転送する。ただし、仮想グランド方式であるため、４回の読み出し動作で１本のワード線につながる全メモリセルＣＥＬＬの読み出しを行うものとする。
【００２９】
すなわち、最初にメモリセルＣＥＬＬ０とその４個おきに並ぶ４n（n＝１，２，…）番目のメモリセル（図１では省略されている）からデータを同時に読み出す。詳しくは、
ｉ）サブビット線ＳＢＬ０，ＳＢＬ１およびシフトレジスタ２Ａ中のビットＳＲ０を選択するため、セレクトゲート制御信号ＳＧ０，ＳＧ２および読み出し制御信号Ｒ０をＨレベルとする一方、セレクトゲート制御信号ＳＧ１，ＳＧ３および読み出し制御信号Ｒ１，Ｒ２，Ｒ３をＬレベルとする。続いて、図示しないプリチャージ電圧選択手段によってプリチャージ電圧ＶpreaをＶpre、プリチャージ電圧ＶprebをＶssにそれぞれ設定した状態で、プリチャージ信号ＰＲＥa，ＰＲＥb，ＰＲＥ０をＨレベルにしてＮＭＯＳトランジスタＱ２Ａ，Ｑ２Ｂおよびラッチ回路ＳＲ０のＮＭＯＳトランジスタＱ１をオンさせる。これにより、サブビット線ＳＢＬ０、メインビット線ＭＢＬ０およびセンスノードsr０l，sr０rをプリチャージ電圧Ｖpreとする一方、サブビット線ＳＢＬ１およびメインビット線ＭＢＬ１をグランド電圧Ｖssとする。
【００３０】
ii ）この後、プリチャージ信号ＰＲＥa，ＰＲＥ０をＬレベルにする。プリチャージ電圧Ｖpreにプリチャージされたサブビット線ＳＢＬ０、メインビット線ＭＢＬ０とセンスノードsr０lは、メモリセルＣＥＬＬ０のしきい値電圧Ｖthが高ければ（これをデータ０とする）メモリセルＣＥＬＬ０がオンしないため、ディスチャージされない。一方、メモリセルＣＥＬＬ０のしきい値電圧Ｖthが低ければ（これをデータ１とする）メモリセルＣＥＬＬ０がオンしているので、ディスチャージされる。
【００３１】
iii ）一定時間（メモリセルＣＥＬＬがオンのとき、ディスチャージ後の電圧が（Ｖpre−ΔＶ）となる時間に予め設定しておく）が経過した後、読み出し制御信号Ｒ０をＬレベルにしてＮＭＯＳトランジスタＱ３Ａをオフさせて、メインビット線ＭＢＬ０とセンスノードsr０lとを切り離し、続いて、昇圧信号ＢＯＯＳＴ０をＨレベルにしてキャパシタＣ０を介してセンスノードsr０lの電圧をΔＶ／２だけ昇圧する。この結果、もしメモリセルＣＥＬＬ０のデータが０であれば、センスノードsr０lの電圧は（Ｖpre＋ΔＶ／２）となって、センスノードsr０rの電圧Ｖpreより高くなり、逆にメモリセルＣＥＬＬ０のデータが１であれば、センスノードsr０lの電圧は（Ｖpre−ΔＶ／２）となって、センスノードsr０rの電圧Ｖpreよりも低くなる。
【００３２】
iv ）ここで、ラッチ回路ＳＲ０内のラッチ部ＳＡ０をセンス増幅器として動作させる。
【００３３】
すなわち、まずプルアップ信号ＳＥＰをＬレベル、続いてプルダウン信号ＳＥＮをＨレベルとする（なお、（Ｖpre±ΔＶ／２）がグランド電位Ｖssよりも電源電圧Ｖccに近ければ、先にプルダウン信号ＳＥＮをＨレベルにした方がセンス感度が良くなる。）ことよって、ラッチ部ＳＡ０にセンスノードsr０l，sr０r間の電位差を差動増幅させる。これにより、ラッチ回路ＳＲ０のデータが確定する。つまり、メモリセルＣＥＬＬ０のデータが０であればセンスノードsr０lがＨレベル、センスノードsr０rがＬレベルとなり、メモリセルＣＥＬＬ０のデータが１であれば、センスノードsr０lがＬレベル、センスノードsr０rがＨレベルとなる。
【００３４】
以上のｉ）〜iv ）の動作をＣＥＬＬ１からＣＥＬＬ３（とその４個おきに並ぶメモリセル）についても行うことで、ワード線ＷＬ０につながるすべてのメモリセルＣＥＬＬのデータがシフトレジスタ２Ａ，２Ｂへ交互に転送される。
【００３５】
この後、図２に示すタイミングでシフトレジスタ制御信号ＳＦ０＃，ＳＦ１，ＳＦ２＃，ＳＦ３，ＳＦ４＃，ＳＦ５を繰り返し与えることにより、シフトレジスタ２Ａ，２Ｂのデータを順次出力バッファ回路１０へ転送する。そして、出力バッファ回路１０を通してデータをマルチプレクスして、高速にシリアル出力する。このようにして、読み出し動作を完了する。
【００３６】
（２）書き込み（プログラム）動作
書き込み（プログラム）動作中は、プログラム電圧Ｖprogをメインビット線ＭＢＬ１，ＭＢＬ０側へ供給できるように、ビット線切り離し信号ＣＵＴ１をＨレベルに保ってＮＭＯＳトランジスタＱ４Ａ＃，Ｑ４Ｂ＃をオン状態に設定しておく。一方、ビット線切り離し信号ＣＵＴ０、消去信号ＥＲＡＳＥ、消去電圧Ｖeraseは、いずれもＶssレベルに保持する。また、プログラム電圧Ｖprogも最初はＶssレベルに設定する。
【００３７】
まず、図２に示すタイミングでシフトレジスタ制御信号ＳＦ０＃，ＳＦ１，ＳＦ２＃，ＳＦ３，ＳＦ４＃，ＳＦ５を繰り返し与えることにより、書き込みデータ（入力データ）を入力バッファ回路９からシフトレジスタ２Ａ，２Ｂへ順次ロードする。
【００３８】
シフトレジスタ２Ａ，２Ｂに全ての書き込みデータがロードされた後、例えばメモリセルＣＥＬＬ０，ＣＥＬＬ１にデータを書き込むものとする。この場合、書き込み制御信号Ｗ０，Ｗ１、セレクトゲート制御信号ＳＧ１，ＳＧ２をそれぞれＨレベルとする一方、書き込み制御信号Ｗ２，Ｗ３、セレクトゲート制御信号ＳＧ０，ＳＧ３をそれぞれＬレベルとする。
【００３９】
このとき、ラッチ回路ＳＲ０が保持しているデータが０、すなわち出力ノードsr０rの電圧がＨレベルであれば、ＰＭＯＳトランジスタＱ６Ａがオンせず、ラッチ回路ＳＲ０が保持しているデータが１、すなわちセンスノードsr０rの電圧がＬレベルであれば、ＰＭＯＳトランジスタＱ６Ａがオンする。
【００４０】
ここで、プログラム電圧Ｖprogを適当な電圧（この例では＋４Ｖ）に設定すると、データ１を書き込むべきメモリセルＣＥＬＬのドレイン領域（n＋領域）Ｄ側にだけその電圧Ｖprog＝＋４Ｖが印加され、データ０を書き込むべきメモリセルＣＥＬＬのドレイン領域（n＋領域）Ｄはフローティング状態となる。さらに、ワード線ＷＬ０に一定の負のパルス電圧（この例では−８Ｖ）を印加すると、データ１を書き込むべきメモリセルＣＥＬＬの浮遊ゲートとドレイン領域Ｄとの間に高電界がかかり、浮遊ゲートからドレイン領域Ｄに電子が排出されてメモリセルＣＥＬＬのしきい値電圧Ｖthが下がる（データ１の状態になる）。
【００４１】
なお、データ１を書き込んだメモリセルＣＥＬＬのしきい値電圧Ｖthが、実際に下がったかどうかを確認するベリファイ動作は、前述の読み出し動作を実行することによって行うことができる。そのメモリセルＣＥＬＬのしきい値電圧Ｖthが下がっていれば、読み出し後にラッチ回路ＳＲ０が反転し、センスノードsr０lがＬレベル、センスノードsr０rがＨレベルとなる。したがって、ＰＭＯＳトランジスタＱ６Ａがオフし、そのメモリセルＣＥＬＬにはそれ以上プログラム電圧Ｖprogが印加されなくなる。
【００４２】
メモリセルＣＥＬＬ２、ＣＥＬＬ３についても、メモリセルＣＥＬＬ０，ＣＥＬＬ１と同様の操作を行う。なお、この場合、書き込み制御信号Ｗ０，Ｗ１、セレクトゲート制御信号ＳＧ１，ＳＧ２をそれぞれＬレベルとする一方、書き込み制御信号Ｗ２，Ｗ３、セレクトゲート制御信号ＳＧ０，ＳＧ３をそれぞれＨレベルとする（セレクトゲートデコーダ４のデコードは、表１においてアドレス信号Ａ０を１に固定し、アドレス信号Ａ１だけを変化させる。）。
【００４３】
このようにして、シフトレジスタ２Ａ，２Ｂにロードされた全ての書き込みデータをメモリセルＣＥＬＬ０，…に書き込むことができる。
【００４４】
（３）消去動作
このフラッシュメモリでは、消去動作は、サブビット線で選択される全てのメモリセルＣＥＬＬのデータを一括消去する（０にする）動作を意味している。
【００４５】
最初にビット線切り離し信号ＣＵＴ０、ＣＵＴ１に負電圧を与えて、メインビット線ＭＢＬと、シフトレジスタ２Ａ，２Ｂやプログラム回路６Ａ，６Ｂとを切り離す。セレクトゲート制御信号ＳＧ０，ＳＧ１，ＳＧ２，ＳＧ３はグランド電圧Ｖssで選択、それ以外の別のブロックのセレクトゲート（図１では繰り返しのため省略されている）は負電圧で非選択とする。
【００４６】
次に、消去信号ＥＲＡＳＥ信号をＬレベルに設定してＮＭＯＳトランジスタＱ７Ａ，Ｑ７Ｂをオンさせ、消去電圧Ｖeraseとメモリセルのウエルを負電圧（この例では−８Ｖ）に設定する。その後、サブビット線ＳＢＬを共有しているメモリセルＣＥＬＬにつながる全てのワード線ＷＬ０，…，ＷＬnに正の電圧（この例では＋８Ｖ）を印加する。それらのメモリセルＣＥＬＬの浮遊ゲートと、ウエル，ソース領域Ｓおよびドレイン領域Ｄとの間に高電界がかかり、ウエル側から浮遊ゲートへ電子が注入されて、各メモリセルＣＥＬＬのしきい値電圧Ｖthが高くなる（データは全て０の状態となる）。
【００４７】
なお、それらのメモリセルＣＥＬＬのデータが実際に消去されたかどうかを確認するベリファイ動作は、前述の読み出し動作を実行することによって行うことができる。そして、全てのメモリセルＣＥＬＬのデータが０になるまで、消去動作を行う。
【００４８】
このように、このフラッシュメモリでは、読み出し動作時に、シフトレジスタ２Ａ，２Ｂを構成するラッチ回路ＳＲ０，…が、メモリセルアレイ１内のメモリセルＣＥＬＬに記憶されたデータを直接センス増幅する。また、書き込み動作時には、シフトレジスタ２Ａ，２Ｂのラッチ回路ＳＲ０，…にロードされた書き込みデータを、ラッチ回路を介さず、メモリセルアレイ１内のメモリセルＣＥＬＬに直接書き込むことができる。したがって、従来（メモリセルアレイとシフトレジスタとの間にラッチ回路が介在する場合）に比してアクセス時間を短縮することができ、また、消費電力を低減することができる。さらに、メモリセルアレイ１とシフトレジスタ２Ａ，２Ｂとの間のラッチ回路が省略されるので、レイアウト面積を低減することができる。
【００４９】
なお、このフラッシュメモリは、３相クロックのシフトレジスタ２Ａ，２Ｂを備えるものとしたが、クロックの相数は３相に限定するものではなく、ラッチ回路ＳＲ０，…の数に応じてそれ以外の相数を採用することもできる。
【００５０】
図４は、図１に示したフラッシュメモリの変形例を示している。なお、理解の容易のために、図１中のものと同一の構成要素には同一の符号を付している。このフラッシュメモリは、図１のフラッシュメモリと異なり、サブビット線ＳＢＬ０，ＳＢＬ１，…と同数のメインビット線ＭＢＬ０，ＭＢＬ１，…を有するメモリセルアレイ１１を備えている。これに応じて、セレクトゲートデコーダ１４においてセレクトゲート制御信号ＳＧ１、ＳＧ３が無くなっており、その代わりにビット線切り離し信号ＣＵＴ２，ＣＵＴ３が増えている。ビット線セレクタ１３Ａ，１３Ｂには、ビット線切り離し信号ＣＵＴ０，ＣＵＴ１，ＣＵＴ２，ＣＵＴ３によってそれぞれオンオフ制御されるＮＭＯＳトランジスタＱ４Ａ，Ｑ４Ａ＃，Ｑ４Ａ，Ｑ４Ａ＃，…が設けられている。図１のフラッシュメモリではセレクトゲート制御信号ＳＧ０，ＳＧ１，ＳＧ２およびＳＧ３によってビット線ＭＢＬ，ＳＢＬを選択していたが、このフラッシュメモリでは、ビット線切り離し信号ＣＵＴ０，ＣＵＴ２，ＣＵＴ１およびＣＵＴ３によってビット線ＭＢＬを選択する。それ以外は、図１のフラッシュメモリと同様に動作する。
【００５１】
図５は、図１（や図４）のフラッシュメモリのシフトレジスタ周辺を変形した例を示している。このフラッシュメモリは、シフトレジスタ２Ａ内のラッチ回路ＳＲ２，シフトレジスタ２Ｂ内のラッチ回路ＳＲ３（奇数アドレス側のシフトレジスタ２Ｂは偶数アドレス側のシフトレジスタ２Ａと対称形なので図示を省略している。）の昇圧用キャパシタＣ０を省略して、シフトレジスタ２Ａ，２Ｂ内の特定のラッチ回路ＳＲ０，ＳＲ１のみがセンス増幅器として動作するようにしたものである。
【００５２】
このフラッシュメモリでは、読み出し動作時に、先ずラッチ回路ＳＲ０，ＳＲ１がメモリセルＣＥＬＬ２，ＣＥＬＬ３のデータをそれぞれセンス増幅して一旦保持する。この後、シフトレジスタ制御信号ＳＦ２＃，ＳＦ３だけが図２に示したように変化されて、ラッチ回路ＳＲ０、ＳＲ１が保持しているデータがそれぞれラッチ回路ＳＲ２、ＳＲ３に転送（シフト）される。続いて、ラッチ回路ＳＲ０，ＳＲ１がメモリセルＣＥＬＬ０、ＣＥＬＬ１のデータをセンス増幅して一旦保持する。このようにして、シフトレジスタ２Ａ，２Ｂ内のの隣接するラッチ回路間でデータを順に転送しながら、特定のラッチ回路ＳＲ０，ＳＲ１によってメモリセルＣＥＬＬに記憶されたデータを次々とセンス増幅し、読み出してゆくことができる。なお、書き込み（プログラム）動作や消去動作は、図１に示したフラッシュメモリと同様に行われる。
【００５３】
このフラッシュメモリによれば、図１のフラッシュメモリに比してキャパシタＣ０の数を削減でき、さらにラッチ回路ＳＲ２，ＳＲ３の構成も簡素化されることから、レイアウト面積を低減することができる。
【００５４】
なお、以上では、メモリセルＣＥＬＬは不純物濃度が異なるドレイン領域Ｄ，ソース領域Ｓを持つフラッシュメモリセルであるものとしたが、当然ながらそれに限られるものではない。メモリセルＣＥＬＬは、図６(a)に示すようなＦＬＯＴＯＸ（フローティングゲート・ウィズ・トンネルオキサイド）型フラッシュメモリ、図６(b)，(c)若しくは(d)に示すような各種スプリットゲート型フラッシュメモリ、または図６(e)に示すようなＥＴＯＸ（ＥＥＰＲＯＭ・ウィズ・トンネルオキサイド）型フラッシュメモリであっても良い。
【００５５】
また、メモリセルアレイ１，１１は仮想グランド方式のものとしたが、この発明は通常のＮＯＲ（否定論理和）型、ＡＮＤ（論理積）型、ＮＡＮＤ（否定論理積）型などのメモリセルアレイにも適用することができる。
【００５６】
さらに、図７に示すように、この発明はＤＲＡＭ（ダイナミック型半導体記憶装置）にも適用することができる。このＤＲＡＭは、トランジスタＱとキャパシタＣとからなる１トランジスタ１キャパシタ型のメモリセルＣＥＬＬ（０，１，２，３，…の数字を付して個々に特定される）が行列状に配置されたメモリセルアレイ２１と、シフトレジスタ２２と、ビット線セレクタ２３と、ロウデコーダ２５と、入力バッファ２９と、出力バッファ３０を備えている。メモリセルアレイ２１内で行方向に隣接するメモリセルＣＥＬＬは２個１組（ＣＥＬＬ０とＣＥＬＬ１，ＣＥＬＬ２とＣＥＬＬ３，…）として構成されている。１組のメモリセルのキャパシタＣの一方の端子同士が互いに接続され、その接続点にプレート電圧Ｖpl（＝Ｖcc／２）が供給されるようになっている。例えば偶数番目のメモリセルＣＥＬＬ０，ＣＥＬＬ２，…は１本のワード線ＷＬ０に接続され、奇数番目のメモリセルＣＥＬＬ１，ＣＥＬＬ３，…はそのワード線に隣り合うワード線ＷＬ１に接続されている。シフトレジスタ２２Ａは図１中のシフトレジスタ２Ａの昇圧用キャパシタＣ０を省略し、センスノードsr０l，sr０rのそれぞれに、プリチャージ電圧Ｖpre（＝Ｖcc／２）を供給するための、プリチャージ信号ＰＲＥによってオンオフ制御されるＮＭＯＳトランジスタＱ１を接続したものである。ビット線セレクタ２３は、各ビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，…に挿入され、ビット線切り離し信号ＣＵＴによってオンオフ制御される複数のＮＭＯＳトランジスタＱ２３，Ｑ２３，…を有している。
【００５７】
書き込み動作時には、まず、図２に示したタイミングでシフトレジスタ制御信号ＳＦ０＃，ＳＦ１，ＳＦ２＃，ＳＦ３，ＳＦ４＃，ＳＦ５を繰り返し与えることにより、書き込みデータ（入力データ）を入力バッファ回路２９からシフトレジスタ２２へ順次ロードする。シフトレジスタ２２に全ての書き込みデータがロードされた後、ビット線切り離し信号ＣＵＴを立ち上げてＮＭＯＳトランジスタＱ２３，Ｑ２３，…をオン状態にし、各ラッチ回路ＳＲ０，ＳＲ１，…に保持されているデータに応じて各ビット線対（ＢＬ０とＢＬ１，ＢＬ２とＢＬ３，…）のレベル（ＨまたはＬ）を確定する。次に、例えば偶数番目のメモリセルＣＥＬＬ０，ＣＥＬＬ２，…にデータを書き込む場合は、ワード線ＷＬ０を立ち上げて、一定時間経過後に立ち下げる。一方、奇数番目のメモリセルＣＥＬＬ１，ＣＥＬＬ３，…にデータを書き込む場合は、ワード線ＷＬ１を立ち上げて、一定時間経過後に立ち下げる。これにより、そのワード線につながるメモリセルにデータを書き込むことができる。
【００５８】
読み出し動作時には、ビット線切り離し信号ＣＵＴを立ち上げてＮＭＯＳトランジスタＱ２３，Ｑ２３，…をオン状態にするとともに、プリチャージ信号ＰＲＥを立ち上げてＮＭＯＳトランジスタＱ１をオン状態にして、ビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，…にプリチャージ電圧Ｖpreを供給する。ビット線がプリチャージされた後、プリチャージ信号ＰＲＥのみを立ち下げる。例えば、偶数番目のメモリセルＣＥＬＬ０，ＣＥＬＬ２，…からデータを読み出す場合は、ワード線ＷＬ０を立ち上げる。一方、奇数番目のメモリセルＣＥＬＬ１，ＣＥＬＬ３，…からデータを読み出す場合はワード線ＷＬ１を立ち上げる。そして、一定時間経過後にビット線切り離し信号ＣＵＴを立ち下げて、ＮＭＯＳトランジスタＱ２３，Ｑ２３，…をオフする。これにより、ビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，…とシフトレジスタ２２の各ラッチ回路ＳＲ０，ＳＲ２，…とを切り離す。この状態で、各ラッチ回路ＳＲ０，ＳＲ２，…を動作させて、センスノードsr０l，sr０r間の微小電位差を差動増幅（センス増幅）する。センスノードsr０l，sr０rの電位が確定した後、図２に示すタイミングでシフトレジスタ制御信号ＳＦ０＃，ＳＦ１，ＳＦ２＃，ＳＦ３，ＳＦ４＃，ＳＦ５を繰り返し与えることにより、シフトレジスタ２２のデータを順次出力バッファ回路３０へ転送して、読み出し動作を完了する。
【００５９】
この他、この発明はＳＲＡＭ（スタティック型半導体記憶装置）等の半導体記憶装置にも適用することができる。ＤＲＡＭ、ＳＲＡＭ等においては、書き込み動作は、データの０、１にかかわらず、シフトレジスタの出力をメモリセルに入力するだけで良いので、図１に示したようなプログラム回路や消去回路は設ける必要がない。
【００６０】
【発明の効果】
以上より明らかなように、この発明のシリアルアクセス方式の半導体記憶装置によれば、従来（メモリセルアレイとシフトレジスタとの間にラッチ回路が介在する場合）に比してアクセス時間を短縮することができる。また、消費電力を低減することができる。さらに、このシリアルアクセス方式の半導体記憶装置では、メモリセルアレイとシフトレジスタとの間のラッチ回路が省略されるので、レイアウト面積を低減することができる。
【図面の簡単な説明】
【図１】 この発明の一実施形態のフラッシュメモリの概略構成を示す図である。
【図２】 上記フラッシュメモリのシフトレジスタのためのセレクトゲート選択信号の発生タイミングを示す図である。
【図３】 上記フラッシュメモリのセレクトゲートデコーダの構成例を示す図である。
【図４】 図１のフラッシュメモリの変形例を示す図である。
【図５】 図１のフラッシュメモリのシフトレジスタ周辺の変形例を示す図である。
【図６】 図１および図４のフラッシュメモリに採用可能なメモリセルの例を示す図である。
【図７】 この発明の別の実施形態のＤＲＡＭの概略構成を示す図である。
【図８】 センスアンプ動作をさせるラッチ回路の構成例を示す図である。
【図９】 図１、図４および図５のフラッシュメモリの出力バッファ回路のブロック構成を示す図である。
【図１０】 図１、図４および図５のフラッシュメモリの入力バッファ回路のブロック構成を示す図である。
【図１１】 従来のフラッシュメモリの構成を示す図である。
【符号の説明】
１，１１，２１ メモリセルアレイ
２Ａ，２Ｂ，１２Ａ，２２ シフトレジスタ
３Ａ，３Ｂ，１３Ａ，１３Ｂ，２３ ビット線セレクタ
４，１４ セレクトゲートデコーダ
５，２５ ロウデコーダ
６Ａ，６Ｂ プログラム回路
７Ａ，７Ｂ 消去回路
【発明の属する技術分野】
この発明はシリアルアクセス方式の半導体記憶装置に関する。
【０００２】
【従来の技術】
図１１に示すように、従来のシリアルアクセス方式のフラッシュメモリ（電気的一括消去形プログラマブル読み出し専用メモリ）はメモリアレイ部５０１と周辺回路部５０２を備えている。メモリアレイ部５０１には、複数のメモリセル（浮遊ゲート形トランジスタ）ＣＥＬＬが行列状に配置されたメモリセルアレイ５１０と、データ線Ｄ，Ｄ＃の間に互いに逆向きに接続された２つのインバータＩＶ４０，ＩＶ４０＃からなるラッチ回路ＬＡ４０とが設けられている。周辺回路部５０２には、複数のラッチ回路ＬＡ５０，ＬＡ５２，…を備えたシフトレジスタ５２０が設けられている。各ラッチ回路ＬＡ５０，ＬＡ５２，…は、ループ状に接続されたＣＭＯＳインバータＩＶ５０，ＣＭＯＳインバータＩＶ５０＃およびＮＭＯＳトランジスタＱ５０＃を有している。各ラッチ回路ＬＡ５０，ＬＡ５２，…はＮＭＯＳトランジスタＱ５０を介して順に直列に接続されている。各ＮＭＯＳトランジスタＱ５０；Ｑ５０＃はそれぞれシフトレジスタ制御信号ＳＦ１，ＳＦ３，…；ＳＦ０＃，ＳＦ２＃，…によってオンオフ制御されるようになっている。
【０００３】
読み出し動作時には、読み出し制御信号ＲをＨレベルにしてＮＭＯＳトランジスタＱ４１をオンするとともに、読み出すべきメモリセルＣＥＬＬにつながるワード線ＷＬを選択して、そのメモリセルＣＥＬＬを介してビット線ＢＬからグランドＶssへ電流が流れたかどうか（メモリセルＣＥＬＬの記憶内容（データ）すなわち浮遊ゲート形トランジスタのしきい値電圧Ｖthに応じて決まる）をＮＭＯＳトランジスタＭのゲート電圧の変化として検出し、その結果を一旦ラッチ回路ＬＡ４０によって記憶する。その後、転送信号ＴＲＡＮをＨレベルにしてＮＭＯＳトランジスタＱ４２，Ｑ４２＃をオンして、ラッチ回路ＬＡ４０に記憶されたデータをデータ線Ｄ，Ｄ＃を通してシフトレジスタ５２０のラッチ回路ＬＡ５０へ転送する。一方、書き込み（プログラム）動作時には、転送信号ＴＲＡＮをＨレベルにしてＮＭＯＳトランジスタＱ４２，Ｑ４２＃をオンして、シフトレジスタ５２０のラッチ回路ＬＡ５０が記憶している書き込みデータをデータ線Ｄ，Ｄ＃を通してラッチ回路ＬＡ４０に取り込み、その後、ラッチ回路ＬＡ４０の電源をＶccからより高電圧のＶprogに切り替え、書き込み制御信号ＷをＨレベルにしてＮＭＯＳトランジスタＱ４０をオンし、書き込むべきメモリセルＣＥＬＬにつながるワード線ＷＬ、ビット線ＢＬに所定の電圧を印加してメモリセルＣＥＬＬのしきい値電圧Ｖthを制御する。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来のフラッシュメモリでは、メモリセルＣＥＬＬから読み出されたデータは、メモリアレイ部５０１のラッチ回路ＬＡ４０に一旦保持された後、周辺回路部５０２のシフトレジスタ５２０へ転送されることになり、また、シフトレジスタ５２０にロードされた書き込みデータは、上記ラッチ回路ＬＡ４０に一旦保持された後、メモリセルＣＥＬＬに書き込まれることになり、読み出し動作や書き込み動作に必ずラッチ回路ＬＡ４０が介在するため、アクセス時間と消費電力の点でロスが大きいという問題がある。
【０００５】
そこで、この発明の目的は、アクセス時間を短縮するとともに消費電流を低減できるシリアルアクセス方式の半導体記憶装置を提供することにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載のシリアルアクセス方式の半導体記憶装置は、複数のメモリセルを含むメモリセルアレイと、直列に接続された複数のラッチ回路を有し、読み出し動作時に上記メモリセルアレイからビット線を介して受けたデータを上記各ラッチ回路に一旦保持し、保持したデータを上記ラッチ回路が並ぶ順にシリアルに出力するシフトレジスタとを備えたシリアルアクセス方式の半導体記憶装置において、
上記シフトレジスタの上記ラッチ回路が、データを保持するようにループ状に接続された一対のインバータを有し、上記一対のインバータと電源との間にプルアップ信号によってオンオフ制御されるＰＭＯＳトランジスタが介挿される一方、上記一対のインバータとグランドとの間にプルダウン信号によってオンオフ制御されるＮＭＯＳトランジスタが介挿され、
上記シフトレジスタ内の特定のラッチ回路のみが、上記メモリセルアレイ内のメモリセルに記憶されたデータをセンス増幅することを特徴とする。
【０００７】
この請求項１のシリアルアクセス方式の半導体記憶装置では、読み出し動作時に、シフトレジスタを構成するラッチ回路において、上記一対のインバータと電源との間に介挿されたＰＭＯＳトランジスタがプルアップ信号によってオンされる一方、上記一対のインバータとグランドとの間に介挿されたＮＭＯＳトランジスタがプルダウン信号によってオンされる。そして、上記シフトレジスタ内の特定のラッチ回路が上記メモリセルアレイ内の特定のメモリセルに記憶されたデータをセンス増幅して一旦保持する。この後、上記データを上記シフトレジスタ内の上記特定のラッチ回路に隣接するラッチ回路に転送する。そ して、上記特定のラッチ回路が、上記メモリセルアレイ内の別のメモリセルに記憶されたデータをセンス増幅して一旦保持する。このようにして、シフトレジスタ内の隣接するラッチ回路間でデータを順に転送しながら、上記特定のラッチ回路によって上記メモリセルアレイ内のメモリセルに記憶されたデータを次々とセンス増幅し、読み出してゆくことができる。また、書き込み動作時には、上記シフトレジスタの上記各ラッチ回路にロードされた書き込みデータが、ラッチ回路を介さず、上記メモリセルアレイ内のメモリセルに直接書き込まれる。したがって、従来（メモリセルアレイとシフトレジスタとの間にラッチ回路が介在する場合）に比してアクセス時間が短縮されるとともに消費電力が低減される。
【０００８】
また、このシリアルアクセス方式の半導体記憶装置では、メモリセルアレイとシフトレジスタとの間のラッチ回路が省略されるので、レイアウト面積が低減される。
【０００９】
また、このシリアルアクセス方式の半導体記憶装置では、シフトレジスタ内でセンス増幅を行うラッチ回路が特定のものに限定されているので、センス増幅を行うための昇圧用の素子をラッチ回路に付加するような場合に、そのような素子を付加すべきラッチ回路の数を減らすことができる。それに応じて、レイアウト面積が低減される。
【００１０】
請求項２のシリアルアクセス方式の半導体記憶装置は、
複数のメモリセルを含むメモリセルアレイと、
直列に接続された複数のラッチ回路を有し、読み出し動作時に上記メモリセルアレイからビット線を介して受けたデータを上記各ラッチ回路に一旦保持し、保持したデータを上記ラッチ回路が並ぶ順にシリアルに出力するシフトレジスタとを備えたシリアルアクセス方式の半導体記憶装置において、
上記シフトレジスタの上記ラッチ回路が、データを保持するようにループ状に接続された一対のインバータを有し、上記一対のインバータと電源との間にプルアップ信号によってオンオフ制御されるＰＭＯＳトランジスタが介挿される一方、上記一対のインバータとグランドとの間にプルダウン信号によってオンオフ制御されるＮＭＯＳトランジスタが介挿され、
上記シフトレジスタの上記ラッチ回路が、上記メモリセルアレイ内のメモリセルに記憶されたデータをセンス増幅するとともに、
センス増幅を行うために、上記ビット線につながる上記一対のインバータ同士の接続点に、昇圧用の素子を介して、オン状態のメモリセルによってディスチャージされるべき電圧の１／２だけ上記接続点の電位を昇圧させる昇圧信号を供給するようになっていることを特徴とする。
【００１１】
この請求項２のシリアルアクセス方式の半導体記憶装置では、差動増幅すなわちセンス増幅を確実に行うことができる。
【００１２】
【発明の実施の形態】
以下、この発明のシリアルアクセス方式の半導体記憶装置を実施の形態により詳細に説明する。
【００１３】
図１は、この発明の一実施形態としてのフラッシュメモリの概略構成を示している。このフラッシュメモリ（電気的一括消去形プログラマブル読み出し専用メモリ）は、メモリセルＣＥＬＬ（０，１，２，３，…の数字を付して個々に特定される）が行列状に配置されたメモリセルアレイ１と、このメモリセルアレイ１の両側に設けられたシフトレジスタ２Ａ，２Ｂと、ビット線セレクタ３Ａ，３Ｂと、セレクトゲートデコーダ４と、ロウデコーダ５と、書き込み回路としてのプログラム回路６Ａ，６Ｂと、消去回路７Ａ，７Ｂと、入力バッファ９と、出力バッファ１０を備えている。
【００１４】
メモリセルアレイ１の各メモリセルＣＥＬＬは、この例ではトリプルウエル（ｐ型シリコン基板に形成されたｎ−ウエル内にさらに形成されたｐ−ウエル）内に形成された高不純物濃度のドレイン領域（n＋拡散領域）Ｄおよび低不純物濃度のソース領域（n−拡散領域）Ｓを持つ浮遊ゲート形トランジスタ（フラッシュメモリセル）からなっている。各メモリセルＣＥＬＬのドレイン領域Ｄおよびソース領域Ｓは、仮想グランド方式のサブビット線ＳＢＬ（０，１，２，３，…の数字を付して個々に特定される）となる。２本のサブビット線ＳＢＬが、セレクトゲートデコーダ４が作成するセレクトゲート制御信号ＳＧ０，ＳＧ１，ＳＧ２およびＳＧ３によって選択されて１本のメインビット線ＭＢＬ（０，１，…の数字を付して個々に特定される）につながるようになっている。なお、図１中には、メモリセルアレイ１のうちの１ブロック分のみが描かれており、その縦方向に並ぶ他の複数のブロックが省略されている。ここで１ブロックというのは、サブビット線ＳＢＬを共有してワード線ＷＬ０，…，ＷＬnにつながる範囲のことである。
【００１５】
シフトレジスタ２Ａは、それぞれラッチ部ＳＡ０，ＳＡ２，…を含む複数のラッチ回路ＳＲ０，ＳＲ２，…を有している。各ラッチ部ＳＡ０，ＳＡ２，…は、図８（ラッチ部ＳＡ０を例示する）に示すように、ループ状に接続されたＣＭＯＳインバータＩＶ０，ＣＭＯＳインバータＩＶ０＃およびＮＭＯＳトランジスタＱ０＃を有している。インバータＩＶ０，ＩＶ０＃と電源（電圧Ｖcc）との間にはプルアップ信号ＳＥＰによってオンオフ制御されるＰＭＯＳトランジスタＱsepが介挿される一方、インバータＩＶ０，ＩＶ０＃とグランド（電位Ｖss）との間にはプルダウン信号ＳＥＮによってオンオフ制御されるＮＭＯＳトランジスタＱsenが介挿されている。これらのトランジスタＱsep，Ｑsen（複数のラッチ部で共用しても良い）がオンされることにより、各ラッチ部ＳＡ０，ＳＡ２，…は、センスノード（トランジスタＱ０＃とインバータＩＶ０との接続点）sr０lとセンスノード（インバータＩＶ０とインバータＩＶ０＃との接続点）sr０rとの間の電位差を差動増幅する。図１に示すように、各ラッチ部ＳＡ０，ＳＡ２，…は、それぞれセンスノードsr０l，sr０rの箇所において、ＮＭＯＳトランジスタＱ０を介して順に直列に接続されている。各ＮＭＯＳトランジスタＱ０；Ｑ０＃はそれぞれシフトレジスタ制御信号ＳＦ１，ＳＦ３，…；ＳＦ０＃，ＳＦ２＃，…によってオンオフ制御されるようになっている。なお、各ＮＭＯＳトランジスタＱ０；Ｑ０＃に、これらのシフトレジスタ制御信号を反転させた信号によってオンオフ制御されるＰＭＯＳトランジスタを並列に接続して、シフトレジスタのシフト動作における電気的特性を向上させるようにしても良い。また、各ラッチ部ＳＡ０，ＳＡ２，…の一方のセンスノードsr０ｌには、差動増幅を確実に行うために昇圧信号ＢＯＯＳＴ０，ＢＯＯＳＴ１，…を供給するためのキャパシタＣ０が接続されている。各ラッチ部ＳＡ０，ＳＡ２，…の他方のセンスノード（出力ノード）sr０rには、それぞれプリチャージ電圧Ｖpreを供給するための、プリチャージ信号ＰＲＥ（０，１，…の数字を付して個々に特定される）によってオンオフ制御されるＮＭＯＳトランジスタＱ１が接続されている。
【００１６】
シフトレジスタ２Ｂは、シフトレジスタ２Ａと対称に、それぞれラッチ部ＳＡ１，ＳＡ３，…を含む複数のラッチ回路ＳＲ１，ＳＲ３，…を有している。シフトレジスタ２Ａは偶数アドレス用であり、その各構成要素が偶数０，２，…を付して個々に特定されているのに対し、シフトレジスタ２Ｂは奇数アドレス用であり、その各構成要素が奇数１，３，…を付して個々に特定されている。
【００１７】
ビット線セレクタ３Ａは、読み出し制御信号Ｒ０，Ｒ２または書き込み制御信号Ｗ０，Ｗ２によってオンオフ制御される複数のＮＭＯＳトランジスタＱ３Ａと、それぞれメインビット線ＭＢＬ０，ＭＢＬ１に接続され、ビット線切り離し信号ＣＵＴ０，ＣＵＴ１によってオンオフ制御されるＮＭＯＳトランジスタ（トリプルウエル内に形成されている）Ｑ４Ａ，Ｑ４Ａ＃を有している。同様に、ビット線セレクタ３Ｂは、読み出し制御信号Ｒ１，Ｒ３または書き込み制御信号Ｗ１，Ｗ３によってオンオフ制御される複数のＮＭＯＳトランジスタＱ３Ｂと、それぞれメインビット線ＭＢＬ０，ＭＢＬ１に接続され、ビット線切り離し信号ＣＵＴ１，ＣＵＴ０によってオンオフ制御されるＮＭＯＳトランジスタ（トリプルウエル内に形成されている）Ｑ４Ｂ＃，Ｑ４Ｂを有している。
【００１８】
セレクトゲートデコーダ４は、図３に示すように、ＸＮＯＲ（排他的否定論理和）回路３１と、ＮＯＴ（否定）回路３２，３３，３４と、ＮＯＲ（否定論理和）回路３５，３６，３７，３８と、ＮＯＴ回路３９，４０，４１，４２とからなる。そして、アドレス信号Ａ０，Ａ１をデコードして、表１の論理テーブルに示すようなセレクトゲート信号ＳＧ０，ＳＧ１，ＳＧ２，ＳＧ３を出力する。
【表１】
ＮＭＯＳトランジスタＱ２Ａ，Ｑ２Ｂは、メインビット線ＭＢＬ０，ＭＢＬ１側へプリチャージ電圧Ｖprea，Ｖprebを供給するために、それぞれプリチャージ信号ＰＲＥa，ＰＲＥbによってオンオフ制御されるようになっている。なお、プリチャージ電圧Ｖprea，Ｖprebは、図示しないプリチャージ電圧選択手段によって、個別にＶpreまたはＶssのいずれかに等しく設定される。
【００２０】
プログラム回路６Ａ，６Ｂは、それぞれメインビット線ＭＢＬ１，ＭＢＬ０側へプログラム電圧Ｖprogを供給するためのＰＭＯＳトランジスタＱ６Ａ，Ｑ６Ｂを有している。ＰＭＯＳトランジスタＱ６Ａのゲートは、ビット線セレクタ３Ａを介して、シフトレジスタ２Ａの各ラッチ回路ＳＲ０，ＳＲ２，…の出力ノードsr０r,…に接続されている。同様に、ＰＭＯＳトランジスタＱ６Ｂのゲートはビット線セレクタ３Ｂを介して、シフトレジスタ２Ｂの各ラッチ回路ＳＲ１，ＳＲ３，…の出力ノードに接続されている。書き込み動作時には、ビット線セレクタ３Ａ，３Ｂの動作により、シフトレジスタ２Ａ，２Ｂのいずれかの出力ノードがＰＭＯＳトランジスタＱ６Ａ，Ｑ６Ｂのゲートに導通され、その出力ノードsr０r，…が保持しているデータ（データが０であれば出力ノードの電圧がＨレベル、データが１であれば出力ノードの電圧がＬレベルとなっている。）に応じて、これらのＰＭＯＳトランジスタＱ６Ａ，Ｑ６Ｂがオンまたはオフされる。
【００２１】
消去回路７Ａ，７Ｂは、それぞれメインビット線ＭＢＬ０，ＭＢＬ１側へ消去電圧Ｖeraseを供給するための、消去信号ＥＲＡＳＥによってオンオフ制御されるＮＭＯＳトランジスタ（トリプルウエル内に形成されている）Ｑ７Ａ，Ｑ７Ｂを有している。
【００２２】
入力バッファ回路９は、図１０に示すように、入力データを受ける入力バッファ部（通常の入力バッファ）９Ｃと、この入力バッファ部９Ｃの出力側に一対の並列接続のＰＭＯＳトランジスタＱ９Ａ，ＮＭＯＳトランジスタＱ９Ａ＃を介して接続されたラッチ回路９Ａと、入力バッファ部９Ｃの出力側に一対の並列接続のＰＭＯＳトランジスタＱ９Ｂ，ＮＭＯＳトランジスタＱ９Ｂ＃を介して接続されたラッチ回路９Ｂとを有している。各トランジスタＱ９Ａ，Ｑ９Ａ＃，Ｑ９Ｂ，Ｑ９Ｂ＃がそれぞれアドレス信号Ａ０，Ａ０＃，Ａ０＃，Ａ０（Ａ０とＡ０＃とは相補の信号である）によってオンオフ制御される結果、入力バッファ部９Ｃの出力（書き込みデータ）がデマルチプレクスされる。ラッチ回路９Ａ，９Ｂは、振り分けられたデータを受けて一旦保持し、それぞれ偶数アドレス用シフトレジスタ２Ａ，奇数アドレス用シフトレジスタ２Ｂへ出力する。したがって、シフトレジスタが１列だけの場合に比して、書き込みデータを高速でシフトレジスタ２Ａ，２Ｂへロードすることができる。
【００２３】
出力バッファ回路１０は、図９に示すように、偶数アドレス用シフトレジスタ２Ａから出力データを受けて一旦保持するラッチ回路１０Ａと、奇数アドレス用シフトレジスタ２Ｂから出力データを受けて一旦保持するラッチ回路１０Ｂと、出力バッファ部（通常の出力バッファ）１０Ｃを有している。出力バッファ部１０Ｃは、ラッチ回路１０Ａの出力側に、並列接続のＰＭＯＳトランジスタＱ１０Ａ，ＮＭＯＳトランジスタＱ１０Ａ＃を介して接続され、かつ、ラッチ回路１０Ｂの出力側に、並列接続のＰＭＯＳトランジスタＱ１０Ｂ，ＮＭＯＳトランジスタＱ１０Ｂ＃を介して接続されている。各トランジスタＱ１０Ａ，Ｑ１０Ａ＃，Ｑ１０Ｂ，Ｑ１０Ｂ＃がそれぞれアドレス信号Ａ０，Ａ０＃，Ａ０＃，Ａ０（Ａ０とＡ０＃とは相補の信号である）によってオンオフ制御される結果、ラッチ回路１０Ａ，１０Ｂの出力がマルチプレクスされる。したがって、２列のシフトレジスタ２Ａ，２Ｂによって高速で転送されてきたデータを、出力バッファ部１０Ｃを通して円滑にシリアル出力することができる。
【００２４】
このシリアルアクセス方式の半導体記憶装置は、全体として次のようにして読み出し動作、書き込み（プログラム）動作、消去動作を行う。
【００２５】
なお、以下では電源電圧Ｖcc＝３（Ｖ）、グランド電圧（電位）Ｖss＝０（Ｖ）とし、特に断らない限り、各種信号は高（Ｈ）レベルのとき電源電圧Ｖcc、低（Ｌ）レベルのときグランド電圧Ｖssとなるものとする。また、プリチャージ電圧Ｖpreは１（Ｖ）とする。後述するように、プログラム電圧Ｖprogはプログラム動作時に＋４（Ｖ）、それ以外のときＶssレベルに設定される。消去電圧Ｖeraseは消去動作時に−８（Ｖ）、それ以外のときＶssレベルに設定される。各動作時に、ワード線、ソース領域（n−拡散領域）側のビット線、ドレイン領域（n＋拡散領域）側のビット線、ウエルの電位はそれぞれ表２に示すような値に設定される。
【表２】
【００２６】
（１）読み出し動作
読み出し動作中は、メモリセルアレイ１からシフトレジスタ２Ａ，２Ｂへのデータ転送経路を確保するために、ビット線切り離し信号ＣＵＴ０をＨレベルに保ってＮＭＯＳトランジスタＱ４Ａ，Ｑ４Ｂをオン状態に設定しておく。一方、プログラム電圧Ｖprog、消去電圧Ｖerase、書き込み制御信号Ｗ０，…，Ｗ３、ビット線切り離し信号ＣＵＴ１、消去信号ＥＲＡＳＥ信号は、いずれもＶssレベルに保持する。また、シフトレジスタ２Ａ，２Ｂも最初は動作させないため、シフトレジスタ制御信号ＳＦ０＃、ＳＦ２＃、ＳＦ４＃はＨレベル、シフトレジスタ制御信号ＳＦ１、ＳＦ３、ＳＦ５はＬレベルに設定する。
【００２７】
まず、ロウデコーダ５でワード線を選択して、特定のワード線に適当な電圧（この例では３Ｖ）を印加する。ここではワード線ＷＬ０を選択したとする。
【００２８】
シリアルアクセスを行うため、１本のワード線のデータは全て読み出し、シフトレジスタに転送する。ただし、仮想グランド方式であるため、４回の読み出し動作で１本のワード線につながる全メモリセルＣＥＬＬの読み出しを行うものとする。
【００２９】
すなわち、最初にメモリセルＣＥＬＬ０とその４個おきに並ぶ４n（n＝１，２，…）番目のメモリセル（図１では省略されている）からデータを同時に読み出す。詳しくは、
ｉ）サブビット線ＳＢＬ０，ＳＢＬ１およびシフトレジスタ２Ａ中のビットＳＲ０を選択するため、セレクトゲート制御信号ＳＧ０，ＳＧ２および読み出し制御信号Ｒ０をＨレベルとする一方、セレクトゲート制御信号ＳＧ１，ＳＧ３および読み出し制御信号Ｒ１，Ｒ２，Ｒ３をＬレベルとする。続いて、図示しないプリチャージ電圧選択手段によってプリチャージ電圧ＶpreaをＶpre、プリチャージ電圧ＶprebをＶssにそれぞれ設定した状態で、プリチャージ信号ＰＲＥa，ＰＲＥb，ＰＲＥ０をＨレベルにしてＮＭＯＳトランジスタＱ２Ａ，Ｑ２Ｂおよびラッチ回路ＳＲ０のＮＭＯＳトランジスタＱ１をオンさせる。これにより、サブビット線ＳＢＬ０、メインビット線ＭＢＬ０およびセンスノードsr０l，sr０rをプリチャージ電圧Ｖpreとする一方、サブビット線ＳＢＬ１およびメインビット線ＭＢＬ１をグランド電圧Ｖssとする。
【００３０】
ii ）この後、プリチャージ信号ＰＲＥa，ＰＲＥ０をＬレベルにする。プリチャージ電圧Ｖpreにプリチャージされたサブビット線ＳＢＬ０、メインビット線ＭＢＬ０とセンスノードsr０lは、メモリセルＣＥＬＬ０のしきい値電圧Ｖthが高ければ（これをデータ０とする）メモリセルＣＥＬＬ０がオンしないため、ディスチャージされない。一方、メモリセルＣＥＬＬ０のしきい値電圧Ｖthが低ければ（これをデータ１とする）メモリセルＣＥＬＬ０がオンしているので、ディスチャージされる。
【００３１】
iii ）一定時間（メモリセルＣＥＬＬがオンのとき、ディスチャージ後の電圧が（Ｖpre−ΔＶ）となる時間に予め設定しておく）が経過した後、読み出し制御信号Ｒ０をＬレベルにしてＮＭＯＳトランジスタＱ３Ａをオフさせて、メインビット線ＭＢＬ０とセンスノードsr０lとを切り離し、続いて、昇圧信号ＢＯＯＳＴ０をＨレベルにしてキャパシタＣ０を介してセンスノードsr０lの電圧をΔＶ／２だけ昇圧する。この結果、もしメモリセルＣＥＬＬ０のデータが０であれば、センスノードsr０lの電圧は（Ｖpre＋ΔＶ／２）となって、センスノードsr０rの電圧Ｖpreより高くなり、逆にメモリセルＣＥＬＬ０のデータが１であれば、センスノードsr０lの電圧は（Ｖpre−ΔＶ／２）となって、センスノードsr０rの電圧Ｖpreよりも低くなる。
【００３２】
iv ）ここで、ラッチ回路ＳＲ０内のラッチ部ＳＡ０をセンス増幅器として動作させる。
【００３３】
すなわち、まずプルアップ信号ＳＥＰをＬレベル、続いてプルダウン信号ＳＥＮをＨレベルとする（なお、（Ｖpre±ΔＶ／２）がグランド電位Ｖssよりも電源電圧Ｖccに近ければ、先にプルダウン信号ＳＥＮをＨレベルにした方がセンス感度が良くなる。）ことよって、ラッチ部ＳＡ０にセンスノードsr０l，sr０r間の電位差を差動増幅させる。これにより、ラッチ回路ＳＲ０のデータが確定する。つまり、メモリセルＣＥＬＬ０のデータが０であればセンスノードsr０lがＨレベル、センスノードsr０rがＬレベルとなり、メモリセルＣＥＬＬ０のデータが１であれば、センスノードsr０lがＬレベル、センスノードsr０rがＨレベルとなる。
【００３４】
以上のｉ）〜iv ）の動作をＣＥＬＬ１からＣＥＬＬ３（とその４個おきに並ぶメモリセル）についても行うことで、ワード線ＷＬ０につながるすべてのメモリセルＣＥＬＬのデータがシフトレジスタ２Ａ，２Ｂへ交互に転送される。
【００３５】
この後、図２に示すタイミングでシフトレジスタ制御信号ＳＦ０＃，ＳＦ１，ＳＦ２＃，ＳＦ３，ＳＦ４＃，ＳＦ５を繰り返し与えることにより、シフトレジスタ２Ａ，２Ｂのデータを順次出力バッファ回路１０へ転送する。そして、出力バッファ回路１０を通してデータをマルチプレクスして、高速にシリアル出力する。このようにして、読み出し動作を完了する。
【００３６】
（２）書き込み（プログラム）動作
書き込み（プログラム）動作中は、プログラム電圧Ｖprogをメインビット線ＭＢＬ１，ＭＢＬ０側へ供給できるように、ビット線切り離し信号ＣＵＴ１をＨレベルに保ってＮＭＯＳトランジスタＱ４Ａ＃，Ｑ４Ｂ＃をオン状態に設定しておく。一方、ビット線切り離し信号ＣＵＴ０、消去信号ＥＲＡＳＥ、消去電圧Ｖeraseは、いずれもＶssレベルに保持する。また、プログラム電圧Ｖprogも最初はＶssレベルに設定する。
【００３７】
まず、図２に示すタイミングでシフトレジスタ制御信号ＳＦ０＃，ＳＦ１，ＳＦ２＃，ＳＦ３，ＳＦ４＃，ＳＦ５を繰り返し与えることにより、書き込みデータ（入力データ）を入力バッファ回路９からシフトレジスタ２Ａ，２Ｂへ順次ロードする。
【００３８】
シフトレジスタ２Ａ，２Ｂに全ての書き込みデータがロードされた後、例えばメモリセルＣＥＬＬ０，ＣＥＬＬ１にデータを書き込むものとする。この場合、書き込み制御信号Ｗ０，Ｗ１、セレクトゲート制御信号ＳＧ１，ＳＧ２をそれぞれＨレベルとする一方、書き込み制御信号Ｗ２，Ｗ３、セレクトゲート制御信号ＳＧ０，ＳＧ３をそれぞれＬレベルとする。
【００３９】
このとき、ラッチ回路ＳＲ０が保持しているデータが０、すなわち出力ノードsr０rの電圧がＨレベルであれば、ＰＭＯＳトランジスタＱ６Ａがオンせず、ラッチ回路ＳＲ０が保持しているデータが１、すなわちセンスノードsr０rの電圧がＬレベルであれば、ＰＭＯＳトランジスタＱ６Ａがオンする。
【００４０】
ここで、プログラム電圧Ｖprogを適当な電圧（この例では＋４Ｖ）に設定すると、データ１を書き込むべきメモリセルＣＥＬＬのドレイン領域（n＋領域）Ｄ側にだけその電圧Ｖprog＝＋４Ｖが印加され、データ０を書き込むべきメモリセルＣＥＬＬのドレイン領域（n＋領域）Ｄはフローティング状態となる。さらに、ワード線ＷＬ０に一定の負のパルス電圧（この例では−８Ｖ）を印加すると、データ１を書き込むべきメモリセルＣＥＬＬの浮遊ゲートとドレイン領域Ｄとの間に高電界がかかり、浮遊ゲートからドレイン領域Ｄに電子が排出されてメモリセルＣＥＬＬのしきい値電圧Ｖthが下がる（データ１の状態になる）。
【００４１】
なお、データ１を書き込んだメモリセルＣＥＬＬのしきい値電圧Ｖthが、実際に下がったかどうかを確認するベリファイ動作は、前述の読み出し動作を実行することによって行うことができる。そのメモリセルＣＥＬＬのしきい値電圧Ｖthが下がっていれば、読み出し後にラッチ回路ＳＲ０が反転し、センスノードsr０lがＬレベル、センスノードsr０rがＨレベルとなる。したがって、ＰＭＯＳトランジスタＱ６Ａがオフし、そのメモリセルＣＥＬＬにはそれ以上プログラム電圧Ｖprogが印加されなくなる。
【００４２】
メモリセルＣＥＬＬ２、ＣＥＬＬ３についても、メモリセルＣＥＬＬ０，ＣＥＬＬ１と同様の操作を行う。なお、この場合、書き込み制御信号Ｗ０，Ｗ１、セレクトゲート制御信号ＳＧ１，ＳＧ２をそれぞれＬレベルとする一方、書き込み制御信号Ｗ２，Ｗ３、セレクトゲート制御信号ＳＧ０，ＳＧ３をそれぞれＨレベルとする（セレクトゲートデコーダ４のデコードは、表１においてアドレス信号Ａ０を１に固定し、アドレス信号Ａ１だけを変化させる。）。
【００４３】
このようにして、シフトレジスタ２Ａ，２Ｂにロードされた全ての書き込みデータをメモリセルＣＥＬＬ０，…に書き込むことができる。
【００４４】
（３）消去動作
このフラッシュメモリでは、消去動作は、サブビット線で選択される全てのメモリセルＣＥＬＬのデータを一括消去する（０にする）動作を意味している。
【００４５】
最初にビット線切り離し信号ＣＵＴ０、ＣＵＴ１に負電圧を与えて、メインビット線ＭＢＬと、シフトレジスタ２Ａ，２Ｂやプログラム回路６Ａ，６Ｂとを切り離す。セレクトゲート制御信号ＳＧ０，ＳＧ１，ＳＧ２，ＳＧ３はグランド電圧Ｖssで選択、それ以外の別のブロックのセレクトゲート（図１では繰り返しのため省略されている）は負電圧で非選択とする。
【００４６】
次に、消去信号ＥＲＡＳＥ信号をＬレベルに設定してＮＭＯＳトランジスタＱ７Ａ，Ｑ７Ｂをオンさせ、消去電圧Ｖeraseとメモリセルのウエルを負電圧（この例では−８Ｖ）に設定する。その後、サブビット線ＳＢＬを共有しているメモリセルＣＥＬＬにつながる全てのワード線ＷＬ０，…，ＷＬnに正の電圧（この例では＋８Ｖ）を印加する。それらのメモリセルＣＥＬＬの浮遊ゲートと、ウエル，ソース領域Ｓおよびドレイン領域Ｄとの間に高電界がかかり、ウエル側から浮遊ゲートへ電子が注入されて、各メモリセルＣＥＬＬのしきい値電圧Ｖthが高くなる（データは全て０の状態となる）。
【００４７】
なお、それらのメモリセルＣＥＬＬのデータが実際に消去されたかどうかを確認するベリファイ動作は、前述の読み出し動作を実行することによって行うことができる。そして、全てのメモリセルＣＥＬＬのデータが０になるまで、消去動作を行う。
【００４８】
このように、このフラッシュメモリでは、読み出し動作時に、シフトレジスタ２Ａ，２Ｂを構成するラッチ回路ＳＲ０，…が、メモリセルアレイ１内のメモリセルＣＥＬＬに記憶されたデータを直接センス増幅する。また、書き込み動作時には、シフトレジスタ２Ａ，２Ｂのラッチ回路ＳＲ０，…にロードされた書き込みデータを、ラッチ回路を介さず、メモリセルアレイ１内のメモリセルＣＥＬＬに直接書き込むことができる。したがって、従来（メモリセルアレイとシフトレジスタとの間にラッチ回路が介在する場合）に比してアクセス時間を短縮することができ、また、消費電力を低減することができる。さらに、メモリセルアレイ１とシフトレジスタ２Ａ，２Ｂとの間のラッチ回路が省略されるので、レイアウト面積を低減することができる。
【００４９】
なお、このフラッシュメモリは、３相クロックのシフトレジスタ２Ａ，２Ｂを備えるものとしたが、クロックの相数は３相に限定するものではなく、ラッチ回路ＳＲ０，…の数に応じてそれ以外の相数を採用することもできる。
【００５０】
図４は、図１に示したフラッシュメモリの変形例を示している。なお、理解の容易のために、図１中のものと同一の構成要素には同一の符号を付している。このフラッシュメモリは、図１のフラッシュメモリと異なり、サブビット線ＳＢＬ０，ＳＢＬ１，…と同数のメインビット線ＭＢＬ０，ＭＢＬ１，…を有するメモリセルアレイ１１を備えている。これに応じて、セレクトゲートデコーダ１４においてセレクトゲート制御信号ＳＧ１、ＳＧ３が無くなっており、その代わりにビット線切り離し信号ＣＵＴ２，ＣＵＴ３が増えている。ビット線セレクタ１３Ａ，１３Ｂには、ビット線切り離し信号ＣＵＴ０，ＣＵＴ１，ＣＵＴ２，ＣＵＴ３によってそれぞれオンオフ制御されるＮＭＯＳトランジスタＱ４Ａ，Ｑ４Ａ＃，Ｑ４Ａ，Ｑ４Ａ＃，…が設けられている。図１のフラッシュメモリではセレクトゲート制御信号ＳＧ０，ＳＧ１，ＳＧ２およびＳＧ３によってビット線ＭＢＬ，ＳＢＬを選択していたが、このフラッシュメモリでは、ビット線切り離し信号ＣＵＴ０，ＣＵＴ２，ＣＵＴ１およびＣＵＴ３によってビット線ＭＢＬを選択する。それ以外は、図１のフラッシュメモリと同様に動作する。
【００５１】
図５は、図１（や図４）のフラッシュメモリのシフトレジスタ周辺を変形した例を示している。このフラッシュメモリは、シフトレジスタ２Ａ内のラッチ回路ＳＲ２，シフトレジスタ２Ｂ内のラッチ回路ＳＲ３（奇数アドレス側のシフトレジスタ２Ｂは偶数アドレス側のシフトレジスタ２Ａと対称形なので図示を省略している。）の昇圧用キャパシタＣ０を省略して、シフトレジスタ２Ａ，２Ｂ内の特定のラッチ回路ＳＲ０，ＳＲ１のみがセンス増幅器として動作するようにしたものである。
【００５２】
このフラッシュメモリでは、読み出し動作時に、先ずラッチ回路ＳＲ０，ＳＲ１がメモリセルＣＥＬＬ２，ＣＥＬＬ３のデータをそれぞれセンス増幅して一旦保持する。この後、シフトレジスタ制御信号ＳＦ２＃，ＳＦ３だけが図２に示したように変化されて、ラッチ回路ＳＲ０、ＳＲ１が保持しているデータがそれぞれラッチ回路ＳＲ２、ＳＲ３に転送（シフト）される。続いて、ラッチ回路ＳＲ０，ＳＲ１がメモリセルＣＥＬＬ０、ＣＥＬＬ１のデータをセンス増幅して一旦保持する。このようにして、シフトレジスタ２Ａ，２Ｂ内のの隣接するラッチ回路間でデータを順に転送しながら、特定のラッチ回路ＳＲ０，ＳＲ１によってメモリセルＣＥＬＬに記憶されたデータを次々とセンス増幅し、読み出してゆくことができる。なお、書き込み（プログラム）動作や消去動作は、図１に示したフラッシュメモリと同様に行われる。
【００５３】
このフラッシュメモリによれば、図１のフラッシュメモリに比してキャパシタＣ０の数を削減でき、さらにラッチ回路ＳＲ２，ＳＲ３の構成も簡素化されることから、レイアウト面積を低減することができる。
【００５４】
なお、以上では、メモリセルＣＥＬＬは不純物濃度が異なるドレイン領域Ｄ，ソース領域Ｓを持つフラッシュメモリセルであるものとしたが、当然ながらそれに限られるものではない。メモリセルＣＥＬＬは、図６(a)に示すようなＦＬＯＴＯＸ（フローティングゲート・ウィズ・トンネルオキサイド）型フラッシュメモリ、図６(b)，(c)若しくは(d)に示すような各種スプリットゲート型フラッシュメモリ、または図６(e)に示すようなＥＴＯＸ（ＥＥＰＲＯＭ・ウィズ・トンネルオキサイド）型フラッシュメモリであっても良い。
【００５５】
また、メモリセルアレイ１，１１は仮想グランド方式のものとしたが、この発明は通常のＮＯＲ（否定論理和）型、ＡＮＤ（論理積）型、ＮＡＮＤ（否定論理積）型などのメモリセルアレイにも適用することができる。
【００５６】
さらに、図７に示すように、この発明はＤＲＡＭ（ダイナミック型半導体記憶装置）にも適用することができる。このＤＲＡＭは、トランジスタＱとキャパシタＣとからなる１トランジスタ１キャパシタ型のメモリセルＣＥＬＬ（０，１，２，３，…の数字を付して個々に特定される）が行列状に配置されたメモリセルアレイ２１と、シフトレジスタ２２と、ビット線セレクタ２３と、ロウデコーダ２５と、入力バッファ２９と、出力バッファ３０を備えている。メモリセルアレイ２１内で行方向に隣接するメモリセルＣＥＬＬは２個１組（ＣＥＬＬ０とＣＥＬＬ１，ＣＥＬＬ２とＣＥＬＬ３，…）として構成されている。１組のメモリセルのキャパシタＣの一方の端子同士が互いに接続され、その接続点にプレート電圧Ｖpl（＝Ｖcc／２）が供給されるようになっている。例えば偶数番目のメモリセルＣＥＬＬ０，ＣＥＬＬ２，…は１本のワード線ＷＬ０に接続され、奇数番目のメモリセルＣＥＬＬ１，ＣＥＬＬ３，…はそのワード線に隣り合うワード線ＷＬ１に接続されている。シフトレジスタ２２Ａは図１中のシフトレジスタ２Ａの昇圧用キャパシタＣ０を省略し、センスノードsr０l，sr０rのそれぞれに、プリチャージ電圧Ｖpre（＝Ｖcc／２）を供給するための、プリチャージ信号ＰＲＥによってオンオフ制御されるＮＭＯＳトランジスタＱ１を接続したものである。ビット線セレクタ２３は、各ビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，…に挿入され、ビット線切り離し信号ＣＵＴによってオンオフ制御される複数のＮＭＯＳトランジスタＱ２３，Ｑ２３，…を有している。
【００５７】
書き込み動作時には、まず、図２に示したタイミングでシフトレジスタ制御信号ＳＦ０＃，ＳＦ１，ＳＦ２＃，ＳＦ３，ＳＦ４＃，ＳＦ５を繰り返し与えることにより、書き込みデータ（入力データ）を入力バッファ回路２９からシフトレジスタ２２へ順次ロードする。シフトレジスタ２２に全ての書き込みデータがロードされた後、ビット線切り離し信号ＣＵＴを立ち上げてＮＭＯＳトランジスタＱ２３，Ｑ２３，…をオン状態にし、各ラッチ回路ＳＲ０，ＳＲ１，…に保持されているデータに応じて各ビット線対（ＢＬ０とＢＬ１，ＢＬ２とＢＬ３，…）のレベル（ＨまたはＬ）を確定する。次に、例えば偶数番目のメモリセルＣＥＬＬ０，ＣＥＬＬ２，…にデータを書き込む場合は、ワード線ＷＬ０を立ち上げて、一定時間経過後に立ち下げる。一方、奇数番目のメモリセルＣＥＬＬ１，ＣＥＬＬ３，…にデータを書き込む場合は、ワード線ＷＬ１を立ち上げて、一定時間経過後に立ち下げる。これにより、そのワード線につながるメモリセルにデータを書き込むことができる。
【００５８】
読み出し動作時には、ビット線切り離し信号ＣＵＴを立ち上げてＮＭＯＳトランジスタＱ２３，Ｑ２３，…をオン状態にするとともに、プリチャージ信号ＰＲＥを立ち上げてＮＭＯＳトランジスタＱ１をオン状態にして、ビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，…にプリチャージ電圧Ｖpreを供給する。ビット線がプリチャージされた後、プリチャージ信号ＰＲＥのみを立ち下げる。例えば、偶数番目のメモリセルＣＥＬＬ０，ＣＥＬＬ２，…からデータを読み出す場合は、ワード線ＷＬ０を立ち上げる。一方、奇数番目のメモリセルＣＥＬＬ１，ＣＥＬＬ３，…からデータを読み出す場合はワード線ＷＬ１を立ち上げる。そして、一定時間経過後にビット線切り離し信号ＣＵＴを立ち下げて、ＮＭＯＳトランジスタＱ２３，Ｑ２３，…をオフする。これにより、ビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，…とシフトレジスタ２２の各ラッチ回路ＳＲ０，ＳＲ２，…とを切り離す。この状態で、各ラッチ回路ＳＲ０，ＳＲ２，…を動作させて、センスノードsr０l，sr０r間の微小電位差を差動増幅（センス増幅）する。センスノードsr０l，sr０rの電位が確定した後、図２に示すタイミングでシフトレジスタ制御信号ＳＦ０＃，ＳＦ１，ＳＦ２＃，ＳＦ３，ＳＦ４＃，ＳＦ５を繰り返し与えることにより、シフトレジスタ２２のデータを順次出力バッファ回路３０へ転送して、読み出し動作を完了する。
【００５９】
この他、この発明はＳＲＡＭ（スタティック型半導体記憶装置）等の半導体記憶装置にも適用することができる。ＤＲＡＭ、ＳＲＡＭ等においては、書き込み動作は、データの０、１にかかわらず、シフトレジスタの出力をメモリセルに入力するだけで良いので、図１に示したようなプログラム回路や消去回路は設ける必要がない。
【００６０】
【発明の効果】
以上より明らかなように、この発明のシリアルアクセス方式の半導体記憶装置によれば、従来（メモリセルアレイとシフトレジスタとの間にラッチ回路が介在する場合）に比してアクセス時間を短縮することができる。また、消費電力を低減することができる。さらに、このシリアルアクセス方式の半導体記憶装置では、メモリセルアレイとシフトレジスタとの間のラッチ回路が省略されるので、レイアウト面積を低減することができる。
【図面の簡単な説明】
【図１】 この発明の一実施形態のフラッシュメモリの概略構成を示す図である。
【図２】 上記フラッシュメモリのシフトレジスタのためのセレクトゲート選択信号の発生タイミングを示す図である。
【図３】 上記フラッシュメモリのセレクトゲートデコーダの構成例を示す図である。
【図４】 図１のフラッシュメモリの変形例を示す図である。
【図５】 図１のフラッシュメモリのシフトレジスタ周辺の変形例を示す図である。
【図６】 図１および図４のフラッシュメモリに採用可能なメモリセルの例を示す図である。
【図７】 この発明の別の実施形態のＤＲＡＭの概略構成を示す図である。
【図８】 センスアンプ動作をさせるラッチ回路の構成例を示す図である。
【図９】 図１、図４および図５のフラッシュメモリの出力バッファ回路のブロック構成を示す図である。
【図１０】 図１、図４および図５のフラッシュメモリの入力バッファ回路のブロック構成を示す図である。
【図１１】 従来のフラッシュメモリの構成を示す図である。
【符号の説明】
１，１１，２１ メモリセルアレイ
２Ａ，２Ｂ，１２Ａ，２２ シフトレジスタ
３Ａ，３Ｂ，１３Ａ，１３Ｂ，２３ ビット線セレクタ
４，１４ セレクトゲートデコーダ
５，２５ ロウデコーダ
６Ａ，６Ｂ プログラム回路
７Ａ，７Ｂ 消去回路
Claims (2)
- 複数のメモリセルを含むメモリセルアレイと、
直列に接続された複数のラッチ回路を有し、読み出し動作時に上記メモリセルアレイからビット線を介して受けたデータを上記各ラッチ回路に一旦保持し、保持したデータを上記ラッチ回路が並ぶ順にシリアルに出力するシフトレジスタとを備えたシリアルアクセス方式の半導体記憶装置において、
上記シフトレジスタの上記ラッチ回路が、データを保持するようにループ状に接続された一対のインバータを有し、上記一対のインバータと電源との間にプルアップ信号によってオンオフ制御されるＰＭＯＳトランジスタが介挿される一方、上記一対のインバータとグランドとの間にプルダウン信号によってオンオフ制御されるＮＭＯＳトランジスタが介挿され、
上記シフトレジスタ内の特定のラッチ回路のみが、上記メモリセルアレイ内のメモリセルに記憶されたデータをセンス増幅することを特徴とするシリアルアクセス方式の半導体記憶装置。 - 複数のメモリセルを含むメモリセルアレイと、
直列に接続された複数のラッチ回路を有し、読み出し動作時に上記メモリセルアレイからビット線を介して受けたデータを上記各ラッチ回路に一旦保持し、保持したデータを上記ラッチ回路が並ぶ順にシリアルに出力するシフトレジスタとを備えたシリアルアクセス方式の半導体記憶装置において、
上記シフトレジスタの上記ラッチ回路が、データを保持するようにループ状に接続された一対のインバータを有し、上記一対のインバータと電源との間にプルアップ信号によってオンオフ制御されるＰＭＯＳトランジスタが介挿される一方、上記一対のインバータとグランドとの間にプルダウン信号によってオンオフ制御されるＮＭＯＳトランジスタが介挿され、
上記シフトレジスタの上記ラッチ回路が、上記メモリセルアレイ内のメモリセルに記憶されたデータをセンス増幅するとともに、
センス増幅を行うために、上記ビット線につながる上記一対のインバータ同士の接続点に、昇圧用の素子を介して、オン状態のメモリセルによってディスチャージされるべき電圧の１／２だけ上記接続点の電位を昇圧させる昇圧信号を供給するようになっていることを特徴とするシリアルアクセス方式の半導体記憶装置。
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| JP34935096A JP3897388B2 (ja) | 1996-12-27 | 1996-12-27 | シリアルアクセス方式の半導体記憶装置 |
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| US5539680A (en) * | 1994-08-03 | 1996-07-23 | Sun Microsystem, Inc. | Method and apparatus for analyzing finite state machines |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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