KR19980064679A - 시리얼 액세스 방식의 반도체 기억장치 - Google Patents

시리얼 액세스 방식의 반도체 기억장치 Download PDF

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KR19980064679A
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Abstract

액세스 시간을 단축시키고 소비 전류량을 감소시키는 시리얼 액세스 방식의반도체기억장치가 제공된다. 메모리셀어레이(1)는 다수의 메모리셀(CELL0,CELL1,...) 및 직렬로 접속된 다수의 래치회로(SR0,SR2,...;SR1,SR3,...)를 가진 시프트레지스터(2A,2B)를 포함한다. 시프트레지스터(2A,2B)는 독출동작시에 상기 메모리셀어레이에서 비트선을 통해 수신된 데이터를 상기 래치회로(SR0,SR2,...;SR1,SR3,...)에 일단 보유하여 보유된 데이터를 상기 래치회로(SR0,SR2,...;SR1,SR3,...)가 배열된 순서로 시리얼로 출력한다. 래치회로(SR0,SR2,...;SR1,SR3,...)는 상기 메모리셀어레이(1)내의 메모리셀에 기억된 데이터를 센스증폭한다.

Description

시리얼 액세스 방식의 반도체 기억장치.
본 발명은 시리얼 액세스 방식의 반도체 기억장치에 관한 것이다.
도 11에 도시된 바와같이, 종래의 시리얼 액세스 방식의 플래쉬메모리(전기 일괄소거형 프로그래머블 독출 전용 메모리)는 메모리어레이부(501)와 주변회로(502)를 포함한다. 메모리어레이부(501)에는 다수의 메모리셀(부유게이트형 트랜지스터)(CELL)이 행렬상으로 배치된 메모리셀어레이(510) 및 데이터선(D,D#) 사이에 서로 역방향으로 접속된 2개의 인버터(IV40,IV40#)로 된 래치회로(LA40)가 설치된다. 주변회로부(502)에는 다수의 래치회로(LA50,LA52,...)를 구비한 시프트레지스터(520)가 설치된다. 각 래치회로(LA50,LA52,...)는 루프상으로 접속된 CMOS인버터(IV50), CMOS인버터(IV50#) 및 NMOS트랜지스터(Q50#)를 가진다. 각 래치회로(LA50,LA52,...)는 NMOS트랜지스터(Q50)를 통해 직렬로 접속된다. 각 NMOS트랜지스터(Q50,Q50#)는 각각 시프트레지스터 제어신호(SF1,SF3,...;SF0#,SF2#,...)에 의해 온오프제어된다.
독출동작시에는, 독출 제어신호(R)를 H레벨로 하여 NMOS트랜지스터(Q41)를 온시키고, 독출될 메모리셀(CELL)에 접속된 워드선(WL)을 선택한다. 상기 메모리셀(CELL)을 통해 비트선(BL)에서 그라운드(Vss)로 전류가 흐르는가에 따라(메모리셀(CELL)의 기억내용(데이터), 즉 부유게이트형 트랜지스터의 임계전압(Vth)에 따라 결정함) NMOS트랜지스터(M)의 게이트전압의 변화가 검출되고, 그 결과를 일단 래치회로(LA40)에 기억시킨다. 그후, 전송신호(TRAN)를 H레벨로 하여 NMOS트랜지스터(Q42,Q42#)를 온시키고, 래치회로(LA40)에 기억된 데이터를 데이터선(D,D#)을 통해 시프트레지스터(520)의 래치회로(LA50)에 전송한다. 한편, 기입(프로그램) 동작시에는, 전송신호(TRAN)를 H레벨로 하여 NMOS트랜지스터(Q42,Q42#)를 온시키고, 시프트레지스터(520)의 래치회로(LA50)에 기억된 기입 데이터를 데이터선(D,D#)을 통해 래치회로(LA40)로 도입한후, 래치회로(LA40)의 전원을 Vcc에서 보다 높은 고전압 Vprog으로 절환하고, 기입 제어신호(W)를 H레벨로 하여 NMOS트랜지스터(Q40)를 온시킴으로써, 메모리셀(CELL)에 접속된 워드선(WL) 및 비트선(BL)에 소정의 전압을 인가하여 기입 동작중인 메모리셀(CELL)의 임계전압(Vth)을 제어한다.
그러나, 상기 종래의 플래쉬메모리는 메모리셀(CELL)에서 독출된 데이터가 메모리어레이부(501)의 래치회로(LA40)에 일단 보유된후, 주변회로부(502)의 시프트레지스터(520)로 전송되며, 또한 시프트레지스터(520)로 로드된 기입 데이터는 상기 래치회로(LA40)에 일단 보유된후, 메모리셀(CELL)로 기입되므로, 독출동작 및 기입동작을 완수하려면 래치회로(LA40)가 항상 개재되므로, 액세스 시간과 소비전력의 면에서 손실이 크게되는 문제가 있다.
본 발명의 목적은 액세스 시간을 단축시키고 소비전류를 감소시킬 수 있는 시리얼 액세스 방식의 반도체기억장치를 제공하는 것이다.
상기 목적을 달성하도록, 본 발명에서는
다수의 메모리셀을 포함하는 메모리셀어레이; 및
직렬로 접속된 다수의 래치회로를 가지며 독출동작시에 상기 메모리셀어레이에서 비트선을 통해 수신된 데이터를 상기 래치회로에 일단 보유하여 보유된 데이터를 상기 래치회로가 배열된 순서로 시리얼로 출력하도록 동작하는 시프트레지스터를 포함하며,
상기 시프트레지스터의 래치회로중 적어도 하나가 상기 메모리셀어레이내의 메모리셀에 기억된 데이터를 센스증폭하는 시리얼 액세스 방식의 반도체 기억 장치를 제공한다.
본 발명의 시리얼 액세스 방식의 반도체기억장치에서는, 독출동작시에 시프트레지스터를 구성하는 래치회로들중 적어도 하나가 메모리셀어레이내의 메모리셀에 기억된 데이터를 직접 센스증폭한다. 또한, 기입동작시에,상기 시프트레지스터의 래치회로에 로드된 기입 데이터가, 래치회로를 통하지 않고 상기 메모리셀어레이내의 메모리셀에 직접 기입한다. 따라서, 종래(메모리셀어레이와 시프트레지스터 사이에 래치회로가 개재하는 경우)에 비해 액세스 시간을 단축시킬 수 있고, 소비전력을 감소시킬 수 있다.
상기 시리얼 액세스 방식의 반도체기억장치에서는, 매모리셀어레이와 시프트레지스터 사이의 래치회로가 생략되므로, 레이아웃 면적을 감소시킬 수 있다.
일 실시예에서는, 상기 시프트레지스터내의 래치회로들중 특정 래치회로만이 상기 메모리셀어레이내의 메모리셀에 기억된 데이터를 센스증폭한다.
이 실시예에 따르면, 독출동작시에, 상기 시프트레지스터내의 특정 래치회로가 상기 메모리셀어레이내의 특정 메모리셀에 기억된 데이터를 센스증폭하여, 일단 보유한다. 이어서, 그 데이터는 시프트레지스터내의 특정 래치회로에 인접한 래치회로로 전송된다. 그후, 상기 메모리셀어레이내의 다른 메모리셀에 기억된 데이터를 상기 특정 래치회로가 센스증폭하여 일단 보유한다. 이와같이 하여, 시프트레지스터내의 인접한 래치회로 사이에서 데이터를 순차로 전송하면서, 상기 특정 래치회로에 의해 상기 메모리셀어레이내의 메모리셀에 기억된 데이터를 센스증폭하여 독출할 수 있다.
이 시리얼 액세스 방식의 반도체 기억 장치에서는, 시프트레지스터내에서 센스증폭을 행하는 래치회로가 특정의 것으로 제한된다. 따라서, 센스증폭을 행하기 위한 승압용 소자를 래치회로에 부가하는 경우에는, 그러한 소자를 부가하는 래치회로의 수가 감소될 수 있다. 이에 따라, 레이아웃 면적을 감소시킬 수 있다.
일 실시예에서, 상기 메모리셀어레이내의 메모리셀은 메모리셀들의 소정개수 단위로 된 그룹으로 분할되며,
상기 시프트레지스터의 수는 상기 각 그룹에 포함된 메모리셀의 수에 대응하며,
상기 각 그룹에 포함된 메모리셀에 기억된 데이터가 상기 각 그룹내에서 어드레스에 따라 순차 센스증폭되도록 상기 시프트레지스터가 순차로 동작된다.
이 실시예에서, 독출동작시 및 기입동작시에 다수의 시프트레지스터가 시간적으로 병행하여 시프트 동작하게 됨으로써, 액세스 시간을 더욱 단축시킬 수 있다.
일 실시예에서는, 기입동작시에 시프트 레지스터의 래치회로에 기억된 데이터를 수신하여 그 데이터가 상기 메모리셀어레이내의 메모리셀에 기억되도록 상기 데이터에 대응하는 전압을 상기 비트선에 인가하는 기입회로를 더 포함한다.
이 실시예에서, 기입동작시에 시프트레지스터의 래치회로에 로드된 데이터에 따라 기입회로에 의해 메모리셀어레이내의 메모리셀에 필요한 기입전압(프로그램전압)을 인가할 수 있다.
본 발명은 첨부 도면들을 참조하여 더욱 상세하게 설명되지만, 상기한 설명으로 제한되지 않는다.
도 1은 본 발명의 일 실시예의 플래쉬메모리의 구성을 개략적으로 나타낸 도면,
도 2는 상기 플래쉬메모리의 시프트레지스터용 셀렉트게이트 선택신호의 발생 타이밍을 나타낸 도면,
도 3은 상기 플래쉬메모리의 셀렉트게이트디코더의 구성예를 나타낸 도면,
도 4는 도 1의 플래쉬메모리의 변형예를 나타낸 도면,
도 5는 도 1의 플래쉬메모리의 시프트레지스터 주변의 변형예를 나타낸 도면,
도 6은 도 1 및 4의 플래쉬메모리에 채용가능한 메모리셀의 예를 나타낸 도면,
도 7은 본 발명의 다른 실시예의 DRAM의 개략적 구성을 나타낸 도면,
도 8은 센스증폭기로서 동작하는 래치회로의 구성예를 나타낸 도면,
도 9는 도 1, 4 및 5에 도시된 플래쉬메모리의 출력버퍼회로의 블록구성을 나타낸 도면,
도 10은 도 1, 4 및 5에 도시된 플래쉬메모리의 입력버퍼회로의 블록구성을 나타낸 도면, 및
도 11은 종래기술의 플래쉬메모리의 구성을 나타낸 도면이다.
이하, 본 발명의 시리얼액세스 방식의 반도체기억장치를 실시예들을 참조하여 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 플래쉬메모리의 구조를 나타낸 도면이다. 이 플래쉬메모리(전기적 일괄 소거형 프로그래머블 독출전용 메모리)는 메모리셀CELL(0,1,2,3....의 수자를 부기하여 개별적으로 특정됨)이 행렬상으로 배치된 메모리셀어레이(1), 그 메모리셀어레이(1)의 양측에 제공된 시프트레지스터(2A,2B), 비트선셀렉터(3A,3B), 셀렉트게이트디코더(4), 로우디코더(5), 기입회로로서 작용하는 프로그램회로(6A,6B), 소거회로(7A,7B), 입력버퍼(9) 및 출력버퍼(10)를 포함한다.
이 실시예의 메모리셀어레이(1)의 각 메모리셀(CELL)은 트리플웰(p형 실리콘기판에 형성된 n-웰 내측에 형성된 p-웰) 내측에 형성된 고불순물농도의 드레인영역(n+확산영역)(D) 및 저불순물농도의 소스영역(n-확산영역)(S)을 가진 부유게이트형 트랜지스터(플래쉬메모리셀)로 구성된다. 각 메모리셀(CELL)의 드레인영역(D) 및 소스영역(S)은 가상그라운드방식 서브비트선(SBL)(0,1,2,3,...의 수자를 부기하여 개별적으로 특정됨)으로서 작용한다. 2개의 서브비트선(SBL)이 셀렉트 게이트 디코더(4)에 의해 형성된 게이트제어신호(SG0,SG1,SG2,SG3)를 선택함에 의해 선택되어 하나의 메인비트선(MBL)(0,1,...의 수자를 부기하여 개별적으로 특정함)에 접속된다. 메모리셀어레이(1)의 하나의 블록만이 도 1에 도시되며 수직 방향으로 배열된 다른 다수의 블록들은 도시되지 않았다. 상기 하나의 블록은 서브비트선(SBL)을 공유하여 워드선들(WL0,...,WLn) 사이의 접속을 커버하는 범위로서 정의된다.
시프트레지스터(2A)는 각각 래치부(SA0,SA2,...)를 포함하는 다수의 래치회로(SR0,SR2,...)를 가진다. 도 8(래치부SA0를 예시함)에 도시된 바와같이, 각 래치부(SA0,SA2,...)는 루프상으로 접속된 CMOS인버터(IV0), CMOS인버터(IV0#) 및 NMOS트랜지스터(Q0#)를 가진다. 인버터들(IV0, IV0#) 및 전원(전압 Vcc) 사이에는 풀업신호(SEP)에 의해 온오프제어되는 PMOS트랜지스터(Qsep)가 삽입되는 한편, 인버터들(IV0,IV0#) 및 그라운드(전위Vss) 사이에는 풀다운신호(SEN)에 의해 온오프제어되는 NMOS 트랜지스터(Qsen)가 삽입된다. 상기 트랜지스터(Qsep,Qsen)(다수의 래치부에 의해 공통으로 사용됨)가 온됨에 의해, 각 래치부(SA0,SA2,...)는 센스노드(트랜지스터(Q0#)와 인버터(IV0)의 접속점)(sr01), 센스노드(인버터(IV0)와 인버터(IV0#)의 접속점)(sr0r) 사이의 전위차를 차동증폭한다. 도 1에 나타낸 바와같이, 각 래치부(SA0,SA2,...)는 각각 센스노드(sr01,sr0r)에서 NMOS트랜지스터(Q0)를 통해 순차 직렬 접속된다. 각 NMOS트랜지스터(Q0;Q0#)는 각각 시프트레지스터 제어신호(SF1,SF3,...,SF0#,SF2#,...)에 의해 온오프 제어된다. 각 NMOS트랜지스터(Q0;Q0#)에, 시프트레지스터 제어신호를 반전시킨 신호에 의해 온오프제어되는 PMOS트랜지스터를 병렬로 접속하여, 시프트레지스터의 시프트동작시의 전기적특성을 향상시킬 수 있다. 또한, 각 래치부(SA0,SA2,...)의 하나의 센스노드(sr01)에는 차동증폭을 확실하게 행하도록 승압신호(BOOST0,BOOST1,...)를 공급하는 커패시터(C0)가 접속된다. 각 래치부(SA0,SA2,...)의 다른 센스노드(출력노드)(sr0r)에는 각각 프리챠지전압(Vpre)을 공급하도록, 프리챠지신호(PRE)(0,1,...의 수자를 부기하여 개별적으로 특정됨)에 의해 온오프제어되는 NMOS트랜지스터(Q1)가 접속된다.
시프트레지스터(2B)는 시프트레지스트(2A)와 대칭으로, 각각 래치부(SA1,SA3,...)를 포함하는 다수의 래치회로(SR1,SR3,...)를 가진다. 시프트레지스터(2A)는 짝수 어드레스를 이용하여, 그의 각 구성요소가 짝수 0, 2,...를 부기하여 개별적으로 특정됨에 대해, 시프트레지스터(2B)는 홀수의 어드레스를 이용하여 그의 각 구성요소가 홀수 1,3,...를 부기하여 개별적으로 특정된다.
비트선셀렉터(3A)는 독출제어신호(R0,R2) 또는 기입제어신호(W0,W2)에 의해 온오프제어되는 다수의 NMOS트랜지스터(Q3A), 각각 메인비트선(MBL0,MBL1)에 접속되며 비트선 커트신호(CUT0,CUT1)에 의해 온오프제어되는 NMOS트랜지스터(트리플웰내에 형성됨)(Q4A,Q4A#)를 가진다. 마찬가지로, 비트선셀렉터(3B)는 독출제어신호(R1,R3) 또는 기입제어신호(W1,W3)에 의해 온오프제어되는 다수의 NMOS트랜지스터(Q3B), 각각 메인비트선(MBL0,MBL1)에 접속되며 비트선커트신호(CUT1,CUT0)에 의해 온오프제어되는 NMOS트랜지스터(트리플웰내에 형성됨)(Q4B#,Q4B)를 가진다.
도 3에 도시된 바와같이, 셀렉터게이트디코더(4)는 XNOR(배타적부정논리화)회로(31), NOT(부정)회로(32,33,34), NOR(부정논리화)회로(35,36,37,38), 및 NOT회로(39,40,41,42)를 포함한다. 디코더(4)는 어드레스신호(A0,A1)를 디코드하여 표 1의 논리 테이블에 나타낸 바와같이 셀렉트게이트 제어신호(SG0,SG1,SG2,SG3)를 출력한다.
A0 0 1 0 1
A1 0 0 1 1
SG0 1 0 0 1
SG1 0 1 1 0
SG2 1 1 0 0
SG3 0 0 1 1
NMOS트랜지스터(Q2A,Q2B)는 메인비트선(MBL0,MBL1)측으로 프리챠지전압(Vprea,Vpreb)을 공급하도록, 각각 프리챠지신호(PREa,PREb)에 의해 온오프제어된다. 프리챠지전압(Vprea,Vpreb )은 도시되지 않은 프리챠지 전압 선택수단에 의해 개별적으로 Vpre 또는 Vss중 하나와 동일하게 설정된다.
프로그램회로(6A,6B)는 각각 메인비트선(MBL1,MBL0)측으로 프로그램전압(Vprog)을 공급하기 위한 PMOS트랜지스터(Q6A,Q6B)를 가진다. PMOS트랜지스터(Q6A)의 게이트는 비트선셀렉터(3A)를 통해 시프트레지스터(2A)의 각 래치회로(SR0,SR2,...)의 출력노드(sr0r,...)에 접속된다. 마찬가지로, PMOS트랜지스터(Q6B)의 게이트는 비트선셀렉터(3B)를 통해 시프트레지스터(2B)의 각 래치회로(SR1,SR3,...)의 출력노드에 접속된다. 기입동작시에는, 비트선셀렉터(3A,3B)의 동작에 의해, 시프트레지스터(2A,2B)중 어느하나의 출력노드가 PMOS트랜지스터(Q6A,Q6B)의 게이트로 도통되어, 그의 출력노드(sr0r,...)가 보유되어 있는 데이터(데이터가 0이면 출력노드의 전압이 H레벨, 데이터가 1이면 출력노드의 전압이 L레벨로 됨)에 대응하여, PMOS트랜지스터(Q6A,Q6B)가 온 또는 오프된다.
소거회로(7A,7B)는 각각 메인비트선(MBL0,MBL1)측으로 소거전압(Verase)을 공급하도록 소거신호(ERASE)에 의해 온오프제어되는 NMOS트랜지스터(트리플웰내에 형성됨)(Q7A,Q7B)를 가진다.
도 10에 도시된 바와같이, 입력버퍼회로(9)는 입력데이터를 수신하는 입력버퍼부(통상의 입력버퍼)(9C), 그 입력버퍼부(9C)의 출력측에, 병렬접속된 한쌍의 PMOS트랜지스터(Q9A) 및 NMOS트랜지스터(Q9A#)를 통해 접속된 래치회로(9A) 및 입력버퍼부(9C)의 출력측에 한쌍의 병렬접속된 PMOS트랜지스터(Q9B) 및 NMOS트랜지스터(Q9B#)를 통해 접속되는 래치회로(9B)를 포함한다. 각 트랜지스터(Q9A,Q9A#,Q9B,Q9B#)가 각각 어드레스신호(A0,A0#,A0#,A0)(A0 및 A0#는 상보적 신호임)에 의해 온오프제어된 결과, 입력버퍼부(9C)의 출력(기입 데이터)가 디멀티플렉스된다. 래치회로(9A,9B)는 분배된 데이터를 수신하여 일단 보유하고, 각각 짝수 어드레스용 시프트레지스터(2A), 홀수어드레스용 시프트레지스터(2B)로 데이터를 출력한다. 따라서, 시프트레지스터가 1열인 경우에 비해, 기입데이터를 고속으로 시프트레지스터(2A,2B)로 로드할 수 있다.
도 9에 도시된 바와같이, 출력버퍼회로(10)는 짝수 어드레스용 시프트레지스터(2A)에서 출력데이터를 수신하여 일단 보유하는 래치회로(10A), 홀수어드레스용 시프트레지스터(2B)에서 출력데이터를 수신하여 일단 보유하는 래치회로(10B) 및 출력버퍼부(통상의 출력버퍼)(10C)를 가진다. 출력버퍼부(10C)는 래치회로(10A)의 출력측에 병렬접속된 PMOS트랜지스터(Q10A) 및 NMOS트랜지스터(Q10A#)를 통해 접속되며 래치회로(10B)의 출력측에 병렬접속된 PMOS트랜지스터(Q10B) 및 NMOS트랜지스터(Q10B#)를 통해 접속된다. 각 트랜지스터(Q10A,Q10A#,Q10B,Q10B#)가 각각 어드레스신호(A0,A0#,A0#,A0)(A0 및 A0#는 상보적 신호임)에 의해 온오프제어된 결과, 래치회로(10A,10B)의 출력이 디멀티플렉스된다. 따라서, 2열의 시프트레지스터(2A,2B)에 의해 고속으로 전송된 데이터를 출력버퍼부(10C)를 통해 원활하게 시리얼 출력할 수 있다.
상기 시리얼 액세스 방식의 반도체기억장치는 다음과 같이 독출동작, 기입(프로그램)동작 및 소거동작을 실행한다.
이하, 전원전압 Vcc=3(V), 그라운드전압(전위) Vss=0(V)로 하고, 특별히 제공되지 않는한 각종신호는 고(H)레벨일 때 전원전압 Vcc, 저(L)레벨일 때 그라운드전압 Vss으로 된다. 또한, 프리챠지전압 Vpre는 1(V)로 한다. 후술하는 바와같이, 프로그램전압 Vprog는 프로그램 동작시에 +4(V), 그 이외에는 Vss레벨로 설정한다. 소거전압(Verase)은 소거동작시에 -8(V),그 이외에는 Vss레벨로 설정한다. 각 동작시에, 워드선, 소스영역(n-확산영역)측의 비트선, 드레인영역(n+확산영역)측의 비트선 및 웰의 전위는 각각 표 2에 나타낸 값으로 설정된다.
독출 동작시 프로그램 동작시 소거 동작시
워드선 +3V -8V +8V
n-확산영역측비트선 +1V x -8V
n+확산영역측비트선 0V +4V -8V
웰 0V 0V -8V
x : 임의치
(1) 독출 동작시
독출동작중에는, 메모리셀어레이(1)에서 시프트레지스터(2A,2B)로의 데이터전송경로를 확보하도록, 비트선커트신호(CUT0)를 H레벨로 유지하여 NMOS트랜지스터(Q4A,Q4B)를 온상태로 설정한다. 한편, 프로그램전압(Vprog), 소거전압(Verase), 기입제어신호(W0,...,W3), 비트선커트신호(CUT1) 및 소거신호(ERASE)는 각각 Vss레벨로 유지된다. 또한, 시프트레지스터(2A,2B)도 최초에는 동작되지 않으므로, 시프트레지스터 제어신호(SFO#,SF2#,SF4#)는 H레벨, 시프트레지스터 제어신호(SF1,SF3,SF5)는 L레벨로 설정한다.
먼저, 로우디코더(5)에서 원드선을 선택하여, 특정 워드선에 적당한 전압(이 예에서는 3V)을 인가한다. 여기에서는 워드선(WL0)을 선택한 것으로 한다.
시리얼 액세스를 행하기 위해서는, 하나의 워드선의 데이터를 모두 독출하고, 시프트레지스터로 전송한다. 가상 그라운드 방식이므로, 4회의 독출동작으로 하나의 워드선에 접속된 모든 메모리셀(CELL)의 독출을 행하게 된다.
즉, 최초로 메모리셀(CELL0)과 모두 4개의 셀들이 배열된 4n(n=1,2,...)번째 메모리셀(도 1에는 도시안됨)에서 데이터를 동시에 독출한다. 상세한 내용은 다음과 같다.
(1) 서브비트선(SBL0,SBL1) 및 시프트레지스터(2A)중의 래치회로(SR0)를 선택하기 위해, 셀렉트게이트 제어신호(SG0,SG2) 및 독출제어신호(R0)를 H레벨로 하고, 셀렉트게이트 제어신호(SG1,SG3) 및 독출제어신호(R1,R2,R3)를 L레벨로 한다. 이어서, 도시되지 않은 프리챠지 전압선택수단에 의해 프리챠지 전압(Vprea) 및 프리챠지전압(Vpreb )을 Vss로 각각 설정한 상태에서, 프리챠지 신호(PREa,PREb,PRE0)를 H레벨로 하여 NMOS트랜지스터(Q2A,Q2B) 및 래치회로(SR0)의 NMOS트랜지스터(Q1)를 온시킨다. 이 동작에 의해, 서브비트선(SBL0), 메인비트선(MBL0) 및 센스노드(sr01,sr0r)를 프리챠지 전압(Vpre)을 가지도록 하는 한편, 서브비트선(SBL1) 및 메인비트선(MBL1)을 그라운드전압(Vss)을 가지도록 한다.
(2) 그후, 프리챠지신호(PREa,PRE0)를 L레벨로 한다. 프리챠지전압(Vpre)으로 프리챠지된 서브비트선(SBL0), 메인비트선(MBL0) 및 센스노드(sr01)는 메모리셀(CELL0)의 임계전압(Vth)이 높으면(이를 데이터 0으로 함) 메모리셀(CELL0)이 온으로 되지 않으므로 디스챠지되지 않는다. 한편, 메모리셀(CELL0)의 임계전압(Vth)이 낮으면(이를 데이터 1로 함) 메모리셀(CELL0)이 온으로 되므로, 디스챠지된다.
(3) 일정시간(메모리셀(CELL)이 온상태일 때, 디스챠지후의 전압이 (Vpre-△V)로 되는 시간에 미리 설정됨)이 경과한후, 독출제어신호(R0)를 L레벨로 하여 NMOS트랜지스터(Q3A)를 오프시켜서, 메인비트선(MBL0)과 센스노드(sr01)를 분리하고, 이어서, 승압신호(BOOST0)를 H레벨로 하여 커패시터(C0)를 통해 센스노드(sr01)의 전압을 △V/2로 승압시킨다. 그 결과, 메모리셀(CELL0)의 데이터가 0이면, 센스노드(sr01)의 전압은 (Vpre+△V/2)로 되고, 센스노드(sr0r)의 전압(Vpre)보다 높게되고, 역으로 메모리셀(CELL0)의 데이터가 1로 되면, 센스노드(sr01)의 전압은 (Vpre-△V/2)로 되어, 센스노드(sr0r)의 전압(Vpre)보다 낮게된다.
(4) 래치회로(SR0)내의 래치부(SA0)를 센스증폭기로서 동작시킨다.
즉, 풀업신호(SEP)를 L레벨로 하고, 이어서 풀다운신호(SEN)를 H레벨로 한다((Vpre±△V/2)가 그라운드전위(Vss)보다 전원전압(Vcc)에 가까우면, 먼저 풀다운신호(SEN)를 H레벨로 함으로써 센스감도가 더욱 양호하게 된다). 따라서 래치부(SA0)에 센스노드(sr01,sr0r)사이의 전위차를 차동증폭시킨다. 이 동작에 의해, 래치회로(SR0)의 데이터가 확정된다. 즉, 메모리셀(CELL0)의 데이터가 0이면 센스노드(sr01)가 H레벨, 센스노드(sr0r)가 L레벨로 되고, 메모리셀(CELL0)의 데이터가 1이면, 센스노드(sr01)가 L레벨, 센스노드(sr0r)가 H레벨로 된다.
이상의 (1)-(4)의 동작을 CELL1 내지 CELL3(모두 4개의 셀들이 배열된 메모리셀)에 대해서도 실행하면, 워드선(WL0)에 접속된 모든 메모리셀(CELL)의 데이터가 시프트레지스터(2A,2B)로 교대로 전송된다.
그후, 도 2에 도시된 타이밍에 따라 시프트레지스터 제어신호(SF0#,SF1,SF2#,SF3,SF4#,SF5)를 반복적으로 제공함에 의해, 시프트레지스터(2A,2B)의 데이터를 출력버퍼회로(10)로 순차 전송한다. 다음, 출력버퍼회로(10)를 통해 데이터를 멀티플렉스하여 고속으로 시리얼 출력한다. 이로써 독출 동작을 완료한다.
(2) 기입(프로그램) 동작
기입(프로그램) 동작중에는, 프로그램전압(Vprog)을 메인비트선(MBL1,MBL0)측으로 공급할 수 있도록, 비트선커트신호(CUT1)를 H레벨로 하여 NMOS트랜지스터(Q4A#,Q4B#)를 온상태로 설정한다. 한편, 비트선커트신호(CUT0), 소거신호(ERASE) 및 소거전압(Verase)은 모두 Vss레벨로 유지된다. 또한, 프로그램전압(Vprog)도 최초에 Vss레벨로 설정한다.
먼저, 도 2에 도시된 타이밍에 따라 시프트레지스터 제어신호(SF0#,SF1,SF2#,SF3,SF4#,SF5)를 반복적으로 공급함에 의해, 기입데이터(입력데이터)를 입력버퍼회로(9)에서 시프트레지스터(2A,2B)로 순차로 로드한다.
시프트레지스터(2A,2B)에 모든 기입 데이터가 로드된후, 예컨대 메모리셀(CELL0,CELL1)에 데이터를 기입한다. 이 경우, 기입제어신호(W0,W1) 및 셀렉트게이트 제어신호(SG1,SG2)를 각각 H레벨로 하는 한편, 기입제어신호(W2,W3) 및 셀렉트게이트 제어신호(SG0,SG3)를 각각 L레벨로 한다.
이때, 래치회로(SR0)가 보유하고 있는 데이터가 0, 즉 출력노드(sr0r)전압이 H레벨이면, PMOS트랜지스터(Q6A)가 온되지 않고, 래치회로(SR0)가 보유하고 있는 데이터가 1, 즉 센스노드(sr0r)의 전압이 L레벨이면, PMOS트랜지스터(Q6A)가 온된다.
이 경우에, 프로그램전압(Vprog)을 적당한 전압(이 예에서는 +4V)으로 설정하면, 데이터 1이 기입된 메모리셀(CELL)의 드레인영역(n+확산영역)(D)측에 그의 전압 Vprog=+4V이 인가되며, 데이터 0이 기입된 메모리셀(CELL)의 드레인영역(n+확산영역)(D)은 플로팅상태로 된다. 워드선(WL0)에 일정한 부의 펄스전압(이 예에서는 -8V)를 인가하면, 데이터 1이 기입된 메모리셀(CELL)의 부유게이트와 드레인영역(D)사이에 고전계가 가해지고, 부유게이트에서 드레인영역(D)으로 전자가 배출되어 메모리셀(CELL)의 임계전압(Vth)이 낮아진다(데이터 1의 상태로 된다).
데이터 1이 기입된 메모리셀(CELL)의 임계전압(Vth)이 실제로 낮아졌는가를 확인하는 베리파이 특성은, 상기한 독출동작을 실행함에 의해 행할 수 있다. 그 메모리셀(CELL)의 임계전압(Vth)이 낮아지면, 독출후에 래치회로(SR0)가 반전되어, 센스노드(sr01)가 L레벨, 센스노드(sr0r)가 H레벨로 된다. 이어서, PMOS 트랜지스터(Q6A)가 오프된 다음, 그의 메모리셀(CELL)에는 프로그램전압(Vprog)이 인가되지 않는다.
메모리셀(CELL2.CELL3)에서도, 메모리셀(CELL0,CELL1)과 마찬가지의 조작을 행한다. 이 경우, 기입제어신호(W0,W1) 및 셀렉트게이트 제어신호(SG1,SG2)를 각각 L레벨로 하는 한편, 기입제어신호(W2,W3) 및 셀렉트게이트 제어신호(SG0,SG3)를 각각 H레벨로 한다(셀렉트게이트 디코더(4)에 의한 디코딩시에 표 1에서의 어드레스신호(A0)를 1로 고정하고, 어드레스신호(A1)만을 변화시킴).
상기한 바와같이, 시프트레지스터(2A,2B)에 로드된 모든 기입데이터를 메모리셀(CELL0,...)에 기입할 수 있다.
(3) 소거 동작
상기 플래쉬메모리에서, 소거동작은 서브비트선에서 선택된 모든 메모리셀(CELL)의 데이터를 일괄 소거하는 (0으로 하는)동작을 의미한다.
최초로, 비트선 커트신호(CUT0,CUT1)에 부전압을 인가하여, 메인비트선(MBL), 시프트레지스터(2A,2B) 및 프로그램회로(6A,6B)를 분리한다. 셀렉트게이트 제어신호(SG0,SG1,SG2,SG3)는 그라운드전압(Vss)으로 선택하고, 그 이외의 별도의 블록의 셀렉트게이트(도 1에서는 반복되기 때문에 도시안함)는 부전압으로써 선택되지 않는다.
다음, 소거신호(ERASE)를 L레벨로 설정하여 NMOS트랜지스터(Q7A,Q7B)를 온시키며, 소거전압(Verase)과 메모리셀의 웰을 부전압(이 예에서는 -8V)으로 설정한다. 그후, 서브비트선(SBL)을 공유하고 있는 메모리셀(CELL)에 접속된 모든 워드선(WL0,...,WLn)에 정의 전압(이 예에서는 +8V)를 인가한다. 상기 메모리셀(CELL)의 부유게이트, 웰, 소스영역(S) 및 드레인영역(D) 사이에 고전계가 인가되고, 웰측에서 부유게이트로 전자가 주입되어, 각 메모리셀(CELL)의 임계전압(Vth)이 높게된다(데이터는 모두 0의 상태로 됨).
상기 메모리셀(CELL)의 데이터가 실제로 소거되었는지를 확인하는 베리파이동작은 상기한 독출동작을 실행함에 의해 행할 수 있다. 모든 메모리셀(CELL)의 데이터가 0으로 될 때까지 소거동작을 행한다.
상기한 바와같이, 플래쉬메모리에서는, 독출동작시에, 시프트레지스터(2A,2B)를 구성하는 래치회로(SR0,...)가 메모리셀어레이(1)내의 메모리셀(CELL)에 기억된 데이터를 직접 센스증폭한다. 또한, 기입동작시에는, 시프트레지스터(2A,2B)의 래치회로(SR0,...)에 로드된 기입데이터를, 래치회로를 통하지 않고 메모리셀어레이(1)내의 메모리셀(CELL)에 직접 기입할 수 있다. 따라서, 이 구성은 종래(메모리셀어레이와 시프트레지스터 사이에 래치회로가 개재하는 경우)에 비해 액세스시간을 단축할 수 있다. 또한, 소비전력도 감소시킬 수 있다. 또한, 메모리셀어레이(1)와 시프트레지스터(2A,2B) 사이에 래치회로가 생략됨으로써, 레이아웃 면적을 감소시킬 수 있다.
이 플래쉬메모리는, 3상 클럭 시프트레지스터(2A,2B)를 구비하지만, 클럭의 상수는 3상으로 제한되지 않고, 래치회로(SR0,...)의 수에 대응하여 다른 상수를 채용할 수 있다.
도 4는 도 1에 도시된 플래쉬메모리의 변형예를 나타낸다. 이해를 쉽게하도록, 도 1에서와 동일한 부품은 동일 참조부호로 나타내며 그에 대한 설명은 생략한다. 이 플래쉬메모리는 도 1의 플래쉬메모리와 다르게, 서브비트선(SBL0,SBL1,...)과 동수의 메인비트선(MBL0,MBL1,...)을 가진 메모리셀어레이(11)를 포함한다. 이에 따라, 셀렉트게이트디코더(14)에서 셀렉트게이트 제어신호(SG1,SG3)가 소거되고, 그 대신에 비트선커트신호(CUT2,CUT3)가 추가로 제공된다. 비트선셀렉터(13A,13B)에는 비트선커트신호(CUT0,CUT1,CUT2,CUT3)에 의해 각각 온오프제어되는 NMOS트랜지스터(Q4A,Q4A#,Q4A,Q4A#,...)가 설치된다. 도 1의 플래쉬메모리에서는 셀렉트게이트 제어신호(SG0,SG1,SG2,SG3)에 의해 비트선(MBL,SBL)을 선택하지만, 이 플래쉬메모리에서는 비트선 커트신호(CUT0,CUT2,CUT1,CUT3)에 의해 비트선(MBL)을 선택한다. 그 이외는 도 1의 플래쉬메모리와 마찬가지로 동작한다.
도 5는 도 1(또는 도 4)의 플래쉬메모리의 시프트레지스터 주변을 변형시킨 예를 나타낸다. 이 플래쉬메모리는 시프트레지스터(2A)내의 래치회로(SR2) 및 시프트레지스터(2B)내의 래치회로(SR3)(홀수 어드레스측의 시프트레지스터(2B)는 짝수 어드레스측의 시프트레지스터(2A)와 대칭형이므로 도시를 생략함)의 승압용 커패시터(C0)를 생략하여, 시프트레지스터(2A,2B)내의 특정 래치회로(SR0,SR1)만이 센스증폭기로서 동작하도록 한 것이다.
이 플래쉬메모리에서는, 독출동작시에, 먼저 래치회로(SR0,SR1)가 메모리셀(CELL2,CELL3)의 데이터를 각각 센스증폭하여 일단 보유한다. 그후, 시프트레지스터 제어신호(SF2#,SF3)만이 도 2에 나타낸 바와같이 변화되어, 래치회로(SR0,SR1)가 보유하고 있는 데이터가 각각 래치회로(SR2,SR3)로 전송(시프트)된다. 이어서, 래치회로(SR0,SR1)가 메모리셀(CELL0,CELL1)의 데이터를 센스증폭하여 일단 보유한다. 상기한 바와같이, 시프트레지스터(2A,2B)내의 인접한 래치회로 사이에서 데이터를 순서대로 전송하면서, 특정의 래치회로(SR0,SR1)에 의해 메모리셀(CELL)에 기억된 데이터를 후속으로 센스증폭하여, 독출시킬 수 있다. 기입(프로그램) 동작 및 소거동작은 도 1에 나타낸 플래쉬메모리와 동일하게 행해진다.
이 플래쉬메모리에 의하면, 도 1의 플래쉬메모리에 비해 커패시터(C0)의 수를 감소시킬 수 있어서, 래치회로(SR2,SR3)의 구성도 간단화될 수 있어서, 레이아웃 면적을 감소시킬 수 있다.
이상에서, 메모리셀(CELL)은 불순물농도가 다른 드레인영역(D) 및 소스영역(S)을 가진 플래쉬메모리로 된 것이지만, 물론 그에 제한되지 않는다. 메모리셀(CELL)은 도 6A에 나타낸 바와같이 FLOTOX(플로팅게이트 위드 턴넬옥사이드)형 플래쉬메모리, 도 6B, 6C 및 6D에 나타낸 바와같이 각종의 스플릿 게이트형 플래쉬메모리이거나, 또는 도 6E에 나타낸 바와같이 ETOX(EEPROM 위드 턴넬옥사이드)형 플래쉬메모리로 될 수 있다.
또한, 메모리셀어레이(1,11)는 가상 그라운드 시스템이지만, 본 발명은 통상 NOR(부정논리화)형, AND(논리적)형, NAND(부정논리적)형 등의 메모리셀어레이에도 적용될 수 있다.
도 7에 도시된 바와같이, 본 발명은 DRAM(다이나믹형 반도체기억장치)에도 적용될 수 있다. 상기 DRAM은 트랜지스터(Q)와 커패시터(C)로 된 1트랜지스터 1커패시터형의 메모리셀(CELL)((0,1,2,3,...)의 수자를 부기하여 특정됨)이 행렬상으로 배치된 메모리셀어레이(21), 시프트레지스터(22), 비트선셀렉터(23), 로우디코더(25), 입력버퍼(29) 및 출력버퍼(30)를 포함한다. 메모리셀어레이(21)내에서 행방향으로 인접한 메모리셀(CELL)은 2개 1쌍(CELL0과 CELL1 쌍, CELL2와 CELL3 쌍,..)으로 구성된다. 한쌍의 메모리셀의 커패시터(C)의 한쪽의 단자는 서로 접속되며, 그 접속점에 플레이트전압(Vpl)(=Vcc/2)가 공급된다. 예컨대, 짝수 메모리셀(CELL0,CELL2,...)은 하나의 워드선(WL0)에 접속되며, 홀수 메모리셀(CELL1,CELL3...) 은 그의 워드선에 인접한 워드선(WL1)에 접속된다. 시프트레지스터(22A)는 도 1의 시프트레지스터(2A)의 승압용 커패시터(C0)를 생략하고, 센스노드(sr01,sr0r)의 각각에 프리챠지전압(Vpre)(=Vcc/2)을 공급하도록 프리챠지신호(PRE)에 의해 온오프제어되는 NMOS트랜지스터(Q1)를 접속한 것이다. 비트선셀렉터(23)는 각 비트선(BL0,BL1,BL2,BL3,...)에 삽입되며, 비트선 커트신호(CUT)에 의해 온오프제어된 다수의 NMOS트랜지스터(Q23,Q23,...)를 가진다.
기입동작시에는, 먼저, 도 2에 도시된 타이밍에 따라 시프트레지스터 제어신호(SF0#,SF1,SF2#,SF3,SF4#,SF5)를 반복적으로 공급함에 의해, 기입데이터(입력데이터)를 입력버퍼회로(29)에서 시프트레지스터(22)로 순차 로드시킨다. 시프트레지스터(22)에 모든 기입데이터가 로드된후, 비트선 커트신호(CUT)를 기립시켜 NMOS트랜지스터(Q23,Q23,..)를 온상태로 하여, 각 래치회로(SR0,SR1,...)에 보유되어있는 데이터에 따라 각 비트선쌍(BLO와 BL1 쌍,BL2와 BL3 쌍,...)의 레벨(H 또는 L)을 확정한다. 다음, 예컨대 짝수메모리셀(CELL0,CELL2,...)에 데이터를 기입한 경우에는, 워드선(WL0)을 기립시켜, 일정시간 경과후에 강하시킨다. 한편, 홀수 메모리셀(CELL1,CELL3,...)에 데이터를 기입한 경우에는, 워드선(WL1)을 기립시키고, 일정시간 경과후에 강하시킨다. 이 동작에 의해, 워드선에 접속된 메모리셀에 데이터를 기입할 수 있다.
독출동작시에는, 비트선 커트신호(CUT)를 기립시켜 NMOS트랜지스터(Q23,Q23,...)를 온상태로 하고, 프리챠지 신호(PRE)를 기립시켜 NMOS트랜지스터(Q1)를 온상태로 하여, 비트선(BL0,BL1,BL2,BL3,...)에 프리챠지전압(Vpre)을 공급한다. 비트선이 프리챠지된후, 프리챠지신호(PRE)만을 강하시킨다. 예컨대, 짝수의 메모리셀(CELL0,CELL2,...)에서 데이터를 독출하는 경우에는, 워드선(WL0)을 기립시킨다. 한편, 홀수의 메모리셀(CELL1,CELL3,...)에서 데이터를 독출하는 경우는 워드선(WL1)을 기립시킨다. 그후, 일정시간 경과후에 비트선 커트신호(CUT)를 강하시켜서, NMOS트랜지스터(Q23,Q23,...)를 오프시킨다. 이 동작에 의해, 비트선(BL0,BL1,BL2,BL3,...)과 시프트레지스터(22)의 각 래치회로(SR0,SR2,...)를 분리시킨다. 이 상태에서, 각 래치회로(SR0,SR2,...)를 동작시켜, 센스노드(sr01,sr0r) 사이의 미소 전위차를 차동증폭(센스증폭)한다. 센스노드(sr01,sr0r)의 전위가 확정된후, 도 2에 나타낸 타이밍에 따라 시프트레지스터 제어신호(SF0#,SF1,SF2#,SF3,SF4#,SF5)를 반복적으로 공급함에 의해, 시프트레지스터(22)의 데이터를 순차 출력버퍼회로(30)로 전송하여, 독출동작을 완료한다.
그외, 본 발명은 SRAM(스테틱형 반도체기억장치) 등의 반도체기억장치에도 적용할 수 있다. DRAM, SRAM등에서는, 기입동작이 데이터 0, 1에 관계없이 시프트레지스터의 출력을 메모리셀에 입력하기만 하면 됨으로써, 도 1에 나타낸 프로그램회로 또는 소거회로는 설치할 필요가 없다.
상기 설명한 바와같이, 본 발명의 시리얼 액세스 방식의 반도체 기억 장치에서는, 독출동작시에 시프트레지스터를 구성하는 래치회로가 메모리셀어레이내의 메모리셀에 기억된 데이터를 직접 센스증폭함으로써, 종래(메모리셀어레이와 시프트레지스터 사이에 래치회로가 개재하는 경우)에 비해 액세스 시간을 단축시킬 수 있다. 또한, 소비전력을 감소시킬 수 있다. 상기 시리얼 액세스 방식의 반도체기억장치에서는 메모리셀어레이와 시프트레지스터 사이에 래치회로가 생략되므로, 레이아웃 면적을 감소시킬 수 있다.
일 실시예에서는, 시프트레지스터내에서 센스증폭을 행하는 래치회로가 특정의 것으로 제한된다. 따라서, 센스증폭을 행하기 위한 승압용 소자를 래치회로에 부가하는 경우에는, 그러한 소자를 부가하는 래치회로의 수가 감소될 수 있다. 이에 따라, 레이아웃 면적을 감소시킬 수 있다.
일 실시예의 시리얼 액세스 방식의 반도체기억장치에서, 독출동작시 및 기입동작시에 다수의 시프트레지스터가 시간적으로 병행하여 시프트 동작하게 됨으로써, 액세스 시간을 더욱 단축시킬 수 있다.
일 실시예의 시리얼 액세스 방식의 반도체기억장치에서는, 기입동작시에 시프트레지스터의 래치회로에 로드된 데이터에 따라 기입회로에 의해 메모리셀어레이내의 메모리셀에 필요한 기입전압(프로그램전압)을 인가할 수 있다.
본 발명이 설명되었지만, 여러 가지 방식으로 변경될 수 있다. 이러한 변경은 본 발명의 범위와 정신을 벗어나는 것으로 간주되지 않으며, 당업자들에게 명백한 바와같이, 이러한 모든 변경은 첨부된 특허청구의 범위내에 포함되는 것이다.

Claims (4)

  1. 다수의 메모리셀(CELL0,CELL1,CELL2,...)을 포함하는 메모리셀어레이(1,11,21); 및
    직렬로 접속된 다수의 래치회로(SR0,SR2,...;SR1,SR3,...)를 가지며 독출동작시에 상기 메모리셀어레이에서 비트선을 통해 수신된 데이터를 상기 래치회로(SR0,SR2,...;SR1,SR3,...)에 일단 보유하여 보유된 데이터를 상기 래치회로(SR0,SR2,...;SR1,SR3,...)가 배열된 순서로 시리얼로 출력하도록 동작하는 시프트레지스터(2A,2B,12A,22)를 포함하는 시리얼 액세스 방식의 반도체 기억 장치로서,
    상기 시프트레지스터(2A,2B,12A,22)의 래치회로(SR0,SR2,...;SR1,SR3,...)중 적어도 하나가 상기 메모리셀어레이(1,11,21)내의 메모리셀(CELL0,CELL1,CELL2,...)에 기억된 데이터를 센스증폭하는 시리얼 액세스 방식의 반도체 기억 장치.
  2. 제 1 항에 있어서, 상기 시프트레지스터(12A)내의 래치회로들중 특정 래치회로(SR0)만이 상기 메모리셀어레이내의 메모리셀에 기억된 데이터를 센스증폭하는 시리얼 액세스 방식의 반도체 기억 장치.
  3. 제 1 항에 있어서, 상기 메모리셀어레이(1,11)내의 메모리셀(CELL0,CELL1,CELL2,...)은 메모리셀들의 소정개수 단위로 된 그룹으로 분할되며,
    상기 시프트레지스터(2A,2B)의 수는 상기 각 그룹에 포함된 메모리셀의 수에 대응하며,
    상기 각 그룹에 포함된 메모리셀(CELL0,CELL1,CELL2,...)에 기억된 데이터가 상기 각 그룹내에서 어드레스에 따라 순차 센스증폭되도록 상기 시프트레지스터(2A,2B)가 순차로 동작되는 시리얼 액세스 방식의 반도체 기억 장치.
  4. 제 1 항에 있어서, 기입동작시에 시프트 레지스터(2A,2B,12A)의 래치회로(SR0,SR1,SR2,...)에 기억된 데이터를 수신하여 그 데이터가 상기 메모리셀어레이(1,11)내의 메모리셀에 기억되도록 상기 데이터에 대응하는 전압을 상기 비트선에 인가하는 기입회로(6A,6B)를 더 포함하는 시리얼 액세스 방식의 반도체 기억 장치.
KR1019970074202A 1996-12-27 1997-12-26 시리얼 액세스 방식의 반도체 기억장치 KR19980064679A (ko)

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