KR100380990B1 - 가변적인 개수의 데이터 출력을 갖춘 회로 장치 및가변적인 개수의 데이터 출력을 갖춘 회로 장치로부터데이터를 판독 출력하기 위한 장치 - Google Patents
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Abstract
본 발명에 따른 회로 장치는, 연속으로 판독 출력할 수 있는 데이터 메모리로부터 자유롭게 선택 가능한 개수의 기존의 데이터 출력을 통해서 데이터가 판독 출력될 수 있다는 장점을 갖는다. 이와 같은 장점은 바람직하게, 연속 데이터가 메모리-/지연 회로를 통해서 시간적으로 지연되어 다수의 데이터 출력으로 전송됨으로써 얻어진다.
Description
본 발명은 출력 라인을 통해서는 제 1 데이터 출력에 접속되고, 클럭 라인을 통해서는 클럭 발생기와 접속되는, 연속으로 판독 출력 가능한 데이터 메모리를 갖춘 회로 장치, 및 데이터를 판독 입력할 수 있는 경로가 되는 예정된 개수의 데이터 입력을 포함하고, 데이터 메모리와 접속되는 제어 회로를 포함하는, 회로 장치로부터 데이터를 판독 출력하기 위한 장치에 관한 것이다.
상응하는 회로 장치 및 회로 장치로부터 데이터를 판독 출력하기 위한 상응하는 장치는 메모리 모듈 분야에 공지되어 있다. 메모리 모듈내에는, 상기 메모리 모듈을 통해 그 내부에 데이터가 저장되는 데이터 메모리가 제공된다. 데이터는 예를 들어 메모리 모듈의 정확한 기능성을 체크하기 위해 테스트 장치로부터 판독 출력되어 테스트 프로그램에 사용된다.
본 발명의 목적은, 데이터 메모리로부터 조절 가능한 개수의 데이터 출력을 통해 데이터를 판독 출력할 수 있는 개선된 회로 장치를 제공하는 것이다. 본 발명의 추가의 목적은, 조절 가능한 개수의 데이터 출력을 갖춘 회로 장치로부터 데이터를 판독 출력하기 위한 장치를 제공하는 것이다.
도 1은 연속으로 판독 출력할 수 있는 데이터 메모리를 갖춘 제 1 회로 장치의 개략도.
도 2는 데이터 출력에 인가되는 데이터 신호의 시간적 변동에 대한 시간 다이아그램.
도 3은 데이터 경로 회로를 갖춘 제 2 회로 장치의 개략도.
도 4는 회로 장치로부터 데이터를 판독 출력하기 위한 장치의 개략도.
*도면의 주요 부분에 대한 부호의 설명*
1, 83: 메모리 2, 4, 6, 10, 16: 데이터 출력
3, 5, 6; 30, 31, 32: 메모리-/지연 회로
9: 제어 유닛 10: 클럭 라인
11: 출력 라인 14, 76: 제어 라인
70: 메모리 모듈 82: 제어 회로
85: 데이터 입력
상기 목적은, 제 2 데이터 출력이 제공되고, 출력 라인이 메모리-/지연 회로의 입력에 접속되며, 메모리-/지연 회로의 출력이 제 2 데이터 출력에 접속되고, 하나의 클럭 신호를 수신할 때 데이터 메모리가 저장된 데이터를 출력 라인을 통해 출력하며, 메모리-/지연 회로가 데이터 메모리로부터 출력된 데이터를 시간적으로 지연시켜 제 2 데이터 출력에 전송함으로써, 그리고 데이터 메모리내에 소수의 액티브 데이터 입력이 고정 입력될 수 있고, 제어 회로가 예정된 개수의 데이터 입력을 통해서 데이터를 병렬로 판독 입력함으로써 달성된다.
청구항 1에 따른 회로 장치의 장점은, 판독 출력될 데이터가 시간적으로 변위되어 다수의 데이터 출력에 인가된다는 점이다. 이와 같은 방식에 의해서, 단 하나의 데이터 출력을 통해 모든 데이터를 연속으로 판독 출력할 수 있거나 또는 다수의 데이터 출력을 통해 데이터를 동시에 병렬로 판독 출력할 수 있게 된다.
독립 청구항 9에 따라 데이터를 판독 출력하기 위한 장치는, 데이터가 가변적인 개수의 데이터 입력을 통해서 연속으로 및/또는 병렬로 판독 입력될 수 있다는 장점을 갖는다. 이와 같은 방식으로 데이터의 판독 출력시에 높은 유연성이 제공된다.
본 발명의 추가의 바람직한 실시예들은 종속항에서 기술된다. 특히 바람직한 것은, 메모리-/지연 회로를 데이터 메모리와 데이터 경로 회로 사이에 배치하는 것이다. 이와 같은 배치는, 고정 입력된 데이터 메모리로부터 판독 출력되는 데이터만이 시간적으로 지연되어 데이터 경로 회로에 전송된다는 장점을 제공한다. 다른 데이터 메모리로부터 데이터 경로 회로를 통해 외부로 전송되는 다른 데이터들은 상기 회로 장치에 의해서 영향을 받지 않는다.
메모리-/지연 회로의 바람직한 한 실시예는, 저렴한 가격 및 높은 신뢰성으로 동작되는 메모리-/지연 회로를 가능하게 하는 마스터-슬레이브-플립플롭(Master-Slave-FlipFlop)을 사용함으로써 얻어진다.
하나의 제어 유닛의 메모리-/지연 회로에는 바람직하게 상기 메모리-/지연 회로의 동작을 개시하는 제어 신호가 제공된다. 이와 같은 방식으로 실제로 데이터가 데이터 메모리로부터 출력되는 경우에만 메모리-/지연 회로가 작동됨으로써, 불필요한 전력 소비가 피해진다.
회로 장치의 바람직한 한 실시예는 상기 회로 장치를 메모리 모듈상에 집적하는 것이다. 본 발명에 따른 회로 장치에 의해서는, 데이터를 판독 출력하기 위해 메모리 모듈상에 존재하는 다수의 데이터 출력이 연속 데이터 메모리로부터 데이터의 판독 출력을 위해서 유동적으로 그리고 효율적으로 사용된다. 따라서 본 발명에 따른 회로 장치는 예산 비용 초과 없이도 저렴하게 메모리 모듈내에 집적될 수 있다.
본 발명은 도면을 참조하여 하기에서 자세히 설명된다.
도 1은 집적 반도체 모듈, 특히 메모리 모듈(70)상에 배치된 회로 장치를 보여준다. 예를 들어 메모리, 전류 공급부, 입-출력 등과 같은 다른 통상의 회로 부분들은 명확하게 도시되어 있지 않다. 본 발명에 따른 회로 장치는 임의의 모든 회로 장치에 사용될 수 있으며, 기술된 실시예에만 한정되지 않는다.
도 1에 따른 회로 장치는 연속 데이터 메모리인 시프트 레지스터(1)를 보여준다. 시프트 레지스터(1) 대신에, 저장된 데이터를 연속으로 판독 출력하는 모든종류의 메모리가 사용될 수 있다. 시프트 레지스터(1)는 제 1 제어 라인(14)을 통해서는 제어 회로(9)와 접속되고, 제 1 데이터 라인(11)을 통해서는 제 1 데이터 출력(2) 및 제 1 메모리-/지연-회로(3)와 접속된다. 제어 회로(9)는 제어 입력(17)을 포함하며, 상기 제어 입력을 통해 제어 회로(9)가 판독 출력 동작을 개시할 수 있다.
제 1 메모리-/지연-회로(3)는 데이터 출력과 함께 제 2 데이터 라인(12)을 통해 제 2 메모리-/지연 회로(5) 및 제 2 데이터 출력(4)에 접속된다. 제 2 메모리-/지연-회로(5)는 제 3 데이터 라인(15)을 통해 제 3 데이터 출력(16) 및 제 3 메모리-/지연-회로(6)에 접속된다. 제 3 메모리-/지연-회로(6)는 제 4 데이터 라인(13)을 통해 제 4 데이터 출력(7)에 접속된다.
제 1, 제 2, 제 3 및 제 4 데이터 출력(2, 4, 16, 7)은 예를 들어 반도체 메모리 모듈의 연결핀으로서 형성된다. 제 1, 제 2 및 제 3 메모리-/지연-회로(3, 5, 6)는 바람직하게 마스터-슬레이브-플립플롭으로 형성된다. 그러나, 입력에 인가되는 데이터를 예정 가능한 시간 만큼 시간적으로 지연시켜 출력에서 출력시키는 다른 종류의 모든 메모리-/지연-회로도 또한 사용될 수 있다.
제 1, 제 2 및 제 3 메모리-/지연-회로(3, 5, 6) 및 시프트 레지스터(1)는 클럭 라인(10)을 통해 클럭 회로(8)와 접속된다. 클럭 회로(8)는 예정된 시간격으로 클럭 신호를 클럭 라인(10)을 통해 출력함으로써 클럭 라인(10)에 접속된 회로에 시간 베이스를 제공한다. 바람직한 한 실시예에서는 클럭 회로(8)가 클럭 입력(89)을 통해 트리거될 수 있음으로써, 클럭 신호들 사이의 시간격은 외부로부터, 예를 들어 데이터 판독 출력 장치에 의해서 예정될 수 있다.
도 1에 따른 회로 장치의 동작 방식은 도 2의 시간 다이아그램을 참조하여 설명된다. 도 2에 도시된 최상부의 시간축은, 일정한 시간격으로 클럭 회로(8)로부터 출력되는 클럭 신호(CLK)의 시간적인 순서를 보여준다. A1, A2 및 A3로 표기된 제 2, 제 3 및 제 4 시간축에는 제 1, 제 2 및 제 3 데이터 출력(2, 4, 16)에 인가되는 신호의 시간적인 변동이 나타난다.
제어 회로(9)는 예를 들어 시프트 레지스터(1)로부터 데이터가 판독 출력되도록 테스트 회로로부터 제어 입력(17)을 통해 신호를 수신한다. 그 다음에 제어 회로(9)가 상응하는 하나의 신호를 제 1 제어 라인(14)을 통해 시프트 레지스터(1)에 전송한다.
시점(t1)에서는 시프트 레지스터(1)가 클럭 신호(CLK)를 수신한 다음에 제 1 데이터(D1)를 제 1 데이터 라인(11)을 통해 출력한다. 그럼으로써 시점(t1) 직후에는 제 1 데이터(D1)가 도 2에 도면 부호 A1으로 표기된 제 1 데이터 출력(2)에 인가된다. 그와 동시에 제 1 메모리-/지연-회로(3)가 제 1 데이터(D1)를 수신하여 이 제 1 데이터(D1)를 중간 메모리에 저장한다. 시점(t1)에서는 제 2, 제 3 및 제 4 데이터 출력(4, 16, 7)에 신호가 인가되지 않는데, 그 이유는 제 1 메모리-/지연-회로(3)가 시프트 레지스터(1)로부터 출력되는 데이터(D1)를 즉시 전송하지 않고 중간 저장하기 때문이다.
시점(t2)에서는 시프트 레지스터(1) 및 제 1 메모리-/지연 회로(3)가 제 2 클럭 신호(CLK)를 수신한다. 그 다음에 제 1 시프트 레지스터(1)가 제 2데이터(D2)를 제 1 데이터 출력(2)에 및 제 1 메모리-/지연 회로(3)의 입력에 인가한다. 제 1 메모리-/지연 회로(3)는 제 2 클럭 신호(CLK)를 수신한 후에 중간 메모리에 저장된 제 1 데이터(D1)를 출력을 통해 제 2 데이터 출력(4)으로 및 제 2 메모리-/지연 회로(5)의 입력으로 전송한다. 그 후에 연속하여 제 1 메모리-/지연 회로(3)가 제 2 데이터를 중간 메모리에 저장한다. 제 2 메모리-/지연 회로(5)는 상기 제 1 데이터를 중간 메모리에 저장한다.
따라서 시점(t2)에서는 제 1 데이터(D1)가 도 2에 도면 부호 A2로 표기된 제 2 데이터 출력(4)에 인가된다. 그와 동시에 시점(t2)에서는 제 2 데이터(D2)가 제 1 데이터 출력(2)에 인가된다.
시점(t3)에서는 제 3 클럭 신호(CLK)가 수신된 후에 시프트 레지스터(1)가 이 제 3 데이터(D3)를 제 1 데이터 출력(2)으로 및 제 1 메모리-/지연-회로(3)의 입력으로 전송한다. 제 1 메모리-/지연-회로(3)는 제 3 클럭 신호를 수신한 후에 제 2 데이터(D2)를 제 2 데이터 출력(4)으로 및 제 2 메모리-/지연-회로(5)로 계속해서 전송한다.
제 2 메모리-/지연-회로(5)는 제 3 클럭 신호(CLK)를 수신한 후에 제 1 데이터(D1)를 제 3 데이터 출력(16) 및 제 3 메모리-/지연-회로(6)로 전송한다. 그 다음에 연속하여 제 2 메모리-/지연-회로(5)가 제 2 데이터(D2)를 중간 메모리에 저장한다. 제 3 메모리-/지연-회로(6)는 제 1 데이터(D1)를 중간 메모리에 저장한다.
따라서, 시점(t3)에서 제 1 데이터 출력(2)에는 제 3 데이터(D3)가, 제 2 데이터 출력(4)에는 제 2 데이터(D2)가 그리고 제 3 데이터 출력(16)에는 제 1 데이터(D1)가 인가된다.
추가의 클럭 신호(CLK)를 수신할 때에는 시프트 레지스터(1), 제 1, 제 2 및 제 3 메모리-/지연 회로(3, 5, 6)가 아날로그 방식으로 동작한다. 데이터 출력(2, 4 및 16)을 통한 데이터의 시간적인 분배는 도 2에 도시되어 있다. 예를 들어 시점(t6)에서는 제 6 데이터(D6)가 제 1 데이터 출력(2)에, 제 5 데이터(D5)가 제 2 데이터 출력(4)에 그리고 제 4 데이터(D4)가 제 3 데이터 출력(16)에 인가된다.
도 1에 따른 회로 장치는, 모든 데이터가 연속적인 시간 순서에 따라 소수의 데이터 출력(2, 4, 16 및 7)을 통해 출력되는 방식으로 동작한다. 또한 데이터 출력(2, 4, 16, 7)을 통해 연속으로 출력되는 데이터 흐름은 각각 서로에 대해 1 시간 클럭만큼 변위되는데, 이 경우 1 시간 클럭은 연속되는 2개 클럭 신호(CLK)의 시간적인 간격에 의해서 결정된다. 본 발명의 한 개선예에서는, 데이터 출력에 있는 동일한 데이터가 예정 가능한 수의 시간 클럭만큼 서로에 대해 변위되어 출력된다. 이와 같은 동작 방식을 위해서 데이터는 그에 상응하게 오랜 시간동안 메모리-/지연 회로(3, 5, 6)에 중간 저장된다.
그럼으로써 도 1에 따른 회로 장치는, 모든 데이터가 단 하나의 데이터 출력을 통해서만 연속으로 판독 출력되는 방식으로 시프트 레지스터(1)로부터 데이터의 판독 출력을 가능하게 한다. 이와 같은 동작을 위해서 기존의 개별 데이터 출력(2, 4, 16, 7)이 사용될 수 있는데, 그 이유는 상기 모든 데이터 출력에서 데이터가 연속으로 출력되기 때문이다.
그러나, 자유롭게 결정될 수 있는 개수의 데이터 출력을 통해서 데이터를 판독 출력하는 것도 또한 가능하다. 예를 들어 하나의 데이터 판독 출력 장치가 3개의 데이터 입력을 지정하면, 상기 3개의 데이터 입력은 제 1, 제 2 및 제 3 데이터 출력(2, 4, 16)에 접속될 수 있고 데이터는 시점(t3, t6, t9 등)에 각각 판독 출력될 수 있다. 데이터가 판독 출력되는 2개의 시점 사이의 시간격은 3 시간 클럭인데, 그 이유는 데이터가 이중으로 판독 출력되지 않고, 오히려 3개의 데이터 출력(2, 4, 16)에 재차 새로운 데이터가 인가될 때마다 상기 데이터가 항상 상기 3개의 데이터 출력에 액세스되기 때문이다.
데이터 판독 출력 장치가 2개의 데이터 입력을 지정하면, 상기 데이터는 예를 들어 제 1 및 제 2 데이터 출력(2, 4)을 통해서 판독 출력될 수 있다. 이와 같은 동작을 위해 데이터는 시점(t2, t4, t6 등)에 각각 판독 출력된다. 데이터가 판독 출력되는 시점 사이의 간격은 2 시간 클럭이다. 2 시간 클럭 후에는 제 1 및 제 2 데이터 출력(2, 4)에 2개의 새로운 데이터가 각각 인가된다.
그럼으로써 도 1에 따른 회로 장치는, 데이터가 시프트 레지스터(1)로부터 임의로 자유롭게 구성될 수 있는 개수의 데이터 출력(2, 4, 16, 7)을 통해서 판독 출력되는 것을 가능하게 한다. 데이터의 이중 판독 출력 또는 데이터의 손실을 피하기 위해, 데이터 판독 출력 장치는 단지 상응하는 시간 클럭만을 선택해야 한다.
도 3은 실제로 도 1의 회로 장치와 일치하는 회로 장치를 보여준다. 상기 회로 장치가 도 1에서와 동일한 부품을 포함하는 경우, 상기 부품들은 도 1에서와 동일한 도면 부호로 표기된다. 도 3의 회로 장치는 기본 부품으로서 클럭회로(8), 제어 회로(9) 및 시프트 레지스터(1)를 포함하며, 상기 부품들은 클럭 라인(10) 및 제 1 제어 라인(14)을 통해 서로 접속된다.
클럭 라인(10)을 통해서는 클럭 회로(8)와 접속되고, 제 1 제어 라인(14)을 통해서는 제어 회로(9)와 접속되는 마스킹 회로(21)가 추가로 배치된다. 마스킹 회로(21)는 출력으로서 제 4 및 제 5 제어 라인(76, 77)을 포함하며, 상기 제어 라인은 각각 제 4, 제 5 및 제 6 메모리-/지연 회로(30, 31, 32)로 가이드 된다.
시프트 레지스터(1)는 제 1 데이터 라인(11)을 통해 제 4 메모리-/지연 회로(30)와 접속된다. 제 4 메모리-/지연 회로(30)는 하나의 출력에 제 2 데이터 라인(12)을 포함하며, 상기 데이터 라인은 제 5 메모리-/지연 회로(31)로 가이드 된다. 제 5 메모리-/지연 회로(31)는 하나의 출력에 제 4 데이터 라인(15)을 포함하며, 상기 데이터 라인은 제 6 메모리-/지연 회로(32)로 가이드 된다. 제 4, 제 5 및 제 6 메모리-지연 회로(30, 31, 32)는 각각 하나의 데이터 라인을 통해 제 1, 제 2 및 제 3 데이터 경로 회로(40, 41, 42)에 접속된다.
제 1, 제 2 및 제 3 데이터 경로 회로(40, 41, 42)는 각각 제 1, 제 2 및 제 3 제어 입력(72, 73, 74)을 하나씩 포함하며, 제 3 제어 회로(20)의 제 1, 제 2 및 제 3 제어 출력(100, 101, 102)이 상기 제어 입력으로 가이드 된다. 제 3 제어 회로(20)는 제 1, 제 2 및 제 3 데이터 경로 회로(40, 41, 42)를 제어한다.
제 1, 제 2 및 제 3 데이터 경로 회로(40, 41, 42)는 제 1, 제 2 및 제 3 증폭 회로(50, 51, 52)를 통해 제 1, 제 2 및 제 3 데이터 출력(2, 4, 16)에 접속된다. 데이터 경로 회로들은, 데이터를 하나의 메모리 모듈의 내부 영역으로부터 메모리 모듈의 에지 영역에 배치된 데이터 출력까지 가이드 하는 라인 회로들이다.
도 3에 따른 회로 장치는 하기와 같이 동작한다 :
연속 데이터 메모리인 시프트 레지스터(1)로부터 데이터가 판독 출력되면, 제어 입력(17)을 통해서 판독 출력 신호가 제어 회로(9)에 전송된다. 그 다음에 제어 회로(9)가 상응하는 판독 출력 신호를 제 1 제어 라인(14)을 통해 시프트 레지스터(1), 마스킹 회로(21) 및 제 3 제어 회로(20)에 전송한다. 그와 동시에 클럭 회로(8)로부터 정해진 시간격으로 클럭 신호가 클럭 라인(10)을 통해 시프트 레지스터(1) 및 마스킹 회로(21)에 전송된다.
바람직한 한 실시예에서는 클럭 회로(8)가 클럭 입력(89)을 통해 트리거됨으로써, 클럭 신호들 사이의 시간격은 외부로부터, 예를 들어 데이터 판독 출력 장치에 의해서 예정될 수 있다.
시프트 레지스터(1)는 클럭 신호(CLK)를 수신한 후에 도 2에 도시된 방식에 상응하게 제 1 데이터(D1)를 제 1 데이터 라인(11)을 통해 출력한다. 시점(t1)에서는 제 1 데이터(D1)가 제 4 메모리-/지연 회로(30)의 입력에 전송된다.
마스킹 회로(21)는 제어 회로(9)로부터 출력된 판독 출력 신호를 제 4 제어 라인(76)을 통해 제 4, 제 5 및 제 6 메모리-/지연 회로(30, 31, 32)로 계속해서 전송한다. 마스킹 회로(21)는, 동시에 하나의 판독 출력 신호가 제어 회로(9)로부터 출력되는 경우에만 클럭 회로(8)의 클럭 신호를 제 5 제어 라인(77)을 통해서 계속 전송한다. 제어 회로(9)로부터 하나의 판독 출력 신호가 출력되는 동시에 클럭 회로(8)로부터 하나의 클럭 신호가 마스킹 회로(21)에 이르게 되면, 상기 클럭신호는 제 5 제어 라인(77)을 통해 제 4, 제 5 및 제 6 메모리-/지연 회로(30, 31, 32)에 계속 전송된다.
제 4, 제 5 및 제 6 메모리-/지연 회로(30, 31, 32)는 바람직하게 마스터-슬레이브-플립플롭으로 형성되고 하기와 같은 방식으로 동작한다 :
제 4 제어 라인(76)을 통해 하나의 판독 출력 신호가 제공되면, 제 4, 제 5 및 제 6 메모리-/지연 회로(30, 31, 32)가 제 1, 제 2 및 제 3 데이터 라인(11, 12, 13)을 통해 제공되는 데이터를 제 1, 제 2 및 제 3 데이터 경로 회로(40, 41, 42)에 전송한다. 그와 동시에, 제공된 상기 데이터는 저장된다. 추가의 클럭 신호(CLK)가 수신된 후에는 저장된 상기 데이터가 제 2 데이터 라인(12) 및 제 3 데이터 라인(15)을 통해 계속 전송된다.
제 4, 제 5 및 제 6 메모리-/지연 회로(30, 31, 32)의 동작 방식은 도 2의 시간 다이아그램에서 설명된다. 시점(t1)에서는, 제어 회로(9)로부터 출력된 판독 출력 신호가 제 4, 제 5 및 제 6 메모리-/지연 회로(30, 31, 32)에 인가된다. 그와 동시에 클럭 회로(8)로부터 출력된 클럭 신호가 제 4, 제 5 및 제 6 메모리-/지연 회로(30, 31, 32)에 인가된다. 또한 시프트 레지스터(1)가 제 1 데이터 라인(11)을 통해 제 1 데이터(D1)를 출력한다.
제 4 메모리-/지연 회로(30)는 수신 후에 상기 제 1 데이터(D1)를 제 1 데이터 경로 회로(40)에 계속 전송하는 동시에 제 1 데이터(D1)를 중간 메모리에 저장한다. 제 5 및 제 6 지연 회로(31, 32)의 데이터 입력에 데이터가 인가되지 않음으로써, 제 2 및 제 3 데이터 경로 회로(41, 42)에는 데이터가 제공되지 않는다.
시점(t2)에서는, 클럭 회로(8)가 제 4, 제 5 및 제 6 메모리-/지연 회로(30, 31, 32)로 계속 전송되는 추가의 클럭 신호(CLK)를 송출한다. 상기 클럭 신호의 수신 후에는 시프트 레지스터(1)가 제 1 데이터 라인(11)을 통해 제 2 데이터(D2)를 제 4 메모리-/지연 회로(30)에 전송한다. 제 4 메모리-/지연 회로(30)는 제 2 클럭 신호의 수신 후에 중간 저장된 상기 제 1 데이터(D1)를 제 2 데이터 라인(12)을 통해 제 5 메모리-/지연 회로(31)에 계속 전송한다.
제 2 데이터(D2)가 수신된 후에는 제 4 메모리-/지연 회로(30)가 상기 제 2 데이터(D2)를 제 1 데이터 경로 회로(40)에 전송하는 동시에 제 2 데이터(D2)를 중간 메모리에 저장한다.
제 5 메모리-/지연 회로(31)는 시점(t2)에 상기 제 1 데이터(D1)를 제 2 데이터 경로 회로(41)에 전송하는 동시에 제 1 데이터(D1)를 중간 메모리에 저장한다.
그럼으로써, 시점(t2)에서 제 1 데이터 경로 회로(40)에는 제 2 데이터(D2)가 인가되고, 제 2 데이터 경로 회로(41)에는 제 1 데이터(D1)가 인가된다.
다음 클럭 신호(CLK)가 수신된 후에는 시프트 레지스터(1)가 제 3 데이터(D3)를 제 4 메모리-/지연 회로(30)로 송출한다. 제 4 메모리-/지연 회로(30)는 클럭 신호를 수신한 후에 중간 저장된 제 2 데이터(D2)를 제 5 메모리-/지연 회로(31)로 계속 전송한다. 제 4 메모리-/지연 회로(30)는 제 3 데이터(D3)의 수신 후에 상기 제 3 데이터(D3)를 제 1 데이터 경로 회로(40)로 계속 전송하는 동시에 제 3 데이터(D3)를 중간 메모리에 저장한다.
제 3 클럭 신호가 수신된 후에는 제 5 메모리-/지연 회로(31)가 중간 저장된 제 1 데이터(D1)를 제 4 데이터 라인(15)을 통해 제 6 지연 회로(32)로 계속 전송한다. 제 2 데이터(D2)가 전송된 후에는 제 5 메모리-/지연 회로(31)가 상기 제 2 데이터(D2)를 제 2 데이터 경로 회로(41)로 계속 전송하는 동시에 제 2 데이터(D2)를 중간 메모리에 저장한다.
제 6 메모리-/지연 회로(32)는 제 1 데이터(D1)를 수신한 후에 상기 제 1 데이터(D1)를 제 3 데이터 경로 회로(42)로 계속 전송하는 동시에 제 1 데이터(D1)를 중간 메모리에 저장한다.
그 결과 시점(t3)에서 제 1 데이터 경로 회로(40)에는 제 3 데이터(D3)가, 제 2 데이터 경로 회로(41)에는 제 2 데이터(D2)가 그리고 제 3 데이터 경로 회로(42)에는 제 1 데이터(D1)가 인가된다.
제 3 제어 회로(20)는 시프트 레지스터(1)와 마찬가지로 제어 회로(9)의 판독 출력 신호를 수신한 다음에 제 1, 제 2 및 제 3 제어 라인(100, 101, 102)을 통해 제 1, 제 2 및 제 3 데이터 경로 회로(40, 41, 42)로 상기 신호를 전송하며, 제공된 데이터를 제 1, 제 2 및 제 3 증폭 회로(50, 51, 52)를 통해 제 1, 제 2 및 제 3 데이터 출력(2, 4, 16)으로 계속 전송한다. 그럼으로써, 제 1, 제 2 및 제 3 데이터 경로 회로(40, 41, 42)에 제공된 데이터는 다만 약간만 시간 지연되어 제 1, 제 2 및 제 3 데이터 출력(2, 4, 16)에도 인가된다.
따라서 도 3에 따른 회로 장치는, 데이터가 도 2의 제 2 시간축(A1)의 신호 흐름에 상응하게 제 1 데이터 출력(2)에 인가되는 방식으로 구성된다. 제 2 데이터 출력(4)의 데이터는 도 2의 제 3 시간축(A2)에 도시된 것과 같은 시간 순서로 인가된다. 제 3 데이터 출력(16)에는 데이터가 도 2의 제 4 시간축(A3)에 상응하게 인가된다.
도 1의 회로 장치에 비해 도 3의 회로 장치의 중요한 장점은, 데이터가 시프트 레지스터(1)로부터 출발하여 직접 데이터 출력(2, 4, 16)으로 출력되지 않고, 오히려 상응하는 데이터 경로 회로(40, 41, 42)를 통해 해당 데이터 출력(2, 4, 16)으로 가이드 된다는 점이다. 이미 반도체 모듈내에 존재하는 데이터 경로 회로(40, 41, 42)의 사용은, 시프트 레지스터(1)로부터 데이터 출력(2, 4, 16)까지 별도의 데이터 라인이 연결될 필요 없이 메모리칩상에 존재하는 데이터 경로 회로(40, 41, 42)가 데이터의 판독 출력을 위해 사용된다는 장점을 제공한다.
도 4는, 예를 들어 메모리 모듈을 테스트하기 위해 테스트 발생기내에 배치되어 있는 것과 같은 데이터 판독 출력 장치용 회로 장치를 보여준다. 데이터 판독 출력 장치는 데이터 메모리(83) 및 입력 장치(86)와 접속된 판독 출력 제어 회로(82)이다. 판독 출력 제어 회로(82)는 데이터 라인(84)을 통해 데이터 입/출력(85)과 접속된다. 또한, 판독 출력 제어 회로(82)와 접속되어 있는 클럭 오퍼레이터(87)도 제공된다. 클럭 오퍼레이터(87)는 하나의 클럭 출력(88)을 포함한다. 판독 출력 제어 회로(82)는 또한 하나의 제어 출력(90)을 포함한다.
도 1 또는 도 3에 상응하는 회로 장치로부터 데이터를 판독 출력하기 위해서 도 4의 데이터 판독 출력 장치는 하기와 같은 방식으로 접속된다 :
제어 출력(90)은 제어 회로(9)의 제어 입력(17)에 접속되고, 클럭 출력(88)은 클럭 회로(8)의 클럭 입력(89)에 접속된다. 데이터 판독 출력 장치의 조작자는 입력 장치(86)를 통해서 테스트될 메모리 모듈의 타입을 입력한다. 데이터 메모리(83)내에는, 메모리 모듈 타입에 따라 데이터의 판독 출력을 위해 사용될 수 있는 데이터 출력(2, 4, 16, 7)의 개수 및 상기 메모리 모듈의 클럭 회로(8)의 클럭 주파수가 기록되어 있는 리스트가 저장된다.
데이터 출력의 개수가 고유의 데이터 입/출력(85)의 개수보다 적은 경우, 판독 출력 제어 회로(82)는 이용되는 전체 개수의 데이터 출력을 사용한다. 체크될 메모리 모듈이 도 1에 상응하게 4개의 데이터 출력을 포함하고, 데이터 판독 출력 장치가 도 4에 상응하게 다만 3개의 데이터 입/출력만을 포함하면, 데이터 판독 출력 장치는 시프트 레지스터(1)내에 저장된 데이터를 판독 출력하기 위해 다만 3개의 데이터 입/출력(85)만을 이용한다. 본 실시예에서 3개의 데이터 입/출력(85)은 제 1, 제 2 및 제 3 데이터 출력(2, 4, 16)과 접속된다. 또한, 제 1, 제 2 및 제 3 데이터 출력(2, 4, 16)에 인가되는 데이터는 다만 3 시간 클럭마다 판독 출력된다. 따라서 데이터는 시점(t3, t6, t9 등)에서 판독 출력된다. 이와 같은 방식으로, 3개의 출력(2, 4, 16) 각각에 상이한 데이터가 인가되는 것과 더불어 시프트 레지스터(1)로부터 판독 출력되는 데이터가 전혀 손실되지 않게 된다.
따라서, 데이터 판독 출력 장치가 데이터를 판독 출력하는 시간격은 2개 클럭 신호 사이의 시간 클럭의 3배이다.
메모리 모듈이 예를 들어 단 하나의 데이터 출력(2)을 포함하면, 데이터 판독 출력 장치는 단 하나의 데이터 입/출력(85)만을 데이터 판독 출력을 위해서 사용하고, 상기 데이터 입/출력을 데이터 출력(2)에 접속시킨다. 본 실시예에서는 데이터가 클럭 회로(8)의 매 클럭 신호마다 데이터 출력(2)으로부터 판독 출력됨으로써, 모든 데이터가 하나의 데이터 출력을 통해 연속으로 판독 출력된다.
추가의 실시예에서는, 데이터 판독 출력 장치에 의해 사용될 데이터 입/출력(85)이 입력 장치(86)를 통해서 선별된다. 이 경우에는 조작자가 조회될 데이터 출력(2, 4, 16, 7)의 개수를 결정할 수 있다. 동시에 입력 장치(86)를 통해서는 메모리 모듈에 의해 사용되는 클럭 회로(8)의 시간 클럭도 또한 입력될 수 있다. 데이터의 판독 출력은 기술된 방법에 상응하게 이루어지는데, 상기 방법에서는 사용되는 출력의 개수 및 데이터를 조회할 때 관계하는 시간 클럭이 상응하게 매칭된다.
도 4에 따른 데이터 판독 출력 장치는 실제로, 데이터 판독 입력을 위한 경로가 되는 데이터 입/출력(85)의 개수를 그 개수 면에서 가변적으로 조절할 수 있다는 장점을 갖는다. 따라서 데이터는 기존의 임의의 개수의 데이터 출력에 의해 회로 장치로부터 판독 출력될 수 있다. 그 밖의 장점은, 판독 출력 제어 회로(82)가 데이터 입/출력(85)을 통해 데이터를 판독 입력하는 주사 시간이 사용된 데이터 입/출력(85)의 개수에 따라 조절될 수 있고, 바람직하게는 조회될 회로 장치의 시간 클럭을 목적으로 조절될 수 있다는 점이다.
마스터-슬레이브-플립플롭의 형태로 된 메모리-/지연 회로는 예를 들어 팃체, 솅크, 반도체 회로 기술, 9판, 슈프링어 출판사, 1991년(ISBN 3-540-19475-4)의 235-240 페이지에 공지되어 있다.
본 발명에 의해, 데이터 메모리로부터 조절 가능한 개수의 데이터 출력을 통해 데이터를 판독 출력할 수 있는 개선된 회로 장치 및 조절 가능한 개수의 데이터 출력을 갖춘 회로 장치로부터 데이터를 판독 출력하기 위한 장치를 제공할 수 있게 되었다.
Claims (11)
- - 출력 라인을 통해서는 제 1 데이터 출력에 접속되고,- 클럭 라인을 통해서는 클럭 발생기와 접속되는,연속으로 판독 출력 가능한 데이터 메모리를 갖춘 회로 장치에 있어서,제 2 데이터 출력(4)이 제공되고,상기 출력 라인(11)이 메모리-/지연 회로(3)의 입력에 접속되며,상기 메모리-/지연 회로(3)의 출력이 제 2 데이터 출력(4)에 접속되고,하나의 클럭 신호(CLK)를 수신할 때 상기 데이터 메모리(1)가 저장된 데이터(D1, D2, D3)를 출력 라인(11)을 통해 출력하며,상기 메모리-/지연 회로(3)가 데이터 메모리(1)로부터 출력된 데이터(D1, D2, D3)를 시간적으로 지연시켜 제 2 데이터 출력(4)으로 전송하는 것을 특징으로 하는 회로 장치.
- 제 1항에 있어서,상기 메모리-/지연 회로(3)가 클럭 라인(10)에 접속되고,상기 메모리-/지연 회로(3)가 데이터(D1, D2, D3)를 1 클럭 신호만큼 시간적으로 지연시켜 제 2 데이터 출력(4)으로 출력하는 것을 특징으로 하는 회로 장치.
- 제 1항에 있어서,제 3 데이터 출력(6)이 배치되고,제 1 메모리-/지연 회로(3)의 출력이 제 2 메모리-/지연 회로(5)의 입력에 접속되며,상기 제 2 메모리-/지연 회로(5)가 클럭 라인(10)에 접속되고,상기 제 2 메모리-/지연 회로(5)의 출력이 제 3 데이터 출력(16)에 접속되며,상기 제 2 메모리-/지연 회로(5)가 제 1 메모리-/지연 회로(3)로부터 제공되는 데이터를 1 클럭 신호만큼 시간적으로 지연시켜 제 3 데이터 출력(16)으로 전송하는 것을 특징으로 하는 회로 장치.
- 제 1항 내지 제 3항 중 어느 한 항에 있어서,상기 메모리-/지연 회로(30, 31, 32)가 데이터 경로 회로(40, 41, 42)에 접속되고, 상기 데이터 경로 회로를 통해 데이터가 데이터 출력(2, 4, 16)으로 가이드 되는 것을 특징으로 하는 회로 장치.
- 제 1항 내지 제 3항 중 어느 한 항에 있어서,메모리-/지연 회로(3, 5, 6; 30, 31, 32)로서 마스터-슬레이브-플립플롭 회로가 배치되는 것을 특징으로 하는 회로 장치.
- 제 1항 내지 제 3항 중 어느 한 항에 있어서,상기 데이터 메모리(1)가 제어 라인(14)을 통해 제어 유닛(9)과 접속되며, 상기 제어 유닛은 미리 제공된 제어 신호를 이용하여 데이터 메모리(1)로부터 데이터의 출력을 개시하는 것을 특징으로 하는 회로 장치.
- 제 1항 내지 제 3항 중 어느 한 항에 있어서,상기 메모리-/지연 회로(30, 31, 32)가 하나의 제어 라인(76)을 통해 제어 유닛(9)과 접속되며, 상기 제어 유닛이 데이터의 계속적인 전송을 개시하는 것을 특징으로 하는 회로 장치.
- 제 1항 내지 제 3항 중 어느 한 항에 있어서,메모리 모듈(70)상에 집적되고,상기 메모리 모듈(70)을 통해 정보가 데이터 메모리(1)에 저장되는 것을 특징으로 하는 회로 장치.
- - 데이터를 판독 입력할 수 있는 경로가 되는 예정된 개수의 데이터 입력을 포함하고,- 데이터 메모리와 접속되는 제어 회로를 포함하는,상기 회로 장치로부터 데이터를 판독 출력하기 위한 장치에 있어서,상기 데이터 메모리(83)내에 소수의 액티브 데이터 입력(85)이 고정 입력될 수 있고,상기 제어 회로(82)가 예정된 개수의 데이터 입력(85)을 통해 데이터를 병렬로 판독 입력하는 것을 특징으로 하는 장치.
- 제 9항에 있어서,상기 데이터 메모리(83)에서 시간 클럭이 조절될 수 있고,상기 제어 회로(82)가 데이터를 예정 가능한 시간 클럭으로 판독 입력하는 것을 특징으로 하는 장치.
- 제 9항에 있어서,상기 데이터 메모리(83)에 클럭 시간이 저장될 수 있으며,상기 시간 클럭은 데이터 입력의 개수 x 클럭 시간으로부터 산출되는 것을 특징으로 하는 장치.
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