DE3032298A1 - Halbleiterspeichervorrichtung - Google Patents

Halbleiterspeichervorrichtung

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DE3032298A1 DE19803032298 DE3032298A DE3032298A1 DE 3032298 A1 DE3032298 A1 DE 3032298A1 DE 19803032298 DE19803032298 DE 19803032298 DE 3032298 A DE3032298 A DE 3032298A DE 3032298 A1 DE3032298 A1 DE 3032298A1
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Description

  • Halbleiterspeichervorrichtung
  • Die Erfindung bezieht sich auf eine Halbleiterspeichervorrichtung und insbesondere auf eine Serienzugriffsanordnung für einen MOS-Schreib/Lese-Speicher mit wahlfreiem Zugriff.
  • Die Speichervorrichtung ist so ausgestaltet, daß sie Fehler toleriert.
  • Halbleiterspeicher, die mittels eines N-Kanal-Silizium-Gate-MOS-Prozessors hergestellt werden und mit dynamischen Zellen mit jeweils einem Transistor arbeiten, werden derzeit in Computern und in digitalen Anlagen in sehr großem Umfang eingesetzt. Das Herstellungsvolumen solcher Vorrichtungen führte zu einer ständigen Reduzierung der Kosten entsprechend der ~Lernkurventheorie", und dieser Trend hält mit dem Anwachsen des Herstellungsvolumens an.
  • Außerdem ermöglichten es Verbesserungen der Linienauflösung und andere Faktoren, die Bit-Dichte während der letzten Jahre von 1K bis 4K und schließlich bei derzeit hergestel#ten Vorrichtungen von 16K bis 64K zu vergrößern. Diese Tatsache ergab eine weitere Herabsetzung der Kosten pro Bit bei dieser Art von Computerspeichern.
  • Gewöhnlich enthält ein Computer irgendeiner Größe, sei es nun eine Zentraleinheit, ein Minicomputer oder ein Mikrocomputer, mehrere verschiedene Typen von Speichern.
  • Dabei kann es sich beispielsweise um folgende Speichertypen handeln: Notizblockspeicher (Cache-Speicher), dynamische oder statische Schreib/Lese-Speicher (RAM), elektrisch programmierbare Festspeicher (EPROM), elektrisch veränderliche Festspeicher (EAROM), Festspeicher (ROM), Pufferspeicher, Magnetblasenspeicher, Speicher mit Ladüngskopplungselementen (CCD), verschiedene Arten von Plattenspeichern einschließlich von Plattenspeichern mit festen Köpfen und mit beweglichen Köpfen, sowie Magnetbandspeicher, Gewöhnlich sind die Speichertypen mit den höheren Zugriffsgeschwindigkeiten die teuersten, während die mit niedrigeren Zugriffsgeschwindigkeiten billiger sind, wenn die Kosten pro Bit betrachtet werden. Weitere Faktoren wie die Einfachheit der Programmierung, die Fiiichtigkeit des Speicherinhalts, der Auffrischungsvorsatz, die Größe, die Verlustleistung und dergleichen diktieren die Wahl des einen oder des anderen Speichertyps. Einer der üblichsten Speichertypen in derzeitigen Zentralcomputern ist der Plattenspeicher mit beweglichen Köpfen, der relativ preisgünstig ist, doch eine niedrige Zugriffsgeschwindigkeit hat. Plattenspeicher mit festen Köpfen sind daher als Schnellpuffer zwischen einem Plattenspeicher mit beweglichen Köpfe und einem Schreib/Lese-Speicher mit Direkt zugriff verwendet worden, wobei die Kosten niedriger als bei einem Schreib/-Lese-Speicher allein, jedoch geringfügig höher als bei einem Plattenspeicher mit beweglichen Köpfen waren.
  • Verschiedene Hersillungsverfahren und Herstellungsanlagen, verschiedene Entwurfsüberlegungen für die Produktverbesserung und verschiedene technologische Grundlagen waren die Ursache dafür, daß die verschiedenen Computerspeicher die wirtschaftlichen Möglichkeiten nicht in optimaler Weise ausnutzten. Beispielsweise ist ein Bereich der gesamten Speichertechnologie von Speichern mit Ladungskopplungsbauelementen (CCD-Speichervorrichtungen) besetzt, bei denen es sich um serielle Halbleitervorrichtungen handelt, die für den Einsatz zwischen einem Plattenspeicher mit beweglichen Köpfen und einem Schreib/Lese-Speicher geeignet sind und somit Plattenspeicher mit festen Köpfen ersetzen.
  • Trotz der Tatsache daß CCD-Speichervorrichtungen grundsätzlich N-Kanal-MOS-Schreib/Lesespeichern ähnlich sind, war die große Sachkenntnis, die bei der Entwicklung und Herstellung der hauptsächlichen Speicherprodukte auf Seiten der großen Halbleiterhersteller vorhanden war, auf Grund der unterschiedlichen Technologien nicht auf CCD-Speichervorrichtungen anwendbar. Diese Speichervorrichtung hat daher hinsichtlich des Herstellungsvolumens, der Kostenreduzierung und dem Zuwachs der Bitdichten nicht schrittgehalten. Aus diesem Grund haben die Hersteller von Computeranlagen herkömmliche dynamische Schreib/Lese-Speichervorrichtungen dazu benutzt, die Arbeitsweise von CCD-Speichervorrichtungen zu simulieren, um damit die Funktion der Pufferung zwischen einem Plattenspeicher mit beweglichen Köpfen und einem Schreib/Lese-Speicher zu erzielen. Dies ist zwar etwas billiger, doch ergibt die unausgenützte Geschwindigkeit dynamischer Schreib/ Lese-Speicher unnötige Kosten.
  • Den Entwicklern von MOS/LSI-Schaltungen stehen zwar die verschiedenartigsten Schieberegisterstufen zur Verfiigung, doch führten die mit diesen bekannten Vorrichtungen verbundenen Nachteile zu Kompromissen bei der Auswahl eines Stufentyps, der die für einen bestimmten Anwendungsfall geeigneten Sigenschaften hat. Diese Nachteile sind eine hohe Verlustleistung, eine langsame Arbeitsgeschwindigkeit,eine komplizierte Zeitsteuerung, eine große Fläche auf dem Halbleiterkörper und dergleichen. Ein Anwendungsfall für serielle Schieberegister für MOS/LSI-Schaltungen, bei denen diese Faktoren besonders kritisch sind, ist in einem dynamischen Speicher mit serieller Eingabe und serieller Ausgabe gegeben, wie er hier beschrieben wird.
  • Eine Beurteilung der Anwendung verschiedener Speichertypen durch eine Zentraleinheit (CPU) in typischen Rechenanlagen zeigt, daß ein mit hoher Geschwindigkeit arbeitender Schreib/Lese-Speicher (RAM) während beträchtlicher Abschnitte der üblicherweise angewendeten Operationen als direkte Schnittstelle zur Zentraleinheit nicht benötigt wird. Dafür ist ein mit hoher Geschwindigkeit arbeitender Speicher mit seriellem Zugriff sehr nützlich bei der Ubertragung von Datenblöcken in den Cache-Speicher, oder in die Arbeitsregister der Zentraleinheit. Es ist also erwünscht, daß zusätzlich zum schnellen Schreib/-Lese-Speicher mit hoher Geschwindigkeit arbeitende Serienzugriffsspeicher zur Verfügung stehen, die als Alternative benutzt werden können. Die fortgesetzten Investitionen in die Technologie dynamischer MOS-Schreib/Lese-Speicher und der serielle Betrieb von CCD-Speichervorrichtungen oder von Schreib/Lese-Speichern mit seriellem Zugriff, wie sie hier beschrieben werden, ergeben die Möglichkeit, Speicher mit seriellem Zugriff und Speicher mit wahlfreiem Zugriff auf einem einzigen Halbleiter-Chip unter Erzielung beträchtlicher Kostenvorteile zu kombinieren.
  • Eine Reduzierung der Größe des Halbleiterplättchens führt gewöhnlich zu niedrigeren Kosten, da mehr Plättchen pro Halbleiterscheibe vorhanden sind, und es ergibt sich eine verbesserte Ausbeute, wenn eine gegebene Fehlerwahrschein lichkeit pro Einheitsfläche angenommen wird. Eine beträchtliche Fläche auf dem Halbleiterplättchen wird für die X- und Y-Adressendecodierer in einem herkömmlichen dynamischen Schreib/Lese-Speicher benötigt. Ein Adressierungsverfahren, das diese Decodierer überflüssig macht, würde wesentlich dazu beitragen, die Größe und die Kosten des Halbleiterplättchens zu reduzieren.
  • Die Ausbeute guter Halbe iterplättchen pro Scheibe ist bei der Herstellung von Halbleiterbauelementen ein ständiges Problem. Gewöhnlich steigt die Ausbeute während der Produktionszeit eines Produkts beispielsweise von nahezu 0 am Anfang auf über 50% an, wenn das Produkt ausgereift ist. Am oberen Ende dieses Bereichs kann das Produkt kostengünstig und ziemlich gewinnbringend sein,doch bringt die geringe Ausbeute am Anfang hohe Kosten und eine hohe Anzahl von Ausschuß-Halbleiterplättchen. Wenn insbesondere am Anfang der Produktion ein Teil des Ausschusses gerettet werden könnte, würden beträchtliche Kosteneinsparungen und ein wesentlich früheres Auslieferdatum der Bauteile erhalten. Zu diesem Zweck sind verschiedene fehlertolerante Speicheranordnungen vorgeschlagen worden, wie sie beispielsweise in der US-PS 3 988 777 beschrieben sind. Viele dieser Speicheranordnungen waren jedoch hinsichtlich der Plättchengröße nur mit hohen Kosten zu verwirklichen und setzten die Arbeitsgeschwindigkeit der Speichervorrichtiingen herab.
  • Mit Hilfe der Erfindung soll eine Halbleiterspeichervorrichtung geschaffen werden, bei der das gleiche Grundaufbauprinzip eines Speichertyps, beispielsweise eines dynamischen MüS-Schreib-Lese-Speichers (RAM) zur Erzeugung eines anderen Speichertyps, beispielsweise eines CCD-Speichers, angewendet wird, der auf andere Weise arbeitet, so daß die Einsparungen der Herstellung in großem Maßstab und die Verbesserungen des Aufbaus gemeinsam ausgenutzt werden. Ferner soll eine Speichervorrichtung mit seriellem Zugriff geschaffen werden, die niedrige Kosten verursacht, mit hoher Geschwindigkeit arbeitet und in großen Mengen hergestellt werden kann.
  • Außerdem soll ein mit hoher Geschwindigkeit arbeitendes serielles Schieberegister geschaffen werden, das besonders vorteilrjaft in einem seriellen Halbleiterspeicher eingesetzt werden kann. Außerdem soll ein mit hoher Geschwindigkeit arbeitender Speicher mit kombiniertem seriellen und wahlfreien Zugriff geschaffen werden, der besonders günstig in MOS/LSI-Halbleiterschaltungsvorrichtungen verwendet werden kann. Die zu schaffende Speichervorrichtung mit seriellem und wahlfreiem Zugriff soll niedrige Kosten verursachen und in Massenproduktion hergestellt werden können. Die Speichervorrichtung soll außerdem Fehler tolerieren, und sie soll insbesondere für eine Speichervorrichtung mit seriellem Zugriff geeignet sein, die kostengiinstig ist und in Massenproduktion hergestellt werden kann. Es soll auch eine MOS/LSI-Speichervorrichtung geschaffen werden, die eine hohe Bitdichte bei niedrigen Kosten aufweist.
  • Die erfindungsgemäße Halbleiterspeichervorrichtung des MOS/LSI-Typs mit dynamischen 1-Transistor-Zellen weist eine serielle Eingabe/Ausgabe-Anordnung auf. Ein mit hoher Geschwindigkeit arbeitendes serielles Schieberegister, dessen Stufenzahl gleich der Anzahl der Spalten in der Speicherzellenmatrix ist, ist mit Hilfe von Ubertragungstoren an die Spalten angeschlossen. Die Bits im Register können in die Spalten der Matrix und somit zu einer adressierten Zellenzeile geladen werden ; es ist auch möglich, die in einer vollständigen adressierten Zellenzeile enthaltenen Daten in die Schieberegisterstufen über die Spalten und über übertragungstore zu laden. Daten aus extrnen Quellen werden für eine Schreiboperation seriell in das Schieberegister geladen; für eine Leseoperation werden die Daten seriell aus dem Schieberegister zu einem externen Empfänger geschoben. Die Zellenmatrix kann zur Auffrischung während der Zeitperiode, in der die Daten in das serielle Register oder aus dem seriellen Register geschoben werden, adressiert werden. In einer Ausführungsform ist das Schieberegister in zwei Halbregister aufgeteilt, die an entgegengesetzte Seiten der Spalten mittels Ubertragungstoren angeschlossen sind. Das Laden von Daten in das Schieberegister erfolgt seriell, wobei Bit für Bit zwischen den zwei llalbregistern abgewechselt wird; das Ausschieben von Daten aus dem Register zu einem externen Empfänger erfolgt wieder abwechselnd zwischen den beiden Halbregistern. Das aufgeteilte Register kann mit der doppelten Taktfrequenz getaktet werden.
  • In einer weiteren Ausführungsform enthält die Halbleiterspeichervorrichtung sowohl eine Speichermatrix mit seriellem Zugriff als auch eine Speichermatrix mit wahlfreiem,also direktem Zugriff auf dem gleichen Halbleiter-Chip.Wenn die Adresse bei der Adressierung der Halbleiterspeichervorrichtung im Abschnitt mit wahlfreiem Zugriff enthalten ist, dann erfolgt die Dateneingabe oder die Datenausgabe in der gleichen Weise wie in einem dynamischen Schreib/Lese-Speicher; ist die Adresse jedoch in der seriellen Matrix enthalten, erfolgt der Zugriff in der oben für den Serienzugriffsspeicher beschriebenen Weise.
  • In einer weiteren Ausführungsform speichert die Halbleiterspeichervorrichtung vom Typ einer auf einem Halbleiter-Chip untergebrachten MOS/LSI-Matrix aus dynamischen 1-Transistor-Schreib/Lese-Speicherzellen sowohl Daten als auch Adressen in Matrixzeilen, und als Dateneingabe- und Datenausgabeanordnung wird ein mit hoher Geschwindigkeit arbeitendes Serienzugriffs-Schieberegister (wie oben ausgeführt) verwendet. Daten im Schieberegister werden in die Spalten oder aus den Spalten der Matrix übertragen, wenn ein Komparator angibt, daß eine eingegebene Adresse mit der gespeicherten Zeilenadresse übereinstimmt. Die Zeilen werden nacheinander von einem Kommutator aktiviert, so daß keine Zeilen- oder Spaltendecodierer benötigt werden. Die Aufladespeichervorrichtung kann Fehler tolerieren, indem ein elektrisch programmierbarer Transistor mit potentialmässig nicht festliegender Gate-Elektrode an jede Zeile angeschlossen ist, der so programmiert wird, daß der Eingang oder der Ausgang ausgetastet wird, wenn die Zeile schlechte Zellen enthält. Das Merkmal, daß dte Halbleiterspeichervorrichtung Fehler toleriert, ist für das die Vorrichtung benutzende Computersystem transparent, da keine Ubereinstimmung auftritt, bis der Kommutator eine physikalisch einwandfreie Zeile mit der richtigen gespeicherten Adresse aktiviert.
  • Die Erfindung wird nun an Hand der Zeichnung beispielshalber erläutert. Es zeigen: Fig.1 ein elektrisches Blockschaltbild einer Halbleiterspeichervorrichtung mit den Merkmalen des seriellen Zugriffs nach der Erfindung, Fig.2a bis 2i Diagramme, die den zeitlichen Verlauf von Spannungen oder anderer Größen in verschiedenen Teilen der Vorrichtung von Fig.1 veranschaulichen, Fig.3 ein elektrisches Schaltbild der Zellenmatrix in der Vorrichtung vonFig.1, Fig.4 ein elektrisches Blockschaltbild einer Halbleiterspeichervorrichtung mit Merkmalen gemäß einer weiteren Ausführungsform der Erfindung, Fig.5a bis 5i und 5'a bis 5'i Diagramme, die den zeitlichen Verlauf von Spannungen oder anderer Größen in verschiedenen Teilen der Vorrichtung von Fig.4 veranschaulichen, Fig.6 ein elektrisches Schaltbild einer der Zellenmatrizen in der Vorrichtung von Fig.1, Fig.7 ein elektrisches Blockschaltbild einer Halbleiterspeichervorrichtung mit Merkmalen gemäß einer weiteren Ausführungsform der Erfindung, Fig.8a bis 8t Diagramme, die den zeitlichen Verlauf von Spannungen oder anderer Größen in verschiedenen Teilen der Vorrichtung von Fig.7 veranschaulichen, Fig.9 und 9a elektrische Schaltbilder von Teilen der Ze]lenmatrix in der Vorrichtung von Fig.7 und Fig.10 ein Logikdiagramm mit Einzelheiten der Vorrichtung von Fig.7.
  • In Fig.1 ist eine Speichervorrichtung in Form eines Blockschaltbilds dargestellt, bei der erfindungsgemäße Merkmale angewendet werden können. Es handelt sich dabei um einen Schreib/Lese-Speicher mit seriellem Zugriff, bei dem eine dynamische Zellenmatrix mit direktem Zugriff angewendet ist.
  • Die Speichervorrichtung wird mit Hilfe eines N-Kanal-Siljzium-Gate-MOS-Prozesses hergestellt, bei dem die Selbstjustierung angewendet wird und polykristallines Silizium in zwei Ebenen Anwendung findet. Die gesamte Speichervorrichtung von Fig.1 ist in einem Silizium-Plättchen mit einer Fläche von etwa 21 mm (1/30 inch2) enthalten, das üblicherweise in einem herkömmlichen Dual-in-line-Gehäuse mit 16 Anschlußstiften untergebracht ist. Die Speichervorrichtung enthält in diesem Beispiel eine Matrix 10 aus 65 536 Speicherzellen; die Matrix ist in zwei Hälften 10a und 10b aus jeweils 32 768 Zellen aufgeteilt, und sie ist in einem regelmässigen Muster aus 256 Zeilen und 256 Spalten angeordnet.
  • Von den 256 Zeilen (X-Leitungen) liegen 128 in der Matrixhälfte 10a und 128 in der Matrixhälfte 1Ob. Die 256 Spalten (Y-Leitungen) sind jeweils in Hälften geteilt, wobei eine Hälfte in der Matrixhälfte 10a und eine Hälfte in der Matrixhälfte 10b liegt. In der Mitte der Matrix liegen 256 I.eseverstärker 11; dabei handelt es sich um bistabile Differenzschaltungen, die so aufgebaut sind, wie in der US~-PS 4 081 701 beschrieben ist. Jeder Leseverstärker ist in der Mitte an eine Spaltenleitung angeschlossen, so daß an jede Seite jedes Leseverstärkers durch eine Spaltenleitungshälfte 128 Speicherzellen angeschlossen sind. Das Halbleiter-Plättchen erfordert nur eine einzige Versorgungsspannung Vdd von 5V und einen Masseanschluß Vss. Eine interne Ladungspumpe ist nicht notwendig, da keine Substratvorspannung angewendet wird.
  • Ein in zwei Hälften geteilter Zeilenadressendecodierer 12 ist mit Hilfe von 16 Leitungen 13 an acht Adressenpuffer 14 über Ausgangsschaltungen 15 angeschlossen. An Eingänge der Adressenpuffer 14 wird über acht Adresseneingabeanschlüsse 16 eine aus acht Bits bestehende Zeilenadresse mit TTL-Spannungswerten angelegt. Der Zeilendecodierer 12 wählt eine der 256 Zeilenleitungen aus, wie sie durch eine aus acht Bits bestehende Adresse an den Adresseneingabeanschlüssen 16 definiert wird; wenn die ausgewählte Zeilenleitung in der Matrixhälfte 10b liegt, wird auch eine Blindzellenzeile 17 auf der anderen Seite der Leseverstärker 11 aktiviert, während bei der Auswahl einer Zeilenleitung in der Matrixhälfte 10a eine Blindzellenzeile 18 aktiviert wird. Die Speichervorrichtung gleicht, soweit sie bisher beschrieben wurde, einem herkömmlichen dynamischen Schreib/Lese-Speicher, wie er beispielsweise in flElectronic51?,13.September 1973, Seiten 116 bis 121, 19.Februar 1976, Seiten 116 bis 121, 13.Mai 1976 , Seiten 81 bis 86 und 28.September 1978, Seiten 109 bis 116 beschrieben ist; nach einem Merkmal der Erfindung ist jedoch anstelle einer Einzelbit-oder Byte-Parallel-Ein/Ausgabe eine serielle Ein/Ausgabe unter Verwendung eines Schieberegisters vorgesehen. Es wird ein serielles 256-Bit-Schieberegister benutzt, das in zwei gleiche Hälften 20a und 2Db aufgeteilt ist, wobei jeweils eine der Hälften auf einer Seite der Matrix angeordnet ist. Das Schieberegister kann für einen Lesezyklus aus den Spaltenleitungen der Matrix 10 geladen werden, oder sein Inhalt kann für einen Schreibzyklus mittels 128 übertragungstoren 21a auf einer Seite oder einer entsprechenden Anzahl von Ubertragungstoren 21b auf der anderen Seite in die Spaltenleitungen geladen werden.Die Dateneingabe in die Speichervorrichtung erfolgt über einen Dateneingabeanschluß 22, der über einen Puffer und eine Multiplexschaltung 23 mit Eingängen 24a und 24b der Registerhälften in# Verbindung steht. Das serielle Lesen der Registerhälften 20a und 20b erfolgt über Leitungen 25a und 25b, eine Datenausgabe-Multiplexschaltung 26, einen Puffer und einen Datenausgabeanschluß 27. Die Schieberegisterhälften 20a und 20b werden mit Hilfe eines Taktsignals ~ betätigt, das zur Erzeugung von Taktsignalen #1 und #2 benutzt wird, wobei das am Eingang 24 anliegende Bit für jeden Taktzyklus durch zwei Inverter durch die Stufen des Registers geschoben wird. Für Schreiboperationen werden nur 128 Zyklen des Taktsignals ~ benötigt, damit 256 Bits zum Auffüllen der 256 Bits der Registerhälften 20a und 20b geladen werden. Anschließend wird ein Kontrollsignal ~T angelegt, damit die 256 Bits den 256 Spaltenleitungen in den Matrixhälften 10a und 1Ob zugeführt werden. Bei dieser Schreiboperation werden die Leseverstärker 11 dann so betätigt, daß die Spaltenleitungen tf einen vollen digitalen Signalwert gesetzt werden, wonach eine (von der Adresse in den Puffern 14 ausgewählte) Zeilenleitung betätigt wird, so daß die Daten in die Speicherzellen dieser Zeile eingegeben werden. Ein Lese zyklus beginnt mit einer Adresse an den Eingabeanschlüssen 16, die so decodiert wird, daß eine der 256 Zeilenadressenleitungen und die Blindzellenzeile der anderen Matrixhälfte betätigt werden. Die Leseverstärker 11 werden dann von einem Taktsignal ~S so betätigt, daß an die Spaltenleitungen zwangsweise ein voller digitaler Signalwert angelegt wird, worauf dann die übertragungstore 21a und 21b vom Kontrollsignal ~T so betätigt werden, daß die 256 Bits aus der ausgewählten Zeile in die entspre chende Schiebere giste rhälfte 20a oder 20b eingegeben werden. Das Schiebetaktsignal ~ bewegt die 256 Bits dann seriell über die Multiplexschaltung 26 zum Ausgangsanschluß 27, was in zwei Stufen pro Taktzyklus oder mit dem doppelten Wert der üblichen Schieberate erfolgt, so daß 128 Zyklen des Taktsignals 0 erforderlich sind.
  • Die Zeilenadresse mtß an den Eingabeanschlüssen 16 erscheinen, wenn an einen Eingang 28 ein Zeilenadressen-Abtastsignal oder ein Chip-Freigabesignal angelegt wird, das in Fig.2a mit RAS oder CE angegeben ist. Ein in Fig.2b zu erkennendes Schreib/Lese-Steuersignal W an einem Eingang 29 ist ein weiteres Steuersignal für die Speichervorrichtung. Diese Eingangssignale werden der Taktgenerator-und Steuerschaltung 30 zugeführt, die eine große Anzahl von 'i'akt- und Steuersignalen erzeugt, die die Arbeitsweise der verschiedenen Baueinheiten der Vorrichtung festlegen. Wenn das Signal = nach Fig.2a einen niedrigen Wert annimmt, veranlassen von diesem Signal m abgeleitete Taktsignale die Puffer 14, die dann an den Eingabe-Anschlüssen 16 vorhandenen acht Bits anzunehmen und festzuhalten. Die Zeilenadresse muß während der in Fig.2c angegebenen Zeitperiode gültig sein. Für eine Leseoperation hat das Signal W am Eingang 29 während der in Fig.2b dargestellten Periode einen hohen Wert, und die Datenausgabe am Anschluß 27 erfolgt während der Zeitperiode von 128 Zyklen gemäß Fig.2d. Für eine Schreiboperation muß das Signal W einen niedrigen Wert annehmen, wie in Fig.2b dargestellt ist, und die Dateneingabebits müssen während der folgenden Zeitperiode von 128 Zyklen gemäß Fig.2e gültig sein. Ein Auffrischungsvorgang erfolgt jedesmal dann, wen an den Eingabeanschlüssen 16 eine Zeilenadresse erscheint und das Signal RAS einen niedrigen Wert annimmt. Während der 128 Zyklen, in denen die Schieberegisterhälften 20a und 20b vom Eingangsanschluß 22 geladen oder über den Ausgangsanschluß 27 gelesen werden, kann ein Auffrischungsvorgang erfolgen, indem eine neue Zeilenandresse zusammen mit einem Signal RAS in den Halbleiter-Chip geladen wird.
  • Das Schieberegister mit den Hälften 20a und 20b wird nicht gestört, solange das Kontrollsignal ~T nicht auftritt, das vom Signal Cr gesteuert wird. Serielle Daten können in die Registerhälften 20a und 20b geschoben werden, während Daten ausgeschoben werden. Somit kann eine Schreiboperation unmittelbar nach der Auslösung einer Leseoperation beginnen.
  • In Fig.3 ist ein Abschnitt der Zellenmatrix mit zugehörigen Schieberegisterstufen schematisch dargestellt. Vier dieser 256 gleichen Leseverstärker 11, die in der Mitte der Matrix angeordnet sind, sind gemäß der Darstellung an die vier Spaltenleitungshälften 38a oder 38b angeschlossen. Mit jeder Spaltenleitungshälfte 38a oder 38b sind 128 Speicherzellen verbunden , die jeweils einen Speicherkondensator 40 und einen Transistor 41 enthalten. Die Zellen sind so auf gebaut, wie an den oben erwähnten Stellen der Zeitschrift Electronics oder in der US-PS 4 012 757 beschrieben ist.
  • Zeilenleitungen 43, die die Ausgänge der Zeilendecodierer 12 sind, sind an die Gate-Elektroden aller Transistoren 41 in jeder Zeile angeschlossen; es sind 256 gleiche Zeilenleitungen 43 in der Matrix enthalten. Mit jeder Spaltenleitungshälfte 38a oder 38b ist auch eine Blindzelle 17 oder 18 verbunden, die aus einem Speicherkondensator 44, einem Zugriffstransistor 45 und einem Masseanlegungstransistor 45' besteht.
  • Die Gate-Elektroden aller Blindzellen in einer Zeile sind an eine Leitung 46 oder 47 angeschlossen. Wenn die Zeilenadresse eine der Leitungen 43 auf der linken Seite auswählt, wird der entsprechende Transistor 1 eingeschaltet, so daß der Kondensator 40 dieser ausgewählten Zelle mit der Spaltenleitungshälfte 38a verbunden wird, während gleichzeitig die Blindzellen-Auswahlleitung 47 auf der anderen Seite aktiviert wird, was zur Folge hat, daß der Kondensator 44 in einer der Blindzellen 18 der Spaltenleitungshälfte 38b verbunden wird. Der Blindzellenkondensator 44 hat nur ein Drittel der Kapazität des Speicherzellenkondensators 40. Die Blindzelle wird vor jedem aktiven Zyklus durch den Transistor 45' auf den Digitalwert "O" vorgeladen.
  • Die der seriellen Ein- und Ausgabe dienenden Registerhälften 20a und 20b bestehen aus Schieberegisterstufen 50a bzw. 50b, die zu beiden Seiten der Zellenmatrix liegen.
  • Der Eingang 51 jeder Stufe ist so angeschlossen, daß er das Signal vom Ausgang 52 der vorangehenden Stufe empfängt, wie es allgemein üblich ist. Das Register wird mit Hilfe von zwei Taktphasen #1, #2 und mit Hilfe verzögerter Taktsignale 01d und #2d betätigt, die von einem Taktsignal ~ abgeleitet sind, das von einer Quelle außerhalb des Halbleiter-Chips geliefert wird. Dies bedeutet, daß das Taktsignal ~ dazu benutzt wird, ein weiteres, gegenphasiges Taktsignal zu erzeugen, wobei die beiden Taktsignale dann zur Erzeugung der verzögerten Taktsignale benutzt werden. Der Eingang 24a oder 24b der ersten Stufe 50a bzw. 50b wird von der Dateneingabe-Multiplexschaltung 23 gespeist, und das Ausgangssignal der letzten Stufe 50a oder 50b wird der Datenausgabe-Multplexschaltung 26 zugeführt. Die übertragungstore 21a, 21b bestehen aus 256 gleichen Transistoren 53, deren Source-Drain-Strecken in Serien zwischen den Spaltenleitungshälften 38a bzw. 38b und den Schieberegisterstufen 50a bzw. 50b liegen. Die Gate-Elektroden der Transistoren 53 sind mittels einer Leitung 54 an das Taktsignal ~T gelegt.
  • Die Stufen 50a, 50b des Schieberegisters sind vierphasige, dynamische, verhältnislose Stufen mit verbessertem Störabstand und mit verbesserter Arbeitsgeschwindigkeit. Die Schieberegisterstufen machen von Transistoren mit minimalen Abmessungen Gebrauch, und sie haben eine geringe Verlustleistung. Es werden zwar vier Taktphasen benutzt, doch sind zwei der Taktsignale, die Taktsignale #l und #2, die herkömmlichen, sich gegenseitig ausschließenden zwei Taktphasen, die in den meisten Speicheranordnungen benutzt werden. Die zwei anderen Taktsignale, also die Taktsignale ~1d und #2d können sehr einfach von den zwei ersten Taktsignalen abgeleitet werden.
  • Jede Stufe besteht aus einem ersten Invertertransistor 55 und aus einem zweiten Invertertransistor 56 sowie aus einem getakteten Ladetransistor 57 bzw. 58 für jeden Invertertransistor. Ein Übertragungstransistor 59 oder 60 koppelt jeden Invertertransistor mit dem nächsten. Die Drain-Elektroden der Lasttransistoren 57 und 58 führen zur Versorgungsspannung Vdd, und die Source-Elektroden der Invertertransistoren 55 und 56 sind an die an den Leitungen 61 bzw. 62 anliegenden Taktsignale ~1R bzw.#2R gelegt. Dies sind keine zusätzlichen Taktsignale;die Taktsignale ~1R und ~2R repräsentieren Verbindungen mit dem Massewert Vss beim Auftreten der Taktsignale #1 urd.#2 an den Transistoren 61' und 62'. Die Source-Elektroden könnten andrerseits auch an die Taktsignale #1 und #2 gelegt sein.
  • Die Arbeitsweise einer Stufe läßt sich verstehen, indem die Schaltungszustände an vier bestimmten Zeitpunkten T1 bis T4 betrachtet werden, die in Fig.2 angegeben sind.
  • Am Zeitpunkt T1 haben die Taktsignale ~1 und ~1d einen hohen Wert, während die Taktsignale #2 und 02d einen niedrigen Wert haben; dies ist eine unbedingte Vorladeperiode, in der die Transistoren 57 und 59 eingeschaltet sind und die Schaltungspunkte 63 und 64 auf einen hohen Wert aufgeladen werden, Während dieser Zeitperiode sind die Transistoren 58 und 60 gesperrt, was bedeutet, daß die Spannung an den Schaltungspunkten 51 und 52 zuvor eingestellt wurde und nun festgehalten ist. Die Signale an den Schaltungspunkten 51 und 52 können entweder einen hohen oder einen niedrigen Wert haben, was von den im Register gespeicherten Daten abhängt. Da das Taktsignal #2 einen niedrigen Wert hat und der Schaltungspunkt 64 vorgeladen wird, wird der Transistor 56 eingeschaltet, was zum Entladen des Schaltungspunkts 66 auf einen niedrigen Wert, also auf den Massewert Vss, über die Source-Elektroden der Transistoren 56 führt. Dieser Vorgang ergibt einen günstigen Ladungsspeicherzustand am Schaltungspunkt 64, indem die Drain-Elektrode, der Kanal und die Source-Elektrode des Transistors 56 auf einen niedrigen Wert gesetzt werden.
  • Am Zeitpunkt T2 nimmt das Taktsignal #1 einen niedrigen Wert an; während dieser Zeitperiode können die Zustände an den Schaltungspunkten 63 und 64 verändert werden. Sie bleiben hoch, wenn ein niedriger Signalwert am Eingangsschaltungspunkt 51 gespeichert ist, oder sie können einen niedrigen Wert durch Entladen über den Transistor 55 auf den Massewert Vss (bei niedrigem Taktsignal 01)annehmen, wenn ein hoher Wert am Schaltungspunkt 51 gespeichert ist.
  • In jedem Fall wird das Komplement des Datensignals am Eingangsschaltungspunkt 51 zum Schaltungspunkt 54 übertragen. Wenn das Taktsignal ~1d einen niedrigen Wert annimmt, beginnt der Zeitpunkt T3, an dem der Transistor 59 gesperrt wird und die Spannung am Schaltungspunkt 64 isoliert wird; alle Taktsignale haben dabei den niedrigen Wert, und die Schaltung befindet sich in einem Ruhezustand.
  • Am Zeitpunkt T4 wird eine unbedingte Vorladezeitperiode für die zweite Hälfte der Registerstufe ausgelöst, die der Vorladezeitperiode gleicht, die während T1 in der ersten Hälfte vorliegt; das Ergebnis ist, daß am Ende des Taktsignals #2d die Daten rückkomplementiert worden sind und am Ausgangsschaltungspunkt 52 erscheinen.
  • Eine Verzögerungszeitperiode um ein Bit oder eine Stufe erfordert somit ein Taktsignalpaar #1, ~1d zuzüglich einem Signalpaar #2, #2d.
  • Am Speicherschaltungspunkt (beispielsweise am Schaltungspunkt 64) treten zwei interessierende Spannungszustände auf, die zeigen, warum die Schaltung einen so guten Störabstand hat. Wie bereits erwähnt wurde, wurden am Zeitpunkt T1 die Schaltungspunkte 63 und 64 unbedingt vorgeladen, und die Drain-Elektrode, der Kanal und die Source-Elektrode des Transistors 56 wurde auf einen niedrigen Signalwert gebracht, so daß an dem Zeitpunkt (Zeitpunkt T3), an dem das übertragungstor 59 isoliert ist, an der gesamten Gate-Kapazität, die aus der Gate-Drain-Kapazität Cgd, der Gate-Kanal-Kapazität Cgch und der Gate-Source-Kapazität Cgs besteht, eine volle Spannung oder keine Spannung erscheint. Wenn angenommen wird, daß der erste Spannungszustand der ist, bei dem ein hoher Signalwert gespeichert ist und am Schaltungspunkt 64 am Zeitpunkt T3 isoliert ist, dann wird am Zeitpunkt T4 beim Übergang des Taktsignals #2 auf einen hohen Wert der Schaltungspunkt 64 auf seinen Spannungswert angehoben,der höher als der ist, der gespeichert war. Dieser Zustand zeigt an, daß der Transistor 56 weiterhin im Triodenbereich während des gesamten unbedingten Aufladens und des bedingten Entladens der Schaltungspunkte 66und 52 verbleibt.
  • Der zweite Spannungszustand ist ein am Schaltungspunkt 64 am Zeitpunkt T3 gespeicherter und isolierter niedriger Wert ; wenn die Spannung an den Source-und Drain-Elektroden des Transistors 56 am Zeitpunkt T4 einen hohen Wert annimmt , wird der am Schaltungspjnkt 64 gespeicherte niedrige Wert von der Gate-Source-Kapazität Cgs und der Gate-Drain-Kapazität Cgd des Transistors 56 beträchtlich angehoben. Da die Drain- und Source-Spannungen jedoch stets die Gate-Spannung übersteigen, bleibt der Transistor 56 gesperrt, und die Schaltung arbeitet weiter.
  • Wenn am Schaltungspunkt 64 ein hoher Spannungswert gespeichert ist, wird das unbedingte Vorladen der Schaltungspunkte 66 und 52 durch den Transistor 56 bewirkt, während bei der Speicherung des Werts "O" am Schaltungspunkt 64 der Transistor 58 das Vorladen durchführt.
  • Da der Transistor 57 und der Transistor 58 normalerweise die Vorladefunktion ausführen, müssen die Source-Elektroden der Transistoren 55 und 56 nur am entsprechenden Zeitpunkt entladen und nicht geladen werden. Falls es für den Aufbau der Schaltung zweckmässiger ist, können an diese Punkte auch die Taktsignale #1 und #2 gelegt werden. Ein an einem Speicherpunkt (51, 64, 52, usw.) gespeicherter Wert "O" führt zu einem maximalen hohen Pegel, der am nächsten Speicherpunkt festgehalten ist; wenn ein hoher Wert gespeichert ist, ist der Vorladewert ohne Bedeutung.
  • Auf diese Weise stören sich verschiedene Bits nicht, die verschiedene Datenwerte enthalten, wenn die Source-Elektroden abwechselnder Treibertransistoren (beispielsweise 56, 56') gemeinsam benutzt werden. Somit arbeitet die Schaltung von Fig.3 in der gewünschten Weise; dies ist einer Schaltung äquivalent, bei der die Source-Elektroden der Treibertransistoren 55 und 56 einzeln und nicht gemeinsam über Transistoren 61' und 62,' die mit den Signalen F und r getaktet werden, an Masse gelegt werden.
  • Die Schieberegisterstufen sind abwechselnd mit den jeweils zweiten Spaltenleitungen 38a oder 38b auf jeder Seite verbunden. Dies ergibt einen Vorteil, da die sechs Transistoren pro Stufe einfacher so angeordnet werden können, daß sie zwischen die jeweils zweiten Spaltenleitungen und nicht zwischen unmittelbar benachbarte Spaltenleitungen passen. Die Schrittweite in einer dynamischen Schreib/Lese-Speichermatrix, die für die Anwendung der erfindungsgemäßen Merkmale geeignet ist, beträgt etwa 20 pm (0,8mil); eine größere Anordnungsfläche für die sechs Transistoren einer Schieberegisterstufe steht in 2 x 20 pm oder 40yum zur Verfügung.
  • Das gleiche Ergebnis könnte erzielt werden, indem die beiden Hälften 50a und 50b des geteilten Schieberegisters auf der gleichen Seite der Matrix, jedoch überelijander angeordnet werden. Die Anordnung vonFig.1 oder von Fig.3, bei der alle geradzahligen Bits auf einer Seite und alle ungeradzahligen Bits auf der anderen Seite der Matrix liegen, ist jedoch wegen der Symmetrie für einen optimalen Betrieb der Leseverstärker von Vorteil.
  • Ein Blindübertragungstransistor 53' ist an dem Ende jeder Spaltenleitung angebracht, das nicht zum Anschliessen einer Schieberegisterstufe benutzt ist. Dadurch werden die Eingänge der Leseverstärker 11 elektrisch und physikalisch symmetriert, und es wird eine Blindkapazität angeschlossen, die wirksam wird ~wenn die von den Registerhälften 20a, 20b übertragene Spannung gelesen wird. Wenn das Signal ~T an der Leitung 54 erscheint, wird an beide Seiten der Spaltenleitung 38a und 38b über die Kapazität der Transistoren 53 oder 53' auf jeder Seite die gleiche Störsignälgröße gekoppelt, so daß der Störimpuls als Eingangssignal der Leseverstärker unwirksam gemacht wird und eine der Kapazität 44 gleichen Kapazität 67 an die der gelesenen Stufe 50a oder 50b entgegengesetzte Seite der Spaltenleitung angekoppelt wird.
  • Eine Dateneingabe-Multiplexschaltung 23 zum Anlegen abwechselnder Bits an die Eingänge 24a oder 24b enthält zwei Transistoren 70a und 70b, deren Gate-Elektroden von den Taktsignalen ##d und #2d angesteuert werden. Ein in Serie zu diesen Transistoren geschalteter Transistor 71 empfängt an seiner Gate-Elektrode ein Chip-Wählsignal CS, so daß Daten nur in das Schieberegister des oder der ausgewählten Speicher-Chips in einer großen Speicherschaltungskarte gelangen. Eine Datenausgabe-Multlplexschaltung 26 enthält Transistoren 72a und 72b, an deren Drain-Elektroden die Taktsignale ~1 oder #2 liegen, während die Ausgänge 25a oder 25b der letzten Stufe mit ihren Gateelektroden verbunden sind. Geschaltete Kondensatoren 73a oder 73b koppeln jeweils die Gate-Elektrode mit der zugehörigen Source-Elektrode. Die Transistoren 74a und 74b schliessen den Ausgang des einen Transistors 72a, 72b nach Masse Vss kurz, wenn der andere gültig ist; die Ansteuerung der Transistoren 74a und 74b erfolgt mittels der Taktsignale 01 bzw. #2. Ein vom Signal 75 betätigtes NOR-Glied 75 erzeugt ein Ausgangssignal am Anschluß 27. Die Datenausgabe- Multiplexschaltung 26 könnte so ausgeführt sein, daß sie die Datenbits festhält, nachdem die Taktsignale #1 oder #2 nicht mehr anliegen, falls dies erwünscht ist.
  • Es ist von Bedeutung, daß die Dateneingabe-oder Datenausgabegeschwindigkeit doppelt so groß wie die Folgefrequenz des Taktsignals ~ ist. Zum Eingeben oder zum Ausgeben von 256 Bits werden nur 128 Zyklen des Taktsignals ~ benötigt. Dieses Ergebnis wird auf Grund der Tatsache erreicht, daß das Schieberegister geteilt ist.Zum Verschieben eines Daten bits um eine Stelle werden zwei Taktimpulse benötigt, so daß bei Serienschaltung aller 256 Stufen auch 256 Taktzyklen benötigt würden. Ein Bauelement dieser Art, bei dem die derzeit üblichen Spezifikationen angewendet werden, kann maximal mit etwa 10 MHz getaktet werden, so daß eine Datenrate von 20 MHz möglich ist. Dies ist höher als beispielsweise bei typischen CCT)-Schaltungen.
  • Ferner ist Von Bedeutung, daß die zeitliche Lage der Taktsignale ~T, MS und Xw für das Lesen, das Auffrischen und das Schreiben unterschiedlich ist (die hohe Spannung an der ausgewählten Zeilenleitung 43 repräsftntiert die eine Leitung 43, die von der eingegebenen Zeilenadresse definiert ist).
  • Die Taktsignale sind in den Figuren 2g, 2h und 21 dargestellt; die Signale für das Lesen und das Auffrischen sind gleich mit der Ausnahme, daß beim Auffrischen kein Signal ~T vorhanden ist; für das Schreiben ist eine Umkehrung wegen der umgekehrten Ablauffolge erforderlich. Bei einem Lesezyklus werden die Daten aus einer Zeile von Speicherkondensatoren 40 über eine Zeile aus Transistoren 41 durch die Spannung Xw zu den Spaltenleitungen übertragen, dann von den Leseverstärkern 11 beim Auftreten des Taktsignals ~S gelesen und dann beim Auftreten des Taktsignals ~T über die Ubertragungstore 21a, 21b in das Schieberegister EOa, 20b geladen. Die umgekehrten Vorgänge geschehen bei einem Schreibzyklus, bei dem zunächst die Übertragungstore 21a, 21b beim Auftreten des Taktsignals ~T eingeschaltet werden müssen, wenn die Daten im Schieberegister zu den Spaltenleitungen 38b übertragen werden, worauf die Daten beim Auftreten des Taktsignals ~S gelesen werden; im Anschluß daran nimmt die Spannung Xw kurzzeitig einen hohen Wert an, damit eine ausgewählte Zeile der Transistoren 41 eingeschaltet wird und die Daten aus dem Schieberegister in die Zeile der Kondensatoren 40 in der Zellenmatrix 10 geladen werden.
  • Die richtige Ablauffolge wird ausgewählt, indem am Beginn eines Zyklus das Befehlssignal W in der gleichen Weise wie eine Adresse abgetastet und in den Taktgeneratoren 30 angewendet wird. Das Taktsignal ~T, das aus dem Auftreten der Signale 7 und W erzeugt wird, wird im Vergleich zum Signal RAS hinsichtlich der zeitlichen Lage zwischen früh oder spät geschaltet, was davon abhängt, ob das Signal W einen hohen oder einen niedrigen Wert hat.
  • f in Beispiel für eine vorteilhafte Anwendung der hier beschriebenen Speichervorrichtung ist ihre Verwendung als Ersatz für einen CCD-Speicher, der gewöhnlich für den Fmpfang serieller Daten aus einem Plattenspeicher mit beweglichen Köpfen und zur anschliessenden Übertragung zu einem Schreib/Lese-Speicher benutzt wird. Der Vorteil der hier beschriebenen Speichervorrichtung besteht darin daß er mit niedrigeren Kosten als ein herkömmlicher dynamischer Schreib/Lese-Speicher hergestellt werden kann, da er keine Y-Eingabepuffer, Y-Decodierer oder Y-Taktgeneratorschaltungen benötigt und von den gleichen Herstellungsanlagen und Herstellungsprozessen Gebrauch macht. Außerdem kann die Speicherzellengröße reduziert werden, da die Anforderungen an die Arbeitsgeschwindigkeiten niedriger sind, was auch eine Reduzierung der Ruheleistung erlaubt, da die Puffer nicht so schnell arbeiten müssen. Im Vergleich zu CCD-Speichern werden bei der Herstellung weniger Masken und Implantierungsvorgänge benötigt, und die Größe des Halbleiterplättchens ist reduziert. Außerdem sind die peripheren Schaltungen weniger kompliziert. Da dynamische Schreib/ Lese-Speicher in ihrer Größe verringert werden und größere Matrizen, beispielsweise eine 256K-Schreib/ Lese-Speichermatrix, gebaut werden, ist die hier beschriebene Speichervorrichtung ein kostengünstiges Produkt, das nur wenig zusätzlichen Entwicklungsaufwand erfordert.
  • In Fig.4 ist eine Speichervorrichtung gemäß einer weiteren Ausführungsform der Erfindung als Blockschaltbild dargestellt.
  • Es handelt sich dabei um einen Schreib/Lese-Speicher, der sowohl eine Matrix mit seriellem Zugriff als auch eine Matrix mit wahlfreiem Zugriff enthält; die beiden Matrizen können von einer Zellenmatrix des Typs mit dynamischem wahlfreien Zugriff Gebrauch machen, während die Matrizen mit seriellem Zugriff CDD-Matrizen sein können. Typischerweise wird die Speichervorrichtung mittels eines N-Kanal-Silizium-Gate-MOS-Prozesses hergestellt, der mit Selbstausrichtung und mit polykristallinem Silizium in zwei Ebenen arbeitet. Die gesamte Speichervorrichtung von Fig.4 ist in einem Silizium-Chip mit einer Fläche von etwa 32 mm2 (1/20 inch2) enthalten, das gewöhnlich in einem herkömmlichen Düalin - line-Gehäuse untergebracht ist. Die Vorrichtung enthält beispielsweise vier Matrizen 10a, 10b, 10c und lOd mit jeweils 65 536 Speicherzellen. Wie oben und bei herkömmlichen dynamischen Schreib/Lese-Speichern ist jede Matrix in zwei Hälften mit jeweils 32 768 Zellen aufgeteilt, die in einem regelmässigen Muster aus 256 Zeilen und 256 Spalten angeordnet sind. In der Mitte jeder Matrix sind 256 Leseverstärker 11 angeordnet. Jeder Leseverstärker ist in der Mitte einer Spaltenleitung angeschlossen, so daß 128 Speicherzellen in jeder Seite jedes Leseverstärkers mittels einerHälfte eher Spaltenleitung angeschlossen sind.
  • Ein Zeilen- oder X-Adressendecodierer 12 ist so angeschlossen, daß er über 16 Leitungen 13 aus acht Adressenpuffern 14 eine Adresse und entsprechende Komplemente empfängt.
  • Eine aus acht Bits bestehende Zeilenadresse mit TTL-Spannungswerten wird über acht Adresseneingabeanschliisse 15 an die Adressenpuffer 14 angelegt. Der Zeilendecodierer 12 wählteine von 256 Zeilenleitungen in jeder Matrix aus, die von einer 8-Bit-Adresse an den Eimigabeanschliissen 15 definiert wird. Gemäß der Darstellung ist der Zeilendecodierer 12 in vier getrennte Decodierer aufgeteilt, nämlich in einen Decodierer für jede der vier Matrizen 10a bis 10d, jedoch können die Matrizen in einer tatsächlich ausgeführten Chip-Anordnung gemeinsam einen oder zwei Decodierer benutzen.
  • Gemäß der üblichen Praxis können in jeder Matrix auf jeder Seite des Leseverstärkers 11 Blindzellen vorgesehen sein.
  • Eine Spaltendecodier-und Einzelbit-Dateneingabe/Datenausgabe-Schaltung 16 ist der Matrix 10a zugeordnet; sie wählt für die Dateneingabe oder für die Datenausgabe eine der 256 Spaltenleitungen dieser Matrix aus. Dieser Spaltendecodierer 16 empfängt eine aus 8 Bits bestehende Adresse und die entsprechenden Komplemente an 16 Leitungen 17 aus acht Adressenpuffern 18, die den Puffern 14 gleichen. Eine aus acht Bits bestehende Y-Adresse (Spaltenadresse) wird diesen Puffern an Eingangsstiften 19 zugeführt.
  • Soweit wie bisher beschrieben wurde, gleicht die Speichervorrichtung einem herkömmlichen dynamischen Schreib/Lesespeicher; anstelle oder zusätzlich zu der Einzelbiteingabe/ Ausgabe ist jedoch wie oben eine serielle Eingabe und eine serielle Ausgabe unter Verwendung eines Schieberegisters vorgeeehen, was durch die Verwendung der eine Kapazität von 256 Bits aufweisenden seriellen Schieberegister 20a bis 20d verwirklicht ist, die für die Matrizen 10a, 1Ob, 10c bzw. 10d verwendet werden.Zur Durchführung eines Lesezyklus kann jedes Schieberegister aus den Spaltenleitungen der entsprechenden Matrix 10a bis 10d geladen werden, und für einen Schreibzyklus kann ein Ladevorgang zu den Spaltenleitungen durchgeführt werden, wobei beide Vorgänge über 256 Übertragungstore 21a bis 21d erfolgen. Die Einzelbit-Dateneingabe in die Speichervorrichtung erfolgt über einen Dateneingabeanschluss 22, der über eine Puffer und E:ingabe/Ausgabe-Schaltung 23 mit der Eingabe/Ausgabe-Leitung 24 des Spaltendecodierers 16 in Verbindung steht.
  • Das Lesen von Daten aus den Registern 20a bis 20d erfolgt seriell über Leitungen 25a bis 25d, und das Schreiben von Daten in die Register 20a bis 20d erfolgt über Leitungen 26a bis 26d. Die Schieberegister 20a bis 20dwrden getrennt von Taktsignalen ~a bis ~d betätigt, die dazu benutzt werden, Bits seriell durch die Registerstufen zu schieben. Für eine serielle Übertragung benötigt ein Schreibvorgang 256 Zyk]en der entsprechenden Taktsignale ~a bis ~d zum Laden von 256 is, die die 256 Bits des entsprechenden Registers 20a bis 20d auffüllen. Ein Steuersignal #Ta, #Tb, #Tc, #Td bewirkt die Übertragung durch Übertragungstore 21a bis 21d aus einem Register zu den 256 Spaltenleitungen in der ausgewählten Matrix 10a bis 1 tod. Bei dieser Art eines seriellen Schreib vorgangs werden die Leseverstärker 11 dann von Signal #Sa bis #Sd so betätigt, daß die Spaltenleitungen auf einen vollen digitalen Signalwert gesetzt werden, worauf dann eine ( von der Adresse in den Puffern 14 ausgewählte) Zeilenleitung betätigt wird und die Daten in die Speicherzellen dieser Zeile eingegeben werden. Ein serieller Lesevorgang beginnt mit einer Adresse an den Eingabeanschlüssen 15, die so decodiert wird, daß eine der 256 Zeilenadressenleitungen mittels einer Spannung Xw (und auch eine Blindzelle auf der anderen Seite des Leseverstärkers ) betätigt wird.
  • Die Leseverstärker 11 werden dann von einem Taktsignal #Sa bis #Sd so betätigt, daß die Spaltenleitungen auf einen vollen digitalen Signalwert gesetzt werden, worauf die Übertragungstore 21a bis 21d der ausgewählten Matrix von einem Taktsignal #Ta bis #Td betätigt werden, damit die 256 Bits aus der ausgewählten Zeile in das entsprechende Schieberegister 20a bis 20d geschoben werden. Das Schiebetaktsignal Xa bis ~d bewegt die 256 Bits dann in einem seriellen Format auf die entsprechende Ausgangsleitung 25a bis 25d, was 256 Zyklen des entsprechenden Taktzyklus der Taktsignalezyklen ~a bis ~d erfordert.
  • Die Zeilen-und Spaltenadressen(X-und Y-Adressen) müssen an den Eingängen 15 und 19 erscheinen, wenn das Chip-Freigabesignal w wie in Fig.5a an einen Eingang 27 angelegt wird.
  • Ein in Fig.5b dargestelltes Lese/Schreib-Steuersignal W an einem Eingang 28 ist ebenso wie ein in Fig.5c dargestelltes Chip-Wählsignal CS an einem Eingang 29 ein weiteres Steuersignal für die Speichervorrichtung. Die Eingangssignale werden an eine Taktgenerator- und Steuerschaltung 30 angelegt, die eine Anzahl von Takt-und Steuersignalen erzeugt, die die Arbeitsweise verschiedener Abschnitte der Speichervorrichtung festlegen. Wenn nach Fig.5a das Signal CE einen niedrigen Wert annimmt, veranlassen vom Signal m abg leitete Taktsignale die Puffer 14, 18 und 33, die dann an den Eingabeanschlüssen 15, 19 und 32 anliegenden 18 Bits anzunehmen und festzuhalten.Die Zeilen- und Spaltenadressen müssen während der in Fig.5d angegebenen Zeitperiode gültig sein.
  • Eine Einzelbit-Datenausgabe aus der Matrix lOa erfolgt über den Y-Decodierer 16, die Leitung 24, die Daten-Eingabe/Ausgabe-Steuerschaltung 23, einen Tristate-Puffer und einen Datenausgabe-Anschluß 31 unter Verwendung von Schaltungen, wie sie üblicherweise in herkömmlichen dynamischen Schreib/Lese-Speichervorrich tungen eingesetzt werden, die in den erwähnten Aufsätzen in der Zeitschrift "Electronics" beschrieben sind.
  • Eine Auswahl einer der vier Speichermatrizen 10a bis 10d erfolgt mit Hilfe der zwei höchstwertigen Adressenbits, die von den Eingangsleitungen 32 an zwei Eingangspuffer 33 angelegt werden, die ebenso wie die Puffer 14 und 18 aufgebaut sind. Wenn beispielsweise die zwei höchstwertigen Bits den Wert "00" haben, bedeutet dies die Matrix 1Oa, so daß in der herkömmlichen Weise wie bei einem dynamischen Schreib/Lese-Speicher ein direkter Zugriff auf ein Datenbit in der Matrix 10a über die Leitung 24 und den Decodierer 16 durchgeführt werden kann.
  • Wenn die zwei höchstwertigen Bits die Werte ~01", "10" oder 11 haben, bedeutet dies die Matrizen 10b , 10c bzw. 1Qd, so daß der Zugriff indirekt erfolgen muß.
  • Für einen Lesevorgang wird die das ausgewählte Bit enthaltende Zeile beim Auftreten der Taktsignale #Tb bis #Td über die Übertragungstore 21b bis 21d in das serielle Register 20b bis 20d in der entsprechenden Matrix 10b bis 1Od zu übertragen, worauf eine serielle Übertragung über die Leitung 25b, 25c oder 25d zum Eingang 26a und zum Register 20a erfolgt, von wo aus das Bit als eines von 256 Bits durch die Zellenmatrix 10a geladen und über den Y-Decodierer 16, die Leitung 24 und den Datenausgabeanschluß 27 nach außen gegeben wird. Dadurch, daß eine X-Adresse Xw an den Zeilen der Matrix 10a bei der seriellen Dateneingabe aus dem Register 20a nicht festgehalten wird, werden die Daten in der Matrix 10a zerstörungsfrei festgehalten.
  • Wenn ein Einzelbit-Schreibvorgang angewendet wird und die Adresse in einer der Matrizen 10b bis 10d ist, muß die Eingabe für die Einzelbit-Operation über die Matrix 1Oa erfolgen.
  • Anstelle der Matrizen vom Typ des dynamischen Schreib/ Lese-Speichers mit seriellen Registern für die Eingabe und die Ausgabe entsprechend der obigen Beschreibung können die Matrizen 10b bis 10d auch CCD-Matrizen oder andere serielle Speichervorrichtungen sein. Vom Standpunkt des Herstellungsverfahrens aus werden die Matrizen 10b bis 10d jedoch vorzugsweise mittels des gleichen Verfahrens wie die dynamische 3chreib/Lese-Speichermatrix 10a hergestellt.
  • Anstelle des Einzelbit-Dateneingabeanschlusses 22 und des Einzelbit-Datenausgabeanschlusses 31 kann die Speichervorrichtung mit einer seriellen Eingabe/Ausgabe versehen sein. Die Ausgänge 25a bis 25d der Register 20a bis 20d der vier Matrizen sind gemäß der Darstellung über eine Wählschaltung 34 und einen Tristate-Puffer an einen Datenausgabeanschluß 35 angeschlossen. Die Wählschaltung 34 wird von der decodierten Adresse im Puffer 33 gesteuert, Wenn in einem gegebenen Zeitpunkt nur eines der Schiebetaktsignale ~a bis ~d aktiviert ist, wird keine Ausgabewählschaltung 34 benötigt. In der gleichen Weise ist ein Dateneingabeanschluß 36 über einen geeigneten Eingabepuffer mit dem Eingang einer Wählschaltung 37 verbunden, die von S, der decodierten 2-Bit-Adresse im Puffer 33, gesteuert ist, so daß der Dateneingabeanschluß 36 also auf diese Weise mit einem ausgewählten Eingang 26a bis 26d verbunden werden kann.
  • Wenn bei einem Lesevorgang die Adreseenbits in den zwei Stufen des Puffers 33 den Wert "00" haben, was bedeutet, daß die Adresse in derMatrix 10a liegt, haben die Signale zur W, z und die Adressensignale die auf der linken Seite der Figuren 5a bis 5d ersichtlichen Werte. Vom Taktgenerator 30 wird dabei kein Taktsignal #Ta oder ~a erzeugt. Die Leseverstärker 11 werden vom Taktsignal #Sa (Fig.5e) aktiviert, was nach einer entsprechenden Spaltendecodierung zu einer Einzelbitausgabe gemäß Fig.5f zum Stift 31 über die Schaltungen 16, 24 und 23 führt. Wenn bei einer Schreiboperation die Adresse in der Matrix 10a liegt, gelten die in den Figuren 5a bis 5e rechts liegenden Signalwerte, wobei weder ein Taktsignal #Ta noch ein Taktsignal ~a vorhanden ist ; die Dateneingabe erfolgt dabei über den Anschluß 22 während der in Fig.5f angegebenen Zeitperiode. Eine Auffrischoperation erfolgt so, wie im Mittelteil der Figuren 5a bis 5f angegeben ist; eine Auffrischungsoperation stimmt mit einer Leseoperation überein, mit der Ausnahme daß keine Y-Adresse und kein Signal U vorhanden sind und daß keine Dateneingabe am Anschluß 22 oder Datenausgabeanschluß 31 erfolgt. Das Auffrischen einerZeile in jeder Matrix 10a bis 70d geschieht gleichzeitig durch eine X-Adresse mit Taktsignalen #Sa bis #Sd. Die Lese-Schreib- und Auffrischungsoperationen für Einzelbit-Operationen bei Adressen in der Matrix 10a sind die gleichen Operationen Wie bei einem herkömmlichen dynamischen Schreib/Lese-Speicher des Typs, der derzeit von vielen Firmen der Halbleiterindustrie in Massenproduktion hergestellt wird.
  • Wenn bei der Durchführung einer Leseoperation die Adressenbits in den zwei Stufen des Puffers 33 beispielsweise den Wert "01" haben, was bedeutet, daß die Adresse in der seriell arbeitenden Matrix 1Ob liegt, haben die Signale CE, W, CS und CSdie Adresseneingangsignale die gleichen Werte wie oben, die den linken Teilen der Figuren 5a bis 5d zu entnehmen sind. Nach dem Auftreten einer Adresse Xw, die die Betätigung einer der 256 Zeilenleitungen in der Matrix 10b bedeutet, werden die Leseverstärker 11 dieser Matrix durch das Taktsignal #Sb betätigt, wie in#g.5g dargestellt ist. Wenn das Taktsignal #Tb gemäß Fig.5h auftritt, werden die 256 Datenbits in den Spalten der Matrix 10b in das serielle Register 20b über die Übertragungstore 21b übertragen. Nun beginnt das Taktsignal ~b gemäß Fig.5i, und es hält für die Dauer von 256 Zyklen an.Das Taktsignal ~b wird von einem Taktsignal ~ abgeleitet, das dem Halbleiterchip über einen Anschlußstift 38 zugeführt wird; der Taktgenerator 30 erzeugt ausgewählte Taktsignale ~a bis ~d auf der Basis der im Puffer 33 vorhandenen Adresse. Das Taktsignal Xb veranlaßt das serielle Register 20b, die 256 Bits auf die Leitungen 25b zu schieben, wobei ein Bit nach dem anderen auf die Leitung geschoben wird und auf diese Weise über eine vom Signal S gesteuerte Wählschaltung 39 zum seriellen Register 20a der Matrix lOa gelangt. Bei dieser Operation tritt das Taktsignal ~agleichzeitig mit dem Taktsignal ~b auf, so daß die Daten zur gleichen Zeit in das Register 20a geschoben werden, in der sie aus dem Register 20b geschoben werden.
  • Nachdem alle 256 Taktimpulse ~b und ~a aufgetreten sind, erzeugt der Taktgenerator 30 einen in Fig.5i zu erkennenden Übertragungsimpuls #Ta, woran sich die Betätigung der Leseverstärker mittels des in Fig.5e dargestellten Signals #Sa anschAießt. Die Adresse XW tritt nicht auf, so daß die Daten in der Speicherzelle der Matrix lOa bleiben. Das aus den 256 Datenbits ausgewählte Bit wird von der Y-Adresse definiert, die sich noch im Puffer 18 befindet, so daß es über die Schaltungseinheite#n 16, 24, 23 und den Anschlußstift 31 während der in Fig.5f gestrichelt angegebenen Zeitperiode gelesen wird.
  • Wenn bei einer Schreiboperation die ausgewählte Adresse in einer der seriellen Matrizen, beispielsweise der Matrix 1Ob, liegt, wird das am Anschlußstift 22 liegende einzelne Datenbit der ausgewählten Spalte in der Matrix 20a über den Decodierer 16 zugeführt. Die Taktsignale #Sa und #Ta veranlassen die Übertragung des Bits in das Register 20a, aus dem es auf Grund des Auftretens der 256 Zyklen des Taktsignals ~a mit dem Taktsignal ~b in das entsprechende Register 20b der Matrix 10b übertragen wird, da der Ausgang 25a durch die Wählt schaltung 37 mit dem Eingang 26b verbunden wird.
  • Die Taktsignale #Tb und #Sb und das Adressensignal Xw treten dann auf, was zum Abspeichern des Bits in der richtigen Zelle der Matrix 10b führt. Diese Folge wirkt bezüglich anderer Daten in der ausgewählten Zeile der Matrix 10b zerstörend, so daß die serielle Schreiboperation also brauchbarer als die auf der rechten Seite von Fig.5 dargestellte Einzelbit-Schreiboperation ist.
  • Rinne serielle Schreiboperation beginnt mit einer Adresse, die nur an den Anschlüssen 15 und 32 vorhanden ist, sowie mit einem Taktsignal ~ nach Fig.5i,.wobei die Signale #, W oder § noch nicht auftreten. Dadurch werden die 256 Eingangsdatenbits am Anschluß 36 in das ausgewählte Register 20b aus dem seriellen Register 20a bis 20d geschoben.
  • Im Anschluß daran tritt ein Taktsignal #Ta bis #Td auf, was nur für das ausgewählte Register 20b gilt, woran sich ein Signal m von Fig.5a, ein Signal W von Fig.5'b und ein Signal FR von Fig 5'c anschliessen (alle diese Signale liegen auf der rechten Seite der Figur). Dies führt zum Auftreten eines Signals ~Sb- für die Matrix lOb, also die aus den Matrizen 10a bis 10d ausgewählte Matrix, so daß die 256 Bits in die von einem Adressensignal XW ausgewählte Zeile geschrieben werden.
  • Eine serielle Leseoperation beginnt damit, daß nur eine Adresse an den Anschlüssen 15 und 32 zusammen mit den Signalen #, W und z vorhanden sind, die in den Figuren 5'a bis 5'd auf der linken Seite dargestellt sind. Dauurch werden eine dem Adressensignal XW entsprechende Spannung an einer Zeilenleitung und eines der Taktsignale #Sa bis #Sd für die ausgewählte Matrix erzeugt, woran sich dann das entsprechende Taktsignal #Ta bis #Td anschließt ( in diesem Fall das Signal #Tb von Fig.5'h). Die 256 Bits aus der åusgewählten Zeile befinden sich nun in einem der seriellen Schieberegister 20a bis 20d. Nun beginnt das Taktsignal ~b gemäß Fig.5'i, was dazu führt, daß eines der Taktsignale ~a bis ~d die Daten seriell über die Wählschaltung 34 und den Anschluß 35 nach außen schiebt; dazu sind 256 Zyklen erforderlich.
  • Eine Auffrischungsoperation kann in allen Chips durch eine X-Adresse an den Anschlüssen 15, ein Signal m mit niedrigem Wert an der Leitung 27 und einen hohen Lesesignalwert an der 7~Leitung 28 bei einem hohen Signal z erzeugt werden. Dies kann während der #-Taktfolge für eine Lese- oder Schreiboperation durchgeführt werden. Auf dem Chip kann ein Auffrischungsadressenzähler 40 enthalten sein, der voneinerAddierlogik 41 jedesmal dann fortgeschaltet wird, wenn ein Auffrischungssignal ~R ( niedrig, W und z hoch) auftritt.
  • in Multiplexer 42 legt die Auffrischungszähleradresse an die leitungen 13, und die Taktsignale plsa bis #Sd werden vom Taktgenerator 30 erzeugt, was zur Auffrischung der ausgewahlten Zeile in allen vier Matrizen 10a bis lOd führt. Dieser Auffrischungsmodus unter Verwendung eines auf dem Chip untergebrachten Zählers ergibt einen im wesentlichen statischen Betrieb; hierzu sei auf die US-PS 4 207 618 verwiesen. Auf jeden Fall gilt, daß die Durchführung der Auffrischung während einer #R-Folge eine Auffrischungsoperation ergibt, die für die Zentraleinheit (CPU) im wesentlichen transparent ist.
  • In Fig.6 ist ein Abschnitt der Zellenmatrix 1 Oa mit zugehörigen Schieberegisterstufen schematisch dargestellt.
  • Die Matrizen 1Ob bis 1 tod und ihre zugehörigen Serienzugriffsregister 20b bis 20d sind ebenso wie die Matrix lOa von Fig.6 aufgebaut, mit dem Unterschied, daß der Abschnitt für den wahlfreien Zugriff, also der Decodierer und die Eingabe/Ausgabe-Schaltungen 16, nicht enthalten sind.
  • Dies bedeutet, daß die Matrix 10a sowohl für einen wahlfreien als auch für einen seriellen Zugriff aufgebaut ist, während die Matrizen 1Ob bis 10d nur für einen seriellen Zugriff gebaut sind. Wegen der reduzierten Geschwindigkeitsanforderungen können die Matrizen 10b bis lOd infolge der weniger kritischen Anforderungen räumlich kleiner als die Matrix lOa sein, jedoch sind die Matrizen, die Leseverstärker und die Serienzugriffaregister sonst gleich. In Fig.6 sind vier der 256 gleichen Leseverstärker 11 in der Mitte der Matrix dargestellt; sie sind an vier Spaltenleitungshälften 43a oder 43b angeschlossen. Mit jeder Spaltenleitungshälfte 43a oder 43b sind 128 Speicherzellen verbunden, die jeweils einen Speicherkondensator 44 und einen Transistor 45 enthalten. Die Matrix und die Leseverstärker sind allgemein so aufgebaut, wie an den bereits erwähnten Stellen der Zeitschrift lectronlcs angegeben ist. Die einzelnen Zellen sind Zellen des Typs, der in der US-PS 4 012 757 oder auch an den genannten Stel3en der Zeitschrift "Electronics" beschrieben ist.
  • Zeilenleitungen 46, die die Ausgänge der Zeilendecodierer 12 darstellen, sind an die Gate-Elektroden aller Transistoren 145 in jeder Zeile angeschlossen; in der Matrix 10a sind 256 gleiche Zeilenleitungen 46 vorhanden. Mit jeder Spaltenleitungshälfte 43a oder 43b ist auch eine Blindze]le 47 verbunden, die aus einem Speicherkondensator, einem Zugriffstransistor und einem Vorentladetransistor besteht.
  • Die Gate-Elektroden aller Blindzellen in einer Zeile sind an eine Leitung 48 angeschlossen. Wenn beispielsweise eine XW-Adressenspannung eine der Leitungen 46 auf der linken Seite auswählt,wird der zugehörige Transistor 45 eingeschaltet, so daß der Kondensator 44 dieser ausgewählten Zelle mit der Spaltenleitungshälfte 43a verbunden wird, während gleichzeitig die Blindzellenauswahlleitung 48 auf der anderen Seite aktiviert wird, was dazu führt, daß der Kondensator in einer der Zellen 47 mit der Spaltenleitungshälfte 43b verbunden wird.
  • Das serielle Eingabe/Ausgabe-Register 20a besteht aus Schieberegisterstufen 50, die auf einer seiner Zellenmatrix angeordnet sind. Als Alternative kann das Schieberegister auch in zwei Hälften aufgeteilt sein, wobei jeweils eine Hälfte auf jeder Seite der Zellen matrix angebracht ist, wie oben bereits erläutert ist.
  • Der Eingang 51 jeder Stufe ist so angeschlossen, daß er das Ausgangssignal vom Ausgang 52 der unmittelbar vorangehenden Stufe empfängt, wie es allgemein üblich ist.
  • Das Schieberegister wird mit Hilfe von zwei Taktphasen ~a, giã betätigt, die vom Takt ~ abgeleitet sind. Dies bedeutet, daß das Taktsignal ~ ( das von einer Quelle außerhalb des Chips geliefert wird ) dazu benutzt wird, alle Taktsignale ~a bis ~d zu erzeugen, die dann wiederum zur Erzeugung von gegenphasigen Taktsignalen, beispielsweise des Taktsignal ç benutzt werden; jede dieser Gruppen, beispielsweise die Gruppe ~a und gã, wird zur Betätigung des Schieberegisters benutzt. Der Eingang 26a der Stufe 50 kommt von der Dateneingabe-Wähischaltung 39 und der Ausgang 25a der letzten Stufe 50 führt zu einer Datenausgabe-Wählschaltung 37.
  • Die Ubertragungstore 21a bestehen aus 256 gleichen Transistoren 53, deren Source-Drain-Strecken in Serie zwischen die Spaltenleitungshälften 43b und die Schieberegisterstufen 50 geschaltet sind. Die Gate-Elektroden der Transistoren 53 sind mittels einer Leitung 54 an die Ouelle des Taktsignal #Ta angeschlossen.
  • Die Y-Decodier und Eingabe/Ausgabe-Schaltung 16 enthält 256 Transistoren 55, deren Source-Drain-Strecke jeweils in serie zwischen eine der Spaltenleitngshälften 43a und eine Leitung 56 geschaltet ist, die zur Eingabe/ Ausgabeleitung 24 führt. Die einzelnen Gate-Elektroden der bertragungstransistoren 55 empfangen die Ausgangssignale einer herkömmlichen 1 -aus-256-Decodierschaltung, die nur einen der Transistoren 55 auswählt, der in Abhängigkeit von der Y-Adresse an den Leitungen 17 eingeschaltet werden soll. Diese Eingabe/Ausgabe-Anordnung kann natürlich auch auf der gleichen Seite der Matrix wie die Schieberegisterstufen 50 angeschlossen sein, Es sei bemerkt, daß die zeitliche Lage der Signal #Ta, #S# und Xw für serielles Lesen, für Auffrischen und für Schreiben unterschiedlich ist. Diese Signale sind in Fig.5 dargestellt. Das Lesen und das Auffrischen sind gleich,mit der Ausnahme, daß beim Auffrischen kein Signal #Ta vorhanden ist. Die Umkehrung der zeitlichen Lage ist wegen der umgekehrten Ablauffolge notwendig. Im Fall eines seriellen Lesezyklus werden die Daten aus einer Zeile der Speicherkondensatoren 44 über eine Zeile aus Transistoren 45 durch die Xw-Spannung zu den Spaltenleitungen 43a, 43b übertragen, dann von den Leseverstärkern 11 beim Auftreten des Signals #Sa gelesen und dann beim Auftreten des Signals #Ta über die Übertragungsglieder 21a in das Schieberegister 20a geladen. Der entgegengesetzte Vorgang muß bei einem Schreibzyklus ablaufen, bei dem die übertragungstore 21a zunächst mit dem Taktsignal #Ta einschalten müssen, wenn die Daten im Schieberegister zu den Spaltenleitungen 43b übertragen werden, worauf die Daten dann beim Auftreten des Taktsignals #Sa gelesen werden; im Anschluß daran nimmt das Signal Xw kurzzeitig einen hohen Wert an, damit eine ausgewählte Zeile der Transistoren 45 eingeschaltet wird und die Daten aus dem seriellen Schieberegister in die Zeile der Kondensatoren 44 in der Matrix lOa geladen werden. Die richtige Ablauffolge wird dadurch ausgewählt, daß am Anfang eines Zyklus das Befehlssignal W ebenso wie eine Adresse festgestellt wird, und indem diese Information im Taktgenerator 30 ausgenutzt wird.
  • Das auf Grund des Auftretens der Signale Zs, U und W erzeugte Taktsignal #Ta wird im Vergleich zum Signal Zr zwischen einem frühen oder einem späten Auftreten geschaltet, was davon abhängt, ob das Signal W einen hohen oder einen niedrigen Wert hat.
  • Die Beschreibung erfolgte zwar unter Bezugnahme auf eine 64K-Matrix mit wahlfreiem Zugriff auf drei 64K-Matrizen mit seriellem Zugriff, doch können auch andere Kombinationen für verschiedene Speicheranordnunge und eine typische, auf einer gegebenen Zentraleinheit verwirklichte Software optimal sein.
  • In Fig.7 ist eine Speichervorrichtung mit den Merkmalen einer weiteren Ausführungsform der Erfindung in einem Blockschaltbild dargestellt. Es handelt sich dabei grundsätzlich um einen Schreib/Lese-Speicher mit seriellem Zugriff, bei dem eine Zellenmatrix vom Typ einer dynamischen Matrix mit wahlfreiem Zugriff nach den Figuren 1 und 3 benutzt wird, die eine Matrix 10 aus 65 536 Speicherzellen enthält, die in zwei Hälften lOa und 1Ob aufgeteilt und in regelmässigem Muster aus 256 Zeilen (mit einem Verlauf von links nach rechts) und 256 Spalten (mit einem in der Darstellung vertikalen Verlauf)angeordnet sind. In der Mitte der Matrix sind wie zuvor 256 Leseverstärker 11 sowie eine Anzahl zusätzlicher Leseverstärker 11' für die Adreseenbits angeordnet; wie zuvor handelt es sich dabei um bistabile Differenzschaltungen. Jeder Leseverstärker ist in die Mitte einer Spaltenleitung eingefügt, so daß 128 Speicherzellen an jede Seite jedes Leseverstärkers 11 oder 11' mittels einer Spaltenleitungshälfte angeschlossen sind. Zusammen mit den Matrizen 10a und lOb, jedoch von diesen getrennt, ist eine Adressenspeichermatrix angebracht, die in zwei Hälften 12a und 12b geteilt ist. Die Adressenspeichermatrix ist wie eine Erweiterung der Zellenmatrix 10a, 10b zu betrachten. Eine der 256 Zeilenleitungen in den Matrizen 10a, 1Ob, 12a, 12b wird an jedem Zeitpunkt von einem Bit aktiviert, das in einem 256-Bit-Kommutatorregister 13a, 13b zirkuliert.
  • Imine Gruppe von Adressenpuffern 14 empfängt eine aus mehreren Bits bestehende X-Adresse mit TTL-Spannungswerten, die an Eingangsklemmen 15 angelegt ist. Der Kommutor 13 bewirkt die Auswahl einer der 256 Zeilenleitungen in den Matrizen 10a, 10b, jedoch kann die in den Matrizen 12a, 12b gespeicherte Adresse für diese Zeilenleitung mit einer von der aus mehreren Bits bestehenden Adresse an den Eingangsanschlüssen 15 übereinstimmen oder nicht übereinstimmen. Wenn die vom Kommutatorregister 13 ausgewählte Zeilenleitung in der Hälfte 1Ob der Zeilen matrix liegt, wird eine Zeile mit Blindzellen 17 auf der anderen Seite der Leseverstärker ebenfalls aktiviert, während bei der Auswahl einer Zeilenleitung in der Hälfte 10a eine Zeile aus Blindzellen 18 aktiviert wird, wie es für dynamische Schreib/Lese-Speicher typisch ist. Die Speichervorrichtung gleicht einem herkömmlichen dynamischen Schreib/ Lese-Speicher ohne X- oder Y-Decodierer. Eine serielle Eingabe- und Ausgabe unter Verwendung eines Schieberegisters entsprechend dem oben geschilderten Konzept wird für die Eingabe und für die Ausgabe angewendet. Es wird ein serielles Schieberegister benutzt, das wie oben in zwei gleiche Hälften 20a und 20b geteilt ist. Die Schieberegisterhälften 20a und 20b werden von einem Taktsignal ~SR betätigt, das das Bit am Eingang-22 durch die Stufen des Registers schiebt. Ein Steuertaktsignal ~T betätigt die übertragungstore 21a und 21b, so daß Daten zwischen dem Schieberegister und den 256 Spaltenleitungen in den Matrixhälften lOa und 10b bewegt werden.
  • Die Adressenspeichermatrizen 12a, 12b enthalten ebenso wie die Matrizen 10a, 10b insgesamt 256 Zeilen, und sie enthalten eine Anzahl von Spalten, die entsprechend der maximalen Anzahl von Bits in den im System verwendeten Adressen gewählt ist. Eine aus acht Bits bestehende Adresse definiert eine von 256 Zeilen, so daß bei der dargestellten Chip-Konfiguration mit 64K-Bits eine aus acht Bits bestehende Adresse angemesen ist. Eine Speicherschaltungsplatte kann beispielsweise acht Speicher-Chips von Fig.7 enthalten, die für eine Speicherung von 64K-Bytee oder Datenwörter bei seriellem Zugriff parallelgeschaltet sind; -für 16-Bit-oder 32-Bit-Wörter würden anstelle der acht Speicher-Chips 16 oder 32 Chips verwendet. Im Fall von acht Chips werde eine gegebene 8-Bit-Adresse eine Ausgabe von 256 8-Bit- Bytes in einem bit-parallelen-byte-seriellen Format bewirken. Durch die Auswahl einer Chip-Wählfunktion kann der Speicher in Schritten zu jeweils 8 Chips (oder 16 Chips oder 32 Chips) erweitert werden. Eine solche Verwendung von 8 Chips, wie bei einem herkömmlichen byte-organisierten Speicher bringt mit sich, daß der Kommutator jedes Chips eine Verschiebung durch 256 Zyklen durchführen muß, damit eine gegebene Adresse aufgefunden wird; die Kommutatoren müssen unter den acht Chips nicht miteinander synchronisiert sein, so daß das System volle 256 Zyklen abwarten muß, damit gewährleistet ist, daß alle acht zum Ausschieben bereit sind. Diese Organisationsform ist jedoch nicht bevorzugt. Eine optimale Organisation für den hier beschriebenen Speicher ist eine serielle Organisation, bei der die Daten in Seiten aus 256 Bits (32 Bytes) gestapelt sind, und es ist erwünscht, an einem Zeitpunkt jeweils einen Zugriff auf eine Seite (32 Bytes) durchzuführen. Dies bedeutet, daß ein Zugriff auf eine ausgewählte Zeile aus 256 Bits als Zugriff auf 32 serielle Bytes ausgeführt wird. In diesem Fall erlaubt eine Erweiterung des Adressenfeldes eine direkte Erweiterung der Speichergröße ohne Verwendung einer Chipwähllogik.
  • Beispielsweise würde ein aus 12 Bits bestehendes Adressenfeld eine Modulgröße aus 4096 Seiten (212=4096) mit jeweils 256 Bits (32 Bytes) erlauben. Dieser Modul würde somit insgesamt 131 072 Bytes oder 1.048 576 Bits an Speicherkapazität umfassen; das vorteilhafte Merkmal dieser Organisationsform ist darin zu sehen, daß die Daten zum Ausschieben verfügbar sind, sobald sie mittels des Vergleichsprozesses aufgefunden sind.
  • Wenn das Bit im Kommutator 13a, 13b an einer gegebenen Zeilenleitung steht, werden die acht Bits (oder auch abhängig von der Adressenbreite mehr, wie eben erläutert wurde), die in dieser Zeile in den Adreseenmatrizen 12a, 12b gespeichert sind, durch Betätigen der Leseverstärker 11' mit Hilfe des Taktsignals ~AS gelesen und über die Leitung 28 zu einem Komparator 29 übertragen. Der Komparator 29 empfängt auch die in den Puffern 14 enthaltene Adresse an seinem Eingang 30, und er erzeugt ein Übereinstimmungssignal M* an einer Leitung 31, wenn die Signale an den zwei Eingängen 28 und 30 gleich sind. Ein Lese/Schreib-Steuersignal bzw wird dem Chip an einem Anschluß 32 zugeführt.
  • Weitere Steuereingangssignale sind ein chipfreigabesignal CE an einem Eingangsanschluß 33 und ein Chipwählsignal CS an einem Anschluß 34. Die Signale W CE und CS sowie das Übereinstimmungssignal M* zuzüglich einem Kennzeichenbit T an einer Leitung 35 und einem Signal "Schreibkennzeichen O" an einem Eingangsanschluß 36 sowie ein Fehlertolerierungs-Austastsignal B an einer Leitung 37 werden in einer Steuerlogikschaltung 38 dafür benutzt, das Übertragungstaktsignal ~T, die Lesesignale #AS, ~DS sowie ein Ausgabefreigabesignal OE zu erzeugen. Ein Puffer 39 am Eingang empfängt das Chipwählsignal CS als ein Eingangssignal, und er erlaubt die Weiterleitung der seriell eingegebenen Daten am Anschlußstift 22 zum Eingang der Multiplexschaltung 23 nur dann, wenn das Signal CS einen hohen Wert hat. Ein am Ausgang befindlicher Tristate-Puffer 40 empfängt das Ausgabefreigabesignal OE als ein Eingangssignal, und er legt die Ausgangssignale der Multiplexschaltung 26 nur dann an den Datenausgabestift 27 an, wenn das Signal OE einen hohen Wert hat.
  • Fine in zwei Abschnitte 41a und 41b aufgeteilte Gruppe aus 256 EPROM-Zellen ermöglicht einen Fehlertolerierungsbetrieb. Die Source-Drain-Strecken der EPROM-Zellen sind zwischen einen Versorgungs- und Lastschaltungspunkt und Masse geschaltet, und das Ausgangssignal an der Last ist das Signal B an der Leitung 37. Die Steuerelektroden der EPROM-Zellen sind an die 256 Zeilenleitungen der Adressenspeichermatrizen 12a, 12b angeschlossen, so daß dann, wenn eine gegebene Zeile von dem an dieser Zeile anstehenden Bit im Kommutator 13a, 13b betätigt wird, die EPROM-Zelle dieser Zeile potentiell eingeschaltet wird (wobei alle anderen Zeilen abgeschaltet sind). Wenn die potentialmässig nicht festliegende Gate-Elektrode der Zelle nicht geladen ist, wird die Zelle eingeschaltet, und die Leitung 37 wird auf Masse gehalten, so daß das Austastsignal B nicht betätigt ist; dies bedeutet, daß die gerade adressierte Zeile einwandfrei ist. Wenn vorangehende Testprozeduren ergeben haben, daß eine oder mehrere schlechte Zellen in der Datenspeichermatrix dieser Zeile vorhanden sind, dann wird diese Zeile nicht benutzt und bei einem Schreib -oder Lesevorgang ausgetastet, indem die potentialmässig nicht festgelegte Gate-Elektrode ihrer EPROM-Zelle 41a, 41b geladen wird. Wenn die potentialmässig nicht festlie#gende Gate-Elektrode geladen ist, schaltet eine Spannung an der Steuerelektrode dieser Zelle, die auftritt, wenn die Zeile vom Kommutator 13a, 13b adressiert wird, den EPROM-Transistor nicht ein, und die Spannung an der Leitung 37 nimmt einen hohen Wert an, so daß das Austastsignal B betätigt wird.
  • Das Programmieren der EPROM-Zellen wird dadurch ausgeführt, daß an einen Programmieranschlußstift 42 eine hohe Spannung Vp (typischerweise etwa 25 V) angelegt wird, während das Bit im Kommutator 13a, 13b an einer schlechten Zeile steht. Dies hat zur Folge, daß durch die Source-Drain-Strecke dieses Transistors ein großer Strom nach Masse fließt, der die potentialmässig nicht festliegende Gate-Elektrode durch Elektronentunnelung auflädt.
  • Der Kommutator 13a, 13b ist ein Schiebezähler, der vom Signal CE getaktet wird, das als ein Eingangssignal des Chips am Anschlußstift 33 dargestellt ist. Der Kommutator ist so ausgelegt, daß er mit nur einem Bit mit hohem Signalwert (in einer gegebenen Position, beispielsweise der ersten Stufe) einschaltet, während die anderen Bits einen niedrigen Wert haben, wenn die Versorgungsspannung Vdd erstmals an den Chip angelegt wird. Gewöhnlich ist es nicht notwendig, die räumliche Lage einer einer gegebenen klresse zugeordneten Zeile zu kennen, doch sollte dies erwünscht sein, ist es möglich, die Anzahl der CE-Impulse zu zählen, so daß die Zeile, an denen das umlaufende Bit ansteht, festgestellt werden kann. Nach der Herstellung des Chips wird er getestet, indem der Kommutator um jeweils eine Zeile weitergeschaltet wird, wenn Testdaten in jede Zeile geschrieben und aus jeder Zeile gelesen werden; wenn der Test einen Fehler zeigt, wird die Zeile eliminiert, bevor das Takten fortgesetzt wird, indem an den Programmiereingangsstift 42 ein Programmierimpuls Vp angelegt wird, während die fehlerhafte Zeile immer noch vom Kommutator betätigt ist. Im Anschluß daran kann in dieser Zeile nicht mehr gelesen oder geschrieben werden, da jedesmal dann, wenn das Bit im Kommutator an dieser Zeile ansteht, ein Austastsignal B auftritt.
  • Wenn das Bit im Kommutator 13a, 13b an einer gegebenen Zeile steht, wird die Zeilenleitung in der Adressenspeicher matrix 12a, 12b zunächst vom Signal ~AX aktiviert, so daß die gespeicherte Adresse an den Leitungen 28 für einen Vergleich unmittelbar zur Verfügung steht. Wenn der Vergleich ein positives Ergebnis hat, wird die gleiche Zeile in der Datenmatrix 1Oa, 1Ob vom Signal #D# aktiviert.
  • Die Adressenspeichermatrix 12a, 12b enthält eine Spalte 43 für Kennzeichenbits; das Kennzeichenbit für eine Zeile wird gesetzt, wenn eine Adresse eingeschrieben wird,sonst hat es den Wert "O". Wenn der Speicher nach dem Einschalten erstmals angewendet wird, enthalten alle Adressenspeicherplätze die Werte "O", und beim Zuordnen und Schreiben von Adressen werden die Kennzeichenbits auf den Wert "1" gesetzt.
  • Beim Suchen nach einem unbenutzten Adresseriplatz muß dann nur noch eine Prüfung auf den Wert "0" unter den Kennzeichenbits durchgeführt werden, und nicht eine Untersuchung aller Bits der Adresse in einer Zeile der Matrix 12a, 12b.
  • Die Leseverstärker 11' für die Adressenspeichermatrix 12a, 12b werden von einem Signal IZ5AS getrennt von einem Aktivierungssignal #DS der Leseverstärker 11 der Datenspeichermatrix lOa, 10b aktiviert. Die Leseverstärker 11' weisen ebenfalls wie in der Datenspeichermatrix Blind zellen 17w und 18' auf; diese Blindzellen arbeiten in der gleichen Weise wie bei herkömmlichen dynamischen Schreib/Lese-Speichern.
  • Eine Adresse wird in eine Zeile der Adressenspeichermatrix 12a, 12b aus dem Puffer 14 über Leitungen 30 und eine Speicherlade-Steuerschaltung 44 geladen, die die Adressenbits an Leitungen 45 und das Komplement der Adressenbits an Leitungen 46 anlegt, wenn dem Eingang 47 ein Adressenschreibsignal W.A.zugeführt wird.
  • Das Adressenschreibsignal W.A. wird in der Steuerschaltung 38 als Reaktion auf das Übereinstimmungssignal M und das Schreibkennzeichen O"-Steuersignal WTZ erzeugt. Nun wird eine Schreibfolge für eine Betriebsart der Speichervorrichtung von Fig.7 erläutert. Zunächst wird an den Eingabeanschluß 22 ein serielles Datenwort angelegt, wie in Fig.8i angegeben ist. Dieses Wort besteht aus 256 Datenbits, die in den 256 Zellen einer Zeile der Matrix 10a, 10b abgespeichert werden sollen. Eine in dieser gleichen Zellenzeile der Adressenmatrix 12a, 12b abzuspeichernde Mehrbitadresse wird später an den Anschlußstift 15 angelegt, wie in Fig.8c zu erkennen ist.
  • Wenn die 256 Datenbits seriell an den Anschluß 22 angelegt sind, wird das Schieberegister 20a, 20b um 256 Bits fortgeschaltet, was 128 Impulse des Taktsignals > erfordert. Das serielle Datenwort durchläuft den Puffer 39, und es wird abwechselnd Bit für Bit in zwei Datenfolgen an den Leitungen 24a und 24b aufgeteilt. Somit werden die Daten so in das geteilte Schieberegister 20a, 20b eingegeben, daß die 256 Datenbits in den 128 Stufen 20a auf einer Seite der Matrix 10 und in den 128 Stufen 20b auf der anderen Seite gespeichert werden. Nachdem die Register geladen sind und das nächste Signal CE aufgetreten ist, wie in Fig.8b gezeigt ist, nehmen die Puffer 14, die von vom Signal CE abgeleiteten Steuersignalen getriggert sind, die Mehrbitadresse an den Leitungen 15 an. Ein vom Signal CE abgeleitetes Taktsignal schaltet den Kommutator 13a, 13b schrittweise weiter, und nach jedem Signal CE tritt ein Taktsignal #AX auf, an das sich ein Taktsignal 0AS anschließt, wie in Fig.8f zu erkennen ist, so daß die Leseverstärker 11' mit jedem Fortschalten des Kommutators betätigt werden, was zur Folge hat, daß die in den Matrizen 12a, 12b gespeicherte Adresse für die betätigte Zeilenleitung zu den Leitungen 28 als Eingangssignal für den Komparator 29 ausgegeben wird. Wenn die zwei gleich sind, tritt das übereinstimmungsaignal M* auf, und von der Steuerschaltung 38 wird das Signal ~T erzeugt, das die Ubertragungstore 21a, 21b veranlaßt, die Bits im Schieberegister 20a, 20b auf die Spaltenleitungen der Matrix 10 zu laden. Es tritt dann das Signal ~DS auf, das die Spaltenleitungen auf den vollen digitalen Signalwert anhebt, und das Signal #DX, also die Zeilenleitungsspannung für die vom Bit im Kommutator 13a, 13b ausgewählte Zeile, nimmt einen hohen Wert an, so daß die 256 Datenbits in die Zellenkondensatoren dieser Zeile geschrieben werden.
  • In einer Schreibfolge für eine andere Betriebsart enthält die Adressenspeichermatrix keine zuvor abgespeicherte Adresse entsprechend der in den Puffer 14 geladenen Adresse.
  • Dies ist der Fall, wenn der Speicher noch nicht beschrieben worden ist, beispielsweise dann, wenn der Computer erst eingeschaltet worden ist, oder ein neues Programm nach einer Nullstellung des gesamten Speichers geladen wird.
  • Unter dieser Bedingung wird niemals ein Übereinstimmungssignal M* erreicht. Das Schreibkennzeichen O"-Signal WTZ hat einen niedrigen Wert, es tritt kein Übereinstimmungssignal M' oder Austastsignal B auf, und das Kennzeichenbit T hat einen niedrigen Wert; dadurch wird ein Übertragungssignal ,~T erzeugt, das bewirkt, daß die 256 Bits im Register 20a, 20b in die Spaltenleitungen der Matrix 10 geladen werden. Während die Signale ~DS und ~DX einen hohen Wert haben, wird ein Adressenladebefehl W.A.erzeugt, das eine Torschaltung 44 so steuert, daß die Adresse an den Leitungen 30 an die Spaltenleitungen der Adressenspeichermatrix 12a, 12b angelegt werden kann. Die Signale ~AS und ~AX bewirken dann die Abspeicherung dieser Adresse in den Fällen für die gerade betätigte Zeile. Spätere Signale ~DS und ~DX bewirken die Abspeicherung von Daten.
  • Die in der Adressenspeichermatrix gespeicherten Adressen müssen nicht aufeinanderfolgen, sondern können in beliebiger Reihenfolge vorliegen. Der Stand im Kommutator (d.h. die Zeilenzahl) muß nicht mit der in dieser Zeile abgespeicherten Adresse übereinstimmen.Die schadhaften Zeilen werden nicht benutzt, ihnen wird auch keine Adresse zugeordnet, so daß der mit Fehlertolerierung erfolgende Betrieb für die Zentraleinheit CPU transparent ist. Die Zentraleinheit CPU muß nicht berücksichtigen, welche Adressen schadhaft sind. Wenn Chips getestet werden, werden sie hinsichtlich der Zahl der schadhaften Zeilen sortiert, so daß bei der Erstellung von Speicherschaltungsplatten die Chips so ausgewählt werden, daß wenigstens soviele einwandfreie Adressen vorhanden sind, wie für die gegebene Platte angegeben ist.
  • Eine Leseoperation beginnt mit einer Adresse an den Leitungen 15, die in den Puffer 14 eingegeben wird, wenn das Signal CE auftritt, das in Fig.81 dargestellt ist.
  • Das Steuersignal R/W hat einen hohen Wert, wie Fig.8n zeigt. Die Adresse muß während einer in Fig.8m angegebenen Periode gültig sein.Die Taktsignale CE treten nach Fig.81 auf, bis ein Übereinstimmungsaignal M auftritt; dies kann von O bis 256 Impulse des Taktsignals CE erfordern. Wenn die Adresse, die aus der Matrix 12a, 12b an die Leitungen 28 beim Auftreten des Signals ~AS nach jedem Signal Wi? angelegt wird, mit der Adresse an den Leitungen 30 übereinstimmt, veranlaßt das Übereinstimmungssignal M* an der Leitung 31 die Steuerschaltung 38 , ein Befehlssignal ~T zu erzeugen.
  • Die Daten an den 256 Spaltenleitungen der Matrix 10 werden somit in das Schieberegister 20a, 20b über Übertragungstore 21a, 21b geladen. Das Schiebetaktsignal ~SR beginnt sofort, wenn die Triggerung durch die Zentraleinheit CPU bei Auslösung durch ein Ausgangssignsl"M OUT" am Anschlußstift M erfolgt, oder es beginnt in der einfachsten-Konfiguration später, wenn die maximale Zeitdauer von 256 TaktsignalenCE abgewartet worden ist, so daß kein Anschlußstift M benötigt wird;es dauert 256 Zyklen an, wie in Fg8k zu erkennen ist, damit die Daten über die Multiplexschaltung 26,den Puffer 40 und den Anschlußstift 27 nach außen übertragen werden, wie in Fig.8r dargestellt ist.
  • in Auffrischungsvorgang findet immer dann statt, wenn der Kommutator 13a, 13b eine weitere Zeile adressiert.
  • Somit kann während der Zeitperiode, in der die Schieberegisterhälften 20a und 20b vom Dateneingabeanschluß 22 geladen werden oder der Inhalt der Schieberegisrterhälften 20a und 20b über den Datenausgabeanschluß 27 gelesen wird, eine Auffrischung durch Takten des Kommutators mittels des Signals 5 stattfinden. Die Schieberegister 11 und 20a und 20b werden durch einen Auffrischungsvorgang nicht gestört, solange das Signal ~T nicht auftritt. Es sei auch beachtet, daß serielle Daten in die Schieberegisterhälften 20a und 20b geschoben werden können, während Daten ausgeschoben werden, so daß eine Schreiboperation beginnen kann, unmittelbar nachdem eine Leseoperation eingeleitet worden ist.
  • In den Figuren 9 und 9a ist ein Abschnitt der Zellenmatrix 10 mit dem Adressenspeicher 12a, 12b, den zugehörigen Schieberegisterstufen und dem Kommutatanin schematischer Form dargestellt. Die Zellenmatrix 10a und 10b und die Leseverstärker 11 in der Mitte der Matrix sowie die Eingabevorrichtungen 22, 23 stimmen mit den entsprechenden Bauteilen der Schaltung von Fig.3 überein. Das Signal #SR stimmt mit dem Signal ~ von Fig.3 überein. Die zeitliche Lage der Taktsignale ~T, #DS und #DX ist für das Lesen, das Auffrischen und das Schreiben unterschiedlich. Die Spannungen sind in den Figuren 8f und 8p dargestellt; das Lesen und das Auffrischen sind allgemein gleich mit der Ausnahme, daß beim Auffrischen kein Signal ~T vorhanden tt,während beim Schreiben die zeitliche Lage wegen der unterschiedlichen Ablauffolge umgekehrt ist. Im Falle eines Lesezyklus werden die Daten aus einer Zeile der Speicherkondensatoren 50 auf Grund des Signals #DX über eine Zeile aus Transistoren 51 zu den Spaltenleitungen 48a und 4#geladen, dann von den Leseverstärkern 11 beim Auftreten des Signals #DS gelesen und dann beim Auftreten des Signals ~T über die Übertragungstore 21a und 21b in die Schieberegisterhälften 20a und 20b geladen. Die entgegengesetzten Vorgänge müssen für die Durchführung eines Schreibzyklus auftreten, bei dem die Übertragungstore 21a und 21b zuerst beim Auftreten des Taktsignals ~T einschalten müssen, wenn die Daten im Schieberegister zu den Spaltenleitungen 48b übertragen werden, worauf die Daten dann bei Auftreten des Taktsignals #DS gelesen werden, wonach das Signal ~DX kurzzeitig einen hohen Wert annimmt,damit eine ausgewählte Zeile von Transistoren 51 eingeschaltet wird; im Anschluß daran werden die Daten aus dem seriellen Schieberegister in die Zeile aus Kondensatoren 50 in der Zellenmatrix 10 geladen. Die richtige Ablauffolge wird während des Signals CE in Abhängigkeit vom Befehlssignal 7 und vom Übereinstimmungsaignal M von der in Fig.7 dargestellten Schaltung ausgewählt, die ein Teil der Taktgenerator- und Steuerschaltung 38 ist. Das in Abhängigkeit von den Signalen M, T, CE, WTZ und B erzeugte Signal ~T wird zeitlich zwischen einem frühen Auftreten und einem späten Auftreten geschaltet, was davon abhängt, ob das Signal w hoch oder niedrig ist.
  • Das in Fig.9 dargestellte, mit Fehlertolerierung arbeitende System enthält eine Folge von 256 EPROM-Transistoren 41a und 41b mit potentialmässig nicht festgelegten Gate-Elektroden, deren Steuer-Gate-Elektroden mit einer der Zeilenleitungen 53' verbunden sind; die Sourceelektrode jedes dieser Transistoren ist über eine Leitung 86 an Masse Vss angelegt. Die Drain-Elektroden sind an die Leitung 37 angeschlossen, die die B-Ausgangsleitung der Steuerschaltung 38 ist; ferner besteht eine Verbindung über eine Last zur Versorgungsspannung Vdd und zum Programmiereingang 42. Die Transistoren 41a, 41b können so ausgebildet sein, wie in der US-PS 4 122 509, der US-PS 4 122 544 oder der US-PS 3 984 822 ausgeführt ist.
  • Der in Fig.9 dargestellte Kommutator 13a, 13b besteht aus 256 gleichen Schieberegisterstufen 87, von denen jede mittels nicht dargestellter Taktsignale CE und CE getaktet wird, so daß ein Bit oder der Binärwert "1" mit jedem Zyklus des Signals CE um eine Stufe fortgeschaltet wird. Der Ausgang jeder Stufe 87 ist mit dem Eingang der nächsten Stufe und auch über Gate-Elektroden mit den Zeilenleitungen 53 und 53' gekoppelt.
  • Der Ausgang der letzten Stufe 87 ist über eine Leitung 89 zum Eingang der ersten Stufe zurückgeführt, so daß das Bit kontinuierlich umläuft. Der Kommutator ist mit Hilfe in dieser Technologie bekannter Mittel so aufgebaut, daß beim Einschalten alle Bits, mit Ausnahme des Bits der ersten Stufe, den Wert "O" annehmen, wodurch alle Chips synchronisiert werden können, indem die Anzahl der Taktimpulse CE, die den Chips zugeführt werden, gesteuert werden; dies ist gewöhnlich nicht erforderlich.
  • In Fig.9 ist ein kleiner repräsentativer Abschnitt der Adressenspeichermatrix 12a, 12b dargestellt, der aus Zellen besteht, die im wesentlichen gleich den Zellen in der Matrix 10a, 10b sind; Blindzellen 17', 18' und ein Leseverstärker 11' liegen dabei in der Mitte jeder Spaltenleitung 48'a, 48'b. Die Leitungen 48'a sind mit Adressenausgabeleitungen 28 und auch mit Adresseneingabeleitungen 30 über Übertragungstore 44 verbunden, die vom Speicherladebefehl W.A. gesteuert sind.
  • Es ist zwar ein Speicher mit einer 256 x 256-Matrix mit 64K Datenbits dargestellt, doch kann das gleiche Prinzip auch auf einen größeren Speicher, beispielsweise eine 512 x 512-Matrix mit 256K-Bits (262 144 Bits) oder auf eine kleinere Matrix angewendet werden.
  • Ein optimales Verhalten könnte auch erhalten werden, wenn eine andere Verteilung als eine gleiche Anzahl von Zeilen und Spalten angewendet wird, beispielsweise eine Verteilung von 1024 x 256.
  • Es sind parallele Adresseneingänge 15 dargestellt, doch ergibt sich noch eine kleine Verringerung der Geschwindigkeit, wenn ein serieller Adresseneingang zusammen mit einem Taktsignal XA zum taktgesteuerten Adresseneingeben verwendet wird, wobei nur zwei Anschlußstifte anstelle der 8 bis 12 Stifte 15 benötigt werden. Wenn die Ausbeute des Herstellungsprozesses hoch war, kann das Merkmal der Fehlertoleranz unter Verwendung der Zellen 41a, 41b weggelassen werden, so daß der Anschlußstift 42 nicht benötigt wird. Auf diese Weise kann eine Speichervorrichtung nach der Erfindung unter Verwendung eines Gehäuses mit 10 Anschlußstiften gebaut werden; es sind auch acht An.
  • schlußstifte möglich, wenn die Taktsignale CE, m und ~A kombiniert oder multiplexiert werden und der Anschlußstift M nicht verwendet wird.
  • In Fig.10 ist die zur Erzeugung der verschiedenen Takt-und Steuersignale in der Schaltung 38 notwendige Logik dargestellt. In einer anderen Ausführungsform sind die Zellen in der Adressenspeichermatrix 12a, 12b EPROM-Zellen und keine DRAM-Zellen, wobei in diesem Fall die FT-Zellen 41a, 41b nicht benötigt werden. Die Adressen werden beim letzten Herstellungsschritt einer Speichervorrichtung oder einer Speicherschaltungsplatte bei der Durchführung des Speichertests dauerhaft in die Matrix 12a, 12b geschrieben, wobei schadhafte Zeilen übersprungen werden, d.h. keine Adresse in schadhafte Zeilen geschrieben wird. Bei der anschließenden Anwendung werden auf diese Weise schadhafte Zeilen niemals angewendet, da kein Übereinstimmungssignal auftritt. Ein Schreiben oder ein Lesen solcher Zeilen kann nicht erfolgen.
  • Die Erfindung ist hier im Zusammenhang mit bevorzugten Ausführungsbeispielen beschrieben worden, doch können verschiedene Abwandlungen und Änderungen im Rahmen der Erfindung ohne weiteres durchgeführt werden.

Claims (24)

  1. P a t e n t a n s p -r ü c h e In einer einzigen integrierten Halbleiterschaltung hergestellte Halbleiterspeichervorrichtung, gekennzeichnet durch eine Matrix aus Speicherzellenzeilen und Speicherzel]enspalten, ein serielles Register mit mehreren Stufen, von denen jede einer der Speicherzellenspalten zugeordnet ist, eine Ubertragungsvorrichtung zur Durchführung eines Ladevorgangs aus den Speicherzellenspalten in die Registerstufen in Abhängigkeit von einem von außerhalb der I#c77bleiterspeichervorrichtung empfangenen Ubertragungssignal, eine Einrichtung zum Empfangen einer Adresse von einer außerhalb der Halbleiterspeichervorrichtung befindlichen Quelle und zum Adressieren der Matrix zur Auswahl einer zu betätigenden Zeile und eine Einrichtung zum seriellen Laden von Daten aus dem Register zu einer außerhalb der Halbleiterspeichervorrichtung befindlichen Anwendungsvorrichtung, wodurch mittels einer Adresse ein Zugriff auf eine gesamte Datenzeile erfolgt.
  2. 2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Speicherzellen dynamische Schreib/Lese-1-Transistorzellen mit MOS-Transistoren und MOS-KQndensatoren sind sind daß die Adressierungseinrichtung die Gate-Elektroden aller Transistoren in einer Zellenzeile betätigen.
  3. 3. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Ubertragungsvorrichtung aus mehreren Übertragungstoren besteht, die jeweils zwischen eine Spaltenleitung und eine der Stufen eingefügt sind.
  4. 4. Vorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß Einrichtungen mit einem Leseverstärker zur Eingabe oder Ausgabe von Daten in jede Zellenspalte vorgesehen sind.
  5. 5. Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Leseverstärker bistabile Schaltungen mit Differenzeingängen sind, die getrennt von den entgegengesetzten hälften jeder Spaltenleitung sind.
  6. 6. In einer einzigen integrierten Halbleiterschaltung hergestellte Halbleiterspeichervorrichtung, gekennzeichnet durch eine Matrix aus Speicherzellenzeilen und aus Speicherzellenspalten, mehrere getrennte Ausgangseinrichtungen, die jeweils an eine der Spalten angeschlossen sind, ein serielles Eingabe/ Ausgabe-Register mit einer Anzahl von Stufen, die gleich der Anzahl der Spalten ist, eine Einrichtung zum Laden des Inhalts der Eingabe/Ausgabe-Registerstufen in die Spalten und zum Laden von Bits aus den Spalten in die Schieberegisterstufen in Abhängigkeit von einem Ubertragungssignal, eine Einrichtung zum Adressieren der Halbleiterspeichervorrichtung für die Auswahl einer der Zeilen für die Betätigung und Einrichtungen zum seriellen Laden von Daten in das Eingabe/Ausgabe-Register oder zum seriellen Laden von Daten aus diesem Register.
  7. 7. Vorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die Speicherzellen dynamische Schreib/Lese-1 -Transistorzellen mit wahlfreiem Zugriff sind, die MOS-Transistoren und MOS-Kondensatoren enthalten.
  8. 8. Vorrichtung nachAnspruch 7, dadurch gekennzeichnet, daß in der Mitte jeder Spalte ein Leseverstärker angeordnet ist.
  9. 9. Vorrichtung nach Anspruch 1 oder 6, dadurch gekennzeichnet, daß das Register ein serielles Schieberegister ist, das in zwei getrennte Register aufgeteilt ist, wobei Jedes getrennte Register eine Anzahl von Stufen aufweist, die gleich der halben Anzahl der Spalten ist.
  10. 10. Dynamisches Schieberegister mit ersten und zweiten Treibertransistoren, ersten und zweiten Vorladetransistoren und ersten und zweiten Übertragungstransistoren in jeder Stufe, wobei jeder Transistor eine Source-Drain-Strecke und eine Gate-Elektrode aufweist, die Source-Drain-Strecken der ersten Treibertransistoren und der ersten Vorladetransistoren miteinander an einem ersten Schaltungspunkt angeschlossen und in Serie zwischen eine erste Masseanlegungsvorrichttng und eine Versorgungsspannung geschaltet sind, die Source-Drain-Strecken der zweiten Treibertransistoren und zweiten Vorladetransistoren zusammen an einen zweiten Schaltungspunkt angeschlossen und in Serie zwischen eine zweite Masseanlegungsvorrichtung und die Versorgungsspannung geschaltet sind, die Source-Drain-Strecke des ersten Ubertragungstransistors den ersten Schaltungspunkt mit der Gate-Elektrode des zweiten Treibertransistors verbindet, die Source-Drain-Strecke des zweiten Übertragungstransistors den zweiten Schaltungspunkt mit einem Ausgangsschaltungspunkt der Stufe verbindet, die Gate-Elektrode des ersten Treibertransistors ein Eingangsschaltungspunkt für die Stufe ist und vier verschiedene Taktspannungsquellen getrennt an die Gate-Elektroden der ersten und zweiten VorAadetransistorcn und der ersten und zweiten Übertragungstransistoren angeschlossen sind, dadurch gekennzeichnet, daß eine erste Taktspannung der vier Taktspannungsquellen eine Einschaltzeit während eines ersten Intervalls aufweist und an die Gate-Elektrode des ersten Vorladetransistors angelegt ist, daß eine zweite Taktspannung der vier Taktspannungsquellen eine Einschaltzeit während des ersten Intervalls zuzüglich eines sich daran anschliessenden zweiten Intervalls aufweist und an die Gate-Elektrode des ersten Ubertragungstransistors angelegt ist, daß eine dritte Taktspannung der vier Taktspannungsquellen eine Einschaltzeit während eines dritten, sich nicht mit den ersten oder den zweiten Intervallen überlappenden dritten Intervalls aufweist, das zeitlich bezüglich des Endes des zweiten Intervalls verzögert ist, wobei die dritte Taktspannung an die Gate-Elektrode des zweiten Vorladetransistors angelegt ist, und daß eine vierte Taktspannung eine Einschaltzeit während des drittten Intervalls zuzüglich eines sich daran anschliessenden vierten Intervalls aufweist und an die Gate-Elektrode des zweiten Ubertragungstransistors angelegt ist.
  11. 11.Speichervorrichtung mit einem Körper aus Halbleitermaterial, gekennzeichnet durch eine Direktzugriffs-Speichermatrix aus zeilen- und spaltenweise angeordneten Speicherzellen in einer Fläche des Halbleiterkörpers, einen mehrere zeilenweise angeordnete Speicherzellen enthaltenden Serienzugriffsspeicher in dieser einen Fläche, eine erste Adressierungseinrichtung in der einen Fläche, die zur Auswahl einer Zeile in der Speichermatrix und in dem Serienzugriffsspeicher eine Zeilenadresse empfängt und decodiert, eine zweite Adressierungseinrichtung in der einen Fläche, die zum Auswählen einer Spalte in der Speichermatrix eine Spaltenadresse empfängt und decodiert, und eine dritte Adressierungseinrichtung in der einen Fläche, die für die Auswahl der Speichermatrix oder des Serienzugriffsspeichers eine Adresse empfängt, wobei die Speichermatrix und der Serienzugriffspeicher jeweils ein Serienregister enthalten, eine in der einen Fläche enthaltene Vorrichtung zum Verbinden eines Datenausgangs aus dem Serienregister des Serienzugriffsspeichers mit einem Dateneingang des Serienregisters der Speichermatrix und eine Einzelbit-Zugriffsvorrichtung in der einen Fläche, die die Speichermatrix mit einer Zugriffsvorrichtung für den Halbleiterkörper verbindet.
  12. 12. Vorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß die Direktzugriffs - Speichermatrix eine Matrix aus M Zeilen und Spalten ist, daß der Serienzugriffsspeicher eine Matrix aus M Zeilen und N Spalten enthält, wobei M und N ganzzahlige Potenzen von 2 sind, und daß die Serienregister Schieberegister aus N Stufen sind.
  13. 13. Vorrichtung nach Anspruch 12, dadurch gekennzeichnet, daß der Serienzugriffspeicher mehrere Matrizen aus M Zeilen und N Spalten enthält, die jeweils ein eigenes Register mit seriellem Zugriff enthalten, und daß die Verbindi#ngsvorrichtung eine Wählvorrichtung enthält, die den Ausgang nur eines der Serienregister mit dem Eingang des Serienregisters der Direktzugriffsspeichermatrix verbindet.
  14. 14. Vorrichtung nach Anspruch 13, dadurch gekennzeichnet, daß die Speichermatrix und der Serienzugriffspeicher Matrizen aus zeilen- und spaltenweise angeordneten dynamischen 1-Trsnsistor-MOS-Speicherzellen sind, daß jede Matrix einen anderen bistabilen Leseverstärker in der Mitte jeder Spalte enthält, daß jedes Schieberegister eine Anzahl N von Stufen enthält, die gleich der Anzahl der Spalten ist, und daß jede Stufe mittels eines Ubertragungstors mit einer entsprechenden Spalte gekoppelt ist.
  15. 15. Speichervorrichtung mit einer Matrix aus zeilen- und spalten weise angeondneten Speicberzellen in einer Fläche eines liaAbleiterkörpers, wobei der Hauptteil der Matrix ein atespeicr ist und ein kleiner Teil der Matrix ein Adressenspeicher ist, gekennzeichnet durch einen Kommutator zum sequentiellen einzelnen Adressieren der Zeilen, eine Leseeinrichtung zum Lesen von Adressen und von Daten aus Spalten, wenn eine Zeile adressiert ist, ein über eine übertragungsvorrichtung an die Leseeinrichtung angeschlossenes Serienzugriffsregister für den Empfang von Daten aus Spalten der Matrix, eine Adresseneingabevorrichtung in der Fläche des Halbleiterkörpers, die so angeschlossen ist, daß sie eine Mehrbitadresse von einer Quelle außerhalb der Speichervorrichtung empfängt, eine Komparatorvorrichtung in der Fläche, die abhängig von einer Adresse in der Adresseneingabevorrichtung und von der Leseeinrichtung einen Befehl erzeugt, wenn die Adresse von der externen Quelle gleich der Adresse aus der Matrix ist, eine Aktivierungseinrichtung zum Aktivieren der übertragungsvorrichtung für das Serienzugriffsregister in Abhängigkeit von dem Befehl und eine Ausgabeeinrichtung zum Lesen der Daten aus dem Serienzugriffsregister zu einem Ort außerhalb der Speichervorrichtung.
  16. 16. Vorrichtung nach Anspruch 15, dadurch gekennzeichnet, daß die Speicherzellen dynamische Schreib/Lese-Zellen des 1-Transistor-Typs sind.
  17. 17. Vorrichtung nach Mspruch 16, gekennzeichnet durch ein#e Leseeinrichtung zum Schreiben von Daten in das Serienzugriffsregister von einer Quelle außerhalb der Speichervorrichtung.
  18. 18. Vorrichtung nach Anspruch 17, gekennzeichnet durch eine Eingabeeinrichtung zum Eingeben der Mehrbitadresse aus der Adresseneingabevorrichtung in den Adressenspeicherteil der Matrix in Abhängigkeit von dem Befehl.
  19. 19. Vorrichtung nach Anspruch 18, dadurch gekennzeichnet, daß die Leseeinrichtung einen bistabilen Differenz-Leseverstärker in der Mitte jeder Spalte der Matrix enthält.
  20. 20. Vorrichtung nachlhspruch 19, gekennzeichnet durch eine Einrichtung zum Betätigen der Leseverstärker zur Durchführung einer Auffrischung in Abhängigkeit von der sequentiellen Adressierung der Zeilen mit Hilfe des Kommutators.
  21. 21. Vorrichtung nach Anspruch 15, dadurch gekennzeichnet, daß der Datenspeicherteil der Matrix M Zeilen und N Spalten enthält, daß das Serienzugriffsregister N Stufen enthält und daß der Adressenspeicherteil der Matrix M Zeilen enthält, wobei M und N ganzzahlige Potenzen von 2 sind.
  22. 22. Vorrichtung nach Anspruch 15, gekennzeichnet durch einen mit jeder Zeile verbundenen programmierbaren Transistor, der mit einer Austastvorrichtung gekoppelt ist, und eine Vorrichtung zum Programmieren dieses Transistors, wenn eine oder mehrere Zellen in der Reihe sich beim Testen als schlecht erweisen.
  23. 23. Vorrichtung nach Anspruch 22, gekennzeichnet durch eine Einrichtung zum Verhindern der Abspeicherung von Daten und Adressen in den Speicherzellen einer Zeile in Abhängigkeit von der Austastvorrichtung.
  24. 24. Vorrichtung nach Anspruch 23, dadurch gekennzeichnet, daß der programmierbare Transistor ein elektrisch programmierbarer MOS-Transistor mit einer potentialmässig nicht festgelegten Gate-Elektrode ist und daß auf der Fläche des Halbleiterkörpers eine Einrichtung enthalten ist, die an die Source-Drain-Strecke der MOS-Transistoren eine Programmierspannung anlegt, wenn der Kommutator eine Zeile adressiert.
    die eine oder mehrere schlechte Speicherzellen enthält.
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US06/097,106 US4321695A (en) 1979-11-23 1979-11-23 High speed serial access semiconductor memory with fault tolerant feature
US06/097,105 US4330852A (en) 1979-11-23 1979-11-23 Semiconductor read/write memory array having serial access

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