DE2445878C2 - Schaltungsanordnung für einen periodisch zu regenerierenden Datenspeicher mit mehreren Speicherschleifen - Google Patents
Schaltungsanordnung für einen periodisch zu regenerierenden Datenspeicher mit mehreren SpeicherschleifenInfo
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Description
31) ist
7. Schaltungsanordnung nach dem Anspruch 3. in
der S Untergruppen mit je 2" gesonderten, einander ähnlichen Speicherschleifen vorgesehen sind, wobei
durch die Heranführung eines Untergruppen-Adressenwahlsignals aus einem Untergruppen-Adressen-Decodierer
an zwei allen Schieberegistern einer Untergruppe zugeordnete Schaltglieder und durch
weitere Wahlsignale aus einem Speicheradressen-Decodierer die Speicherschleifen innerhalb der
Untergruppen adressierbar sind, dadurch gekennzeichnet, daß von der außerhalb des Speicherchips
angeordneten Datentakt-Signalquelle die eine Folge (Φ,) von Datentaktpulsen gleichzeitig den ersten
Schaltgliedem (200,...) aller Untergruppen (0,...) und einer Auftedetakt-Signalquelle und die andere
Folge (Φ2) gleichzeitig den zweiten Schaltgliedem (201....) aller Untergruppen (0,...) zuführbar sind,
und daß von der Aufladetakt-Signalquelle, die von den Datentaktpulsen der ersten Folge (Φι) einschaltbar
ist. Untergruppe für Untergruppe nacheinander je ein Auflade-Taktsignal den beiden Schaltgliedern
(200, 201;...) der betreffenden Untergruppe (0.. .) zuführbar ist
Die Erfindung betrifft eine Schaltungsanordnung für einen periodisch zu regenerierenden Datenspeicher mit
mehreren parallel zueinander angeordneten Speicherschleifen, in denen die Datensignale der Reihe nach
durch ein Schieberegister, eine sie bearbeitende Schaltung, eine Umlaufleitung und ein Schaltglied unter
dem Antrieb einer aus einer Datentakt-Signalquelle über ein weiteres Schaltglied herangeführten Folge von
Datentak'pulsen zirkulieren.
Aus der britischen Patentschrift 12 48 681 ist eine
Schaltung dieser Art bekannt, deren Hauptaufgabe darin besteht Datenwörter nach ihrem Rang vorübergehend
zu speichern. Der Rang eines Datenwortes wird durch eine Gruppe aus 7 Bits festgelegt, die der die
eigentliche Information oder Nachricht enthaltenden Gruppe aus 15 Bits zugeordnet ist. Wenn man einmal
von weiteren Anzeigebits oder solchen zur Identifizierung der Naehricht absieht, werden jedes Datenwort in
sein eigenes Schieberegister unter der Steuerung eines Schiebeimpuls-Generators und die zugehörige, den
Rang festlegende Bitgruppe in ein eigenes, dem zuvor bezeichneten Schieberegister nachgeschaltetes Schieberegister
eingeschoben, dessen einzelne Stufen jedoch mit einem Komparator verbunden sind, in dem der Rang
des eingeschobenen Datenwortes mit dem Rang des in
das benachbarte Z, hiöberegister eingeschobenen Datenwortes
verglichen wird. Das nachgeschaltete Schieberegister, das die den Rang festlegende Bitgruppe
aufnimmt, kann wegen seiner Verbindung mi' dem Komparator auch als Schaltung betrachtet werden, die $
die Datensignale bei ihrem Umlauf in der Speicherschleife bearbeitet. Denn in Abhängigkeit vofP Ve·-
gleichsergebnis läuft das Datenwort mit der den Rang festlegenden Bitgruppe innerhalb derselben Speicherschleife
durch Schaltglieder und eine Umlaufleitung vom Ausgang des nachgeschalteten Schieberegisters,
al·.'.« iwr <V.r Datensignale bearbeitenden Schaltung, zum
Eingang des ersten Schieberegisters zurück oder durch Schaltglieder und eine Zweigleitung in eine benachbarte
Speicherschleife hinein, um einen Austausch der Datenwörte' zwischen den beiden benachbarten
Speicherschleifen zu vollziehen. Um das Datenwort aus seiner Speicherschleife zu einem äußeren Gerät hin aus
der gesamten Schaltung herauszuziehen, ist zwischen den beiden Schieberegistern der einen am einen Ende
des Systems angeordneten Speicherschleife eine Abzweigung mit einem Schaltglied zu einer Ausgabe-Pufferschaltung
hin vorgesehen. Im Falle einer selchen Ausgabe müssen in die betreffende Speicherschleife
natürlich O-Datensignale eingeführt werden, die dann unter der Steuerung des Schiebeimpuls-Generators
weiter zirkulieren. Diese Einführung muß entweder im nachgeschalteten Schieberegister erfolgen, dessen Inhalt
gelöscht wird, da ein Rang des Datenwortes entfällt,
oder es müssen die O-Datensignale über ein gesondertes Schaltglied von außen in das erste Schieberegister
eingespeist werden. Auf keinen Fall darf die den Rang festlegende Bitgruppe innerhalb ihrer Speicherschleif"·
verblei'·.en. während das zugehörige Datenwon das System verläßt
Das Schieberegister weist eine gebräuchliche Bauform auf und ist z. B. aus mit Transistoren bestückten
logischen Elementen zusammengesetzt.
Aus dem Aufsatz von G. Eben mit der Überschrift: »Die Anwendung von Rechteckferriten in Schiebelinien
und Matri^speichern sowie Meßverfahren zur Bestimmung
ihrer Kennwerte«, abgedruckt in der Zeitschrift: »Neue Technik im Büro«. Heft 7/8 (1960). Seiten 237 bis
250. ist bekannt, als Stufen eines Schieberegisters Speicherkerne mit einer etwa rechteckigen Hystereseschleife
zu benutzen, die untereinander über Dioden derart verdrahtet sind, daß die bhären Informationen
mit Hilfe zweier nahezu gleichzeitig auftretender Taktpulse jeweils um eine Stufe weitergeschoben
werden. Die Anwendung dieser Ferritspeicherkerne hat den Vorteil, daß die 'nformationen beim Ausfall der
Stromversorgung erhalten bleiben, also der gesamte Speicher im Ruhezustand keine Energie verbraucht.
Demgegenüber benötigen beispielsweise die in der zuvor besprochenen britischen Patentschrift genannten.
mit Transistorer bestückten logischen Schaltelemente,
die normalerweise Flipflops darstellen, während der gesamten Speicherzeit eine Stromzufuhr.
Zur Verkürzung der Schaltzeiten sind in neuerer Zeit sog. Informationsspeicherchips entwickelt worden, mit
deren Hilfe sich die bislang üblichen Schaltungsanordnungen und Speicherelemente miniaturisieren lassen,
die jedoch den Nachteil mit sich bringen, daß der von ihnen festgehaltene Informationsgehalt in periodischen
Abständen regeneriert, also »aufgefrischt« werden muß. Diese Besonderheit der Informationsspeicherchips sei
nun näher betrachtet.
Bei den LSI-SneichorchiDS werden die Daten als
elektrische Ladung an einer Zelle mit einer hohen Impedanz gespeichert, und diese Ladung sickert
exponentiell mit der Zeit wc«·, st.· daß die Zelle
periodisch nachgeladen oder bis /um En-e'ehen ihres
anfänglichen Zustandes aufgefrischt werden muß, damit
die gewünschte binäre Form der datendarstellenden Ladung erhalten bleibt In dem Aufsatz von T. R.
Walther: »Dynamic N-MOS Random-Access-Memopwith Simplified Refresh« in der Zeitschrift: »Computer
Design« (Februar 1973), Seiten 53 bis 58 ist ein Speicher mit zufallsverteiltem Zugriff erläutert, bei dem alle
Zellen ihren eigenen Aufiadestromkreis besitzen, von
dem sie unter Verwendung der Lese-ZSchreibwahlleitung
zwecks Steuerung aufgefrischt werden.
In dem Aufsatz von M. Hoff: »Assembling Large-Array IC Memories« in der Zeitschrift: »Electronic
Design« (17. Februar 1972), Seiten 76 bis 81 ist ein weiterer Speicher mit zufallsverteiltem Zugriff erläutert,
bei dem die Regeneration über einzelne adressierte Adressenleitungen mit der Frequenz eines Auflade-TaktsigiTdls
vorgenommen wird, die ein ganzzahliger Teiler der Frequenz des Taktsigr.^^ für das Schreiben
bzw. Lesen normaler Daten ist Norma.e Anforderungssignale, die während des Regenerationszyklus empfangen
werden, werden von einem Leitwerk anerkannt, aber nicht eher angenommen, bis der Regenerationszyklus
beendet ist Hierdurch ergeben sich gelentlich längere Zugriffs- und Zykluszeiten. Bei anderen
bekannten Anordnungen z. B. bei derjenigen, die im Aufsatz von M. Geilhufe: »More Bits/Chip Leads to
Economical Semiconductor Memory Systems« EDN (20. Februar 1973), Seiten 76-81 beschrieben ist erfolgt
die Regeneration über die einzeln adressierten Datenadressenleitungen mit einer Auflade-Taktsignalfrequenz,
die ein ganzzahliger Teiler der Taktsignalfrequenz beim normalen Leren bzw. Schreiben von Daten
ist. In diesem Fall wird das Aufladesignal über eine äußere Multiplexschaltung derart angekoppelt, daß der
Datenlese-ZSchreibvorgang zeitlich der Regeneration vorangeht, also nicht mit dieser zusammenfällt.
Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung anzugeben, mit der ohne Störung
des periodisch ablaufenden Regenerationsvorganges, dem der gesamte Speicher unterzogen wird, «ines (oder
mehrere) von zahlreichen zueinander parallel in Speicherschleifen angeordneten Schieberegistern
zwecks Einschreiben bzw. Auslesen adressiert werden kann (können).
Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß aus der Datentakt-Signalquelle an die einzelnen
Stufen der Schieberegister zwei gegeneinander phasenverschobene Folgin von Datentaktpulsen über je ein
Schaltglied heranführbar sind, das unter der Steuerung eines in einem Adressen-Decodierer erzeugten Wahl-3igii<ils
und/oder eines Aufladetaktsignals aus einer weiteren Taktsignalquelle steht, und daß aus dem
Adressen-Decodierer das Wahlsignal nur a>i die beiden Schaltglieder des gerade für die Einschreibung bzw.
Auslesung gewählten Schieberegisters und an ein Ein-/Ausgabesch»ltglied heranführbar ist, über das die
Datensignale zwischen diesem Schieberegister und einer Datenein-/Ausgabeleitung übertragen werden.
Eine derartige Schaltungsanordnung kar>n auf einem
einzigen LSI-Speicherchip derart organisiert sein, daß
N ähnliche Speicherschleifen, die je ein serielles SchieboM.-gister er'halten. jeweils von einer .Speicheradresse
von 0 bis N-1 identifiziert werden. Zwei Datentaktsienal-Leituneen werden benutzt, um die
■ Daten bitseriell durch die Länge der Speicherschleife mit der Grundfrequenz Fo der Datentaktpulse hindurchzuschieben.
Von jedem Paar Datentaktpulse Φ\, ί>2 werden die Daten seriell um eine Stufe, also um ein
Bit längs der Speicherschleife weitergeschoben.
In den Lese-, Schreib- oder Trennzyklen z. B. zwecks
Abändern der Informationen werden die Daten in derjenigen Speicherschleife, die durch eine zugehörige
Adressenleitung von einem inneren Adressen-Decodierer angewählt ist,der Reihe nach durch das hintere Ende
des Schieberegisters hindurchgeschoben. Im Lesezyklus werden die Daten in der Weise ausgelesen, daD sie mit
dem Austritt aus dem hinteren Ende des Schieberegisters aus der angewählten Speicherschleife ausgeschleust
und über eine Umlaufleitung wieder in das vordere Ende dieser Speicherschleife, also des Schieberegisters
eingespeist werden. Beim Schreibvorgang wird der Rücklauf der Daten blockiert, sobald sie aus
der angewählten Speicherschleife austreten, und die neuen Daten werden über die Umiaufieitung eingefügt.
Im Leseabschnitt des erwähnten Trennzyklus wird das Lesen ähnlich wie im normalen Lesezyklus ausgeführt,
wenn man davon absieht, daß die Daten daran gehindert werden, vor dem nachfolgenden Schreibabschnitt
erneut einzutreten, damit während des Schreibabschnittes dieses Zyklus über die Umlaufleitung neue Daten
eingefügt werden können.
Beim Regenerieren des Speichers werden die Daten in den Speicherschleifen, die mit Hilfe der Auflade-Taktsignalquelle
angewählt werden, seriell durch das hintere Ende hinaus- und durch das vordere Ende hineingeschoben.
Dieser Vorgang erfolgt also in einer vollständig geschlossenen Schleife, wie dem Benutzer des Chip an
sich geläufig ist.
Die N Speicherschleifen des Chip können in S Untergruppen mit 2" Speicherschleifen (je Untergruppe)
unterteilt sein, wobei M Datenbits je Speicherschleife vorgesehen sind. Im normalen Betrieb des Speichers
werden die Daten bei der normalen Grundfrequenz Fo der Datentaktpulse durch die von einem inneren
Adressen-Decodierer ausgewählte Speicherschleife geschoben. Im Gegensatz hierzu werden sie bei der
Regenerierung mit der Auflade-Taktsignalfrequenz Fr nacheinander durch alle A/Speicherschleifen geschoben,
wobei diese Taktsignalfrequenz Fr ein ganzzahliger Teiler der genannten Grundfrequenz Fo ist, also die
Gleichung: Fo=SpRgUi. Die innere Auflade-Taktsignalquelle,
die von den Datentaktpulsen mit der Grundfrequenz Fd angetrieben wird, erzeugt die Auflade-Taktsignale
mit der Taktsignalfrequenz Fr je Untergruppe, wobei die letzteren und die Wahlsignale für die Adresse
der Daten gleichzeitig an einer gewählten Speicherschleife auftreten können, ohne daß der Speichervorgang
nachteilig beeinflußt wird. Wenn diese Auflade-Taktsignalquelle
tatsächlich eine ständig laufende, von den Datentaktpulsen angetriebene Schaltung ist, werden
die N Speicherschleifen des Chip während des normalen Speicherns in einem ständigen Zyklus
aufgefrischt
Ausführungsbeispiele der Erfindung rind in der
Zeichnung wiedergegeben und werden im folgenden ausführlich erläutert. Die Einzelheiten der Figuren
zeigen die wichtigsten Merkmale, nämlich
F i g. 1 einen Speicher in Form eines Blockschaltbildes, bei dem die Erfindung angewendet wird,
F i g. 2 die im Speicher der F i g. 1 auftretenden Signale in Form zeitlicher Auftragungen,
Fig.3 einen weiteren Speicher als Blockschaltbild
mit der Schaltungsanordnung gemäß der Erfindung,
Fig.4 die im Speicher der Fi g. 3 auftretenden
Signale in Form zeitlicher Auftragungen und
F i g. 5 eine weitere Ausführungsform des Speichers nach F i g. 3, in dem die Erfindung angewendet wird.
Das Speichersystem der Fig. I weist ein LSI-Speicherchip
10 mit einer äußeren Taktsignalquelle 20 auf, von der Datentaktpulse Φι und Φ2 in zwei Phasen dem
LSI-Speicherchip 10 zugeleitet werden. In einem Stück aus dem letzteren sind ein innerer Adressen-Decodierer
12 zur Auswahl einer von N Adressenleitungen 14, 16, ... 18. die je einer von N Speicherschleifen 0, 1,... /V— 1
zugeordnet sind, und eine Auflade-Taktsignalquelle 24 ausgebildet, die unter der Steuerung des Datentaktpulses
Φι auf einer Leitung 22 das Auflade-Taktsignal an
Aufladetaktleitungen 25, 26, ... 27 anlegt. Die Auflade-Taktsignalquelle 24 erregt nacheinander die
Aufladetaktleitungen 25, 26, ... 27 jeweils mit der Auflade-Taktsignalfrequenz Fr, die zu der Grundfrequenz
Fo durch die bciciii erwännic Gleichung:
Fo= NFn'm Beziehung gesetzt ist.
Allen Speicherschleifen 0, 1, ... N—\ sind je zwei innere Wahlglieder 30 und 31, 32 und 33,... 34 und 35
zugeordnet, die unter der Steuerung des Wahlsignals in der Adressenleitung 14, 16, ... oder 18 aus dem
Adressen-Decodierer 12 und/oder des Auflade-Taktsignals
in der Aufladetaktleitung 25, 26 oder 27 aus der AufladeTaktsignalquelle 24 die Datentaktpulse Φι und
Φ2 beider Phasen in die gewählte(n) Speicherschleifen)
0, I,... oder /V- 1 einschleusen, damit bei jedem Zyklus
der Datentaktpulse die M Datenbits in der (den) gewählten Speicherschleife^) urn eine Stufe oder
Bitposition weitergeschoben werden und das am weitesten rechts angekommene Bit mit Hilfe je eines
Aufladekreises 15, 16,... oder 17 und einer Umiaufieitung 36,37,... oder .W in die a·" ·ν?<(esien links liegende
Bitposition der zugehörigen Speicherschleife wieder eingebracht wird. Das Wahlsignal wird über eine
Leitung 40, 41, ... oder 42 gleichzeitig als Schaltsignal einem Leseschalter 44, 45,... oder 46 zugeleitet, durch
den die Datenbits zu einer Datenschiene 47 hindurchlaufen. Falls die Datenbits ausgegeben werden sollen, wird
von einem gleichzeitigen Chipeinschaltsignal in einer Leitung 48 ein Datenaus/eingabeglied 50 erregt, durch
das die Datenbits in eine Datenaus-/eingabeleitung 52 gelangen. Beim Einschreiben werden die Datenbits der
Datenaus-/eingabeleitung 52 zugeführt, und das Potential wird an einer Schreibeinschaltklemme WEgesenkt.
In der Schaltung nach der F i g. 1 sind die N
Speicherschleifen des LSI-Speicherchip 10 in S Untergruppen mit 2" Speicherschleifen (je Untergruppe)
unterteilt, wobei n=0 und dementsprechend /V= S ist:
es sind also N Untergruppen mit einer Speicherschleife (je Untergruppe) vorhanden. Vom Datentaktpuls Φι in
der Leitung 22 wird die Auflade-Taktsignalquelle 24 mit der Grundfrequenz Fd der Datentaktpulse angetrieben,
so daß die Auflade-Taktsignalquelle 24 Aufladesignale mit der Grundfrequenz Fo an die Aufladetaktleitungen
25, 26, ... 27 gemeinschaftlich, aber mit der Auflade-Taktsignalfrequenz
F« an jede Aufladetaktleitung 25, 26,... 27 gesondert anlegt, wobei Fd= NFr gilt.
In Fig.2 sind die Signale zeitlich aufgetragen, die
während des Betriebs des Speichers nach der F i g. 1 auftreten. Wie angenommen sei, weist das LSI-Speicherchip
10 insgesamt 32 Speicherschleifen im Falle von /V= 32 mit einer Länge von 32 Bits im Falle von M= 32
auf, wobei die Grundfrequenz Fo der Datentaktsignale mit der Taktsignalfrequenz Fr zum Aufladen des
Speichers je Untergruppe durch die Gleichung: Fn- NFr in Beziehung gesetzt ist. Im Zeitpunkt fo bringt
der Adressen-Decodierer 12 das Wahlsignal auf die Adressenleitung 14 und führt es den Wahlgliedern 30
'ind 31 zu. während die Auflade-Taktsignalquelle 24 zugleich das Aufladetaktsignal der Aufladetaktleitung
25 und den Wahlgliedern 30 und 31 zuleitet, die vom Wahlsignal und vom Aufladetaktsignal eingeschaltet
werden, so daß die Datentaktpulse Φ\ und Φι in die
Sp.' cherschleife 0 gelangen und die Datenbits in dieser um eine Bitposition nach rechts verschieben. Da der
Lese-/Schreibvorgang an der gewählten Speicherschleife zeitlich mit der Frequenz der DatenUXtpulse abläuft,
die vom Wahlsignal und/oder von dem Aufladetaktsignal freigegeben werden, übt die Gleichzeitigkeit der
Anlegung ds Wahlsignals und des Aufladetaktsignals an der gewählten Speicherschleife keinen nachteiligen
Einfluß aus. Im Zeitpunkt U führt die Auflade-Taktsignalquelle
24 ihr Aufladetaktsignai der Aufladetaktleitung
26 und von dort den Wahlgliedern 32 und 33 zu,
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5=8 und n-2 sind, und dementsprechend sind vier Speicherschleifen je Untergruppe vorhanden. Außerhalb
des LSI-Speicherchip 100 ist eine Taktsignalquelle 110 vorgesehen, die über je eine Leitung 114 bzw. 116
die Datentaktpulse Φ\ und Φ2 in zwei Phasen an das
LSI-Speicherchip 100 abgibt. Innerhalb des letzteren oder, aus einem einzigen Stück mit ihm ausgebildet, wird
eine Auflade-Taktsignalquelle 120 veranlaßt, unter der Steuerung des einen Datentaktpulses Φ\ das Auflade-Taktsignal
auf Leitungen 122, 123,... 124 zu legen, auf die es der Reihe nach mit der Grundfrequenz Fd der
Datentaktpulse gelegt wird; die einzelnen Auflade-Taktsignale werden jedoch den genannten Leitungen
mit der Auflade-Taktsignalfrequenz Fr zugeleitet. Den Speicherschleifen 0, I, ... N-\ sind jeweils zwei
Wahlglieder 130, 131 bis 140, 141 zugeordnet. Der Datentaktpuls Φι wird über die Leitung 114 parallel dem
einen der beiden Wahlglieder aller Speicherschleifen zugeleitet, während der Datentaktpuls Φ2 parallel an das
andere der beiden Wahlglieder gelangt. Im Gegensatz
g g
Decodierer 12 an den Wahlgliedern 30 und 31 noch anliegt. Vom Wahlsignal an den Wahlgliedern 30 und 31
werden unter Mitwirkung der Datentaktpulse die Datenbits der Speicherschleife 0 wiederum um eine
Bitposition nach rechts geschoben, während das Aufladetaktsignai in der Aufladetaktleitung 26 die
Datentaktpulse veranlaßt, die Datenbits in der Speicherschleife I um eine Bitposition nach rechts zu
schieben.
Diese Folge dauert bis zum Zeitpunkt tu* an, in dem
das Wahlsignal an den Wahlgliedern 30 und 31 die D; .entaktpulse zu einer Verschiebung der Daten in der
Speicherschleife 0 um eine zusätzliche Bitposition nach rechts veranlaßt, während die Auflade-Taktsignalquelle
24 zugleich das Aufladetaktsignai auf die Aufladetaktleitung 27 bringt, damit die Datentaktpulse die Daten in
der Speicherschleife N-1 um eine Bitposition nach rechts schieben können. Am Schluß des Lese-/Schreibvorganges
in der Speicherschleife 0, bei dem die Daten einer vollständigen Verschiebung im Kreise unterworfen
wurden und in ihre ursprünglichen Positionen zurückgekehrt sind, nimmt der Adressen-Decodierer 12
das Wahlsignal von der Adressenleitung 14 weg, wie im Zeitpunkt Un angegeben ist. Da jedoch die beiden
Taktsignalquellen 20 und 24 ständig weiterlaufen, werden über die Leitungen 22 und 23 und die
Aufladetaktleitungen 25, 26, ... und 27 die Speicherschleifen 0 bis N- 1 mit der Auflade-Taktsignalfrequenz
Fr zyklisch fortlaufend aufgeladen, was unabhängig von der Adressierung beim LeseVSchreibvorgang mit Hilfe
des Adressen-Decodierers 12 vor sich geht. Die N Speicherschleifen werden also ununterbrochen der
Reihe nach bei der Grundfrequenz Fd regeneriert,
wobei jede gesonderte Speicherschleife mit der Auflade-Taktsignalfrequenz Fr= NFd aufgefrischt wird.
Bei dem Speicher der Fig.3 in einer anderen
Ausführung ist ähnlich wie bei dem der F i g. 1 ein einziges LSI-Speicherchip 100 vorgesehen, in dem ein
innerer Adressen-Decodierer 102 eine von N Adressen-Leitungen 104-105, 106-107, ... 108-109 auswählt
Im Gegensatz zur Schaltung der F i g. 1 sind die N Speicherschleifen des LSI-Speicherchip 100 in 5
Untergruppen mit 2" Speicherschleifen je Untergruppe unterteilt; unter der Annahme von N= 32 wie bei der
Erläuterung der F i g. 1 sind die N Speicherschleifen in acht Untergruppen, nämlich die Untergruppen 0—7
unterteilt, die dann je 2" Speicherschleifen enthalten, da
nicr^ü iriii USs Äüiiäuc-TäkiSigiiäi aus üci Auiiüüe-Taktsignalquelle
120 parallel in alle Wahlglieder aller Speicherschleifen einer einzigen Untergruppe ein;
beispielsweise ist die Leitung 124 parallel an den Wahlgliedern 138 und 139 der Speicherschleife 28, sowie
an den Wahlgliedern 140 und 141 der Speicherschleife 31 angeschlossen, die zu der Untergruppe 7 gehören.
Das Auslesen der Datenbits aus einer der N Speicherschleifen über eine Datenschiene 144 und eine
Datenaus-/eingabeleitung 146 unter Mitwirkung einer Schaltleitung 148 des LSI-Speicherchip 100 und eines
DatenauS'/eingabeschalters 150 entspricht weitgehend dem Lesevorgang in der Schaltung nach der Fig. 1.
In der Fig.4 sind die Signale über der Zeit
aufgetragen, die während des Betriebes der Schaltung nach der Fig. 3 auftreten. Wie angenommen sei, weist
das LSI-Speicherchip 100 insgesamt 32 Speicherschleifen von je 32 Bits Länge auf, da N= 32 und M= 32 sei; im
Falle von 5=8 ist die Grundfrequenz Fo der Datentaktpulse mit der Auflade-Taktsignalfrequenz Fr
durch die Gleichung: Fd=SFr in Beziehung gesetzt. Im Zeitpunkt to bringt der Adressen-Decodierer 102 da"
Wahlsignal auf die Adressenleitung 104, das in die Wahlglieder 130 und 131 eintritt, während die
Auflade-Taktsignalquelle 120 das Aufiade-Taktsignal über die Leitung 122 zugleich den beiden Wahlgliedern
130, 131,... 132, 133 der Speicherschleifen 0 bis 3 der Untergruppe 0 zuführt. Somit schalten das Wahlsignal
in der Adressenleitung 104 und das Auflade-Taktsignal in der Leitung 122 gemeinsam die Wahlglieder 130 und
131 der Speicherschleife 0 ein, damit die Datentaktpulse der Speicherschleife 0 in der Untergruppe 0 zugeleitet
werden, während das Auflade-Taktsignal allein über die Leitung 122 zusätzlich parallel den beiden Wahlgliedern
der Speicherschleifen 1, 2 und 3 in der Untergruppe 0 aufgeprägt wird. Das Wahlsignal und das Auflade-Taktsignal
schalten die Wahlglieder 130 und 131 derart, daß die Datentaktpulse die Datenbits in der Speicherschleife
0 um eine Bitposition nach rechts schieben, während das Auflade-Taktsignal allein an den beiden Wahlgliedern,
die den Speicherschleifen 1 bis 3 zugeordnet sind, zugleich die Datentaktpulse zur Verschiebung der
Datenbits in den Speicherschleifen 1 bis 3 um eine Bitposition nach rechts veranlaßt Da im. Zeitpunkt u
der Adressen-Decodierer 102 noch immer das Wahlsignal über die Adressenleitung 104 den Wahlgliedern 130
und 131 der Speicherschleife 0 zuleitet, bringt die Auflade-Taktsignalquelle 120 das Auflade-Taktsignal
über die Leitung 123 parallel zu allen Wahlgliedern 134,
135,... 136, 137 heran, die den Speicherschleifen 4 bis 7
der Untergruppe I zugeordnet sind. Dann läßt das Wahlsignal an den Wahlgliedern 130 und 131 auch zu,
daß die Date.ntaktpulse die Datenbits in der Speicherschleife 0 um eine Bitposition weiter nach rechts
schieben, während das Auflade-Taktsignal in der Leitung 123 die Datentaktpulse freigibt, damit sie die
Datenbits in den Speicherschleifen 4 bis 7 der Untergruppe I um eine Bitposition nach rechts
schieben.
Diese Folge der Arbeitsgänge läuft bis zu einem Zeitpunkt /^e weiter, in dem das Wahlsignal an den
Wahlgliedern 130 und 131 noch immer zuläßt, daß die Datentaktpulse die Datenbits in der Speicherschleife 0
um eine zusätzliche Bitposition nach rechts schieben, während das Auflade-Taktsignal in der Leitung 124 die
Datentaktpulse zu einer Verschiebung der Datenbits in den Speicherschleifen 28 bis 31 der Untergruppe 7 um
eine SiipüSiiiOu iiaCii recliis veraniaGi. Nun sind die
Datenbits in der Speicherschleife 0 der Untergruppe 0 um acht Bitpositionen und die Datenbits in den
Speicherschleifen 0 bis 31 der Untergruppen 1 bis 7 zugleich um nur eine Bitposition nach rechts verschoben.
In den Zeitabschnitten von /32 bis kh von fw bis fss und
f% bis /127 dauert die oben erläuterte Folge wie in der
Zeitspanne von fo bis /31 an; im Zeitpunkt /127 wird das
Wahlsignal von der Adressenleitung 104 und der Speicherschleife der Untergruppe 0 weggenommen.
Nach insgesamt 32 Zyklen der Datentaktpulse zwischen den Zeiten to und t\n sind die Datenbits in der
Speicherschleife 0 um 32 Bitpositionen nach rechts geschoben, während die Datenbus der Speicherschleifen
1 bis 31 der Untergruppen 0 bis 7 nur um vier Bitpositionen nach rechts verschoben sind. Nach dem
Ende des LeseVSchreibvorganges in der Speicherschleife 0, bei dem die Datenbits durch die zyklische
Verschiebung an ihren ursprünglichen Positionen rückgespeichert sind, bringen die Taktsignalquellen 110
und 120 ihre Ausgangssignale wieder auf ihre zugehörigen Leitungen 114 und 116 bzw. 122, 123. ...
124, damit die Speicherschleifen 0 bis 31 der Untergruppen 0-7 ununterbrochen im Zyklus der
Auflade-Taktsignalfrequenz Fr regeneriert werden. Im Inneren des LSI-Speicherchip 100 wird also eine der N
Speicherschleifen, die vom Adressen-Decodierer 102 ausgewählt wird, von den Datentaktpulsen mit der
Grundfrequenz Fd aufgefrischt, während die übrigen
N— \ Speicherschleifen vom Auflade-Taktsignal mit der
Frequenz Fr regeneriert werden.
Aus der Fig.5 geht ein Blockschaltbild für die Regenerierung in einer gegenüber der Fig. 3 etwas
abgeänderten Form hervor. Die beiden gesonderten DatentaktDulse <f>\ und Φ2 werden durch ein Wahlglied
200 bzw. 201 parallel allen Speicherschleifen 0 bis 3 der Untergruppe 0 zugeleitet. Das Auflade-Taktsignal wird
dann parallel den Wahlgliedern 200 und 201 über eine Leitung 204 zugeführt, während das Wahlsignal zum
Anwählen einer Untergruppe über eine Leitung 206 parallel an alle Wahlglieder 200 und 201 herangebracht
wird. Zusätzlich werden in dieser Schaltung einzelne
Speicheradressenschalter benötigt; beispielsweise ist ein solcher gesonderter Schalter 208 zum Auslesen der
Speicherschleife 0 vorgesehen, während andrerseits ein gesonderter Speicheradressenschalter 210 für die
Speicherschleife 3 zum Auslesen dieser Speicherschleife betätigt wird. Folglich wird in dieser Schaltung ein
Adressen-Decodierer 212 zur Auswahl einer der S Untergruppen-Adressen benötigt, und ein weitere.
Schleifenadressen-Decodierer 214 wird für die Auswahl einer der 2" Einzelspeicherschleifen jeder Untergruppe
verweiiuei. Bei dieser Schaltung erfoigi der Lese-/
Schreibvorgang parallel in allen Speicherschleifen der adressierten Untergruppe, z. B. in den Speicherschleifen
0 bis 3 der Untergruppe 0, während alle Speicherschleifen jeder Untergruppe einer parallelen Aufladung wie
bei der Schaltung in der F i g. 3 unierliegen.
Zusammenfassend betrachtet, wurde zuvor die innere Organisation eines LSI-Speicherchip erläutert, um ^ine
optimale Steuerung beim Regenerieren der einzelnen Speicherschleifen zu erreichen. Diese Speicherchips
enthalten nämlich N übereinstimmende Speicherschleifen, in denen M Datenbits, die in jeder Speicherschleife
aufgenommen sind, bei den Lese-, Schreib- und Aufladevorgängen hintereinander im Kreise herumgeschoben
werden. Die Λ' Speicherschleifen sind in S Untergruppen aus 2" Speicherschleifen (je Untergruppe)
unterteilt, wobei die Gleichung N= S ■ 2" gültig ist;
diese 2" Speicherschleifen werden dann in jeder der 5 Untergruppen mit einer Auflade-Taktsignalfrequenz Fr
aufgefrischt, die ein Teiler der Grundfrequenz Fo der Datentaktpulse ist, so daß die Gleichung Fo= SFr gültig
ist; bei dieser Grundfrequenz Fp werden die normalen
Lese-ZSchreibvorgänge der Daten durchge'jhrt. Von der Taktsignalquelle mit der Grundfrequenz Fo wird die
Auflade-Taktsignalquelle angetrieben, die alle N Speicherschleifen ständig nacheinander mit der Auflade-Taktfrequenz
Fr auffrischt und hierzu die inneren Wahlglieder des LSI-Speicherchip anstelle des inneren
Decodierers zum Adressieren der Speicherschleifen verwendet: infolgedessen geschieht das Regenerieren
des Speichers völlig in seinem Innern, ist also ein von einer äußeren Steuerschaltung unabhängiger, innerer
Vorgang.
Hierzu 4 Blatt Zeichnungen
Claims (6)
1. Schaltungsanordnung für einen periodisch zu regenerierenden Datenspeicher mit mehreren paral-IeI
zueinander angeordneten Speicherschleifen, in denen jeweils die Datensignale der Reihe nach durch
ein Schieberegister, eine sie bearbeitende Schaltung, eine Umlaufleitung und ein Schaltglied unter dem
Antrieb einer aus einer Datentakt-Signalquelle über ein weiteres Schaltglied herangeführten Folge von
Datentaktpulsen zirkulieren,dadurch gekennzeichnet,
daß aus der Datentakt-Signalquelle (20) an die einzelnen Stufen der Schieberegister zwei
gegeneinander phasenverschobene Folgen von Datentaktpulsen (Φι. Φτ) über je ein Schaltglied (30,
31 bzw. 32, 33 bzw. 34, 35) heranführbar sind, das unter der Steuerung eines in einem Adressen-Decodierer
(12) erzeugten Wahlsignals und/oder eines Aufladetaku'jnals aus einer weiteren Taktsignalquelle
(24) sieht, und daß aus dem Adressen-Decodierer (12) das Wahlsignal nur an die beiden
Schaltglieder (30, 31 bzw. 32, 33 bzw. 34, 35) des
gerade für die Einschreibung bzw. Auslesung gewählten Schieberegisters und an ein Ein-/Ausgabeschaltglied
(44, 45, 46) heranführbar ist, über das die Datensignale zwischen diesem Schieberegister
und einer Datenein-/Ausgabeleitung (52) übertragen werden.
2. Schaltungsanordnung nach dem Anspruch l, dadurch gekeinzeichnet, daß die weitere Taktsignalquelle
(24) von jedem Datentaktpuls (Φι) der einen Folge erregbar und dtrart w^terschaltbar ist. daß
das Aufladetaktsignal ». die beiden Schaltgheder
(30, 31 bzw. 32,33 bzw. 34,35)
< * jeweils nächsten Schieberegisters heranführbar ist
3. Schaltungsanordnung nach dem Anspruch 1 oder 2 gekennzeichnet durch ihre Anordnung auf
einem LSI-Speicherchip (10) ohne die außerhalb anschließbare Datentakt-Signalqueüe (20) und durch
den Anschluß eines weiteren Schaltgliedes (50) an die Datenein-/Ausgabeleitung (52), die bei Anlegung
eines Chipeinschaltsignals an das Schaltglied (50/ freigegeben wird.
4. Schaltungsanordnung nach dem Anspruch 1. dadurch gekennzeichnet, daß die Grundfrequenz
(Fo) der beiden Folgen (Φι. Φι) von Datentaktpulsen
mit der Frequenz (Fr) der an die beiden Schaltgheder (z. B. 32 und 33) einer Speicherschleife (z. B. 1)
heranführbaren Aufladetaktsignale, durch die Glei- *
chung: Fo= /V · Fr in Beziehung gesetzt ist. wobei N
die Gesamtzahl aller Speicherschleifen (0 bis N-1)
ist. .
5. Schaltungsanordnung nach dem Anspruch 3. in der S Untergruppen mit je 2" gesonderten, einander
ähnlichen Speicherschleifen vorgesehen sind, dadurch
gekennzeichnet, daß von der außerhalb des Speicherchip (100) angeordneten Datentakt-Signalquelle
(110) die eine Folge (Φι) von Datentaktpulsen
gleichzeitig den ersten Schaltgliedern (130,132,134,
136, 138, 140) der Speicherschleifen (0 bis 31) aller
Untergruppen (0 bis 7) und der Aufladetakt-Signalquelle (120) und die andere Folge (Φι) gleichzeitig
den zweiten Schaltgliedern (131, 133, 135, 137, 139, 141) der Speicherschleifen (0 bis 31) aller Untergruppen
(0 bis 7) zuführbar sind, und daß von der Aufladetakt-Signalquelle (120), die von d<:n Datentaktoulsen
der ersten Folge (Φι) erneut einschaltbar ist, Untergruppe für Untergruppe je ein Auflade-Taktsignal,
das bis zum Ende des nachfolgenden phasenverschobenen Datentaktpulses der anderen
Folge (Φ2) andauert, allen Schaltgliedern (z. B. 130,
131 132, 133) der Speicherschleifen (0 bis 3) der betreffenden Untergruppe (z. B. 0) zuführbar ist
6 Schaltungsanordnung nach dem Anspruch 5, dadurch gekennzeichnet, daß die Grundfrequenz
(F0) der beiden Folgen (Φι, Φι) von Datenvaktpulsen
mit der Frequenz (FR) der an die Schaltghedei (ζ. Β
134, 135, 136, 137) der Speicherschleifen (0 bis 7)
einer Untergruppe (z. B. 1) heranführbaren Auflade-Taktsignale durch die Gleichung: Fd=S ■ /·« in
Beziehung gesetzt ist, wobei 5 die Gesamtzahl aller Untergruppen (0 bis 7) der Speicherschleifen (0 bis
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|---|---|---|---|
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Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4322819A (en) * | 1974-07-22 | 1982-03-30 | Hyatt Gilbert P | Memory system having servo compensation |
| US4523290A (en) * | 1974-07-22 | 1985-06-11 | Hyatt Gilbert P | Data processor architecture |
| US4445189A (en) * | 1978-03-23 | 1984-04-24 | Hyatt Gilbert P | Analog memory for storing digital information |
| US5339275A (en) * | 1970-12-28 | 1994-08-16 | Hyatt Gilbert P | Analog memory system |
| US5615142A (en) * | 1970-12-28 | 1997-03-25 | Hyatt; Gilbert P. | Analog memory system storing and communicating frequency domain information |
| US5619445A (en) * | 1970-12-28 | 1997-04-08 | Hyatt; Gilbert P. | Analog memory system having a frequency domain transform processor |
| US5566103A (en) * | 1970-12-28 | 1996-10-15 | Hyatt; Gilbert P. | Optical system having an analog image memory, an analog refresh circuit, and analog converters |
| US4019174A (en) * | 1971-12-08 | 1977-04-19 | Monarch Marking Systems, Inc. | Data collecting and transmitting system |
| DE2348490C3 (de) * | 1973-09-26 | 1979-07-26 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren zum Betreiben eines Ladungsverschiebespeichers |
| US4030080A (en) * | 1974-01-07 | 1977-06-14 | Texas Instruments Incorporated | Variable module memory |
| GB1458682A (en) * | 1974-07-10 | 1976-12-15 | Gte International Inc | Storage of informationp |
| US4084154A (en) * | 1975-05-01 | 1978-04-11 | Burroughs Corporation | Charge coupled device memory system with burst mode |
| US4024512A (en) * | 1975-06-16 | 1977-05-17 | Fairchild Camera And Instrument Corporation | Line-addressable random-access memory |
| US4032904A (en) * | 1975-07-09 | 1977-06-28 | International Business Machines Corporation | Means for refreshing ac stable storage cells |
| NL7512834A (nl) * | 1975-11-03 | 1977-05-05 | Philips Nv | Geheugen met vluchtige informatie opslag en willekeurige toegankelijkheid. |
| US4112504A (en) * | 1976-10-20 | 1978-09-05 | Burroughs Corporation | Fast access charge coupled device memory organizations for a semiconductor chip |
| US4238842A (en) * | 1978-12-26 | 1980-12-09 | Ibm Corporation | LARAM Memory with reordered selection sequence for refresh |
| US4313159A (en) * | 1979-02-21 | 1982-01-26 | Massachusetts Institute Of Technology | Data storage and access apparatus |
| US5128563A (en) * | 1990-11-28 | 1992-07-07 | Micron Technology, Inc. | CMOS bootstrapped output driver method and circuit |
| JP3018498B2 (ja) * | 1990-11-30 | 2000-03-13 | 日本電気株式会社 | 半導体記憶装置 |
| US5208779A (en) * | 1991-04-15 | 1993-05-04 | Micron Technology, Inc. | Circuit for providing synchronous refresh cycles in self-refreshing interruptable DRAMs |
| US5229969A (en) * | 1991-04-15 | 1993-07-20 | Micron Technology, Inc. | Method for synchronizing refresh cycles in self-refreshing DRAMs having timing circuit shutdown |
| US5229970A (en) * | 1991-04-15 | 1993-07-20 | Micron Technology, Inc. | Circuit for synchronizing refresh cycles in self-refreshing drams having timing circuit shutdown |
| WO1993021575A1 (en) * | 1992-04-13 | 1993-10-28 | Seiko Epson Corporation | A high density buffer memory architecture and method |
| AU4798793A (en) | 1992-08-10 | 1994-03-03 | Monolithic System Technology, Inc. | Fault-tolerant, high-speed bus system and bus interface for wafer-scale integration |
| US7434761B2 (en) * | 2003-05-19 | 2008-10-14 | Commscope Properties, Llc | Cable deployment and storage system and associated methods |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1248681A (en) * | 1969-01-08 | 1971-10-06 | Int Computers Ltd | Improvements in or relating to digital electrical information processing apparatus |
| US3691534A (en) * | 1970-11-04 | 1972-09-12 | Gen Instrument Corp | Read only memory system having increased data rate with alternate data readout |
-
1973
- 1973-10-01 US US402503A patent/US3859640A/en not_active Expired - Lifetime
-
1974
- 1974-09-18 IT IT27447/74A patent/IT1030618B/it active
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- 1974-09-30 GB GB42370/74A patent/GB1487750A/en not_active Expired
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| FR2246936B1 (de) | 1981-05-29 |
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| Date | Code | Title | Description |
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