DE19821215A1

DE19821215A1 - Mehrfach-Bank-Halbleiterspeichervorrichtung

Info

Publication number: DE19821215A1
Application number: DE19821215A
Authority: DE
Inventors: Seiji Sawada
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-09-02
Filing date: 1998-05-12
Publication date: 1999-03-04
Also published as: US5903514A; CN1210342A; CN1130729C; KR100304097B1; JPH1186541A; TW375739B; KR19990029276A

Description

Die vorliegende Erfindung bezieht sich auf eine Mehrfach-Bank-Halb leiterspeichervorrichtung.

Genauer gesagt bezieht sie sich auf eine Mehrfach-Bank-Halb leiterspeichervorrichtung, die eine Mehrzahl von Bänken aufweist, die unabhängig voneinander in einen aktiven/inaktiven Zustand getrieben werden können. Die Erfindung bezieht sich insbesondere auf eine Struktur zur Banksteuerung in einer Syn chron-Halbleiterspeichervorrichtung, die in Synchronisation mit einem Taktsignal arbeitet.

Eine Synchron-Halbleiterspeichervorrichtung, die eine Daten-Eingabe/Ausgabe synchron mit einem Taktsignal aufweist, ist bekannt. In der Synchron-Halbleiterspeichervorrichtung bestimmt ein Taktsignal die Daten-Eingabe/Ausgabe-Rate und Daten können z. B. entsprechend eines Hochgeschwindigkeits-Taktsignals, welches ein Systemtakt ist, übertragen werden. Als ein Ergebnis können notwendige Daten einem Prozessor, der bei hoher Ge schwindigkeit arbeitet, in einer kurzen Zeit geliefert werden. Die Wartezeit des Prozessors kann daher reduziert werden und die Leistung eines Verarbeitungssystems wird verbessert.

Eine solche Synchron-Halbleiterspeichervorrichtung ist ein syn chroner, dynamischer Speicher mit wahlfreiem Zugriff (SDRAM). Der SDRAM weist eine dynamische Speicherzelle vom Ein- Transistor-Ein-Kondensator-Typ als eine Speicherzelle auf. Bei dem SDRAM werden externe Signale oder ein Steuersignal und ein Adreßsignal ebenso wie Schreibdaten in die Vorrichtung z. B. an einer ansteigenden Flanke eines Taktsignales aufgenommen, und ein Lesewert erreicht einen definierten Zustand an einer an steigenden Flanke des Taktsignals. Bei dem SDRAM wird ein Be fehl bzw. eine Anweisung über einen Betriebsmodus als eine Kom bination von logischen Zuständen einer Mehrzahl von externen Steuersignalen zugeführt. Die Betriebsmodusanweisung wird all gemein als ein "Befehl" bezeichnet. Durch Geben einer Anweisung bezüglich eines Betriebsmodus in der Form eines Befehls kann eine Betriebsmodusanweisung bei jedem Taktzyklus gegeben wer den, so daß eine Mehrzahl von Speicherfeldern intern unabhängig voneinander getrieben bzw. betrieben werden kann. Eine Mehrzahl von Bänken sind im allgemeinen in dem SDRAM intern vorgesehen. Bezüglich eines 16 MBit-SDRAM ist z. B. eine Spezifikation, entsprechend der 2 Bänke intern vorgesehen sind, durch JEDEC (Joint Electron Device Engineering Council) standardisiert.

Fig. 25 zeigt Zustände von externen Signalen zur Zeit des Datenlesens in einem herkömmlichen SDRAM.

In einem Taktzyklus #0 ist ein externes Zeilenadreßak tivierungssignal ZRAS auf einen L-Pegel und sind ein Spal tenadreßaktivierungssignal ZCAS und ein Schreibfreigabesignal ZWE auf einen H-Pegel an einer ansteigenden Flanke eines ex ternen Taktsignals extCLK gesetzt. Auf diesen Zustand der Sig nale wird als einen Aktivierungsbefehl, der eine Feldak tivierung bezeichnet, Bezug genommen. "Feldaktivierung" ist ein Betrieb des Treibens einer Zeile in einem Speicherzellenfeld in einen ausgewählten Zustand und des Ausführens einer Detektion, Verstärkung und Verriegelung von Daten in einer Speicherzelle, die mit der ausgewählten Zeile verbunden ist, durch einen Le severstärker. Wenn der Aktivierungsbefehl ausgegeben ist, wird ein Zeilenauswahlbetrieb für eine Bank, die durch ein Bankadreßsignal BA unter Verwendung eines Adreßsignals ADD, das gleichzeitig als ein Zeilenadreßsignal X angelegt wird, ausge führt. Mit der Zwei-Bank-Struktur ist das Bankadreßsignal BA ein 1-Bit-Signal und ein Bankadreßsignal BA ist zum Bezeichnen einer Bank #A in dem Taktzyklus #0 auf den H-Pegel gesetzt. De mentsprechend wird die Bank #A in einen aktiven Zustand getrie ben.

In einem Taktzyklus #1 sind das Zeilenadreßaktivierungssignal ZRAS und das Schreibfreigabesignal ZWE auf den H-Pegel und das Spaltenadreßaktivierungssignal ZCAS auf den L-Pegel gesetzt. Auf diesen Zustand wird als ein Lesebefehl, der das Lesen von Daten bezeichnet, Bezug genommen. Wenn der Lesebefehl gegeben ist, wird ein Spaltenauswahlbetrieb für die Bank #A, die durch das momentane Bankadreßsignal BA bezeichnet ist, ausgeführt, wobei das Adreßsignal ADD, das gleichzeitig wie ein Spalten adreßsignal angelegt wird, verwendet wird, und ein Wert in einer ausgewählten Speicherzelle wird gelesen.

Eine Taktzyklusperiode, die von dem Liefern des Lesebefehls bis zur Ausgabe des gültigen Wertes in dem SDRAM benötigt wird, wird als eine CAS-Latenzzeit bezeichnet. Ein gültiger Wert wird ausgegeben, wenn die CAS-Latenzzeit abgelaufen ist. In Fig. 25 ist ein Datenlesebetrieb mit einer CAS-Latenzzeit von 2 dar gestellt. In diesem Fall erreicht der Wert in einer Speicher zelle, die durch ein Spaltenadreßsignal Y in der Bank #A adressiert ist, einen definierten Zustand an einer ansteigenden Flanke des Taktsignals extCLK in einem Taktzyklus #3 (als Wert a0 gezeigt).

In dem SDRAM wird ein Spaltenadreßsignal intern entsprechend einer vorgeschriebenen Abfolge mit einem Adreßsignal zu dem Zeitpunkt des Lieferns des Lesebefehls als einer führenden Ad resse erzeugt und ein Auswahlbetrieb für eine Speicherzelle wird nachfolgend entsprechend des intern erzeugten Spalten adreßsignals (Burstadreßsignal) ausgeführt. Dementsprechend werden Daten a1, a2, und a3 aufeinanderfolgend aus der Bank #A in den Taktzyklen #4, #5 und #6 gelesen.

Parallel zu dem Lesen der Daten aus der Bank #A wird ein Ak tivierungsbefehl in Taktzyklus #4 geliefert. Zu diesem Zeit punkt ist das Bankadreßsignal BA auf den L-Pegel gesetzt, um eine andere Bank #B zu bezeichnen. Als ein Ergebnis wird in Taktzyklus #4 die Bank #B aktiviert, das momentane Adreßsignal ADD wird als ein Zeilenadreßsignal X verwendet, und ein Zeilenauswahlbetrieb wird ausgeführt.

In Taktzyklus #5 wird die Bank #B durch erneutes Setzen des Bankadreßsignals BA auf den L-Pegel bezeichnet und ein Lesebe fehl wird ausgegeben. Der Lesebefehl erlaubt, daß ein Spalten auswahlbetrieb für die Bank #B ausgeführt wird, und ein Wert in einer Speicherzelle einer ausgewählten Spalte wird ausgelesen.

Da die CAS-Latenzzeit gleich 2 ist, wird ein Wert in der Bank #B in Taktzyklus #6 ausgelesen und ein Speicherzellenwert b0 der Bank #B erreicht einen definierten Zustand an einer anstei genden Flanke des externen Taktsignals extCLK in Taktzyklus #7. Ein Burst-Adreßsignal wird außerdem intern in der Bank #B er zeugt, Speicherzellen werden aufeinanderfolgend ausgewählt, und ein Wert in einer ausgewählten Speicherzelle wird gelesen. Die Anzahl der Daten, die aufeinanderfolgend ausgelesen werden, wenn ein Lesebefehl geliefert wird, wird als eine Burst-Länge bezeichnet. Fig. 25 zeigt einen Datenlesebetrieb, wenn die Burst-Länge gleich 4 ist.

Andererseits sind das Zeilenadreßaktivierungssignal ZRAS und das Schreibfreigabesignal ZWE auf den L-Pegel und das Spal tenadreßaktivierungssignal ZCAS auf den H-Pegel in Taktzyklus #6 gesetzt, um einen Vorladebefehl zu liefern. Der Vorladebe fehl ist ein Befehl, der eine Bank in einem aktiven Zustand in einen inaktiven Zustand treibt. Der Vorladebefehl erlaubt es, daß eine Bank, die entsprechend des Bankadreßsignals BA adress iert ist, vorgeladen wird. Darum ist das Bankadreßsignal BA an der ansteigenden Flanke des externen Taktsignals extCLK in dem Taktzyklus #6 auf dem H-Pegel, die Bank #A ist bezeichnet, und die Bank #A wird deaktiviert.

Parallel mit einem Lesebetrieb für die Daten b1, b2 und b3 aus der Bank #B in Taktzyklus #8 wird das Bankadreßsignal BA erneut auf den H-Pegel gesetzt, um einen Aktivierungsbefehl für die Bank #A zu liefern. Die Bank #A wird derart erneut aktiviert. Als nächstes wird in Taktzyklus #9 ein Lesebefehl für die Bank #A geliefert. Daten aus der Bank #A werden gelesen, nachdem der letzte Wert b3 der Burst-Längendaten von der Bank #B gelesen ist (gezeigt als (a) in Fig. 25).

Wenn die zwei Bänke vorgesehen sind, wie oben beschrieben wor den ist, werden die Bänke alternierend aktiviert/deaktiviert. Selbst falls auf unterschiedliche Zeilen (Wortleitungen) zuge griffen wird, ist die RAS-Vorladezeit in einem Standard-DRAM unnötig, um ein Hochgeschwindigkeitsdatenlesen zu erreichen.

Fig. 26 ist ein Zeitablaufdiagramm, das die Zustände externer Signale zur Zeit des Datenschreibens zeigt. Unter Bezugnahme auf Fig. 26, ein Datenschreibbetrieb wird beschrieben. Fig. 26 zeigt einen Betriebssequenz, wenn zwei Bänke vorgesehen sind, und Daten alternierend in die Bänke mit einer Burst-Länge von 4 geschrieben werden.

In dem Taktzyklus #0 ist das Bankadreßsignal BA auf den H-Pegel gesetzt und ein Aktivierungsbefehl wird ausgegeben. Die Bank #A wird derart aktiviert und ein Zeilenauswahlbetrieb wird unter Verwendung eines gleichzeitig angelegten Adreßsignals ADD als Zeilenadreßsignal X ausgeführt.

An einer ansteigenden Flanke des externen Taktsignals extCLK in Taktzyklus 1 ist das Zeilenadreßaktivierungssignal ZRAS auf den H-Pegel gesetzt, das Spaltenadreßaktivierungssignal ZCAS und das Schreibfreigabesignal ZWE sind auf den L-Pegel gesetzt, und ein Schreibbefehl ist gegeben. Das Bankadreßsignal BA, das zur selben Zeit wie der Schreibbefehl geliefert wird, ist auf den H-Pegel gesetzt, und eine Anweisung zum Datenschreiben in die Bank #A wird gegeben. Wenn der Schreibbefehl geliefert wird, wird eine Spaltenauswahl unter Verwendung des gleichzei tig angelegten Adreßsignals ADD als ein Spaltenadreßsignal aus geführt und ein Datenschreiben wird ausgeführt.

Wenn ein Wert geschrieben wird, wird ein Wert, der in einem Taktzyklus angelegt worden ist, in dem ein Schreibbefehl geliefert worden ist, in den SDRAM zum Ausführen des Schreibens aufgenommen. In anderen Worten, der Wert c0, der in Taktzyklus #1 geliefert wird, wird in die Speichervorrichtung aufgenommen. Spaltenadreßsignale werden intern entsprechend einer vor geschriebenen Abfolge mit dem Adreßsignal ADD, das in Taktzyk lus #1 geliefert worden ist, in der Bank #A als einer führenden Adresse erzeugt, wie wenn ein Wert ausgelesen wird. In den Tak tzyklen #2, #3 und #4 werden Spaltenauswahlbetriebsabläufe ent sprechend ausgeführt und die Daten c1, c2 und c3, die momentan geliefert werden, werden aufeinanderfolgend in ausgewählten Speicherzellen in einer vorgeschriebenen Abfolge geschrieben.

Parallel zu dem Datenschreibbetrieb für die Bank #A wird in Taktzyklus #5 das Bankadreßsignal BA auf den L-Pegel gesetzt und ein Aktivierungsbefehl wird geliefert. In diesem Fall wird eine Anweisung zur Aktivierung der Bank #B geliefert, und eine Zeile von Speicherzellen wird unter Verwendung des Adreßsignals ADD, das momentan geliefert wird, als Zeilenadreßsignal X in der Bank #B ausgewählt. In dem nächsten Taktzyklus #5 ist das Bankadreßsignal BA erneut auf den L-Pegel gesetzt und ein Schreibbefehl wird gegeben. Dementsprechend wird der Wert b0, der in Taktzyklus #5 geliefert wird, in den SDRAM aufgenommen, und ein Datenschreibbetrieb für die Bank #B wird ausgeführt. Burst-Adreßsignale werden danach intern entsprechend einer vor geschriebenen Abfolge in der Bank #B erzeugt und ein Spalten auswahlbetrieb wird intern ausgeführt. Die Daten d1, d2 und d3, die entsprechend in den Taktzyklen #6, #7 bzw. #8 geliefert werden, werden in die Speichervorrichtung aufgenommen und Werte werden in ausgewählte Speicherzellen entsprechend einer vor geschriebenen Abfolge geschrieben.

Parallel zu dem Datenschreibbetrieb für die Bank #B wird in Taktzyklus #6 das Bankadreßsignal BA auf den H-Pegel gesetzt und ein Vorladebefehl wird geliefert. Die Bank #A wird derart deaktiviert und das Speicherzellenfeld kehrt in einen Vorlade zustand zurück.

In Taktzyklus #8 wird das Bankadreßsignal BA erneut auf den H-Pegel gesetzt, um einen Aktivierungsbefehl zu liefern. Die Bank #A in dem deaktivierten Zustand wird erneut aktiviert und eine Speicherzellenzeile wird ausgewählt. Als nächstes wird in Tak tzyklus #9 das Bankadreßsignal BA auf den H-Pegel gesetzt und ein Schreibbefehl für die Bank #A wird ausgegeben. Vom Taktzyk lus #9 an wird ein Datenschreiben für die Bank #A ausgeführt. Danach werden Daten c4, c5, . . . in die ausgewählten Speicher zellen in der Bank #A entsprechend einer vorgeschriebenen Ab folge geschrieben.

Wenn Daten so wie oben geschrieben werden, werden die Bänke #A und #B alternierend aktiviert/deaktiviert und Daten werden geschrieben. Als ein Ergebnis beeinflußt die RAS-Vorladezeit (eine Zeit, die zum Zurückkehren des Speicherzellenfeldes in den Vorladezustand zur Ermöglichung des erneuten Treibens des selben in dem aktiven Zustand benötigt wird), die zum Zurück bringen eines ausgewählten oder aktivierten Speicherzellen feldes in den Vorladezustand zum Zeitpunkt des Seiten(page)- Umschaltens notwendig ist, einen externen Zugriff nicht beein flussen. Daten können aufeinanderfolgend in jedem Taktzyklus geschrieben werden und ein Hochgeschwindigkeits-Datenschreiben wird erreicht.

Fig. 27 zeigt eine Struktur eines Hauptabschnittes des her kömmlichen SDRAM. Unter Bezugnahme auf Fig. 27, der herkömm liche SDRAM weist auf: einen Bankadreßeingabepuffer 1, der ein extern geliefertes Bankadreßsignal BA an einer ansteigenden Flanke eines internen Taktsignals CLK, das synchron mit dem ex ternen Taktsignal extCLK erzeugt wird, aufnimmt und interne Bankadreßsignale BAi und /BAi, die komplementär zueinander sind, erzeugt; einen Befehlsdecoder 2, der extern gelieferte Steuersignale ZRAS, ZCAS und ZWE an einer ansteigenden Flanke des internen Taktsignals CLK aufnimmt, die Zustände dieser Sig nale bestimmt, und ein Betriebsmodusanweisungssignal Φ entspre chend des Ergebnisses der Bestimmung erzeugt; und eine Bank steuerschaltung 3, die ein Betriebsmodusbezeichnungssignal für die Bank #A und die Bank #B entsprechend des Betriebsmodusan weisungssignals Φ, das von dem Befehlsdecoder 2 geliefert wird ebenso wie der internen Bankadreßsignale BAi und /BAi, die von dem Bankadreßeingangspuffer 1 geliefert werden, ausgibt. Ob wohl die Betriebsmodusanweisungssignale von dem Befehlsdecoder 2 entsprechend der entsprechenden Befehle, die in Fig. 25 und 26 gezeigt sind, erzeugt werden, stellt ein Signal Φ die Sig nale in Fig. 27 dar.

Die Banksteuerschaltung 3 weist eine UND-Schaltung 3a, die das interne Bankadreßsignal BAi und das Betriebsmodusanweisungssig nal Φ empfängt, und eine UND-Schaltung 3b, die das interne Bankadreßsignal /BAi und das Betriebsmodusanweisungssignal Φ empfängt, auf. Ein Betriebsmodusanweisungssignal ΦA wird von der UND-Schaltung 3a für die Bank #A ausgegeben, und ein Be triebsmodusanweisungssignal ΦB wird für die Bank #B von der UND-Schaltung 3b ausgegeben.

Eines der internen Bankadreßsignale BAi und /BAi, die durch den Bankadreßeingangspuffer 1 erzeugt werden, ist auf dem H-Pegel, und das andere Signal ist auf dem L-Pegel. Als ein Ergebnis wird ein Betriebsmodusbezeichnungssignal entsprechend eines Be triebsmodusanweisungssignals von dem Befehlsdecoder 2 nur für eine Bank ausgegeben, die durch das Bankadreßsignal BA bezeich net ist, das Betriebsmodusanweisungssignal für die adressierte Bank erreicht einen aktiven Zustand (H-Pegel), und der bezeich nete Betrieb wird ausgeführt.

Wie in Fig. 27 gezeigt ist, falls ein Befehl an den SDRAM geliefert wird, sollte ein Bankadreßsignal BA, das eine Bank bezeichnet, für die ein Betrieb ausgeführt wird, geliefert wer den. Der Grund ist, daß ein Betriebsmodus für eine Bank in dem aktiven Zustand ohne Fehler bezeichnet werden sollte, da es einen Fall gibt, in dem zwei Bänke gleichzeitig aktiviert sind.

Jedoch gibt es einen Fall, in dem ein Hochgeschwindigkeitszu griff in einer solchen Bankverschachtelungsweise (Bank- Interleave) nicht benötigt wird, sondern ein Zugriff immer un ter Aktivierung nur einer Bank ausgeführt wird. In dem Feld der Bildverarbeitung wird z. B., falls eine Speichervorrichtung so strukturiert ist, daß Pixeldaten auf geraden Feldern in einer von zwei Bänken gespeichert werden und Pixeldaten von ungeraden Feldern in der anderen Bank gespeichert: werden, nur auf eine Bank während einer Feldperiode zugegriffen, so daß auf eine Bank aufeinanderfolgend zugegriffen wird. In diesem Fall wird, falls eine Bank, die entsprechend eines Bankadreßsignals zu ak tivieren ist, bezeichnet ist, wenn ein Aktivierungsbefehl gege ben wird, eine Betriebsmodusanweisung für die aktivierte Bank ausgegeben, und eine Bank muß nicht spezifisch unter Verwendung eines Bankadreßsignals bezeichnet werden, wenn der Lesebefehl, der Schreibbefehl und der Vorladebefehl geliefert werden. Jedoch sollte bei dem herkömmlichen SDRAM, wenn einmal eine Bank aktiviert ist, eine Betriebsmodusanweisung für die Bank danach gleichzeitig mit einem Bankadreßsignal ausgegeben wer den. In diesem Fall wird das Bankadreßsignal unnötigerweise getrieben, die elektrische Leistung zum Treiben des Bank adreßsignales wird unnötiger Weise verbraucht, und die ver brauchte Leistung des Gesamtsystems kann nicht vermindert wer den. Des weiteren, selbst falls die Bänke nicht gleichzeitig aktiviert werden, ein Bankadreßsignal muß mit einem Befehl geliefert werden. Selbst falls eine Bank in der irgendein Be trieb ausgeführt wird, offensichtlich ist, sollte eine externe Steuerung ein Bankadreßsignal liefern, was in einem Anstieg der Belastung der externen Steuerung resultiert.

Eine Aufgabe der Erfindung ist es, eine Mehrfachbank-Halb leiterspeichervorrichtung anzugeben, die zur Erleichterung der Banksteuerung in der Lage ist.

Diese Aufgabe wird gelöst durch eine Halbleiterspeichervorrich tung nach Anspruch 1 oder 8.

Weiterbildungen der Erfindung sind in den Unteransprüchen ange geben.

Es wird eine Synchron-Halbleiterspeichervorrichtung angegeben, durch die die Belastung einer externen Steuerung zum Bezeichnen einer Bank reduziert wird.

Weiterhin wird eine Mehrfachbank-Halbleiterspeichervorrichtung angegeben, für die ein Betriebsmodus für eine Bank in einem ak tiven Zustand leicht bezeichnet wird, wenn nur eine Bank aus einer Mehrzahl von Banken in dem aktiven Zustand ist.

Eine Halbleiterspeichervorrichtung entsprechend eines ersten Aspektes weist auf: eine Mehrzahl von Banktreiberschaltungen, die entsprechend einer Mehrzahl von Bänken vorgesehen sind, zum Treiben entsprechender Banken entsprechend eines gelieferten Betriebsmodusbezeichnungssignals; und eine Treibersignaler zeugungsschaltung, die mit der Mehrzahl der Banktreiberschal tungen gekoppelt ist, zum Bestimmen, ob jede der Mehrzahl der Bänke in einem aktiven Zustand ist oder nicht, und, wenn das Ergebnis der Bestimmung anzeigt, daß nur eine der Mehrzahl der Bänke in dem aktiven Zustand ist, zum Ausgeben des Betriebs modusbezeichnungssignals entsprechend eines Betriebsmodusan weisungssignals für eine Bank in dem aktiven Zustand.

Eine Halbleiterspeichervorrichtung entsprechend eines zweiten Aspektes weist auf: Eine Mehrzahl von Bänken, die unabhängig voneinander in einen aktiven Zustand und einen deaktivierten Zustand getrieben werden können; eine Bankauswahlschaltung, die ein Bankadreßsignal, das synchron mit einem, Taktsignal geliefert wird, empfängt, zum Erzeugen eines Bankbezeichnungs signals für eine Bank, die durch das empfangende Bankadreßsig nal bezeichnet ist; eine Bankaktivierungsschaltung, die ein Bankaktivierungsanweisungssignal, das synchron mit einem Taktsignal geliefert wird, empfängt, zum Ausgeben eines Feldak tivierungssignals an eine Bank, die durch das Bankbezeich nungssignal von der Bankauswahlschaltung bezeichnet ist; eine Schaltung, die ein Betriebsmodusanweisungssignal, das unter schiedlich von dem Bankaktivierungsanweisungssignal ist, das gleichzeitig mit einem Taktsignal geliefert wird, empfängt, zum Erzeugen eines internen Anweisungssignals, das dem empfangenen Betriebsmodusanweisungssignal entspricht; und eine Mehrzahl von Steuerschaltungen, die entsprechend der Mehrzahl von Bänken vorgesehen sind, die jeweils das Bankbezeichnungssignal von der Bankauswahlschaltung ebenso wie die Feldaktivierungssignale für eine entsprechende Bank und andere Banken von der Bankak tivierungsschaltung empfangen, zum Liefern eines Betriebsmodu saktivierungssignals entsprechend des internen Anweisungssig nals an die entsprechende Bank, während sie das Bankbezeich nungssignal von der Bankauswahlschaltung vernachlässigen, wenn die Feldaktivierungssignale für andere Banken in dem deak tivierten Zustand sind und das Feldaktivierungssignal für die entsprechende Bank in dem aktiven Zustand ist.

Ob die Mehrzahl der Bänke jeweils in dem aktiven Zustand oder in dem deaktivierten Zustand sind, wird immer überwacht, und wenn ein Betriebsmodusanweisungssignal geliefert wird, wird ein Betriebsmodusbezeichnungssignal zum Ausführen des Betriebsmodus an eine Bank geliefert, die diejenige der Mehrzahl der Banken ist, die in dem aktiven Zustand ist. Dementsprechend kann, selbst falls ein Bankadreßsignal nicht mit dem Betriebsmodusan weisungssignal geliefert wird, ein bezeichneter Betriebsmodus für die Bank in dem aktiven Zustand ausgeführt werden. Es gibt keine Notwendigkeit des Lieferns eines Bankadreßsignals mit dem Betriebsmodusanweisungssignal, eine externe Steuerung wird nicht zum Überwachen einer Bank, in welcher der Betriebsmodus ausgeführt wird, benötigt, ein Bankadreßsignal muß nicht gleichzeitig mit einem Betriebsmodusanweisungssignal gegeben werden, und die Belastung zum Bezeichnen einer Bank wird reduziert. Als ein Ergebnis wird eine leichte Banksteuerung er reicht und eine Mehrfachbank-Halbleiterspeichervorrichtung kann implementiert werden, die in der Benutzbarkeit exzellent ist.

Das Vorhergehende und andere Merkmale und Vorteile ergeben sich aus der folgenden detaillierten Beschreibung von Ausfüh rungsformen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 schematisch eine Gesamtstruktur einer Halb leiterspeichervorrichtung entsprechend der ersten Ausführungsform der vorliegenden Er findung;

Fig. 2 schematisch eine Struktur eines Bankadreßsig naleingangspuffers, der in Fig. 1 gezeigt ist;

Fig. 3 schematisch eine Struktur eines Befehlsde coders, der in Fig. 1 gezeigt ist;

Fig. 4 ein Zeitablaufdiagramm, das einen Betrieb des Befehlsdecoders darstellt, der in Fig. 3 gezeigt ist;

Fig. 5 schematisch eine Struktur einer Modifikation des Befehlsdecoders, der in Fig. 1 gezeigt ist;

Fig. 6 ein Zeitablaufdiagramm, das den Befehl eines Befehlsdecoders zeigt, der in Fig. 5 gezeigt ist;

Fig. 7 ein Beispiel einer Struktur einer Feldak tivierungsanweisungssignalerzeugungseinheit in einer Banktreibersignalerzeugungsschal tung, die in Fig. 1 gezeigt ist;

Fig. 8 ein Zeitablaufdiagramm, das einen Betrieb der Schaltung zeigt, die in Fig. 7 gezeigt ist;

Fig. 9 schematisch die Struktur eines Abschnittes, der sich auf eine Zeilenauswahl in der Halb leiterspeichervorrichtung bezieht, die in Fig. 1 gezeigt ist;

Fig. 10 ein Zeitablaufdiagramm, das einen Betrieb einer Banktreiberschaltung zeigt, die in Fig. 9 gezeigt ist;

Fig. 11 schematisch eine Struktur eines Abschnittes, der ein Betriebsmodusbezeichnungssignal ent sprechend eines Befehls, der ein anderer als der Aktivierungsbefehl ist, erzeugt, in der Banktreibersignalerzeugungsschaltung, die in Fig. 1 gezeigt ist;

Fig. 12 ein Beispiel einer Struktur der Banktreiber signalerzeugungsschaltung, die in Fig. 11 gezeigt ist;

Fig 13 und 14 Zeitablaufdiagramme, die Betriebsabläufe der Banktreibererzeugungsschaltung zeigen, die in Fig. 12 gezeigt ist;

Fig. 15 bzw. 16 Strukturen einer ersten und einer zweiten Modifikation der Banktreibersignalerzeugung sschaltung, die in Fig. 11 gezeigt ist;

Fig. 17 insbesondere eine Struktur der Banktreiber signalerzeugungsschaltung, die in Fig. 11 gezeigt ist;

Fig. 18 und 19 Zeitablaufdiagramme, die Betriebsabläufe der Banktreibersignalerzeugungsschaltung zeigen, die in Fig. 17 gezeigt ist;

Fig. 20 schematisch eine Struktur eines Abschnittes, der sich auf ein Daten-Schreiben/Lesen in der Halb leiterspeichervorrichtung bezieht, die in Fig. 1 gezeigt ist;

Fig. 21 schematisch eine Gesamtstruktur einer Halb leiterspeichervorrichtung entsprechend der zweiten Ausführungsform der Erfindung;

Fig. 22 schematisch eine Struktur einer Banktreiber signalerzeugungsschaltung, die in Fig. 21 gezeigt ist;

Fig. 23 ein Beispiel einer Struktur einer Banktrei bersignalerzeugungsschaltung, die in Fig. 22 gezeigt ist;

Fig. 24 ein Zeitablaufdiagramm, das einen Betrieb der Banktreibersignalerzeugungsschaltung zeigt, die in Fig. 17 gezeigt ist;

Fig. 25 ein Zeitablaufdiagramm, das einen Betrieb zu der Zeit des Datenlesens in einer herkömmli chen Synchron-Halbleiterspeichervorrichtung zeigt;

Fig. 26 ein Zeitablaufdiagramm, das einen Betrieb zur Zeit eines Datenschreibens in der herkömmli chen Synchron-Halbleiterspeichervorrichtung zeigt; und

Fig. 27 schematisch eine Struktur eines internen Be triebsmodusbezeichnungssignalerzeugungsab schnittes in der herkömmlichen Synchron-Halb leiterspeichervorrichtung.

(Erste Ausführungsform)

Fig. 1 zeigt schematisch eine Gesamtstruktur einer Halbleiter speichervorrichtung entsprechend der ersten Ausführungsform der Erfindung. Unter Bezugnahme auf Fig. 1, die Halbleiterspeicher vorrichtung weist zwei Bänke #A und #B auf. Jede der Bänke #A und #B weist eine Mehrzahl von Speicherzellen, die in Zeilen und Spalten angeordnet sind, eine Schaltung zum Treiben der Zeilen bzw. Spalten in einen ausgewählten Zustand, und eine Lese/Schreib-Schaltung zum Schreiben/Lesen von Daten auf. Die Strukturen der Bänke #A und #B werden später im Detail beschrieben. Banktreiberschaltungen 5 und 6 sind entsprechend für die Bänke #A und #B zum Steuern der Betriebsabläufe der Bänke #A und #B entsprechend zu Betriebsmodusbezeichnungssigna len ΦA und ΦB, die von einer Banktreibersignalerzeugungsschal tung 30 geliefert werden, vorgesehen.

Die Banktreiberschaltungen 5 bzw. 6 geben Feldaktivierungssig nale ACT#A und ACT#B, die die entsprechenden Bänke #A und #B in einen aktiven Zustand treiben und halten, aus. Wenn die Feldak tivierungssignale ACT#A und ACT#B in dem aktiven Zustand sind, sind die Bänke #A bzw. #B entsprechend in dem aktiven Zustand zum Freigeben eines Schreibens/Lesens von Daten während der Periode in diesem Zustand. Die Aktivierung/Deaktivierung der Feldaktivierungssignale ACT# und ACT#B wird durch das Be triebsmodusbezeichnungssignal von der Banktreibersignaler zeugungsschaltung 30 gesteuert.

Die Banktreibersignalerzeugungsschaltung 30 gibt verschiedene Betriebsmodusbezeichnungssignale entsprechend eines Betriebs modusanweisungssignals, das von einem Befehlsdecoder 2 geliefert wird, aus. In Fig. 1 sind das Betriebsmodusbezeich nungssignal ΦA für die Bank #A und das Betriebsmodusbezeich nungssignal ΦB für die Bank #B repräsentativ gezeigt.

Die Banktreibersignalerzeugungsschaltung 30 empfängt die Fel daktivierungssignale ACT#A und ACT#B von den Banktreiberschal tungen 5 und 6 und erzeugt ein Betriebsmodusbezeichnungssignal für eine Bank, die entsprechend der Bankadreßsignale BAi und /BAi, die von dem Bankadreßsignaleingangspuffer 1 geliefert werden, adressiert ist, falls die Feldaktivierungssignale ACT#A und ACT#B beide in dem aktiven Zustand sind. Falls nur eines der Feldaktivierungssignale ACT#A und ACT#B in dem aktiven Zus tand ist, gibt die Banktreibersignalerzeugungsschaltung 30, wenn das Betriebsmodusanweisungssignal Φ von dem Befehlsdecoder 2 geliefert wird, ein Betriebsmodusbezeichnungssignal entspre chend des gelieferten Betriebsmodusanweisungssignal für die Bank in dem aktiven Zustand aus. In diesem Fall werden die in ternen Bankadreßsignale BAi und /BAi von dem Bankadreßsignal eingangspuffer 1 vernachlässigt.

Falls beide Feldaktivierungssignale ACT#A und ACT#B in dem deaktivierten Zustand sind, sind die Bänke #A und #B beide in dem deaktivierten Zustand (inaktiver Zustand). In diesem Fall gibt die Banktreibersignalerzeugungsschaltung 30 ein Betriebs modusanweisungssignal zum Aktivieren einer entsprechenden Bank nur aus, wenn ein Betriebsmodusanweisungssignal von dem Be fehlsdecoder 2 geliefert wird, d. h. wenn ein Aktivierungsbe fehl geliefert wird.

Wie oben beschrieben worden ist, falls nur eine Bank in dem aktiven Zustand ist, gibt es keine Notwendigkeit für die Lieferung eines Bankadreßsignals. Es ist nicht notwendig, daß das Bankadreßsignal geliefert wird, wenn ein Wert in die/aus der Bank geschrieben/gelesen wird und wenn der Vorladebetrieb für die Bank ausgeführt wird. Als ein Ergebnis wird die Belas tung einer externen Steuerung für die Banksteuerung reduziert.

Die Halbleiterspeichervorrichtung weist weiter auf: Einen Ad ressignaleingangspuffer 4, der ein extern geliefertes Adreßsig nal AD empfängt, ein internes Zeilenadreßsignal X und ein in ternes Spaltenadreßsignal Y erzeugt und diese an die Bänke #A und #B liefert; eine Eingabe/Ausgabeschaltung 7, die mit den Bänken #A und #B über einen gemeinsamen internen Datenbus 8 ge koppelt ist, welche Daten zwischen einer ausgewählten (adress ierten) Bank und einer externen Vorrichtung unter der Steuerung durch die Banktreibersignalerzeugungsschaltung 30 eingibt/aus gibt; und eine Takterzeugungsschaltung 9, die das interne Taktsignal CLK synchron mit dem externen Taktsignal extCLK er zeugt. Das interne Taktsignal CLK von der Takterzeugungsschal tung 9 wird jeder Schaltung geliefert und ein interner Betrieb wird synchron mit dem internen Taktsignal CLK ausgeführt. Die Beschreibung der Struktur jeder Einheit wird als nächstes gege ben.

(Struktur des Bankadreßsignalpuffers)

Fig. 2 zeigt ein Beispiel einer Struktur des Bankadreßsignal eingangspuffers 1, der in Fig. 1 gezeigt ist. Unter Bezugnahme auf Fig. 2, der Bankadreßsignaleingangspuffer 1 weist auf: Ein Übertragungsgatter 1a, das von einem n-Kanal-MCS-Transistor ge bildet wird und leitend gemacht wird, wenn ein invertiertes Signal /CLK des internen Taktsignals CLK auf dem H-Pegel ist, und das extern gelieferte Taktadreßsignal BA durchgibt; zwei stufig kaskadierte Inverter 1b und 1c, die ein Bankadreßsignal von dem Übertragungsgatter 1a empfangen und das interne Bankadreßsignal BAi erzeugen; und einen Inverter 1d, der ein Signal, das von dem Inverter 1b ausgegeben wird, invertiert und das invertierte Signal an den Eingangsabschnitt des Inverters 1b liefert. Ein komplementäres internes Bankadreßsignal /BAi wird durch den Inverter 1b erzeugt.

In der Struktur des Bankadreßsignaleingangspuffers 1, die in Fig. 1 gezeigt ist, erhält, wenn das interne Taktsignal CLK den H-Pegel erhält, das invertierte interne Taktsignal /CLK den L-Pegel und das Übertragungsgatter 1a kommt in einen nicht leitenden Zustand. Dementsprechend ist das extern gelieferte Bankadreßsignal BA zur Verriegelung durch die Inverter 1b und 1d aufgenommen, und die internen Bankadreßsignale BAi und /BAi erreichen einen definierten Zustand. Das extern gelieferte Bankadreßsignal BA wird derart synchron mit einem Taktsignal aufgenommen und die internen Bankadreßsignale BAi und /BAi kön nen in jedem Taktzyklus erzeugt werden.

Der Adreßsignalpuffer 4, der in Fig. 1 gezeigt ist, weist eben falls eine Struktur auf, die ähnlich bzw. identisch zu derjeni gen des Bankadreßsignaleingangspuffers 1 ist, die in Fig. 2 gezeigt ist.

(Struktur des Befehlsdecoders)

Fig. 3 zeigt schematisch eine Struktur des Befehlscoders 2, wie er in Fig. 1 gezeigt ist. Unter Bezugnahme auf Fig. 3, der Befehlsdecoder 2 weist Gatterschaltungen 2aa, 2pa, 2ra und 2wa, die jeweils einen Satz aus dem internen Taktsignal CLK, dem Zeilenadreßaktivierungssignal ZRAS, dem Spaltenadreßaktivie rungssignal ZCAS und dem Schreibfreigabesignal ZWE empfangen, auf.

Die Gatterschaltung 2aa gibt ein Signal auf dem H-Pegel aus, wenn das Zeilenadreßaktivierungssignal ZRAS auf dem L-Pegel ist und das interne Taktsignal CLK, das Spaltenadreßaktivie rungssignal ZCAS und das Schreibfreigabesignal ZWE auf dem H-Pegel sind.

Die Gatterschaltung 2a gibt ein Signal auf dem H-Pegel aus, wenn das Zeilenadreßaktivierungssignal ZRAS und das Schreib freigabgesignal ZWE beide auf dem L-Pegel sind und das interne Taktsignal CLK und das Spaltenadreßaktivierungssignal ZCAS beide auf dem H-Pegel sind.

Die Gatterschaltung 2ra gibt ein Signal auf dem H-Pegel aus, wenn das interne Taktsignal CLK, das Zeilenadreßaktivie rungssignal ZRAS und das Schreibfreigabesignal ZWE auf dem H-Pegel sind und das Spaltenadreßaktivierungssignal ZCAS auf dem L-Pegel ist.

Die Gatterschaltung 2wa gibt ein Signal auf dem H-Pegel aus, wenn das interne Taktsignal CLK und das Zeilenadreßaktivie rungssignal ZRAS beide auf dem H-Pegel sind und das Spalten adreßaktivierungssignal ZCAS und das Schreibfreigabesignal ZWE beide auf dem L-Pegel sind.

In anderen Worten, die Gatterschaltung 2aa gibt ein Signal auf dem H-Pegel aus, wenn ein Aktivierungsbefehl geliefert wird, die Gatterschaltung 2pa gibt ein Signal auf dem H-Pegel aus, wenn ein Vorladebefehl geliefert wird, die Gatterschaltung 2ra gibt ein Signal auf dem H-Pegel aus, wenn ein Lesebefehl geliefert wird, und die Gatterschaltung 2wa gibt ein Signal auf dem H-Pegel aus, wenn ein Schreibbefehl geliefert wird.

Pulserzeugungsschaltungen 2ab, 2pb, 2rb und 2wb, die jeweils ein Einmalpulssignal mit einer vorgeschriebenen zeitlichen Breite als Reaktion auf den Anstieg eines Ausgangssignals von einer entsprechenden Gatterschaltung ausgeben, sind entspre chend der entsprechenden Gatterschaltungen 2aa, 2pa, 2ra und 2wa vorgesehen. Ein Feldaktivierungsanweisungssignal Φa wird von der Pulserzeugungsschaltung 2ab ausgegeben, ein Vorladean weisungssignal Φp wird von der Pulserzeugungsschaltung 2pb aus gegeben, ein Lesebetriebsanweisungssignal Φr wird von der Pul serzeugungsschaltung 2rb ausgegeben, und ein Schreibbetriebsan weisungssignal Φw wird von der Pulserzeugungsschaltung 2wb aus gegeben.

Ein angewiesener Betrieb wird entsprechend dieser Signale Φa, Φp, Φr und Φw als Betriebsmodusanweisungssignale aktiviert.

Fig. 4 ist ein Zeitablaufdiagramm, das einen Betrieb des Be fehlsdecoders darstellt, der in Fig. 3 gezeigt ist. Die Beschreibung eines Betriebes des Befehlsdecoders, der in Fig. 3 gezeigt ist, wird unten unter Bezugnahme auf Fig. 4 gegeben.

Wenn der Aktivierungsbefehl in Taktzyklus #1 geliefert wird, erreicht ein Signal, das von der Gatterschaltung 2aa, die in Fig. 3 gezeigt ist, ausgegeben wird, den H-Pegel, und das Fel daktivierungsanweisungssignal Φa von der Pulserzeugungsschal tung 2ab ist für einen vorgeschriebenen Zeitraum auf dem H-Pegel. Die anderen Signale Φp, Φr und Φw bleiben in dem deak tivierten Zustand auf dem L-Pegel.

Wenn der Lesebefehl in Taktzyklus #2 geliefert wird, erreicht ein Signal, das von der Gatterschaltung 2ra, die in Fig. 3 gezeigt ist, ausgegeben wird, den H-Pegel und das Lesebetrieb sanweisungssignal Φr von der Pulserzeugungsschaltung 2rb ist für einen vorgeschriebenen Zeitraum auf dem H-Pegel. Die an deren Signal Φa, Φw und Φp bleiben in dem deaktivierten Zustand auf dem L-Pegel.

Wenn der Schreibbefehl in Taktzyklus #3 geliefert wird, er reicht ein Signal, das von der Gatterschaltung 2wa ausgegeben wird, den H-Pegel und das Schreibbetriebsanweisungssignal Φw von der Pulserzeugungsschaltung 2wb ist für einen vorgeschriebenen Zeitraum in dem aktiven Zustand auf dem H-Pegel. Die verblei benden Signale Φa, Φr und Φp bleiben in dem deaktivierten Zus tand auf dem L-Pegel.

Wenn der Vorladebefehl in Taktzyklus #4 geliefert wird, geht ein Signal, das von der Gatterschaltung 2pa ausgegeben wird, auf den H-Pegel und das Vorladeanweisungssignal Φp von der Pul serzeugungsschaltung 2pb ist für einen vorgeschriebenen Zei traum auf dem H-Pegel. Die Signale Φa, Φr und Φw bleiben in dem deaktivierten Zustand auf dem L-Pegel.

Durch Ausgeben eines internen Betriebsmodusanweisungssignals entsprechend einer Kombination der logischen Zustände der Steu ersignale an der ansteigenden Flanke des internen Taktsignals CLK unter Verwendung des Befehlsdecoders, der in Fig. 3 gezeigt ist, wird ein interner Betriebsmodus an der ansteigenden Flanke des internen Taktsignals CLK bezeichnet. Derart gibt es keine Notwendigkeit, den Spielraum für eine Asymmetrie bzw. einen zeitlichen Versatz der externen Steuersignale ZRAS, ZCAS und ZWE zu berücksichtigen, so daß der interne Betrieb mit einem schnelleren Zeitablauf gestartet werden kann. Des weiteren kann durch Ausgeben eines Betriebsmodusanweisungssignals in der Form eines Einmal-Pulssignals unter Verwendung der Pulserzeugung sschaltungen 2ab, 2pb, 2rb und 2wb ein Betriebsmodusan weisungssignal, das eine vorgeschriebene zeitliche Breite auf weist, ohne Fehler erzeugt werden.

(Modifikation des Befehlsdecoders)

Fig. 5 zeigt eine Struktur einer Modifikation des Befehlsdecod ers, der in Fig. 1 gezeigt ist. Eine Struktur nur des Teils, der das Vorladebetriebsanweisungssignal erzeugt, ist in Fig. 5 gezeigt. Die Strukturen der Abschnitte, die das Feldaktivie rungsanweisungssignal Φa, das Lesebetriebsanweisungssignal Φr und das Schreibbetriebsanweisungssignal Φw erzeugen, sind ähnlich bzw. identisch zu denjenigen des Befehlsdecoders, der in Fig. 3 gezeigt ist.

Unter Bezugnahme auf Fig. 5, der Befehlsdecoder weist auf: eine Gatterschaltung 2pc, die das interne Taktsignal CLK, das Zeilenadreßaktivierungssignal ZRAS, das Spaltenadreßak tivierungssignal ZCAS und ein spezifisches Adreßsignalbit A10 empfängt; einen Burst-Längen-Zähler 2pd, der als Reaktion auf die Aktivierung eines Signals, das von der Gatterschaltung 2pc ausgegeben wird, zum Zählen einer Periode der Burst-Länge ak tiviert wird; eine Gatterschaltung 2pa, die das interne Taktsignal CLK, das Zeilenadreßaktiverungssignal ZRAS, das Spaltenadreßaktivierungssignal ZCAS und das Schreibfreigabesig nal ZWE empfängt; eine ODER-Schaltung 2pe, die ein Ausgangssig nal Φpp von der Gatterschaltung 2pa und ein Hochzählsignal Φap von dem Burst-Längen-Zähler 2pd empfängt; und eine Pulser zeugungsschaltung 2pb, die auf die Aktivierung eines Signals, das von der ODER-Schaltung 2pe ausgegeben wird, aktiviert wird zum Ausgeben des Vorladeanweisungssignals Φp, das eine vor geschriebene zeitliche Breite aufweist.

Die Strukturen der Gatterschaltung 2pa und der Pulserzeugung sschaltung 2pb sind ähnlich bzw. identisch zu denjenigen, die in Fig. 3 gezeigt sind. Die Gatterschaltung 2pc gibt ein Signal in ,dem aktiven Zustand auf H-Pegel aus, wenn das interne Taktsignal CLK und das Zeilenadreßaktivierungssignal ZRAS auf dem H-Pegel sind, das Spaltenadreßaktivierungssignal ZCAS auf dem L-Pegel ist, und das Adreßsignalbit A10 auf dem H-Pegel ist. Die Gatterschaltung 2pc gibt derart ein Signal auf dem H-Pegel aus, wenn der Lesebefehl oder der Schreibbefehl geliefert wird und das Adreßignalbit A10 auf den H-Pegel gesetzt ist (wenn ein Befehl zum automatischen Vorladen geliefert wird) Der Burst-Längen-Zähler 2pd verschiebt (verzögert) ein Signal, das von der Gatterschaltung 2pc ausgegeben wird, um eine Peri ode der Burst-Länge und gibt das Vorladeanweisungssignal Φap aus, wenn die Burst-Längen-Periode abgelaufen ist. Die ODER-Schaltung 2pe gibt ein Signal in dem aktiven Zustand auf H-Pegel aus, wenn eines der Signal, das Signal Φpp von der Gat terschaltung 2pa oder das Signal Φap von dem Burst-Längen-Zähler 2pd, den aktiven Zustand erreicht.

Das Vorladetriggersignal Φp nimmt den aktiven Zustand an, wenn der Vorladebefehl oder der Befehl zum automatischen Vorladen geliefert wird. Unter Bezugnahme auf Fig. 6, die das Zeit ablaufdiagramm darstellt, wird ein Betrieb des Befehlsdecoders, der in Fig. 5 gezeigt ist, beschrieben.

Wenn der Vorladebefehl in Taktzyklus #a geliefert wird, geht das Ausgangssignal Φpp von der Gatterschaltung 2pa auf den H-Pegel und ein Signal, das von der ODER-Schaltung 2pe ausgegeben wird, geht dementsprechend auf den H-Pegel. Die Pulserzeugung sschaltung 2pb gibt als Reaktion auf die Aktivierung des Aus gangssignals von der ODER-Schaltung 2pe das Vorladean weisungssignal Φp mit einer vorgeschriebenen zeitlichen Breite aus.

In Taktzyklus #b sind das Zeilenadreßaktivierungssignal ZRAS und das Adreßsignalbit A10 auf den H-Pegel gesetzt und das Spaltenadreßaktivierungssignal ZCAS ist auf den L-Pegel ge setzt. Das Schreibfreigabesignal ZWE ist auf den H- oder den L-Pegel entsprechend des Lese- oder des Schreibbefehls gesetzt. Die Kombination dieser Signale ist der automatische Vorladebe fehl, so daß ein Signal, das von der Gatterschaltung 2pc ausge geben wird, den H-Pegel annimmt und der Burst-Längen-Zähler 2pd aktiviert wird. Angenommen, daß die Burst-Länge gleich 4 ist, reicht das Hochzählsignal Φap von dem Burst-Längen-Zähler 2pd den H-Pegel in Taktzyklus #c, nachdem vier Taktzyklen abgelau fen sind, und das Vorladeanweisungssignal Φp, das von der Pul serzeugungsschaltung 2pb ausgegeben wird, ist für einen vor geschriebenen Zeitraum auf dem H-Pegel.

Unter Verwendung des Befehls zum automatischen Vorladen kann der Vorladebefehl gleichzeitig mit dem Anlegen des Lesebefehls oder des Schreibbefehls geliefert werden, und der andere Befehl kann in Taktzyklus #c angelegt werden. Des weiteren besteht für die externe Steuerung keine Notwendigkeit, den Vorladebefehl erneut anzulegen, nachdem der Lese- oder der Schreibbetrieb ausgeführt ist, was in einer Vereinfachung der Befehlsanlegese quenz resultiert.

(Struktur der Banktreibersignalerzeugungsschaltung 1)

Fig. 7 zeigt schematisch eine Struktur eines Abschnittes, der ein Feldaktivierungsanweisungssignal, das sich auf die Ak tivierung des Feldes bezieht, erzeugt, in der Banktreibersig nalerzeugungsschaltung 30. Unter Bezugnahme auf Fig. 7, die Banktreibersignalerzeugungsschaltung 30 weist auf: Eine Einmal pulserzeugungsschaltung 30aa, die ein Bankbezeichnungssignal Φba aus einem Einmal-Pulssignal erzeugt, wenn das Bankadreßsig nalbit BAi auf dem H-Pegel ist; eine Einmalpulserzeugungs schaltung 30ab, die ein Bankbezeichnungssignal Φbb aus einem Einmal-Pulssignal ausgibt, wenn das Bankadreßsignal /BAi auf dem H-Pegel ist; eine NAND-Schaltung 30ac, die das Bankbezeich nungssignal Φba von der Einmalpulserzeugungsschaltung 30aa und das Feldaktivierungsanweisungssignal Φa von dem Befehlsdecoder empfängt und ein Feldaktivierungstriggersignal Φaa für die Bank #A ausgibt; und eine NAND-Schaltung 30ad, die das Bankbezeich nungssignal Φbb von der Einmalpulserzeugungsschaltung 30ab und das Feldaktivierungsanweisungssignal Φa empfängt und ein Fel daktivierungstriggersignal Φab für die Bank #B ausgibt. Es wird nun ein Betrieb des Feldaktivierungstriggersignalerzeugungsab schnittes, der in Fig. 7 gezeigt ist, unter Bezugnahme auf das Zeitablaufdiagramm aus Fig. 8 beschrieben.

Unter Bezugnahme auf Fig. 8, ein Aktivierungsbefehl für die Bank #A wird in Taktzyklus #a geliefert. Die Bank #A wird bezeichnet, wenn das Bankadreßsignal BAi auf dem H-Pegel ist. Das Bankbezeichnungssignal Φba von der Einmalpulserzeugung sschaltung 30aa ist für eine vorgeschriebene Periode auf dem H-Pegel. Das Bankbezeichnungssignal Φbb von der Einmalpulser zeugungsschaltung 30ab bleibt auf dem L-Pegel. Da der Ak tivierungsbefehl geliefert ist, wird das Feldaktivierungsan weisungssignal Φaa von der NAND-Schaltung 30ac in den aktiven Zustand auf dem L-Pegel entsprechend des Feldaktivierungsan weisungssignal Φa, das von dem Befehlsdecoder geliefert wird, getrieben. Der aktive Zustand des Feldaktivierungstriggersig nals ist auf den L-Pegel gesetzt, um der Struktur des Schal tungsabschnittes für die Feldaktivierung in der Banktreiber schaltung zu folgen.

In Taktzyklus #b wird ein Aktivierungsbefehl für die Bank #B geliefert. Die Bank #B wird bezeichnet, wenn das Bankadreßsig nal BAi auf dem L-Pegel ist. Das Bankbezeichnungssignal Φbb wird durch die Einmalpulserzeugungsschaltung 30ab auf den H-Pegel entsprechend des komplementären Bankadreßsignals /BAi auf dem H-Pegel getrieben. Der Befehlsdecoder treibt das Feldak tivierungsanweisungssignal Φa für eine vorgeschriebene Periode entsprechend des Aktivierungsbefehls auf den H-Pegel. Als ein Ergebnis wird das Feldaktivierungstriggersignal Φab von der NAND-Schaltung 30ad in dem aktiven Zustand auf dem L-Pegel für eine vorgeschriebene Periode ausgegeben.

Der Aktivierungsbefehl wird immer gleichzeitig mit dem Bank adreßsignal geliefert. Wie später im Detail beschrieben wird, ob das Bankadreßsignal gültig/ungültig ist, wird entsprechend der Anzahl der Bänke, die in dem aktiven Zustand sind, bes timmt, wie für ein Betriebsmodusanweisungssignal, das an die Bank in dem aktiven Zustand geliefert wird.

(Struktur des zeilenbezogenen Schaltungsteils der Bank)

Fig. 9 zeigt schematisch eine Struktur eines Abschnittes, der sich auf die Zeilenauswahl der Banktreiberschaltungen 5 und 6 für die Bänke #A und #B bezieht. Da die Bänke #A und #B eine ähnliche bzw. identische Struktur aufweisen, ist eine Struktur der Bank #A in Fig. 9 gezeigt. Unter Bezugnahme auf Fig. 9, die Bank #A weist ein Speicherzellenfeld 50, das eine Mehrzahl von Speicherzellen MC aufweist, die in Zeilen und Spalten angeord net sind, auf. Das Speicherzellenfeld 50 weist eine Wortleitung WL entsprechend jeder Zeile von Speicherzellen MC, mit der Speicherzellen einer entsprechenden Zeile verbunden sind, und eine Mehrzahl von Bitleitungs-Paaren BLP, die entsprechend ent sprechender Spalten von Speicherzellen angeordnet sind und mit denen die Speicherzellen in entsprechenden Spalten verbunden sind, auf. In Fig. 9 sind repräsentativ ein Bitleitungs-Paar BLP, eine Wortleitung WL und eine Speicherzelle MC, die ent sprechend des Kreuzungspunktes des Bitleitungs-Paares BLP und der Wortleitung WL angeordnet ist, gezeigt. Die Speicherzelle MC weist die Struktur einer dynamischen Speicherzelle vom Ein- Transistor-Ein-Kondensator-Typ auf.

Die Bank #A weist weiter auf: Eine Zeilenadreßverriegelung 52, die das Zeilenadreßsignal X verriegelt, das von dem Adreßsig naleingangspuffer, der in Fig. 1 gezeigt ist, geliefert wird, wenn sie aktiviert ist; eine Zeilenauswahlschaltung 54, die eine Wortleitung, die einer adressierten Zeile in dem Speicher zellenfeld 50 entspricht, in den ausgewählten Zustand treibt, entsprechend des internen Zeilenadreßsignals, das durch die Zeilenadreßverriegelung 52 verriegelt ist, wenn sie aktiviert ist; eine Leseverstärkerschaltung 58, die Daten der Speicher zellen, die mit der ausgewählten Wortleitung verbunden sind, erfaßt, verstärkt und verriegelt, wenn sie aktiviert ist; und eine Bitleitungs-Ausgleichsschaltung 56, die das Potential jeder Bitleitung des Bitleitungs-Paares BLP vorlädt und auf ein vorgeschriebenes Potential ausgleicht, wenn sie aktiviert ist. Die Zeilenauswahlschaltung 54 weist eine Decodierschaltung, die das interne Zeilenadreßsignal, das durch die Zeilenadreßver riegelung 52 verriegelt ist, decodiert, und eine Wortleitung streiberschaltung, die eine entsprechende Wortleitung in den ausgewählten Zustand entsprechend eines Signals, das von der Decodierschaltung ausgegeben wird, treibt, auf. Die Lesever stärkerschaltung 58 weist eine Mehrzahl von Leseverstärkern, die entsprechend zu den entsprechenden Bitleitungs-Paaren vor gesehen sind, auf, die das Potential auf den entsprechenden Bitleitungs-Paaren differentiell verstärken. Die Bitleitungs- Ausgleichsschaltung 56 weist eine Bitleitungs-Vorladungs/ Aus gleichsschaltung, die entsprechend jedes Bitleitungs-Paares vorgesehen ist, zum Vorladen und Ausgleichen jeder Bitleitung des entsprechenden Bitleitungs-Paares auf ein vorgeschriebenes Potential auf.

Die Banktreiberschaltung 5, die für die Bank #A vorgesehen ist, weist ein Setz/Rücksetz-Flip-Flop 5a, das als Reaktion auf die Aktivierung des Feldaktivierungstriggersignals Φaa, das von der Banktreibersignalerzeugungsschaltung, die in Fig. 1 gezeigt ist, geliefert wird, gesetzt und als Reaktion auf das Vorlade triggersignal Φpa zurückgesetzt wird, zum Ausgeben des Feldak tivierungssignals ACT#A und außerdem eine zeilenbezogene Steu erschaltung 5b, die ein Steuersignal zum Steuern des Betriebes einer zeilenbezogenen Schaltung der Bank #A entsprechend der Aktivierung des Feldaktivierungssignals ACT#A von dem Setz/Rücksetz-Flip-Flop 5a ausgibt, auf. Die zeilenbezogene Steuerschaltung 5b steuert die Aktivierung/Deaktivierung der Zeilenadreßverriegelung 52, der Zeilenauswahlschaltung 54, der Bitleitungs-Ausgleichsschaltung 56 und der Leseverstärkerschal tung 58. Die Struktur der zeilenbezogenen Steuerschaltung 5b ist äquivalent zu der Struktur zum Verriegeln des Zeilen adreßsignals, Decodieren des Zeilenadreßsignals, Treiben der Wortleitung in den ausgewählten Zustand und Aktivieren des Le severstärkers in einer vorgeschriebenen Abfolge entsprechend der Aktivierung des internen Zeilenadreßaktivierungssignals RAS in einem Standard-DRAM. Die Bitleitungs-Ausgleichsschaltung 56 wird in dem deaktivierten Zustand gehalten, wenn das Feldak tivierungssignal ACT#A aktiviert ist.

Das Setz/Rücksetz-Flip-Flop 5a weist eine NAND-Schaltung NA1, die das Feldaktivierungstriggersignal Φaa an einem Eingang emp fängt und das Feldaktivierungssignal ACT#A aus gibt, und eine NAND-Schaltung NA2, die das Vorladetriggersignal Φpa, das über einen Inverter IV geliefert wird, und das Feldaktivierungssig nal ACT#A empfängt und das Ausgangssignal an den anderen Ein gang der NAND-Schaltung NA1 liefert, auf.

Die Banktreiberschaltung 6 für die Bank #B weist ein Setz/Rücksetz-Flip-Flop 6a, das das Feldaktivierungstriggersig nal Φab an einem Setzeingang S und das Vorladetriggersignal Φpb an einem Rücksetzeingang R empfängt und das Feldaktivierungs signal ACT#B aus einem Ausgang Q ausgibt, und eine zeilen bezogene Steuerschaltung 6b, die die zeilenbezogene Schaltung der Bank #B in einer vorgeschriebenen Abfolge als Reaktion auf die Aktivierung des Feldaktivierungssignals ACT#B von dem Setz/Rücksetz-Flip-Flop 6a aktiviert, auf. Unter Bezugnahme auf das Zeitablaufdiagramm aus Fig. 10 wird ein Betrieb der Bank treiberschaltung, die in Fig. 9 gezeigt ist, nun beschrieben. Ein Unterschied zwischen der Banktreiberschaltung 5 und der Banktreiberschaltung 6 liegt darin, daß sie unterschiedliche Triggersignale empfangen. In Fig. 10 ist ein Betrieb der Bank treiberschaltung 5 für die Bank #A dargestellt. In Taktzyklus #a wird ein Aktivierungsbefehl für die Bank #A geliefert und das Feldaktivierungstriggersignal Φaa von der Banktreibersig nalerzeugungsschaltung 30, die in Fig. 7 gezeigt ist, erhält den aktiven Zustand auf dem L-Pegel für einen vorgeschriebenen Zeitraum. Wenn das Feldaktivierungstriggersignal Φaa den L-Pegel erhält, erreicht das Feldaktivierungssignal ACT#A von der NAND-Schaltung NA1 den aktiven Zustand auf dem H-Pegel in dem Setz/Rücksetz-Flip-Flop 5a, das in der Banktreiberschaltung 5 enthalten ist. Dementsprechend wird die zeilenbezogene Steuer schaltung 5b aktiviert, das gelieferte Zeilenadreßsignal X wird durch die Zeilenadreßverriegelung 52 verriegelt, die Zeilen auswahlschaltung 54 wird aktiviert und die Leseverstärkerschal tung 58 wird aktiviert. Die Bitleitungs-Ausgleichs-Schaltung 56 wird in den deaktivierten Zustand entsprechend der Aktivierung des Feldaktivierungssignals ACT#A getrieben.

Obwohl das Feldaktivierungstriggersignal Φaa von dem H-Pegel auf den L-Pegel zurückkehrt, ist das Vorladetriggersignal Φpa immer noch in dem deaktivierten Zustand auf den L-Pegel und ein Signal, das von der NAND-Schaltung NA2 ausgegeben wird, ist auf dem H-Pegel. Darum wird das Feldaktivierungssignal ACT#A durch das Setz/Rücksetz-Flip-Flop 5a verriegelt und auf dem H-Pegel gehalten.

In Taktzyklus #b wird ein Vorladebefehl für die Bank #A geliefert oder alternativ wird ein Befehl zum automatischen Vorladen in dem vorhergehenden Zyklus geliefert, und das Vor ladetriggersignal Φpa von der Banktreibersignalerzeugungsschal tung 30 wird für einen vorgeschriebenen Zeitraum auf den H-Pegel getrieben, wie später beschrieben wird. Ein Signal, das von dem Inverter TV ausgegeben wird, erhält derart den L-Pegel, ein Signal, das von der NAND-Schaltung NA1 ausgegeben wird, er reicht den H-Pegel, und das Feldaktivierungssignal ACT#A von der NAND-Schaltung NA1 wird dementsprechend in den deaktivier ten Zustand auf den L-Pegel getrieben. Als Reaktion auf die Deaktivierung, des Feldaktivierungssignals ACT#A treibt die zeilenbezogene Steuerschaltung 5b die Zeilenauswahlschaltung 54 und die Leseverstärkerschaltung 58 in den deaktivierten Zustand und treibt die Bitleitungs-Ausgleichsschaltung 56 in den ak tiven Zustand. Die Zeilenadreßverriegelung 52 wird zurückge setzt. Als ein Ergebnis wird die Bank #A deaktiviert.

Wenn die Bank #B aktiviert wird, wird das Feldaktivierungssig nal ACT#B entsprechend der Aktivierung des Feldaktivierung striggersignals Φab aktiviert. Die Vervollständigung der Feld aktivierung in der Bank #B wird durch Aktivieren des Vorlade triggersignals Φpb erreicht.

Der Zustand, in dem eine Wortleitung in den ausgewählten Zus tand getrieben wird und Daten in einer Speicherzelle, die mit der ausgewählten Zeile verbunden ist, durch die Leseverstärker schaltung 58 erfaßt, verstärkt und verriegelt werden, wird als "Aktivierung der Bank" bezeichnet.

Wie in Fig. 9 gezeigt ist, falls das Feldaktivierungstrigger signal geliefert wird, bleibt die Bank in ihrem aktiven Zustand bis das Vorladeanweisungssignal als nächstes an diese geliefert wird. Das Feldaktivierungstriggersignal Φa und das Vorladean weisungssignal Φp werden in der Form des Einmal-Pulssignals er zeugt. Darum können die Bänke #A und #B unabhängig voneinander in jedem Taktzyklus aktiviert/deaktiviert werden.

(Struktur der Banktreibersignalerzeugungsschaltung für die zeilenbezogene Schaltung)

Fig. 11 zeigt schematisch eine Struktur eines Abschnittes, der ein anderer als der Abschnitt ist, der das Feldaktivierung striggersignal erzeugt, der Banktreibersignalerzeugungsschal tung 30, die in Fig. 1 gezeigt ist. Unter Bezugnahme auf Fig. 11, die Banktreibersignalerzeugungsschaltung 30 weist auf: Eine Bestimmungsschaltung 30b, die die Feldaktivierungssignal ACT#A und ACT#B von den Banktreiberschaltungen 5 und 6, die in Fig. 9 gezeigt sind, empfängt, bestimmt, ob die Bänke #A und #B beide in dem aktiven Zustand sind oder nicht, und gibt ein Signal aus, das das Ergebnis der Bestimmung anzeigt; eine Bankent scheidungsschaltung 30c, die ein Signal, das das Ergebnis der Bestimmung durch die Bestimmungsschaltung 30b anzeigt, ebenso wie die Bankbezeichnungssignale Φba und Φbb empfängt und eine auszuwählende Bank entsprechend der Bestimmung entscheidet; und Betriebsmodusbezeichnungssignalerzeugungsschaltungen 30d und 30e, die Betriebsmodusbezeichnungssignale ΦA und ΦB für die Bänke #A und #B entsprechend des Betriebsmodusanweisungssignals Φ von dem Befehlsdecoder und des Bankbezeichnungssignals von der Bankentscheidungsschaltung 30c ausgibt. Obwohl die Be triebsmodusbezeichnungssignale ΦA und ΦB entsprechend repräsen tativ gezeigt sind, enthalten die Bezeichnungssignale ein Lese betriebsbezeichnungssignal, ein Schreibbetriebsbezeichnungssignal und ein Vorladebetriebsbezeichnungssignal, wie später beschrie ben wird.

Die Bankentscheidungsschaltung 30c wählt eine der Betriebs modusbezeichnungssignalerzeugungsschaltungen 30d und 30e ent sprechend der Bankbezeichnungssignale Φba und Φbb aus, falls die Bestimmungsschaltung 30b signalisiert, daß beide Bänke #A und #B in dem aktiven Zustand sind. Falls die Bestimmungsschal tung 30b signalisiert, daß nur eine Bank in dem aktiven Zustand ist, wählt die Bankentscheidungsschaltung 30c eine Betriebs modusbezeichnungssignalerzeugungsschaltung aus, die für die Bank in dem aktiven Zustand vorgesehen ist. Des weiteren setzt die Bankentscheidungsschaltung 30c beide Betriebsmodusbezeich nungssignalerzeugungsschaltungen 30d und 30e in den nicht ausgewählten Zustand, falls die Bestimmungsschaltung 30b sig nalisiert, daß beide Bänke #A und #B in dem deaktivierten Zus tand sind. Der Grund ist, daß irgendein signifikanter Betrieb für die Bänke #A und #B nicht ausgeführt wird, selbst falls ein Betriebsmodusbezeichnungssignal an die Bank in dem deaktivier ten Zustand geliefert wird.

(Spezifische Struktur der Banktreibersignalerzeugungsschaltung)

Fig. 12 zeigt eine spezifische Struktur der Banktreibersig nalerzeugungsschaltung 30, die in Fig. 11 gezeigt ist. Unter Bezugnahme auf Fig. 12, die Bestimmungsschaltung 30b weist eine NAND-Schaltung 30ba, die die Feldaktivierungssignale ACT#A und ACT#B empfängt, und einen Inverter 30bb, der ein Signal, das von der NAND-Schaltung 30ba ausgegeben wird, empfängt, auf. Auswahlsignale ZBAS und BAS, die anzeigen, ob die Bänke #A und #B beide in dem aktiven Zustand sind oder nicht, werden von der Bestimmungsschaltung 30b ausgegeben, die Feldaktivierungssig nale ACT#A und ACT#B, die eine in den aktiven Zustand zu trei bende Bank anzeigen, werden ebenfalls von der Bestimmungsschal tung 30b ausgegeben, und diese Signale von der Bestimmungs schaltung 30b werden der Bankentscheidungsschaltung 30c geliefert.

Die Bankentscheidungsschaltung 30c weist auf: Ein CMOS-Übertragungsgatter Taa, das leitend wird, wenn die Auswahlsig nale ZBAS und BAS von der Bestimmungsschaltung 30b in dem deak tivierten Zustand sind und mindestens eine Bank als in dem deaktivierten Zustand befindlich angezeigt ist, um das Feldak tivierungssignal ACT#A von der Bestimmungsschaltung 30b durch zugeben; ein CMOS-Übertragungsgatter Tab, das leitend wird, wenn die Auswahlsignale ZBA5 und BA5 in dem aktiven Zustand sind, was anzeigt, daß beide Bänke in dem aktiven Zustand sind, um das Bankbezeichnungssignal Φba, das die Bank #A bezeichnet, durchzugeben; ein CMOS-Übertragungsgatter Tba, das als Reaktion auf den deaktivierten Zustand der Auswahlsignale ZBA5 und BAS leitend wird, um das Feldaktivierungssignal ACT#B von der Bes timmungsschaltung 30b durchzugeben; und ein CMOS-Übertragungs gatter Tbb, das leitend wird, wenn die Auswahlsignale ZBAS und BAS in dem aktiven Zustand sind, um das Bankbestimmungssignal Φbb, das die Bank #B bezeichnet, durchzugeben.

Die Auswahlsignale ZBAS und BAS sind auf den L-Pegel bzw. den H-Pegel in dem aktiven Zustand gesetzt, wenn die Feldaktivie rungssignale ACT#A und ACT#B beide auf dem H-Pegel in dem ak tiven Zustand sind.

Die Betriebsmodusbezeichnungssignalerzeugungsschaltung 30d weist eine UND-Schaltung 30da, die das Betriebsmodusbezeich nungssignal ΦA für die Bank #A entsprechend des Betriebsmodu sanweisungssignals Φ von dem Befehlsdecoder und einem Signal, das von einem der CMOS-Übertragungsgatter Taa und Tab ausgege ben wird, ausgibt. Die Betriebsmodusbezeichnungssignaler zeugungsschaltung 30e gibt das Betriebsmodusbezeichnungssignal ΦB für die Bank #B entsprechend des Betriebsmodusanweisungssig nals Φ von dem Befehlsdecoder und einem Signal, das von einem der Übertragungsgatter Tba und Tbb geliefert wird, aus. Ein Betrieb der Banktreibersignalerzeugungsschaltung, die in Fig. 12 gezeigt ist, wird nun unter Bezugnahme auf die Zeitablaufdi agramme, die in den Fig. 13 und 14 gezeigt sind, beschrieben.

Unter Bezugnahme auf zuerst Fig. 13, ein Betrieb der Banktrei bersignalerzeugungsschaltung 30, wenn nur eine Bank in dem ak tiven Zustand ist, wird beschrieben.

In Taktzyklus #0 sind die Bänke #A und #B beide in dem deak tivierten Zustand und die Feldaktivierungssignale ACT#A und ACT#B sind beide auf dem L-Pegel.

In Taktzyklus #1 wird ein Aktivierungsbefehl für die Bank #A geliefert. Da die Bank #A bezeichnet wird, wenn das Bankadreß signal BA auf dem H-Pegel ist, erreicht das Bankbezeichnungs signal Φba, das die Bank #A bezeichnet, den H-Pegel und das Feldaktivierungsanweisungssignal Φa von dem Befehlsdecoder erhält den aktiven Zustand auf dem H-Pegel für einen vor geschriebenen Zeitraum. Wie unter Bezugnahme auf die Fig. 9 und 10 beschrieben worden ist, das Feldaktivierungstriggersignal Φaa für die Bank #A erreicht den H-Pegel und das Feldak tivierungssignal ACT#A erreicht dementsprechend den H-Pegel. In Taktzyklus #3 wird ein Befehl, der ein anderer als der Ak tivierungsbefehl ist, geliefert. In Taktzyklus #3 sind die Auswahlsignale ZBAS und BAS von der Bestimmungsschaltung 30b, die in Fig. 12 gezeigt ist, auf dem L-Pegel bzw. dem H-Pegel und die CMOS-Übertragungsgatter Taa und Tba, die die Feldak tivierungssignale ACT#A und ACT#B auswählen, sind in dem leitenden Zustand in der Bankentscheidungsschaltung 30c. Da das Feldaktivierungssignal ACT#A auf dem H-Pegel ist und das Fel daktivierungssignal ACT#B auf dem L-Pegel ist, ist das Be triebsmodusbezeichnungssignal ΦA von der Betriebsmodusbezeich nungssignalerzeugungsschaltung 30d in dem aktiven Zustand auf dem H-Pegel für einen vorgeschriebenen Zeitraum für den Befehl, der ein anderer als der Aktivierungsbefehl ist.

Dementsprechend wird ein bezeichneter Betriebsmodus in der Bank #A ausgeführt. Falls der Befehl, der in Taktzyklus #3 geliefert wird, der Vorladebefehl ist, wird das Feldaktivierungssignal ACT#A auf den L-Pegel getrieben, wie es durch die gestrichelte Linie in Fig. 13 gezeigt ist.

Ein Betrieb, wenn die Bänke #A und #B beide in dem aktiven Zus tand sind, wird nun unter Bezugnahme auf Fig. 14 beschrieben. In Taktzyklus #0 sind die Bänke #A und #B beide in dem deak tivierten Zustand.

In Taktzyklus #1 wird ein Aktivierungsbefehl für die Bank #A geliefert. Dementsprechend erhält das Feldaktivierungssignal ACT#A den aktiven Zustand, vergleichbar zu dem Betrieb, der in Fig. 13 gezeigt ist.

Als nächstes wird in Taktzyklus #3 ein Aktivierungsbefehl für die Bank #B geliefert und das Bankaktivierungssignal ACT#B wird in den aktiven Zustand getrieben. Da die Feldaktivierungssig nale ACT#A und ACT#B beide auf dem H-Pegel sind, ist das Auswahlsignal ZBAS von der Bestimmungsschaltung 30b in dem ak tiven Zustand auf dem L-Pegel und das Auswahlsignal BAS ist in dem aktiven Zustand auf dem H-Pegel. Als ein Ergebnis werden die CMOS-Übertragungsgatter Tab und Tbb in der Bankentschei dungsschaltung 30c leitend und die Bankbezeichnungssignale ba und bb werden den Betriebsmodusbezeichnungssignalerzeugungs schaltungen 30d und 30e geliefert.

In Taktzyklus #6 wird ein Befehl, der ein anderer als der Ak tivierungsbefehl ist (Lese- oder Schreibbefehl in Fig. 14), für die Bank #A geliefert. Zu diesem Zeitpunkt ist das Bankadreß signal BA auf dem H-Pegel, die Bank #A ist bezeichnet, und das Bankbezeichnungssignal Φba ist in dem aktiven Zustand auf dem H-Pegel für einen vorgeschriebenen Zeitraum. Entsprechend des Befehls, der in Taktzyklus #6 geliefert wird, erhält das Be triebsmodusanweisungssignal Φ den aktiven Zustand auf dem H-Pegel, das Betriebsmodusbezeichnungssignal Φa von der Be triebsmodusbezeichnungserzeugungsschaltung 30d erhält dement sprechend den H-Pegel und ein bezeichneter Betriebsmodus wird in der Bank #A ausgeführt.

Der Befehl in Taktzyklus #6 ist der andere Befehl, der sich von dem Aktivierungsbefehl und dem Vorladebefehl unterscheidet, und die Feldaktivierungssignale ACT#A und ACT#B sind beide in dem aktiven Zustand gehalten.

In Taktzyklus #10 wird ein Befehl, der ein anderer als der Ak tivierungsbefehl und der Vorladebefehl ist (Lese- und Schreib befehle), für die Bank #B geliefert und das Bankadreßsignal BA wird auf den L-Pegel gesetzt, um die Bank #B zu bezeichnen. In diesem Fall erhält das Bankbezeichnungssignal Φbb den aktiven Zustand auf dem H-Pegel und das Betriebsmodusbezeichnungssignal ΦB für die Bank #B erhält den aktiven Zustand auf dem H-Pegel entsprechend des Betriebsmodusbezeichnungssignals Φ, das in den aktiven Zustand entsprechend des bezeichneten Betriebsmodus ge setzt ist.

Falls die Bänke #A und #B beide in dem aktiven Zustand sind, wird ein Betriebsmodusbezeichnungssignal für eine Bank ausgege ben, die durch das Bankadreßsignal BA bezeichnet ist, das gleichzeitig mit dem Befehl geliefert wird. Falls nur eine Bank in dem aktiven Zustand ist, wird ein Betriebsmodusbezeich nungssignal für die Bank in dem aktiven Zustand geliefert. Falls die Bänke #A und #B beide in dem deaktivierten Zustand sind, erreicht das Auswahlsignal ZBAS den H-Pegel und die Bank entscheidungsschaltung 30c wählt die Feldaktivierungssignale ACT#A und ACT#B aus und liefert diese an die Betriebsmodus bezeichnungssignalerzeugungsschaltungen 30a bzw. 30e. In diesem Zustand sind die Feldaktivierungssignale ACT#A und ACT#B beide auf dem L-Pegel, so daß, falls das Betriebsmodusanweisungssig nal Φ den aktiven Zustand erhält, selbst wenn ein Befehl, der ein anderer als der Aktivierungsbefehl ist, fehlerhafterweise geliefert wird, die Betriebsmodusbezeichnungssignale ΦA und ΦB den deaktivierten Zustand beibehalten und die Bänke #A und #B keinen Betrieb ausführen. Dementsprechend kann ein unnötiger Leistungsverbrauch verhindert werden.

Wie oben beschrieben worden ist, falls nur eine Bank in dem ak tiven Zustand ist, wird ein Betriebsmodusbezeichnungssignal automatisch für die Bank in dem aktiven Zustand ungeachtet des Bankadreßsignals geliefert, wenn ein Befehl, der ein anderer als der Aktivierungsbefehl ist, geliefert wird. Die Struktur, die den obigen Betrieb implementiert, ermöglicht es, daß eine externe Steuerung nicht die Notwendigkeit des Lieferns eines Bankadreßsignals gleichzeitig mit einem Befehl aufweist, und reduziert die Belastung der Steuerung beim Auswählen einer Bank.

(Modifikation 1 der Banktreibersignalerzeugungsschaltung)

Fig. 15 zeigt eine Struktur einer Modifikation der Banktreiber signalerzeugungsschaltung 30, die in Fig. 11 gezeigt ist. Die Strukturen der Bankentscheidungsschaltung 30c und der Be triebsmodusbezeichnungssignalerzeugungsschaltungen 30d und 30e sind in Fig. 15 gezeigt. Die Struktur der Bestimmungsschaltung 30b ist ähnlich bzw. identisch zu derjenigen, die in Fig. 12 gezeigt ist.

Unter Bezugnahme auf Fig. 15, die Bankentscheidungsschaltung 30c weist auf: Eine NAND-Schaltung 30ca, die das Auswahlsignal BAS von der Bestimmungsschaltung 30b in Fig. 12 und das Bank bezeichnungssignal Φba, das über einen Inverter 30cf geliefert wird, empfängt; eine NAND-Schaltung 30cb, die das Auswahlsignal BAS und das Bankbezeichnungssignal Φbb, das über einen Inverter 30cg geliefert wird, empfängt; eine UND-Schaltung 30cd, die das Feldaktivierungssignal ACT#A und ein Signal, das von der NAND-Schaltung 30ca ausgegeben wird, empfängt; und eine UND-Schaltung 30ce, die ein Signal, das von der NAND-Schaltung 30cb ausgegeben wird, und das Feldaktivierungssignal ACT#B empfängt. Die Betriebsmodusbezeichnungssignalerzeugungsschaltung 30d weist eine NAND-Schaltung 30db, die das Betriebsmodusanwei sungssignal Φ und ein Signal, das von der UND-Schaltung 30cd ausgegeben wird, und einen Inverter 30dc, der ein Signal, das von der NAND-Schaltung 30db ausgegeben wird, empfängt und das Betriebsmodusbezeichnungssignal ΦA ausgibt, auf. Die Be triebsmodusbezeichnungssignalerzeugungsschaltung 30e weist eine NAND-Schaltung 30ea, die das Betriebsmodusanweisungssignal Φ und ein Signal, das von der UND-Schaltung 30ce ausgegeben wird, empfängt, und einen Inverter 30eb, der ein Signal, das von der NAND-Schaltung 30ea ausgegeben wird, empfängt und das Betriebs modusbezeichnungssignal Φb ausgibt, auf. Diese Betriebsmodus bezeichnungssignalerzeugungsschaltungen 30d und 30e sind ent sprechend im wesentlichen äquivalent zu den UND-Schaltungen und weisen Strukturen auf, die äquivalent zu denjenigen sind, die in Fig. 12 gezeigt sind.

In der Struktur, die in Fig. 15 gezeigt ist, ist eine Logik- Schaltung anstelle des CMOS-Übertragungsgatters verwendet. Falls die Feldaktivierungssignale ACT#A und ACT#B beide in dem aktiven Zustand auf dem H-Pegel sind, ist das Auswahlsignal BAS in dem aktiven Zustand auf dem H-Pegel (siehe Fig. 12) und die NAND-Schaltungen 30ca und 30cb arbeiten als Inverter. Falls das Bankbezeichnungssignal Φba den H-Pegel erreicht, erhält das Signal, das von dem Inverter 30cf ausgegeben wird, den L-Pegel, das Signal, das von der NAND-Schaltung 30ca ausgegeben wird, erhält den H-Pegel, und das Signal, das von der UND-Schaltung 30cb ausgegeben wird, erhält dementsprechend den H-Pegel. Als ein Ergebnis erreicht das Betriebsmodusbezeichnungssignal ΦA den H-Pegel in dem aktiven Zustand entsprechend des Be triebsmodusanweisungssignals Φ.

Falls mindestens eine Bank in dem deaktivierten Zustand ist, erhält das Auswahl BAS den L-Pegel und die Signale, die von den NAND-Schaltungen 30ca und 30cb ausgegeben werden, sind auf dem H-Pegel fixiert. In diesem Zustand werden die Logik-Pegel der Ausgangssignale von den UND-Schaltungen 30cd und 30ce entspre chend der Zustände der Feldaktivierungssignale ACT#A und ACT#B ungeachtet des Zustandes der Bankbezeichnungssignale Φba und Φbb entschieden. Falls das Feldaktivierungssignal ACT#a in dem aktiven Zustand ist, erreicht das Signal, das von der UND-Schaltung 30cd ausgegeben wird, den H-Pegel, so daß das Be triebsmodusbezeichnungssignal ΦA in den aktiven Zustand ent sprechend des Betriebsmodusanweisungssignals Φ getrieben wird. Falls das Feldaktivierungssignal ACT#B auf dem H-Pegel in dem aktiven Zustand ist, erreicht das Signal, das von der UND-Schaltung 30ce ausgegeben wird, den H-Pegel, so daß das Be triebsmodusbezeichnungssignal ΦB in den aktiven Zustand ent sprechend des Betriebsmodusanweisungssignals Φ getrieben wird. Falls die Feldaktivierungssignale ACT#A und ACT#B beide in dem deaktivierten Zustand sind, werden die Signale, die von den UND-Schaltungen 30cd und 30ce ausgegeben werden, beide in den deaktivierten Zustand auf den L-Pegel gesetzt, so daß die Be triebsmodusbezeichnungssignale ΦA und ΦB in dem deaktivierten Zustand auf dem L-Pegel gehalten werden.

Wie in Fig. 15 gezeigt ist, obwohl die Bankentscheidungsschal tung aus den Logikgattern aufgebaut ist, wenn nur eine Bank in dem aktiven Zustand ist, kann das Betriebsmodusbezeichnungssig nal an die Bank in dem aktiven Zustand ungeachtet des Zustands des Bankadreßsignals geliefert werden.

(Modifikation 2 der Banktreibersignalerzeugungsschaltung)

Fig. 16 zeigt eine Struktur der Modifikation 2 der Banktreiber signalerzeugungsschaltung 30, die in Fig. 1 gezeigt ist. Die Banktreibersignalerzeugungsschaltung 30, die in Fig. 16 gezeigt ist, gibt ebenfalls Betriebsmodusbezeichnungssignale ΦA und ΦB entsprechend eines Befehls, der ein anderer als der Aktivie rungsbefehl ist, aus. Unter Bezugnahme auf Fig. 16, die Bank treibersignalerzeugungsschaltung 30 weist eine Bankbestimmungs/- entscheidungsschaltung 30f auf, die die Bankaktivierungssignale ACT#A und ACT#B und die Bankbezeichnungssignale Φba und Φbb empfängt, bestimmt, ob die Bank #A und die Bank ΦB beide in dem aktiven Zustand sind oder nicht, entscheidet, ob die Bank bezeichnungssignale Φba und Φbb gültig/ungültig sind, entspre chend der Bestimmung, und über eine auszuwählende Frank ent scheidet. Die Banktreibersignalerzeugungsschaltung 30 weist weiter die Betriebsmodusbezeichnungssignalerzeugungsschaltungen 30d und 30e auf, die die Betriebsmodusbezeichnungssignale ΦA und ΦB für die Bänke #A bzw. #B entsprechend eines Signals, das von der Bankbestimmungs/entscheidungsschaltung 30f ausgegeben wird, ausgeben.

Die Bankbestimmungs/entscheidungsschaltung 30f weist einen Inverter 30fa, der das Bankbezeichnungssignal Φba empfängt, eine NAND-Schaltung 30fb, die das Feldaktivierungssignal ACT#B und ein Signal, das von dem Inverter 30fa ausgegeben wird, emp fängt, eine UND-Schaltung 30fc, die das Feldaktivierungssignal ACT#A und ein Signal, das von der NAND-Schaltung 30fb ausgege ben wird, empfängt, einen Inverter 30fd, der das Bankbezeich nungssignal Φbb empfängt, eine NAND-Schaltung 30fe, die ein Signal, das von dem Inverter 30fd ausgegeben wird, und das Fel daktivierungssignal ACT#A empfängt, und eine UND-Schaltung 30ff, die ein Signal, das von der NAND-Schaltung 30fe ausgege ben wird, und das Feldaktivierungssignal ACT#B empfängt, auf.

Die Betriebsmodusbezeichnungssignalerzeugungsschaltung 30d weist eine NAND-Schaltung 30db, die ein Signal, das von der UND-Schaltung 30fc ausgegeben wird, und das Betriebsmodusan weisungssignal Φ empfängt, und einen Inverter 30dc, der das Signal, das von der NAND-Schaltung 30db ausgegeben wird, inver tiert und das Betriebsmodusbezeichnungssignal A ausgibt, auf. Die Betriebsmodusbezeichnungssignalerzeugungsschaltung 30e weist eine NAND-Schaltung 30ea, die ein Signal, das von der UND-Schaltung 30ff ausgegeben wird, und das Betriebsmodusan weisungssignal Φ empfängt, und einen Inverter 30eb, der das Signal, das von der NAND-Schaltung 30ea ausgegeben wird, inver tiert und das Betriebsmodusbezeichnungssignal ΦB ausgibt, auf. Falls das Feldaktivierungssignal ACT#B auf dem L-Pegel in dem deaktivierten Zustand ist, ist das Signal, das von der NAND-Schaltung 30fb ausgegeben wird, auf dem H-Pegel fixiert, und die UND-Schaltung 30fc arbeitet als ein Puffer, so daß ein Bankbezeichnungssignal für die Bank #A entsprechend des Feldak tivierungssignals ACT#A ausgegeben wird. Falls das Feldaktivie rungssignal ACT#B in dem aktiven Zustand ist, arbeitet die NAND-Schaltung 30fb als ein Inverter, so daß ein Bankbezeich nungssignal für die Bank #A entsprechend des Bankbezeichnungs signals Φba und des Feldaktivierungssignals ACT#A ausgegeben wird.

Die Bank #B betrachtend, falls das Feldaktivierungssignal ACT#A in dem aktiven Zustand ist und die Bank #A in dem aktiven Zu stand ist, arbeitet die NAND-Schaltung 30fe als ein Inverter, so daß ein Bankbezeichnungssignal für die Bank #B entsprechend des Bankbezeichnungssignals Φbb und des Feldaktivierungssignals ACT#B ausgegeben wird. Falls das Feldaktivierungssignal ACT#A auf dem L-Pegel in dem deaktivierten Zustand ist, ist das Sig nal, das von der NAND-Schaltung 30fe ausgegeben wird, auf dem H-Pegel fixiert, so daß das Bankbezeichnungssignal für die Bank #B entsprechend des Feldaktivierungssignals ACT#B ausgegeben wird.

Dementsprechend werden in der Struktur der Bankbestimmungs/- entscheidungsschaltung, die in Fig. 16 gezeigt ist, falls die Feldaktivierungssignale ACT#A und ACT#B beide auf dem H-Pegel in dem aktiven Zustand sind und die Bänke #A und #B beide in dem aktiven Zustand sind, die Bankbezeichnungssignale für die Bänke #A und #B entsprechend der Bankbezeichnungssignale Φba und Φbb ausgegeben. Falls eines der Feldaktivierungssignale ACT#A und ACT#B in dem deaktivierten Zustand ist und die andere Bank in dem aktiven Zustand ist, wird das Bankbezeichnungssig nal Φba und Φbb für die Bank in dem aktiven Zustand ungültig gemacht (nicht darum kümmern = don't care), so daß das Bank bezeichnungssignal entsprechend des Feldaktivierungssignals für die Bank in dem aktiven Zustand ausgegeben wird. Falls beide Feldaktivierungssignale ACT#A und ACT#B in dem deaktivierten Zustand sind, sind die Signale, die von den UND-Schaltungen 30fc und 30ff ausgegeben werden, auf dem L-Pegel fixiert, und die Betriebsmodusbezeichnungssignale ΦA und ΦB sind in dem deaktivierten Zustand auf dem L-Pegel fixiert, so daß der Betriebsmodus nicht bezeichnet wird.

In der Zwei-Bank-Struktur ist, falls eine Bank in dem aktiven Zustand ist, das Bankbezeichnungssignal für die andere Bank gültig, und ein Bankauswahlsignal für die andere Bank wird ent sprechend des gültigen Bankbezeichnungssignals und des Feldak tivierungssignals für die andere Bank ausgegeben. Darum wird, falls eine Mehrzahl von Bänken gleichzeitig in dem aktiven Zus tand gehalten wird, eine Bank entsprechend des Bankbezeich nungssignals ausgewählt. Falls eine Bank in dem aktiven Zustand ist, wird das Bankbezeichnungssignal für eine andere Bank ungültig gemacht, und das Bankbezeichnungssignal für die andere Bank wird entsprechend des Feldaktivierungssignals für die an dere Bank erzeugt. Dementsprechend wird, falls nur eine Bank in dem aktiven Zustand ist, die aktive Bank immer ausgewählt. Bei der Struktur, die in Fig. 16 gezeigt ist, werden zwei Be triebsabläufe gleichzeitig ausgeführt. Genauer gesagt, ein Be trieb wird ausgeführt zum Bestimmen, ob eine Mehrzahl von Bänken gleichzeitig in dem aktiven Zustand gehalten werden oder nicht, und der andere Betrieb wird ausgeführt, um zu bestimmen, ob ein Bankbezeichnungssignal gültig oder ungültig entsprechend der Bestimmung ist, und um das Bankauswahlsignal für die Bank in dem aktiven Zustand aus zugeben, falls nur eine Bank in dem aktiven Zustand ist.

Durch Verwenden einer solchen Bankbestimmungs/entscheidungs schaltung, wie es in Fig. 16 gezeigt ist, müssen die Bank bestimmungsschaltung und die Bankentscheidungsschaltung nicht getrennt vorgesehen werden, und eine Reduzierung der Signal fortpflanzungsverzögerung und der Erzeugung von Bankauswahl signalen bei hoher Geschwindigkeit wird ermöglicht.

(Spezifische Struktur der Banktreibersignalerzeugungsschaltung)

Fig. 17 zeigt insbesondere eine Struktur der Banktreibersig nalerzeugungsschaltung. Unter Bezugnahme auf Fig. 17, die Bank treibersignalerzeugungsschaltung 30 weist auf: eine Bankaus wahlsteuerschaltung 30g, die die Gültigkeit/Ungültigkeit des Bankbezeichnungssignals Φba entsprechend des Bankbezeich nungssignals Φba und des Feldaktivierungssignals ACT#B steuert; eine Bankauswahlsteuerschaltung 30h, die entscheidet, ob das Bankbezeichnungssignal Φbb gültig oder ungültig entsprechend des Feldaktivierungssignals ACT#A und des Bankbezeichnungssig nals Φbb ist; eine Vorladetriggersignalerzeugungsschaltung 30i, die ein Vorladebetriebsbezeichnungssignal (Vorladetriggersignal) Φpa für die Bank #A entsprechend eines Signals, das von der Bankauswahlsteuerschaltung 30g ausgegeben wird, das Feldak tivierungssignal ACT#A und das Vorladebetriebsanweisungssignals Φp ausgibt; eine Lesetriggersignalerzeugungsschaltung 30j, die ein Lesetriggersignal Φra für die Bank #A entsprechend des Le sebetriebsmodusanweisungssignals Φr, des Feldaktivierungssig nals ACT#A und eines Signals, das von der Bankauswahlsteuer schaltung 30g ausgegeben wird, ausgibt; und eine Schreibtrig gersignalerzeugungsschaltung 30k, die ein Schreibtriggersignal Φwa, das einen Datenschreibbetrieb für die Bank #A bezeichnet, entsprechend des Schreibbetriebanweisungssignals Φw, des Fel daktivierungssignals ACT#A und eines Signals das von der Auswahlsteuerschaltung 30g ausgegeben wird, auswählt. Die Triggersignalerzeugungsschaltungen 30i, 30j und 30k werden freigegeben, falls das Feldaktivierungssignal ACT#A in dem ak tiven Zustand ist und das Signal, das von der Bankauswahlsteu erschaltung 30g ausgegeben wird, in dem aktiven Zustand auf dem H-Pegel ist, um ein Triggersignal, das einen Betriebsmodus ent sprechend des gelieferten Betriebsmodusanweisungssignal bezeichnet, aus zugeben.

Die Banktreibersignalerzeugungsschaltung 30 weist weiter auf: eine Vorladetriggersignalerzeugungsschaltung 30m, die ein Vor ladetriggersignal Φpb, das einen Vorladebetrieb für die Bank #B entsprechend des Vorladebetriebsanweisungssignals Φp, eines Signals, das von der Bankauswahlsteuerschaltung 30h ausgegeben wird, und des Feldaktivierungssignals ACT#B bezeichnet, aus gibt; eine Lesetriggersignalerzeugungsschaltung 30n, die ein Lesetriggersignal Φrb, das einen Datenlesebetrieb für die Bank #B entsprechend des Lesebetriebsanweisungssignals Φr, des Fel daktivierungssignals ACT#B und eines Signals das von der Ban kauswahlsteuerschaltung 30h ausgegeben wird, bezeichnet, aus gibt; und eine Schreibtriggersignalerzeugungsschaltung 30p, die ein Schreibtriggersignal Φwb, das einen Datenschreibbetrieb für die Bank #B entsprechend des Schreibbetriebsmodusanweisungssig nals Φw, des Feldaktivierungssignals ACT#B und eines Signals, das von der Bankauswahlsteuerschaltung 30h ausgegeben wird, bezeichnet, ausgibt.

Die Triggersignalerzeugungsschaltungen 30m, 30n und 30p werden freigegeben, wenn das Signal, das von der Bankauswahlsteuer schaltung 30h ausgegeben wird, in dem aktiven Zustand auf dem H-Pegel ist und das Feldaktivierungssignal ACT#B in dem aktiven Zustand ist, um ein entsprechendes Betriebsmodusbezeich nungssignal (Triggersignal) entsprechend des gelieferten Be triebsmodusanweisungssignals auszugeben.

Die Bankauswahlsteuerschaltung 30g weist einen Inverter 30ga, der das Bankbezeichnungssignal Φba empfängt, und eine NAND-Schaltung 30gb, die ein Signal, das von dem Inverter 30ga aus gegeben wird, und das Feldaktivierungssignal ACT#B empfängt, auf. Die Bankauswahlsteuerschaltung 30h weist einen Inverter 30ha, der das Bankbezeichnungssignal Φbb empfängt, und eine NAND-Schaltung 30hb, die ein Signal, das von dem Inverter 30ha ausgegeben wird, und das Feldaktivierungssignal ACT#A empfängt, auf. Die Signale zum Auswählen der Bänke werden von den NAND-Schaltungen 30gb bzw. 30hb ausgegeben. Die Bankauswahlsteuer schaltungen 30g bzw. 30h entsprechen den Strukturen der Inverter 30fa und der NAND-Schaltung 30fb und der Inverter 30fd und der NAND-Schaltung 30fe, die in Fig. 16 gezeigt sind. Die Vorladetriggersignalerzeugungsschaltung 30i weist eine 3- Eingänge-NAND-Schaltung 30ia, die das Vorladeanweisungssignal Φp, das Feldaktivierungssignal ACT#A und ein Signal, das von der NAND-Schaltung 30gb ausgegeben wird, und einen Inverter 30ib, der ein Signal, das von der NAND-Schaltung 30ia ausgege ben wird, invertiert und das Vorladetriggersignal Φpa für die Bank #A ausgibt, auf.

Die Lesetriggersignalerzeugungsschaltung 30j für die Bank #A weist eine 3-Eingänge-NAND-Schaltung 30ja, die das Lesebetrieb sanweisungssignal Φr, das Feldaktivierungssignal ACT#A und ein Signal, das von der NAND-Schaltung 30gb ausgegeben wird, emp fängt, und einen Inverter 30jb, der ein Signal, das von der NAND-Schaltung 30ja ausgegeben wird, invertiert und das Lese triggersignal Φra für die Bank #A ausgibt, auf.

Die Schreibtriggersignalerzeugungsschaltung 30k weist eine 3- Eingänge-NAND-Schaltung 30ka, die das Schreibbetriebsan weisungssignal Φw, das Feldaktivierungssignal ACT#A und ein Signal, das von der NAND-Schaltung 30gb ausgegeben wird, emp fängt, und einen Inverter 30kb, der ein Signal, das von der NAND-Schaltung 30ka ausgegeben wird, invertiert und das Schreibtriggersignal Φwa für die Bank #A ausgibt, auf. Die Vorladetriggersignalerzeugungsschaltung 30m für die Bank #B weist eine 3-Eingänge-NAND-Schaltung 30ma, die das Vorladebe triebsanweisungssignal Φp, ein Signal, das von der NAND-Schaltung 30hb ausgegeben wird, die in der Bankauswahlsteuer schaltung 30h enthalten ist, und das Feldaktivierungssignal ACT#B empfängt, und einen Inverter 30mb, der ein Signal, das von der NAND-Schaltung 30ma ausgegeben wird, invertiert und das Vorladetriggersignal Φpb für die Bank #B ausgibt, auf. Die Lesetriggersignalerzeugungsschaltung 30n für die Bank #B weist eine 3-Eingänge-NAND-Schaltung 30na, die das Lesebetrieb sanweisungssignal Φr, das Feldaktivierungssignal ACT#B und ein Signal, das von der NAND-Schaltung 30hb ausgegeben wird, emp fängt, und einen Inverter 30nb, der ein Signal, das von der NAND-Schaltung 30na ausgegeben wird, invertiert und das Lebe triggersignal Φrb, das den Lesebetriebsmodus für die Bank #B bezeichnet, ausgibt.

Die Schreibtriggersignalerzeugungsschaltung 30p für die Bank #B weist eine 3-Eingänge-NAND-Schaltung 30pa, die ein Signal, das von der der NAND-Schaltung 30hb ausgegeben wird, das Schreibbe triebsanweisungssignal Φw und das Feldaktivierungssignal ACT#B empfängt, und einen Inverter 30pb, der ein Signal, das von der NAND-Schaltung 30pa ausgegeben wird, invertiert und das Schreibtriggersignal Φwb, das den Schreibbetriebsmodus für die Bank #B bezeichnet, ausgibt, auf.

Die Triggersignalerzeugungsschaltungen 30m, 30n und 30p werden freigegeben, falls das Feldaktivierungssignal ACT#B in dem ak tiven Zustand ist und das Signal, das von der Bankauswahlsteu erungsschaltung 30h ausgegeben wird, in dem aktiven Zustand ist, um ein entsprechendes Betriebsmodusbezeichnungssignal (Trigger signal) entsprechend des gelieferten Betriebsmodusanweisungs signa 34204 00070 552 001000280000000200012000285913409300040 0002019821215 00004 34085ls auszugeben. Die Strukturen der Triggersignalerzeu gungsschaltungen 30i, 30j, 30k, 30m, 30n und 30p entsprechen den Strukturen der UND-Schaltungen 30fc und 30ff, und der Be triebsmodusbezeichnungssignalerzeugungsschaltungen 30d und 30e, die in Fig. 16 gezeigt sind.

Bei der Struktur, die in Fig. 17 gezeigt ist, implementieren die Triggersignalerzeugungsschaltungen 30i bis 30k und 30m bis 30p die Funktion des Bestimmens, ob nur eine entsprechende Bank in dem aktiven Zustand ist oder nicht. Falls die andere Bank in dem deaktivierten Zustand ist, machen die Bankauswahlsteuer schaltungen 30g und 30h das Bankbezeichnungssignal unwirksam, da nur eine Bank, die diesen entspricht, in dem aktiven Zustand sein kann. Falls die andere Bank in dem aktiven Zustand ist, könnte eine Mehrzahl von Bänken gleichzeitig in dem aktiven Zustand sein, so daß die Bankauswahlsteuerschaltungen 30g und 30h die Bankbezeichnungssignale Φba bzw. Φbb gültig machen und die Zustände der Ausgangssignale entsprechend der Bankbezeich nungssignale Φba und Φbb setzen.

Unter Bezugnahme auf die Zeitablaufdiagramme, die in den Fig. 18 und 19 gezeigt sind, wird ein Betrieb der Banktreibersig nalerzeugungsschaltung, die in Fig. 17 gezeigt ist, unten beschrieben.

Zuerst unter Bezugnahme auf Fig. 18, ein Betrieb, der ausge führt wird, falls der Lesebefehl geliefert wird, wenn nur eine Bank in den aktiven Zustand getrieben ist, wird beschrieben. In Taktzyklus #0 sind die Bänke #A und #B beide in dem deak tivierten Zustand und die Feldaktivierungssignale ACT#A und ACT#B sind beide in dem deaktivierten Zustand auf dem L-Pegel. In diesem Zustand sind die Signale, die von den Bankauswahl steuerschaltungen 30g und 30h ausgegeben werden, auf dem H-Pegel. Jedoch sind, da die Triggersignalerzeugungsschaltungen 30i bis 30k und 30m bis 30p die Feldaktivierungssignale ACT#A bzw. ACT#B liefern, die Triggersignale alle in dem deaktivier ten Zustand auf dem L-Pegel.

In Taktzyklus #1 wird das Bankadreßsignal BA auf den H-Pegel gesetzt und ein Aktivierungsbefehl wird geliefert. Das Bankak tivierungsanweisungssignal Φa ist in dem aktiven Zustand auf H-Pegel für einen vorgeschriebenen Zeitraum und das Bankbezeich nungssignal Φba ist in dem aktiven Zustand auf dem H-Pegel für einen vorgeschriebenen Zeitraum. Dementsprechend wird das Fel daktivierungssignal ACT#A für die Bank #A in den aktiven Zus tand auf den H-Pegel getrieben, wie es aus der Struktur, die in Fig. 10 gezeigt ist, offensichtlich ist.

In Taktzyklus #4 wird ein Lesebefehl geliefert. In diesem Fall ist das Feldaktivierungssignal ACT#A in dem aktiven Zustand auf dem H-Pegel und das Feldaktivierungssignal ACT#B ist in dem deaktivierten Zustand auf dem L-Pegel. Als ein Ergebnis werden die Triggersignale von den Triggersignalerzeugungsschaltungen 30m bis 30p für die Bank #B alle in dem deaktivierten Zustand auf dem L-Pegel gehalten. In der Bankauswahlsteuerschaltung 30g ist das Signal, das von dieser ausgegeben wird, auf dem H-Pegel, und das Feldaktivierungssignal ACT#A ist in dem aktiven Zustand auf dem H-Pegel, so daß die Triggersignalerzeugung sschaltungen 30i bis 30k für die Bank #A alle freigegeben sind. Als ein Ergebnis ist, falls der Lesebefehl geliefert wird und das Lesebetriebsanweisungssignal Φr in den aktiven Zustand auf dem H-Pegel für einen vorgeschriebenen Zeitraum getrieben ist, das Lesetriggersignal Φra von der Lesetriggersignalerzeugung sschaltung 30j in dem aktiven Zustand auf dem H-Pegel für einen vorgeschriebenen Zeitraum und ein Datenlesemodus für die Bank #A ist bezeichnet. In Taktzyklus #4 ist der Status des Bankadreßsignals BA willkürlich bzw. frei wählbar und die Zustände der Bankbezeichnungssignale Φba und Φbb sind ebenfalls willkürlich bzw. frei wählbar. Ungeachtet des Zustandes des Bankadreßsignals BA ist nur die Triggersignalerzeugungsschal tung für die Bank #A freigegeben.

In Taktzyklus #9 wird ein Vorladebefehl geliefert. Der Zustand des Bankadreßsignals BA ist ebenfalls willkürlich bzw. frei wählbar. Entsprechend des Vorladebefehls ist das Vorladean weisungssignal Φp in dem aktiven Zustand auf dem H-Pegel für einen vorgeschriebenen Zeitraum. In Taktzyklus #9 ist das Sig nal, das von der Bankauswahlsteuerschaltung 30g ausgegeben wird, auf dem H-Pegel, das Feldaktivierungssignal ACT#A ist ebenfalls auf dem H-Pegel, und nur die Triggersignalerzeugung sschaltungen 30i bis 30k für die Bank #A sind freigegeben. De mentsprechend ist, falls das Vorladeanweisungssignal Φp in dem aktiven Zustand auf dem H-Pegel für einen vorgeschriebenen Zeitraum entsprechend des Vorladebefehls ist, das Vorladetrig gersignal Φpa von der Vorladetriggersignalerzeugungsschaltung 30i in dem aktiven Zustand auf dem H-Pegel für einen vor geschriebenen Zeitraum, so daß das Feldaktivierungssignal ACT#A in den deaktivierten Zustand auf dem L-Pegel entsprechend der Struktur, die in Fig. 6 gezeigt ist, getrieben wird. In Zyklus #9 ist der Zustand des Bankadreßsignals BA ebenfalls willkür lich bzw. frei wählbar.

Wie oben beschrieben worden ist, falls nur eine Bank in dem ak tiven Zustand ist, wird ein Betriebsmodus entsprechend eines Befehls für die Bank in dem aktiven Zustand bezeichnet. In und nach dem Taktzyklus #10 sind die Bänke #A und #B erneut in dem deaktivierten Zustand und in dem Zustand des Wartens auf die nächste Befehlseingabe.

Als nächstes unter Bezugnahme auf Fig. 19, ein Betrieb, der ausgeführt wird, wenn die Bänke #A und #B gleichzeitig in den aktiven Zustand getrieben sind, wird beschrieben. In Taktzyklus #0 sind beide Bänke #A und #B in dem deaktivier ten Zustand. In Taktzyklus #1 wird das Bankadreßsignal BA auf den H-Pegel gesetzt und ein Aktivierungsbefehl wird geliefert. Dementsprechend ist das Bankaktivierungsanweisungssignal Φa in dem aktiven Zustand auf dem H-Pegel für einen vorgeschriebenen Zeitraum, das Feldaktivierungsanweisungssignal Φba für die Bank #A ist auf dem H-Pegel für einen vorgeschriebenen Zeitraum und das Feldaktivierungssignal ACT#A für die Bank #A wird dement sprechend in den aktiven Zustand auf den H-Pegel getrieben. In Taktzyklus #3 wird das Bankadreßsignal BA auf den L-Pegel gesetzt und ein Aktivierungsbefehl wird geliefert. In dem Zus tand, in dem das Bankadreßsignal BA auf dem L-Pegel ist, wird die Bank #B bezeichnet. Das Bankaktivierungsanweisungssignal Φa wird aktiviert und das Bankbezeichnungssignal Φbb wird in den aktiven Zustand auf den H-Pegel für einen vorgeschriebenen Zei traum getrieben. Dementsprechend wird das Feldaktivierungssig nal ACT#B für die Bank #B in den aktiven Zustand getrieben. In Taktzyklus #3 sind die Feldaktivierungssignale ACT#A und ACT#B beide in dem aktiven Zustand auf dem H-Pegel. In diesem Zustand werden Signale, die von den Bankauswahlsteuerschaltungen 30g und 30h ausgegeben werden, durch die Bankbezeichnungssignale Φba und Φbb entschieden (da die NAND-Schaltungen 30ga und 30hb als Inverter arbeiten).

In Taktzyklus #5 ist das Bankadreßsignal BA auf den H-Pegel ge setzt und ein Lesebefehl wird geliefert. Entsprechend des Bankadreßsignals BA auf dem H-Pegel ist das Bankbezeichnungs signal Φba auf dem H-Pegel für einen vorgeschriebenen Zeitraum und ein Lesebetriebsanweisungssignal Φr ist auf dem H-Pegel für einen vorgeschriebenen Zeitraum entsprechend des Lesebefehls. Als ein Ergebnis erreicht ein Signal, das von der Bankauswahl steuerschaltung 30g ausgegeben wird, den H-Pegel und die Trig gersignalerzeugungsschaltungen 30i bis 30k für die Bank #A wer den freigegeben. Entsprechend des Lesebetriebsanweisungs signals Φr treibt die Lesetriggersignalerzeugungsschaltung 30j das Lesetriggersignal Φra, das den Lesebetriebsmodus für die Bank #A bezeichnet, in den aktiven Zustand. Für die Bank #B sind, da das Bankbezeichnungssignal Φbb auf dem L-Pegel ist, die Triggersignalerzeugungsschaltungen 30m bis 30p alle in dem deaktivierten Zustand. In Bank #A wird der Datenlesebetrieb ausgeführt.

Als nächstes wird in Taktzyklus #9 das Bankadreßsignal BA auf den L-Pegel gesetzt und ein Lesebefehl wird geliefert. Entspre chend des Bankadreßsignals BA auf dem L-Pegel wird das Bank bezeichnungssignal Φbb in den aktiven Zustand auf dem H-Pegel für einen vorgeschriebenen Zeitraum gesetzt und ein Signal, das von der Bankauswahlsteuerschaltung 30h ausgegeben wird, er reicht dementsprechend den H-Pegel, so daß die Triggersignaler zeugungsschaltungen 30m bis 30p für die Bank #B freigegeben werden. Entsprechend des Lesebefehls wird das Lesebetriebsan weisungssignal Φr in den aktiven Zustand auf dem H-Pegel für einen vorgeschriebenen Zeitraum getrieben, das Lesetriggersig nal Φrd von der Lesetriggersignalerzeugungsschaltung 30n ist in dem aktiven Zustand auf dem H-Pegel für einen vorgeschriebenen Zeitraum, und der Datenlesemodus für die Bank #B ist bezeich net.

Während ein Wert in der Bank #B ausgelesen wird, in Taktzyklus #11, wird das Bankadreßsignal BA auf den H-Pegel gesetzt und ein Vorladebefehl wird geliefert. Als ein Ergebnis werden das Vorladeanweisungssignal Φp und das Bankbezeichnungssignal Φba in den aktiven Zustand auf dem H-Pegel für einen vorbeschrie benen Zeitraum gesetzt, das Vorladetriggersignal Φpa von der Vorladetriggersignalerzeugungsschaltung 30i ist auf dem H-Pegel für einen vorgeschriebenen Zeitraum, und der Vorladebetriebs modus für die Bank #A ist bezeichnet. Entsprechend der Aktivie rung des Vorladetriggersignals Φpa wird das Feldaktivierungs signal ACT#A in den deaktivierten Zustand auf dem L-Pegel getrieben.

Falls das Feldaktivierungssignal ACT#A den deaktivierten Zus tand auf dem L-Pegel erhält, wird ein Signal, das von der Ban kauswahlsteuerschaltung 30h ausgegeben wird, ungeachtet des Zustands des Bankbezeichnungssignals Φbb auf dem H-Pegel gehal ten, und die Triggersignalerzeugungsschaltungen 30m bis 30p für die Bank #B werden freigegeben.

In Taktzyklus #13 wird ein Datenlesen in der Bank #B vervoll ständigt und ein Vorladebefehl wird geliefert. Zu diesem Zeit punkt ist das Bankadreßsignal BA in einem frei wählbaren bzw. willkürlichen Zustand (da nur eine Bank in dem aktiven Zustand gehalten ist). Entsprechend des Vorladebefehls wird das Vor ladeanweisungssignal Φp auf den H-Pegel für einen vorgeschrie benen Zeitraum getrieben. Da das Feldaktivierungssignal ACT#A in dem deaktivierten Zustand auf dem L-Pegel ist und das Fel daktivierungssignal ACT#B in dem aktiven Zustand auf dem H-Pegel ist, wird die Vorladetriggersignalerzeugungsschaltung 30m für die Bank #B freigegeben, und das Vorladetriggersignal Φpb für die Bank #B wird in den aktiven Zustand auf dem H-Pegel für einen vorgeschriebenen Zeitraum getrieben und das Feldak tivierungssignal ACT#B wird dementsprechend in den deaktivier ten Zustand auf dem L-Pegel getrieben, ungeachtet der Zustände der Bankbezeichnungssignale Φba und Φbb.

Wie oben beschrieben worden ist, wird in dem Betriebsmodus, in dem zwei Bänke gleichzeitig in dem aktiven Zustand sind, eine Bank, für die ein Betrieb entsprechend eines Befehls ausgeführt wird, durch das extern gelieferte Bankadreßsignal BA bezeich net. Darum kann das Bankadreßsignal auf den L-Pegel gesetzt werden und die Bank #B kann in Taktzyklus #13 bezeichnet wer den, um die Adreßbezeichnungsweise in diesem Betriebsmodus konstant zu halten.

Die obige Beschreibung bezieht sich auf den Datenlesebetrieb. Falls jedoch der Schreibbefehl geliefert wird, wird, ob das Bankbezeichnungssignal gültig oder ungültig ist, selektiv ab hängig davon bestimmt, ob die Bank #A und die Bank #B gleichzeitig aktiviert sind oder nicht, und der Schreibbe triebsmodus wird bezeichnet.

Fig. 20 zeigt schematisch eine Struktur der Banktreiberschal tung der Halbleiterspeichervorrichtung, die in Fig. 1 gezeigt ist, und einen Abschnitt, der sich auf ein Datenlesen/schreiben (spaltenbezogene Schaltung) der Bank bezieht. Die Bänke #A und #B weisen dieselbe Struktur auf und die Banktreiberschaltung 5 für die Bank #A und die Banktreiberschaltung 6 für die Bank #B weisen dieselbe Struktur auf, so daß nur die Strukturen der Bank #A und der Banktreiberschaltung 5 in Fig. 20 gezeigt sind. Die Banktreiberschaltung 5 weist auf: Eine Spaltenauswahlsteu erschaltung 5c, die auf die Aktivierung von einem Signal, dem Lesetriggersignal Φra oder dem Schreibtriggersignal Φwa, reagiert, zum Steuern eines Spaltenauswahlbetriebs in dem Speicherzellenfeld 50 der Bank #A; eine Lesesteuerschaltung 5d, die als Reaktion auf die Aktivierung des Lesetriggersignals Φra aktiviert wird, zum Steuern der für ein Datenlesen entsprechend einer vorgeschriebenen Abfolge notwendigen Betriebsabläufe; und eine Schreibsteuerschaltung 5e, die auf die Aktivierung des Schreibtriggersignals Φwa reagiert, zum Steuern der für ein Datenschreiben notwendigen Betriebsabläufe. Die Lesesteuer schaltung 5d und die Schreibsteuerschaltung 5e weisen in sich Burst-Längenzähler auf und steuern die Betriebsabläufe derart, daß Daten mit der Burst-Länge gelesen und geschrieben werden, wenn das Lesetriggersignal Φra bzw. das Schreibtriggersignal Φwa in dem aktiven Zustand sind. Die Lesesteuerschaltung 5a weist weiter einen CAS-Latenzzeitzähler auf und steuert den Be trieb derart, daß ein gültiger wirksamer Wert ausgegeben wird, nachdem die CAS-Latenzzeit abgelaufen ist.

Die Bank #A weist auf: eine Spaltenadreßverriegelung 60, die unter der Steuerung der Spaltenauswahlsteuerschaltung 5c ak tiviert wird, zum Verriegeln eines Spaltenadreßsignals, das von einem Adreßsignaleingangspuffer (nicht gezeigt) geliefert wird; eine Spaltenauswahlschaltung 62, die aktiviert wird unter der Steuerung der Spaltenauswahlsteuerschaltung 5c, zum Auswählen einer Spalte in dem Speicherzellenfeld 50; eine Leseschaltung 64, die aktiviert wird unter der Steuerung der Lesesteuerschal tung 5d, zum Lesen von Speicherzellendaten, die auf einer Spalte erscheinen, die durch die Spaltenauswahlschaltung 62 ausgewählt ist, zum Liefern der gelesenen Daten an eine Ein gabe/Ausgabe-Schaltung 7; und eine Schreibschaltung 66, die ak tiviert wird unter der Steuerung der Schreibsteuerschaltung 5e, zum Übertragen von Daten, die von der Eingabe/Ausgabe-Schaltung 7 geliefert werden, auf eine Spalte, die durch die Spalten auswahlschaltung 62 ausgewählt ist.

Die Spaltenauswahlschaltung 62 weist auf: einen Spaltendecoder, der ein internes Spaltenadreßsignal decodiert, das von der Spaltenadreßverriegelung 60 geliefert wird; ein Spalten auswahlgatter (IO-Gatter), das eine ausgewählte Spalte in dem Speicherzellenfeld 50 mit einem internen Datenbus entsprechend eines Signals, das von dem Spaltendecoder ausgegeben wird, ver bindet; und einen Burst-Adreßzähler, der Spaltenadreßsignale aufeinanderfolgend mit einem Spaltenadreßsignal, das durch die Spaltenadreßverriegelung 60 verriegelt ist, als einer führen den Adresse in einer vorgeschriebenen Abfolge unter der Steu erung der Spaltenauswahlsteuerschaltung 5c erzeugt. Die Leseschaltung 64 weist einen Vorverstärker, der auch unter der Steuerung der Lesesteuerschaltung 5d aktiviert wird und Daten in einer Speicherzelle, die durch die Spaltenauswahl schaltung 62 ausgewählt ist, verstärkt, und eine Übertragungs schaltung, die Daten, die durch den Vorverstärker verstärkt sind, sequentiell an die Eingabe/Ausgabe-Schaltung 7 überträgt, auf. Die Schreibschaltung 66 weist einen Schreibtreiber, der Daten, die sequentiell von der Eingabe/Ausgabe-Schaltung 7 geliefert werden, empfängt, zum Schreiben der übertragenen Schreibdaten in eine ausgewählte Speicherzelle, wenn er ak tiviert ist, auf.

Die Leseschaltung und die Schreibschaltung in Bank #B sind außerdem gemeinsam mit der Eingabe/Ausgabe-Schaltung 7 gekop pelt. Die Banktreiberschaltung 6 weist eine Struktur auf, die ähnlich bzw. identisch zu derjenigen der Banktreiberschaltung 5 ist, und führt die Steuerung in einer ähnlichen bzw. iden tischen Abfolge entsprechend der Aktivierung des Lesetrigger signals Φrb und des Schreibtriggersignals Φwb aus.

Die Eingabe/Ausgabe-Schaltung 7 ist mit einer Ausgabesteuer schaltung 70 vorgesehen, die eine Ausgabepufferschaltung, die in der Eingabe/Ausgabe-Schaltung 7 vorgesehen ist, für eine Periode bzw. einen Zeitraum der Burst-Länge aktiviert, nachdem die CAS-Latenzzeit abgelaufen ist, entsprechend der Aktivierung des Lesebetriebsanweisungssignals Φr. Eine Eingabe-Schaltung, die in der Eingabe/Ausgabe-Schaltung 7 enthalten ist, wird freigegeben, wenn das Bankaktivierungsanweisungssignal (Ak tivierungsbefehl) geliefert wird, da der Wert, der angelegt wird, wenn der Schreibbefehl geliefert wird, aufgenommen werden sollte.

Wie in Fig. 20 gezeigt ist, ein bezeichneter Betriebsmodus wird in einer ausgewählten Bank entsprechend der Lesetriggersignale Φra und Φrb und der Schreibtriggersignale Φwa und Φwb ausge führt.

Entsprechend der ersten Ausführungsform der Erfindung wird, falls nur eine der beiden Bänke in dem aktiven Zustand ist, ein Betriebsmodusbezeichnungssignal an die Bank in dem aktiven Zus tand geliefert. Als ein Ergebnis gibt es keine Notwendigkeit, ein Bankadreßsignal gleichzeitig mit der Lieferung eines Befeh les, der sich von dem Aktivierungsbefehl unterscheidet, zu liefern, und die Steuerung für die Bankbezeichnung wird verein facht.

(Zweite Ausführungsform)

Fig. 21 zeigt schematisch eine Gesamtstruktur einer Halbleiter speichervorrichtung entsprechend der zweiten Ausführungsform der Erfindung. Wie in Fig. 21 gezeigt ist, sind vier Bänke #A, #B, #C und #D vorgesehen. Für diese Bänke #A, #B, #C und #D sind ein Bankadreßsignaleingangspuffer 100, der ein Bankadreß signal empfängt, das eine Bank bezeichnet, und ein internes Bankadreßsignal erzeugt, ein Befehlsdecoder 102, der einen Be fehl empfängt, der einen Betriebsmodus, der auszuführen ist, bezeichnet, und ein internes Betriebsmodusanweisungssignal Φ ausgibt, und ein Adreßsignaleingangspuffer 104, der ein Adreß signal, das einen Ort einer ausgewählten Speicherzelle bezeich net, empfängt und interne Zeilen- und Adreßsignale X und Y er zeugt, vorgesehen. Der Befehlsdecoder 102 weist eine Struktur, die ähnlich bzw. identisch zu derjenigen der ersten Aus führungsform ist, auf, bestimmt einen Betriebsmodus, der ent sprechend einer Kombination der Zustände der externen Steuer signale ZRAS, ZCAS und ZWE (nicht gezeigt) an der ansteigenden Flanke des Taktsignals CLK bezeichnet ist, und gibt das Be triebsmodusanweisungssignal Φ, das einen Betriebsmodus anweist, der entsprechend der Bestimmung angewiesen ist, aus. Der Bank adreßsignaleingangspuffer 100 empfängt ein 2-Bit-Bankadreß signal und erzeugt komplementäre interne Bankadreßsignale. Das 2-Bit-Bankadreßsignal bezeichnet eine Bank. Der Adreßsignal eingangspuffer 104 weist eine Struktur auf, die ähnlich bzw. identisch zu derjenigen der ersten Ausführungsform ist.

Die Halbleiterspeichervorrichtung weist weiter Banktreiber schaltungen 110, 112, 114 und 116, die entsprechend der Bänke #A bis #D entsprechend zum Treiben der entsprechenden Bänke vorgesehen sind, und eine Banktreibersignalerzeugungsschaltung 118, die Betriebsmodusbezeichnungssignal ΦA, ΦB, ΦC und ΦD er zeugt, die jeweils einen Betriebsmodus bezeichnen, und diese entsprechend an die Banktreiberschaltungen 110, 112, 114 und 116 für eine bezeichnete Bank entsprechend des internen Bankadreßsignals BAi von dem Bankadreßsignaleingangspuffer 100 und dem Betriebsmodusanweisungssignal Φ von dem Befehlsdecoder 102 liefert, auf.

Die Banktreibersignalerzeugungsschaltung 118 empfängt Feldak tivierungssignale ACT#A, ACT#B, ACT#C und ACT#D von den Bank treiberschaltungen 110, 112, 114 und 116 und gibt ein Be triebsmodusbezeichnungssignal für eine adressierte Bank ent sprechend eines Bankadreßsignals aus, wenn eine Mehrzahl von Bänken gleichzeitig in dem aktiven Zustand sind. Die Banktrei bersignalerzeugungsschaltung 118 gibt ein Betriebsmodusbezeich nungssignal entsprechend eines Betriebsmodusanweisungssignals für eine Bank aus, die die einzige Bank in dem aktiven Zustand ist.

Fig. 22 zeigt schematisch eine Struktur der Banktreibersig nalerzeugungsschaltung 118, die in Fig. 21 gezeigt ist. Unter Bezugnahme auf Fig. 22, die Banktreibersignalerzeugungsschal tung 118 weist eine Bankbestimmungs/entscheidungsschaltung 120, die Bankbezeichnungssignale Φba, Φbb, Φbc und Φbd ebenso wie die Feldaktivierungssignale ACT#A, ACT#B, ACT#C und ACT#D emp fängt, bestimmt, ob eine Mehrzahl von Bänken in dem aktiven Zustand sind, und entscheidet, ob ein Bankbezeichnungssignal gültig oder auch ungültig gemacht wird, entsprechend des Er gebnisses der Bestimmung, und Betriebsmodusbezeichnungssig nalerzeugungsschaltungen 122a, 122b, 122c und 122d, die selek tiv entsprechend eines Ausgangssignals von der Bankbestim mungs/entscheidungsschaltung 120 aktiviert werden, auf und gibt die Betriebsmodusbezeichnungssignale ΦA, ΦB, ΦC und ΦD, die einen Betriebsmodus bezeichnen, der entsprechend des Be triebsmodusanweisungssignals Φ angewiesen ist, aus, wenn sie aktiviert ist. Die Bankbestimmungs/entscheidungsschaltung 120 aktiviert, falls nur eine Bank in dem aktiven Zustand ist, eine Betriebsmodusbezeichnungssignalerzeugungsschaltung, die ent sprechend der Bank vorgesehen ist, die in dem aktiven Zustand ist. Falls eine Mehrzahl von Bänken in dem aktiven Zustand sind, aktiviert die Bankbestimmungs/entscheidungsschaltung 120 eine Betriebsmodusbezeichnungssignalerzeugungsschaltung, die entsprechend einer Bank vorgesehen ist, die durch ein Bank bezeichnungssignal bezeichnet ist.

Fig. 23 zeigt ein Beispiel einer Struktur eines Abschnittes für die Bank #A in der Banktreibersignalerzeugungsschaltung 118, die in Fig. 21 gezeigt ist. Ähnliche bzw. identische Strukturen sind für die Bänke #B bis #D vorgesehen.

Unter Bezugnahme auf Fig. 23, die Banktreibersignalerzeugung sschaltung 118 weist auf: eine ODER-Schaltung 118a, die die Bankaktivierungssignale ACT#B, ACT#C und ACT#D empfängt; einen Inverter 118b, der das Bankbezeichnungssignal Φba empfängt; eine NAND-Schaltung 118c, die ein Signal, das von der ODER-Schaltung 118a ausgegeben wird, und ein Signal, das von dem Inverter 118b ausgegeben wird, empfängt; eine 3-Eingänge-NAND-Schaltung 118d, die ein Signal, das von der NAND-Schaltung 118c, das Feldaktivierungssignal ACT#A und das Betriebsmodusan weisungssignal Φ empfängt; und einen Inverter 118e, der ein Signal, das von der NAND-Schaltung 118d ausgegeben wird, inver tiert zum Ausgeben des Betriebsmodusanweisungssignals ΦA. Das Bankbezeichnungssignal Φba steigt auf den H-Pegel in dem ak tiven Zustand für einen vorgeschriebenen Zeitraum an, wenn die Bank #A bezeichnet ist.

In der Struktur, die in Fig. 23 gezeigt ist, entsprechen die ODER-Schaltung 118a, der Inverter 118b, die NAND-Schaltung 118c und ein Teil der NAND-Schaltung 118d dem Bankbestimmungs/ entscheidungsabschnitt in Fig. 22, und ein Teil der NAND-Schaltung 118d und der Inverter 118e entsprechen dem Betriebs modusbezeichnungssignalerzeugungsabschnitt, der in Fig. 22 gezeigt ist. Die NAND-Schaltung 118d ist freigegeben, falls sowohl das Feldaktivierungssignal ACT#A als auch das Signal, das von der NAND-Schaltung 118c ausgegeben wird, auf dem H-Pegel sind, und sie gibt das Betriebsmodusbezeichnungssignal ΦA über den Inverter 118e entsprechend des Betriebsmodusanweis ungssignals Φ aus.

Der Inverter 118b, die ODER-Schaltung 118a und die NAND-Schaltung 118c entscheiden, ob das Bankbezeichnungssignal Φba für die Bank #A gültig oder ungültig ist. Es wird nun unter Be zugnahme auf das Zeitablaufdiagramm, das in Fig. 24 gezeigt ist, ein Betrieb der Banktreibersignalerzeugungsschaltung 118, die in Fig. 23 gezeigt ist, beschrieben. In Taktzyklus #a wird ein Aktivierungsbefehl geliefert und das Bankadreßsignal BA ist in einen Zustand gesetzt, der die Bank #A bezeichnet. Wenn der Aktivierungsbefehl geliefert wird, wird das Feldaktivierungssignal für die Bank, die entsprechend des Bankadreßsignals adressiert ist, in den aktiven Zustand getrie ben, ungeachtet der Zustände der anderen Bänke. Dementsprechend wird das Feldaktiverungssignal ACT#A in den aktiven Zustand auf dem H-Pegel in Taktzyklus #a getrieben.

Angenommen, daß ein Signal, das von der ODER-Schaltung 118a ausgegeben wird, auf dem H-Pegel ist, dann ist mindestens eines der Feldaktivierungssignale ACT#B, ACT#C und ACT#D in dem ak tiven Zustand auf dem H-Pegel und mindestens eine der anderen Bänke ist in dem aktiven Zustand. In diesem Zustand sind die Bank #A und mindestens eine andere Bank in dem aktiven Zustand und von daher ist eine Mehrzahl von Bänken in dem aktiven Zu stand.

In Taktzyklus #b ist das Bankadreßsignal BA in einen Zustand gesetzt, der die Bank #A bezeichnet, und ein Befehl, der ein anderer als der Aktivierungsbefehl ist, wird geliefert. Ent sprechend des Bankadreßsignals BA ist das Bankbezeichnungssig nal Φba in dem aktiven Zustand auf dem H-Pegel für einen vor geschriebenen Zeitraum und das Betriebsmodusanweisungssignal Φ ist in dem aktiven Zustand auf dem H-Pegel für einen vor geschriebenen Zeitraum entsprechend des gelieferten Befehls. Ein Signal, das von der ODER-Schaltung 118a ausgegeben wird, ist auf dem H-Pegel, so daß ein Signal, das von der NAND-Schaltung 118c ausgegeben wird, auf den H-Pegel entsprechend der Aktivierung des Bankbezeichnungssignals Φba ansteigt. Dem entsprechend wird die NAND-Schaltung 118d freigegeben und das Betriebsmodusbezeichnungssignal ΦA für die Bank #A wird ent sprechend des Betriebsmodusanweisungssignals Φ ausgegeben. Fig. 24 zeigt einen Fall, in dem der Befehl, der in Taktzyklus #d geliefert wird, ein Befehl ist, der ein anderer als der Ak tivierungsbefehl ist. Falls ein Vorladebefehl in Taktzyklus #b geliefert wird, wird das Feldaktivierungssignal ACT#A auf den L-Pegel in den deaktivierten Zustand getrieben.

Als nächstes wird ein Fall, in dem ein Signal, das von der ODER-Schaltung 118a ausgegeben wird, auf den L-Pegel fällt, beschrieben. In diesem Zustand sind die Feldaktivierungssignale ACT#B, ACT#C und ACT#D alle in dem deaktivierten Zustand auf dem L-Pegel und die anderen Bänke sind alle in dem deaktivier ten Zustand. Falls das Feldaktivierungssignal ACT#A in dem ak tiven Zustand ist, ist nur die Bank #A in dem aktiven Zustand. In Taktzyklus #c wird ein Befehl, der ein anderer als der Ak tivierungsbefehl ist, geliefert. Ein Signal, das von der ODER-Schaltung 118a ausgegeben wird, ist auf dem L-Pegel, und ein Signal, das von der NAND-Schaltung 118c ausgegeben wird, wird auf dem H-Pegel gehalten, ungeachtet des logischen Zustandes des Bankbezeichnungssignals Φba. Falls das Feldaktivierungssig nal ACT#A in dem aktiven Zustand auf dem H-Pegel ist, ist die NAND-Schaltung 118d freigegeben. Falls das Betriebsmodusan weisungssignal Φ in dem aktiven Zustand auf dem H-Pegel für einen vorgeschriebenen Zeitraum entsprechend des Befehls, der in Taktzyklus #c geliefert ist, ist, wird das Betriebsmodusan weisungssignal ΦA für die Bank #A in den aktiven Zustand auf den H-Pegel für einen vorgeschriebenen Zeitraum durch die NAND-Schaltung 118d und den Inverter 118e getrieben. In diesem Fall gibt es, falls nur die Bank #A in dem aktiven Zustand ist, keine Notwendigkeit, das Bankadreßsignal BA für die Bank #A zu setzen, und der Zustand des Bankadreßsignales ist frei wählbar bzw. willkürlich. In der Struktur, die vier Bänke aufweist, wird, falls nur eine Bank in dem aktiven Zus tand ist, ein Betriebsmodusbezeichnungssignal für die Bank in dem aktiven Zustand geliefert. Selbst in der Vier-Bank-Struktur gibt es keine Notwendigkeit, das Bankadreßsignal in einen Zus tand, der eine Bank in einem aktiven Zustand bezeichnet, gleichzeitig mit der Lieferung des Befehls, der ein anderer als der Aktivierungsbefehl ist, zu setzen, und die Steuerung des Bankadreßsignals wird wie bei der ersten Ausführungsform ver einfacht.

Wie im Vorhergehenden beschrieben worden ist, die Halbleiter speichervorrichtung, die vier Bänke aufweist, ist in der zweiten Ausführungsform der Erfindung wie folgt strukturiert. Falls nur eine Bank in dem aktiven Zustand ist, wird ein Be triebsmodusbezeichnungssignal für die Bank in dem aktiven Zus tand geliefert. Als ein Ergebnis wird eine leichtere Steuerung zur Bezeichnung einer Bank verwirklicht.

(Andere Anwendungen)

Obwohl die Anzahl der Bänke in der obigen Beschreibung gleich zwei oder vier ist, ist die Anzahl der Bänke frei wählbar. Bei der Struktur, die in Fig. 23 gezeigt ist, kann, durch Verwenden einer Struktur, in der entsprechend des Zustandes der Feldak tivierungssignale für andere Banken und eines Feldaktivierungs signales für eine entsprechende Bank bestimmt wird, ob ein Bankadreßbezeichnungssignal, das einer entsprechenden Bank geliefert wird, gültig/ungültig ist, und entsprechend des Er gebnisses der vorhergehenden Bestimmung bestimmt wird, ob ein entsprechendes Betriebsmodusanweisungssignal aktiv oder inaktiv zu machen ist, die Struktur der vorliegenden Erfindung auf eine Mehrfach-Bank-Halbleiterspeichervorrichtung (Multi-Bank-Halb leiterspeichervorrichtung) leicht angewendet werden.

In der obigen ersten und zweiten Ausführungsform wird eine Syn chron-Halbleiterspeichervorrichtung, die ein extern geliefertes Signal an der ansteigende Flanke des Taktsignals aufnimmt, beschrieben. Jedoch ist die vorliegende Erfindung auf eine Syn chron-Halbleiterspeichervorrichtung anwendbar, die das extern gelieferte Signal an sowohl der abfallenden Flanke als auch der ansteigenden Flanke des Taktsignals aufnimmt.

Die vorliegende Erfindung ist ebenfalls anwendbar auf eine Halbleiterspeichervorrichtung, die eine Mehrfach-Bank-Struktur aufweist, bei der ein Betriebsmodusanweisungssignal und ein Bankadreßsignal extern geliefert werden, selbst falls die Halb leiterspeichervorrichtung nicht von dem Synchron-Typ ist. (Der Befehlsdecoder ist nicht notwendig).

Entsprechend der vorliegenden Erfindung ist die Halbleiter speichervorrichtung, die eine Mehrzahl von Bänken aufweist, so strukturiert, daß, falls nur eine Bank in dem aktiven Zustand ist, das Betriebsmodusbezeichnungssignal für die aktive Bank in den aktiven Zustand ungeachtet des Zustands des Bankadreßsig nals getrieben wird. Als ein Ergebnis muß das Bankadreßsignal nicht gesetzt werden, wenn das Betriebsmodusanweisungssignal geliefert wird, und eine leichtere Steuerung des Bankadreßsig nals wird erreicht. Des weiteren gibt es keine Notwendigkeit, das Bankadreßsignal in einen vorgeschriebenen Zustand zu trei ben, wenn ein Befehl geliefert wird, und das Laden und Entladen der Bankadreßsignalübertragungsleitung muß nicht ausgeführt werden, was in eine Reduzierung des Strom- bzw. Leistungsver brauchs des Gesamtsystems resultiert.

Obwohl die vorliegende Erfindung im Detail beschrieben und il lustriert worden ist, ist klar zu verstehen, daß dasselbe nur zum Zwecke der Illustration und des Beispiels dient und nicht als Begrenzung verstanden werden kann. Der Umfang der vorlieg enden Erfindung wird nur durch die Begriffe der anhängenden An sprüche begrenzt.

Claims

1. Halbleiterspeichervorrichtung mit einer Mehrzahl von Bänken (#A, #B; #A-#D), die unabhängig voneinander aktiviert und deaktiviert werden können, die eine Mehrzahl von Banktreibermitteln (5, 6; 110, 112, 114, 116), die entsprechend der Mehrzahl von Bänken entsprechend zum Treiben einer entsprechenden Bank entsprechend eines geliefer ten Betriebsmodusanweisungssignals vorgesehen sind, und ein Treibersignalerzeugungsmittel (30; 118), das mit der Mehrzahl der Banktreibermittel verbunden ist, zum Bestimmen, ob jede der Mehrzahl der Bänke in dem aktiven Zustand ist, und zum Ausgeben, falls ein Ergebnis der Bestimmung anzeigt, daß eine der Mehrzahl der Bänke in dem aktiven Zustand ist, des Be triebsmodusbezeichnungssignals entsprechend eines angelegten Betriebsmodusanweisungssignals an die Bank in dem aktiven Zu stand, aufweist.

2. Halbleiterspeichervorrichtung nach Anspruch 1, bei der das Treibersignalerzeugungsmittel (30; 118)
ein Gattermittel (30fb; 30fe; 30g, 30h), das entsprechend der jeweiligen der Mehrzahl von Bänken entsprechend vorgesehen ist, zum Empfangen eines Bankaktivierungssignals, das einen aktiven oder deaktivierten Zustand einer Bank, die eine andere als eine entsprechende Bank ist, anzeigt,
ein Bankauswahlmittel (30fc, 30ff; 30g, 30h), das entsprechend jeder der Mehrzahl von Bänken vorgesehen ist, zum Halten eines Bankbezeichnungssignals, das die entsprechende Bank bezeichnet, in dem aktiven Zustand, wenn ein Signal, das von einem entspre chenden Gattermittel ausgegeben wird, anzeigt, daß kein Bankak tivierungssignal, das durch das entsprechende Gattermittel emp fangen wird, in dem aktiven Zustand ist, und
ein Erzeugungsmittel (30d, 30e; 30i-30k, 30m-30n, 30p), das entsprechend jeder aus der Mehrzahl von Bänken vorgesehen ist, zum Empfangen eines Signals das von einem entsprechenden Bank auswahlmittel ausgegeben wird, des Betriebsmodusanweisungssig nals und eines Bankaktivierungssignals für eine entsprechende Bank, zum Erzeugen des Betriebsmodusanweisungssignals für die entsprechende Bank,
aufweist.

3. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, die weiter
ein Erzeugungsmittel (30ac, 30ad), das ein Bankadreßsignal, das eine der Mehrzahl der Bänke bezeichnet, und ein extern geliefertes Bankaktivierungsanweisungssignal empfängt, zum Er zeugen eines Bankaktivierungssignals, das eine adressierte Bank in den aktiven Zustand treibt, aufweist, bei der die Banktreibermittel (5, 6; 110, 112, 114, 116) jeweils ein Erzeugungsmittel (5a, 6a) aufweisen, das auf das Bankak tivierungssignal reagiert, zum Erzeugen eines Feldak tivierungssignals, das eine entsprechende Bank aktiviert, und
das Treibersignalerzeugungsmittel (30; 118) ein Mittel (30b; 30f) zum Bestimmen, ob jede der Bänke in dem aktiven Zustand oder in dem deaktivierten Zustand ist, entsprechend eines Feldaktivierungssignals für jede aus der Mehrzahl der Bänke aufweist.

4. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 3, bei der das Treibersignalerzeugungsmittel (30; 118) weiter ein Mittel (30b; 30c; 30f, 30d, 30e) zum Ausgeben, falls ein Ergebnis der Bestimmung anzeigt, daß mindestens zwei Bänke in dem aktiven Zustand sind, eines Betriebsmodusbezeichnungssignals entspre chend des Betriebsmodusanweisungssignals an eine adressierte Bank entsprechend eines Bankadreßsignals, das gleichzeitig mit dem Betriebsmodusanweisungssignal geliefert wird, aufweist.

5. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 4, bei der das Betriebsmodusanweisungssignal ein Schreibmodusan weisungssignal ist, das das Schreiben von Daten anweist.

6. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 4, bei der das Betriebsmodusanweisungssignal ein Lesemodusanweisungssignal ist, das das Lesen von Daten anweist.

7. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 4, bei der das Betriebsmodusanweisungssignal ein Vorladeanweisungssignal ist, das eine Bank in dem aktiven Zustand in den deaktivierten Zustand setzt.

8. Halbleiterspeichervorrichtung, die synchron mit einem Taktsignal arbeitet, mit
einer Mehrzahl von Bänken (#A, #B; #A-#D), die unabhängig voneinander in einen aktiven Zustand und einen deaktivierten Zustand getrieben werden können,
einem Bankauswahlmittel (1; 100), das ein Bankadreßsignal, das synchron mit dem Taktsignal geliefert wird, empfängt, zum Er zeugen eines Bankbezeichnungssignals, das eine Bank bezeichnet, die durch das empfangene Bankadreßsignal bezeichnet ist,
ein Bankaktivierungsmittel (5, 6; 110, 112, 114, 116), das ein Bankaktivierungsanweisungssignal, das gleichzeitig mit dem Bankadreßsignal synchron mit dem Taktsignal geliefert wird, empfängt, zum Ausgeben eines Feldaktivierungssignals an eine Bank, die durch das Bankbezeichnungssignal von dem Bankauswahl mittel bezeichnet ist,
einem Erzeugungsmittel (2; 102) für ein internes Anweisungssig nal, das ein Betriebsmodusanweisungssignal, das unterschiedlich von dem Bankaktivierungsanweisungssignal ist, das gleichzeitig mit dem Taktsignal geliefert wird, empfängt, zum Erzeugen eines internen Anweisungssignals, das dem empfangenen Betriebsmodu sanweisungssignal entspricht, und
einer Mehrzahl von Steuermitteln (30b-30e; 30c-30e; 30f, 30d, 30e; 30g, 30h, 30i-30k, 30m, 30n, 30p; 120, 122a-122d), die entsprechend der Mehrzahl von Bänken entsprechend vorgesehen sind, zum Empfangen eines Bankbezeichnungssignals von dem Bank auswahlmittel und von Feldaktivierungssignalen für eine ent sprechende und andere Banken von dem Bankaktivierungsmittel zum Liefern, wenn das Feldaktivierungssignal für die entsprechende Bank in dem aktiven Zustand ist und die Feldaktivierungssignale für die anderen Bänke in dem deaktivierten Zustand sind, eines Betriebsmodusaktivierungssignals entsprechend des internen An weisungssignals für die entsprechende Bank, während das Bank bezeichnungssignal von dem Bankauswahlmittel vernachlässigt wird.

9. Halbleiterspeichervorrichtung nach Anspruch 8, bei der das Betriebsmodusanweisungssignal ein Schreibmodusan weisungssignal ist, das ein Schreiben von Daten anweist.

10. Halbleiterspeichervorrichtung nach Anspruch 8, bei der das Betriebsmodusanweisungssignal ein Lesemodusanweisungssignal ist, das ein Lesen von Daten anweist.

11. Halbleiterspeichervorrichtung nach Anspruch 8, bei der das Betriebsmodusanweisungssignal ein Vorladeanweisungssignal zum Setzen einer Bank in dem aktiven Zustand in den deaktivier ten Zustand ist.