JP2012014769A - 半導体装置およびそのテスト方法 - Google Patents

Abstract

【課題】動作テストに係る時間を短縮することが可能な相変化メモリを提供する。
【解決手段】ライト回路１０は、第１の論理レベルを示す入力データ信号である第１データ信号を各メモリバンクＢＡＮＫ０〜７に順番に書き込み、第２の論理レベルを示す入力データ信号である第２データ信号を各メモリバンクＢＡＮＫ０〜７に同時に書き込む。半導体装置は、複数の相変化メモリバンクと、第１の論理レベルを示す入力データ信号をリセット動作にて各メモリバンクに順番に書き込み、第２の論理レベルを示す入力データ信号をセット動作にて各メモリバンクに同時に書き込むライト回路と、を備える。テスト方法は、第１の論理レベルを示す入力データ信号である第１データ信号を各メモリバンクに順番に書き込み、第２の論理レベルを示す入力データ信号である第２データ信号を各メモリバンクに同時に書き込む。
【選択図】図１

Description

本発明は、複数のメモリバンクを備える半導体装置およびそのテスト方法に関し、特には、複数の相変化メモリバンクを備える半導体装置およびそのテスト方法に関する。

特許文献１には、相転移によって抵抗値が変化する相変化物質で形成された相変化メモリ素子を用いてデータを記憶する不揮発性メモリ装置である相変化メモリ（ＰＲＡＭ：Phase-Change Random Access Memory）装置の一般的な形態が開示されている。

相変化メモリ装置におけるデータの書き込み動作（以下、ライト動作と表記する）には、相変化物質を非晶質状態から結晶状態に変化させることでデータを書き込むセット動作と、相変化物質を結晶状態から非晶質状態に変化させることでデータを書き込むリセット動作とがある。

また、ライト動作では、パルス電流が相変化物質に印加されるが、そのパルス電流の印加期間については、リセット動作時の方がセット動作時より短く、そのパルス電流の電流量については、リセット動作時の方がセット動作時より大きいという特徴がある（特許文献１の図１２および図１３参照）。

なお、上記の特徴を有する相変化メモリ装置の動作制御では、セット動作でもリセット動作でもデータの書き込みが可能となるように、ライト動作のタイミングは、データの書き込みにかかる時間の長いセット動作に応じて定められている。

特開２００５−１５８２２１号公報

メモリセルを備えた一般的な半導体装置の動作テストでは、テストパターン信号がメモリセルに書き込まれ、その後、メモリセルからテストパターン信号が読み出される。そして、読み出されたテストパターン信号と、書き込まれたテストパターン信号とが比較される。

上記の動作テストにおいて、半導体装置が複数のメモリバンクを備える場合、各メモリバンクに同時にテストパターン信号を書き込むことで、動作テストに係る時間を短縮することが可能な方法がある。

しかしながら、相変化メモリ装置の場合、相変化メモリ素子のライト動作に係る電流量が比較的大きいために、各メモリバンクに同時にテストパターン信号を書き込むと、電流量の過大化が生じることがある。このため、各メモリバンクに同時にテストパターン信号を書き込むことは困難である。

したがって、相変化メモリ装置では、図９に示すように、各メモリバンクに対して別々にライト動作を行う必要がある。しかしながら、ライト動作のタイミングはデータの書き込みにかかる時間が長いセット動作に応じて定められているので、各メモリバンクに対して別々にライト動作を行うと、動作テストに係る時間が極めて長くなり、動作テストに係るコストが膨大になるという問題があった。

本発明による半導体装置は、複数のメモリバンクと、第１の論理レベルを示す入力データ信号である第１データ信号を各メモリバンクに順番に書き込み、第２の論理レベルを示す入力データ信号である第２データ信号を各メモリバンクに同時に書き込むライト回路と、を備える。

また、本発明による半導体装置は、複数の相変化メモリバンクと、第１の論理レベルを示す入力データ信号をリセット動作にて各メモリバンクに順番に書き込み、第２の論理レベルを示す入力データ信号をセット動作にて各メモリバンクに同時に書き込むライト回路と、を備える。

また、本発明によるテスト方法は、複数のメモリバンクを備えた半導体装置のテスト方法であって、第１の論理レベルを示す入力データ信号である第１データ信号を各メモリバンクに順番に書き込み、第２の論理レベルを示す入力データ信号である第２データ信号を各メモリバンクに同時に書き込む。

本発明によれば、各メモリバンクに対して、第１データ信号は順番に書き込まれ、第２データ信号は同時に書き込まれるので、動作テストに係る時間を短縮することが可能になる。

本発明の一実施形態の半導体装置の構成を示すブロック図である。 本発明の一実施形態の半導体装置の動作の一例を説明するためのタイミングチャートである。 本発明の一実施形態の半導体装置の特徴を説明するための図である。 ライトパルス発生回路の構成の一例を示す図である。 バンクデコーダの構成の一例を示す図である。 リセットパルス発生回路およびセットパルス発生回路の構成の一例を示す図である。 ラッチ回路の構成の一例を示す図である。 ライト制御回路の構成の一例を示す図である。 相変化メモリ装置の動作の問題点を説明するためのタイミングチャートである。

以下、本発明の実施形態について図面を参照して説明する。なお、以下の説明では、同じ機能を有するものには同じ符号を付け、その説明を省略する場合がある。

図１は、本発明の一実施形態の半導体装置（相変化メモリ装置）の構成を示すブロック図である。図１において、半導体装置１は、メモリバンクＢＡＮＫ０〜７と、ライト回路１０とを備える。また、半導体装置１は、その半導体装置１の動作テストを行うためのテスタ２と接続されている。

メモリバンクＢＡＮＫ０〜７は、相転移によって抵抗値が変化する相変化物質を用いてデータを記憶する相変化メモリ素子で構成された相変化メモリセルを複数備えた構成を有する。なお、メモリバンクの数は、図１では８個だけだが、実際には複数あればよい。

ライト回路１０は、入力データ信号をメモリバンクＢＡＮＫ０〜７に書き込むための回路である。

例えば、半導体装置１が動作テストモードの場合、ライト回路１０は、第１の論理レベル（以下、Ｌレベルとする）を示す入力データ信号である第１データ信号をメモリバンクＢＡＮＫ０〜７に順番に書き込む。そして、ライト回路１０は、第２の論理レベル（以下、Ｈレベルとする）を示す入力データ信号である第２データ信号をメモリバンクＢＡＮＫ０〜７のそれぞれに同時に書き込む。このとき、ライト回路１０は、第１データ信号をリセット動作にて順番に書き込み、第２データ信号をセット動作にて同時に書き込む。なお、入力データ信号や、メモリバンクＢＡＮＫ０〜７内の、データを書き込むメモリセルを指定するアドレス情報などはテスタ２から受け付ける。

ライト回路１０は、より具体的には、コマンドデコーダ１１と、アドレスデコーダ１２と、入出力バッファ１３と、ライトパルス発生回路１４と、ライト制御回路１５とを備える。

コマンドデコーダ１１は、テスタ２から種々のコマンド信号を受け付ける。ここでは、コマンドデコーダ１１は、コマンド信号として、動作テストの実行を示すテストコマンド信号を受け付けるものとする。コマンドデコーダ１１は、テストコマンド信号を受け付けると、テスト信号ＴＥＮＴを活性化させて、半導体装置１を動作テストモードに切り換えるとともに、ライト信号ＷＥＮを活性化させる。

アドレスデコーダ１２は、テスタ２から、入力データ信号を書き込むメモリセルを指定するアドレス信号を受け付け、そのアドレス信号に応じて、入力データ信号を書き込むメモリセルを選択するカラムアドレス信号ＣＡを出力する。

入出力バッファ１３は、テスタ２からデータ信号を受け付け、その入力データ信号をデータ信号ＤＡＴＡ０として出力する。

ライトパルス発生回路１４は、テスタ２から半導体装置１内の種々の回路を初期状態にするための初期化信号Ｒｅｓｅｔを受け付け、コマンドデコーダ１１からライト信号ＷＥＮおよびテスト信号ＴＥＮＴを受け付ける。

ライト信号ＷＥＮおよびテスト信号ＴＥＮＴが活性化されると、ライトパルス発生回路１４は、メモリバンクＢＡＮＫ０〜７のそれぞれに対応するリセットパルス信号ＲＰＬＳ０〜７を時間をずらしながら順番に出力する。また、ライトパルス発生回路１４は、メモリバンクＢＡＮＫ０〜７のそれぞれに対応するセットパルス信号ＳＰＬＳ０〜７を同時に出力する。このとき、ライトパルス発生回路１４は、リセットパルス信号ＲＰＬＳ０〜７を出力した後にセットパルス信号ＳＰＬＳ０〜７を出力してもよいし、セットパルス信号ＳＰＬＳ０〜７を出力した後にリセットパルス信号ＲＰＬＳ０〜７を出力してもよい。以下では、ライトパルス発生回路１４は、リセットパルス信号ＲＰＬＳ０〜７を出力した後にセットパルス信号ＳＰＬＳ０〜７を出力するものとする。

各リセットパルス信号ＲＰＬＳ０〜７は、リセット動作にてデータ信号ＤＡＴＡ０を書き込むための第１のパルス信号の一例であり、セットパルス信号ＳＰＬＳ０〜７は、セット動作にてデータ信号ＤＡＴＡ０を書き込むための第２のパルス信号の一例である
リセットパルス信号ＲＰＬＳ０〜７のパルス幅は、リセット動作における相変化物質への電圧（電流）の印加時間と同程度に定められ、セットパルス信号ＳＰＬＳ０〜７のパルス幅は、セット動作における相変化物質への電圧の印加時間と同程度に定められている。セット動作における相変化物質への電圧の印加時間は、リセット動作におけるそれよりも長いので、セットパルス信号ＳＰＬＳ０〜７のパルス幅は、リセットパルス信号ＲＰＬＳ０〜７のパルス幅よりも長い。

なお、ライトパルス発生回路１４は、上記の信号の他に、データ信号ＤＡＴＡ０を書き込むメモリバンクを指定するバンクアドレス信号ＲＢＡ０〜２をさらに受け付けている。半導体装置１が通常モードの場合、ライトパルス発生回路１４は、そのバンクアドレス信号ＲＢＡ０〜２にて指定されているメモリバンクに対応するリセットパルス信号およびセットパルス信号のみを出力する。一方、半導体装置１が動作テストモードの場合、バンクアドレス信号ＲＢＡ０〜２の値に関わらず、メモリバンクＢＡＮＫ０〜７の全てにデータ信号ＤＡＴＡ０が書き込まれるので、バンクアドレス信号ＲＢＡ０〜２は常に非活性化されていてよい。

ライト制御回路１５は、コマンドデコーダ１１からライト信号ＷＥＮを受け付け、アドレスデコーダ１２からカラムアドレス信号ＣＡを受け付け、入出力バッファ１３からデータ信号ＤＡＴＡ０を受け付け、ライトパルス発生回路１４からリセットパルス信号ＲＰＬＳ０〜７およびセットパルス信号ＳＰＬＳ０〜７を受け付ける。

ライト制御回路１５は、ライト信号ＷＥＮが活性化された後に、リセットパルス信号ＲＰＬＳ０〜７およびセットパルス信号ＳＰＬＳ０〜７を受け付けると、その受け付けたパルス信号に同期して、メモリバンクＢＡＮＫ０〜７のそれぞれにおける、カラムアドレス信号ＣＡに応じたメモリセルにデータ信号ＤＡＴＡ０を書き込む。

ここで、リセット動作（第１データ信号）に対応するデータ信号ＤＡＴＡ０をデータ信号Ｌとし、セット動作（第２データ信号）に対応するデータ信号ＤＡＴＡ０をデータ信号Ｈとする。この場合、ライト制御回路１５は、データ信号Ｌをリセットパルス信号ＲＰＬＳ０〜７に同期してメモリバンクＢＡＮＫ０〜７に順番に書き込み、データ信号Ｈをセットパルス信号ＳＰＬＳ０〜７に同期してメモリバンクＢＡＮＫ０〜７に同時に書き込む。

なお、本実施形態では、ライトパルス発生回路１４は、リセットパルス信号ＲＰＬＳ０〜７を出力した後にセットパルス信号ＳＰＬＳ０〜７を出力しているので、リセット動作、セット動作の順でデータの書き込みが行われる。しかしながら、ライトパルス発生回路１４がセットパルス信号ＳＰＬＳ０〜７を出力した後にリセットパルス信号ＲＰＬＳ０〜７を出力する場合には、セット動作、リセット動作の順で行われることになる。

図２は、半導体装置の動作の一例を説明するためのタイミングチャートである。

先ず、テスタ２は、初期化信号を半導体装置１に出力し、ライトパルス発生回路１４内のラッチ回路などを初期化する。その後、テスタ２は、テストコマンド信号（ＷＲＩＴＥ ＴＥＳＴ）をコマンドデコーダ１１に入力し、アドレス信号をアドレスデコーダ１２に入力し、データ信号を入出力バッファ１３に入力する。

テストコマンド信号が入力されると、コマンドデコーダ１１は、ライト信号ＷＥＮおよびテスト信号ＴＥＮＴを活性化する。

ライト信号ＷＥＮおよびテスト信号ＴＥＮＴが活性化されると、ライトパルス発生回路１４は、リセットパルス信号ＲＰＬＳ０〜７を順番に出力する。リセットパルス信号ＲＰＬＳ０〜７を全て出力すると、ライトパルス発生回路１４は、セットパルス信号ＳＰＬＳ０〜７を同時に出力する。

データ信号ＤＡＴＡ０がＬレベルの場合、ライト制御回路１５は、リセットパルス信号ＲＰＬＳ０〜７のそれぞれのリーディングエッジ（図２では、立ち上がりエッジ）に同期して、第１の電圧値のパルス電圧Ｒ０〜Ｒ７をメモリバンクＢＡＮＫ０〜７を出力し、その後、リセットパルス信号ＲＰＬＳ０〜７のそれぞれのトレーリングエッジ（図２では、立ち下りエッジ）に同期して、そのパルス電圧Ｒ０〜Ｒ７の出力を停止する。

一方、データ信号ＤＡＴＡ０がＨレベルの場合、ライト制御回路１５は、セットパルス信号ＳＰＬＳ０〜７のそれぞれのリーディングエッジ（図２では、立ち上がりエッジ）に同期して、第２の電圧値のパルス電圧Ｓ０〜Ｓ７をメモリバンクＢＡＮＫ０〜７を出力し、その後、セットパルス信号ＳＰＬＳ０〜７のそれぞれのトレーリングエッジ（図２では、立ち下りエッジ）に同期して、そのパルス電圧Ｓ０〜Ｓ７の出力を停止する。なお、第１の電圧値は第２の電圧値よりも大きい。

以上説明したように本実施形態によれば、図３で示したように、メモリバンクＢＡＮＫ０〜７のそれぞれに対して、第１データ信号は順番に書き込まれ、その後、第２データ信号は同時に書き込まれるので、動作テストに係る時間を短縮することが可能になる。

また、本実施形態では、第１データ信号がリセット動作にてメモリバンクに書き込まれ、第２データ信号がセット動作にてメモリバンクに書き込まれる。セット動作を行うためのパルス電流の電流量はリセット動作を行うためのパルス電流の電流量より低いため、第２データ信号が同時に書き込まれた際に発生する電流量の過大化をより抑制することが可能になる。

次に半導体装置の内部回路についてより詳細な説明を行う。

図４は、ライトパルス発生回路１４の構成の一例を示す図である。図４では、動作テスト時および通常動作時で兼用することができるライトパルス発生回路１４の構成が示しされている。

図４において、ライトパルス発生回路１４は、バンクデコーダ（Bank Decoder）１４１と、リセットパルス発生回路（Reset Pulse Generator）１４２−０〜７と、セットパルス発生回路１４３−０〜７（Set Pulse Generator）と、ラッチ回路（Latch）１４４Ｒ−０〜７および１４４Ｓ−０〜７とを備える。

バンクデコーダ１４１は、バンクアドレス信号ＲＢＡ＜２：０＞と、テスト信号ＴＥＮＴとを受け付ける。なお、バンクアドレス信号ＲＢＡ＜２：０＞は、バンクアドレス信号ＲＢＡ０〜２を纏めて３ビット表記したものである。

半導体装置１が動作テストモードの場合（つまり、テスト信号ＴＥＮＴが活性化されている場合）、バンクデコーダ１４１は、メモリバンクＢＡＮＫ０〜７のそれぞれに対応する選択信号ＣＢＡ＜０＞〜ＣＢＡ＜７＞の全てを活性化する。選択信号ＣＢＡ＜０＞〜ＣＢＡ＜７＞は、自信号に対応するメモリバンクにデータの書き込みが行われる場合に活性化されるものである。したがって、動作テストモードでは、メモリバンクＢＡＮＫ０〜７のそれぞれにデータが書き込まれることになる。以下、選択信号ＣＢＡ＜０＞〜ＣＢＡ＜７＞を纏めて選択信号＜７：０＞と表記することもある。

一方、半導体装置１が通常モードの場合（つまり、テスト信号ＴＥＮＴが活性化されていない場合）、バンクデコーダ１４１は、選択信号ＣＢＡ＜７：０＞のうち、バンクアドレス信号ＲＢＡ＜２：０＞が指定するメモリバンクに対応する信号を活性化する。

図５は、バンクデコーダ１４１の構成の一例を示す論理回路図である。図５において、バンクデコーダ１４１は、ＮＯＲ回路ＮＲ１〜ＮＲ６と、ＮＡＮＤ回路ＮＤ１〜ＮＤ８と、ＮＯＴ回路ＮＴ１〜ＮＴ８とを備える。

ＮＯＲ回路ＮＲ１〜ＮＲ６は、テスト信号ＴＥＮＴを受け付ける。また、ＮＯＲ回路ＮＲ１〜ＮＲ３は、バンクアドレス信号ＲＢＡ＜２：０＞のいずれかを重複なく受け付け、ＮＯＲ回路ＮＲ４〜ＮＲ６は、ＮＯＲ回路ＮＲ１〜ＮＲ３の出力信号のいずれかを重複なく受け付ける。

ＮＡＮＤ回路ＮＤ１〜ＮＤ８のそれぞれは、ＮＯＲ回路ＮＲ１〜ＮＲ６のいずれか３つの出力信号を受け付け、その３つの出力信号の否定論理積をＮＯＴ回路ＮＴ１〜ＮＴ８のいずれかを介して選択信号ＣＢＡ＜７：０＞のいずれかとして出力する。ここで、ＮＡＮＤ回路ＮＤ１〜ＮＤ８のそれぞれが受け付ける信号の組み合わせは、バンクアドレス信号ＲＢＡ＜２：０＞の値と、選択信号ＣＢＡ＜７：０＞の値とが１対１で対応するように定められる。

上記の構成を備えることにより、バンクデコーダ１４１は、テスト信号ＴＥＮＴが活性化されている場合、選択信号ＣＢＡ＜７：０＞の全てを活性化することになり、テスト信号ＴＥＮＴが活性化されていない場合、選択信号ＣＢＡ＜７：０＞のうち、バンクアドレス信号ＲＢＡ＜２：０＞が指定するメモリバンクに対応する信号を活性化することになる。

図４の説明に戻る。リセットパルス発生回路１４２−０〜７のそれぞれは、メモリバンクＢＡＮＫ０〜７のいずれかと１対１で対応付けられている。また、リセットパルス発生回路１４２−０−７のそれぞれは、ライト信号ＷＥＮと、選択信号ＣＢＡ＜７：０＞のいずれかを受け付ける。以下、リセットパルス発生回路１４２−ｎは、メモリバンクＢＡＮＫｎに対応しており、選択信号ＣＢＡ＜ｎ＞を受け付けるものとする。なお、ｎは、０〜７の整数である。

ライト信号ＷＥＮおよび選択信号ＣＢＡ＜ｎ＞が活性化されている場合、リセットパルス発生回路１４２−ｎは、自回路に対応するメモリバンクＢＡＮＫｎへのリセットパルス信号ＲＰＬＳｎの出力タイミングを示すリセット開始信号ＲＳＴＳＴＡｎと、そのリセットパルス信号の出力停止タイミングを示すリセット終了信号ＲＳＴＥＮＤｎを出力する。

より具体的には、リセットパルス発生回路１４２−ｎは、リセット開始信号ＲＳＴＳＴＡｎの出力タイミングを示すタイミング信号をさらに受け付け、そのタイミング信号に同期してリセット開始信号ＲＳＴＳＴＡｎを出力し、その一定期間後にリセット終了信号ＲＳＴＥＮＤｎを出力する。

ここで、リセットパルス発生回路１４２−０〜７のそれぞれには、出力順番が予め定められている。出力順番が１番目のリセットパルス発生回路１４２−０のタイミング信号は、ライト信号ＷＥＮであり、出力順番が２番目以降のリセットパルス発生回路１４２−１〜７のタイミング信号は、その出力順番が一つ前のリセットパルス発生回路から出力されたリセット終了信号であるとする。

セットパルス発生回路１４３−０〜７のそれぞれは、メモリバンクＢＡＮＫ０〜７のいずれかと１対１で対応付けられている。また、セットパルス発生回路１４３−０〜７のそれぞれは、ライト信号ＷＥＮと、選択信号ＣＢＡ＜７：０＞のいずれかを受け付ける。以下、セットパルス発生回路１４３−ｎは、メモリバンクＢＡＮＫｎに対応しており、選択信号ＣＢＡ＜ｎ＞を受け付けるものとする。

ライト信号ＷＥＮおよび選択信号ＣＢＡ＜ｎ＞が活性化されている場合、セットパルス発生回路１４３−ｎは、自回路に対応するメモリバンクＢＡＮＫｎへのセットパルス信号ＳＰＬＳｎの出力タイミングを示すセット開始信号ＳＥＴＳＴＡｎと、そのセットパルス信号の出力停止タイミングを示すセット終了信号ＳＥＴＥＮＤｎを出力する。

より具体的には、セットパルス発生回路１４３−ｎは、セット開始信号ＳＥＴＳＴＡｎの出力タイミングを示すタイミング信号として、出力順番が最後のリセットパルス発生回路１４２−７のリセット終了信号ＲＳＴＥＮＤ７を受け付け、そのリセット終了信号ＲＳＴＥＮＤ７に同期して、セット開始信号ＳＥＴＳＴＡｎを出力し、その一定期間後にセット終了信号ＳＥＴＥＮＤｎを出力する。

図６は、リセットパルス発生回路１４２−０〜１４２−７およびセットパルス発生回路１４３−０〜１４３−７の構成の一例を示す図である。

図６において、リセットパルス発生回路１４２−０〜１４２−７およびセットパルス発生回路１４３−０〜１４３−７のそれぞれは、複合ゲート回路Ｇと、遅延回路Ｄとを備える。なお、リセットパルス発生回路１４２−０〜１４２−７の遅延回路Ｄの遅延量Ａは、
セットパルス発生回路１４３−０〜１４３−７の遅延回路Ｄの遅延量Ｂより短い。

複合ゲート回路Ｇは、３入力ＡＮＤ回路および２入力ＡＮＤ回路と、その回路の出力信号を受け付けるＯＲ回路とを備える。

３入力ＡＮＤ回路には、ライト信号ＷＥＮ、選択信号ＣＢＡ＜７：０＞のいずれかの信号、および、テスト信号ＴＥＮＴの反転信号が入力される。また、リセットパルス発生回路１４２−ｎ内の２入力ＡＮＤ回路には、リセット開始信号ＲＳＴＳＴＡｎの出力タイミングを示すタイミング信号（ライト信号ＷＥＮ、リセット終了信号ＲＳＴＥＮＤ０〜６のいずれか）、および、テスト信号ＴＥＮＴが入力される。そして、セットパルス発生回路１４３−ｎ内の２入力ＡＮＤ回路には、セット開始信号ＳＥＴＳＴＡｎの出力タイミングを示すタイミング信号（リセット終了信号ＲＳＴＥＮＤ７）、および、テスト信号ＴＥＮＴが入力される。遅延回路Ｄは、複合ゲート回路ＧのＯＲ回路の出力信号を遅延して出力する。

したがって、ＯＲ回路から直接出力される信号がリセット開始信号ＲＥＴＳＴＡ０〜７またはセット開始信号ＳＥＴＳＴＡ０〜７となり、ＯＲ回路から信号遅延回路Ｄを介して出力される信号がリセット終了信号ＲＥＴＥＮＤ０〜７またはセット終了信号ＳＥＴＥＮＤ０〜７となる。

また、３入力ＡＮＤ回路および２入力ＡＮＤ回路のうち、動作テストモード時に関与するのは２入力ＡＮＤ回路となり、通常動作モード時に関与するのは３入力ＡＮＤ回路となる。なお、通常動作モード時にでは、２入力ＡＮＤ回路は非活性、つまり、出力信号がＬレベル信号に固定される。また、通常動作モード時には、選択信号ＣＢＡ＜７：０＞のいずれかの信号が活性化されるので、メモリバンクＢＡＮＫ０〜７のうち、その活性化された選択信号ＣＢＡ＜７：０＞にて選択されたメモリバンクのみにライト動作が行われ、他のメモリバンクが順々にアクセスされたり、同時にアクセスされたりされることはない。

なお、図６で示した構成では、リセット開始信号ＲＳＴＳＴＡ０〜７およびセット終了信号ＲＥＴＥＮＤ０〜７が出力された後に、セット開始信号ＳＥＴＳＴＡ０〜７およびセット終了信号ＳＥＴＥＮＤ０〜７が出力される。このため、リセット動作、セット動作の順でデータ信号ＤＡＴＡ０の書き込みが行われることになる。しかしながら、セットパルス発生回路１４３−０〜１４３−７内の２入力ＡＮＤ回路に入力される信号をライト信号ＷＥＮおよびテスト信号ＴＥＮＴに変更し、リセットパルス発生回路１４２−０内の２入力ＡＮＤ回路に入力される信号を、セット終了信号ＳＥＴＥＮＤおよびテスト信号ＴＥＮＴに変更すれば、セット開始信号ＳＥＴＳＴＡ０〜７およびセット終了信号ＳＥＴＥＮＤ０〜７が出力された後にリセット開始信号ＲＳＴＳＴＡ０〜７およびセット終了信号ＲＥＴＥＮＤ０〜７が出力されることになる。この場合、セット動作、リセット動作の順でデータ信号ＤＡＴＡ０の書き込みが行われることになる。

図４の説明に戻る。ラッチ回路１４４Ｒ−０〜７のそれぞれは、メモリバンクＢＡＮＫ０〜７のいずれかと１対１で対応付けられている。また、ラッチ回路１４４Ｓ−０〜７のそれぞれは、メモリバンクＢＡＮＫ０〜７のいずれかと１対１で対応付けられている。以下、ラッチ回路１４４Ｒ−ｎおよび１４４Ｓ−ｎがメモリバンクＢＡＮＫｎに対応しているものとする。

ラッチ回路１４４Ｒ−ｎは、リセットパルス発生回路１４２−ｎからのリセット開始信号ＲＳＴＳＴＡｎおよびリセット終了信号ＲＳＴＥＮＤｎに従って、リセットパルス信号ＲＰＬＳｎを出力する出力回路である。より具体的には、ラッチ回路１４４Ｒ−ｎは、リセット開始信号ＲＳＴＳＴＡｎを、リセット終了信号ＲＳＴＥＮＤｎが活性化されるまでラッチしてリセットパルス信号ＲＰＬＳｎとして出力する。

また、ラッチ回路１４４Ｓ−ｎは、セットパルス発生回路１４３−ｎからのセット開始信号ＳＥＴＳＴＡｎおよびセット終了信号ＳＥＴＥＮＤｎに従って、セットパルス信号ＳＰＬＳｎを出力する。より具体的には、ラッチ回路１４４Ｓ−ｎは、リセット開始信号ＳＥＴＳＴＡｎを、リセット終了信号ＳＥＴＥＮＤｎが活性化されるまでラッチしてセットパルス信号ＳＰＬＳｎとして出力する。

図７は、ラッチ回路の構成の一例を示す図である。図７において、ラッチ回路は、３入力ＮＯＲ回路Ｎ１と、２入力ＮＯＲ回路Ｎ２と、ＮＯＴ回路Ｎ３とを備える。なお、ラッチ回路の構成は、ラッチ回路１４４Ｒ−０〜７およびラッチ回路１４４Ｓ−０〜７で共通であるので、セット開始信号およびリセット開始信号を開始信号ＳＴＡと称し、セット終了信号およびリセット終了信号を終了信号ＥＮＤと称して説明する。

３入力ＮＯＲ回路Ｎ１には、終了信号ＥＮＤと、初期化信号Ｒｅｓｅｔと、２入力ＮＯＲ回路Ｎ２の出力信号とが入力される。２入力ＮＯＲ回路Ｎ２には、開始信号ＳＴＡと、３入力ＮＯＲ回路Ｎ１の出力信号とが入力される。ＮＯＴ回路Ｎ３には、２入力ＮＯＲ回路Ｎ２の出力信号が入力される。

この構成により、ＮＯＴ回路Ｎ３から、開始信号ＳＴＡが活性化されたから終了信号ＥＮＤが活性化されるまでの期間をパルス幅として有するパルス信号（リセットパルス信号またはセットパルス信号）が出力されることになる。

以上の構成を備えることにより、互いに同じメモリバンクに対応するリセットパルス発生回路およびラッチ回路で構成された第１発生回路１４５のそれぞれは、自回路に対応するメモリバンクへのリセットパルス信号を出力順番に従って出力することになる。また、互いに同じメモリバンクに対応するセットパルス発生回路およびラッチ回路で構成された第２発生回路１４５のそれぞれは、自回路に対応するメモリバンクへのリセットパルス信号を同時に出力することになる
次にライト制御回路１５のより詳細な説明を行う。図８は、ライト制御回路１５の構成の一例を示す図である。図８では、メモリバンクＢＡＮＫ０に対応する部分のみが示されている。

図８において、ライト制御回路１５は、ｐＭＯＳトランジスタＰＭ１およびＰＭ２と、ｎＭＯＳトランジスタＮＭ１〜ＮＭ４と、ＮＡＮＤ回路ＮＡ１およびＮＡ２と、ＮＯＴ回路ＮＯ１〜３とを備える。

ＮＡＮＤ回路ＮＡ１およびＮＡ２は、２入力回路である。ＮＡＮＤ回路ＮＡ１の一方の入力端子には、リセットパルス信号ＲＰＬＳ０が入力され、他方の入力端子は、ｎＭＯＳトランジスタＮＭ１およびＮＭ３を介して接地されている。また、ＮＡＮＤ回路ＮＡ２の一方の入力端子には、セットパルス信号ＳＰＬＳ０が入力され、他方の入力端子は、ｎＭＯＳトランジスタＮＭ２およびＮＭ４を介して接地されている。

ｎＭＯＳトランジスタＮＭ１およびＮＭ２のゲートには、ライト信号ＷＥＮが入力され、ｎＭＯＳトランジスタＮＭ３のゲートには、データ信号ＤＡＴＡ０が入力され、ｎＭＯＳトランジスタＮＭ４には、データ信号ＤＡＴＡ０がＮＯＴ回路ＮＯ３にて反転された信号が入力される。

ＮＯＴ回路ＮＯ１は、ＮＡＮＤ回路ＮＡ２の他方の入力端子への入力信号を反転させて、ＮＡＮＤ回路ＮＡ１の他方の入力端子に入力する。また、ＮＯＴ回路ＮＯ２は、ＮＡＮＤ回路ＮＡ１の他方の入力端子への入力信号を反転させて、ＮＡＮＤ回路ＮＡ２の他方の入力端子に入力する。

ｐＭＯＳトランジスタＰＭ１およびＰＭ２のソースは共通接続され、ｐＭＯＳトランジスタＰＭ１のドレインは、電圧値ＶＰＰの電源端子と接続され、ＰＭＯＳトランジスタＰＭ２のドレインは、電圧値ＶＰＳの電源端子と接続されている。ここで、電圧値ＶＰＰ＞電圧値ＶＰＳを満たす。

ｐＭＯＳトランジスタＰＭ１のゲートは、ＮＡＮＤ回路ＮＡ１の出力端子と接続されており、ｐＭＯＳトランジスタＰＭ２のゲートは、ＮＡＮＤ回路ＮＡ２の出力端子と接続されている。

以上の構成を備えることにより、データ信号ＤＡＴＡ０がＨレベルの時には、セットパルス信号ＳＰＬＳ０のパルス幅の期間だけ、電圧値ＶＰＳのパルス電圧Ｓ０がメモリバンクＢＡＮＫ０に供給され、データ信号ＤＡＴＡ０がＬレベルの時には、リセットパルス信号ＲＰＬＳ０のパルス幅の期間だけ、電圧値ＶＰＰのパルス電圧Ｒ０がメモリバンクＢＡＮＫ０に供給される。

なお、本実施形態において、メモリバンクＢＡＮＫ０〜７に書き込まれるデータ信号をデータ信号ＤＡＴＡ０のみとしていたが、複数のデータ信号がメモリバンクＢＡＮＫ０〜７に書き込まれてもよい。この場合、ライト制御回路１５の数が、そのデータ信号の数に応じて多くなる。

このように、本実施形態による半導体装置は、複数のメモリバンク（ＢＡＮＫ０〜７）と、第１の論理レベルを示す入力データ信号である第１データ信号を各メモリバンクに順番に書き込み、第２の論理レベルを示す入力データ信号である第２データ信号を各メモリバンクに同時に書き込むライト回路（１０）と、を備える。

また、本実施形態による半導体装置は、ライト回路（１０）が、各メモリバンク（ＢＡＮＫ０〜７）に対応する複数の第１のパルス信号を順番に出力し、各メモリバンクに対応する複数の第２のパルス信号を同時に出力するライトパルス発生回路（１４）と、ライトパルス発生回路（１４）から出力された各第１のパルス信号に同期して、当該第１のパルス信号に対応したメモリバンク（ＢＡＮＫ０〜７）に第１データ信号を書き込み、また、ライトパルス発生回路（１４）から出力された各第２のパルス信号に同期して、当該第２のパルス信号に対応したメモリバンク（ＢＡＮＫ０〜７）に第２データ信号を書き込むライト制御回路（１５）と、を備えて構成されている。

また、本実施形態による半導体装置は、ライトパルス発生回路（１４）が、各メモリバンク（ＢＡＮＫ０〜７）のいずれかに対応し、当該対応するメモリバンク（ＢＡＮＫ０〜７）への第１のパルス信号を、予め定められた出力順番に従って出力する複数の第１発生回路（１４５）と、各メモリバンク（ＢＡＮＫ０〜７）のいずれかに対応し、当該対応するメモリバンク（ＢＡＮＫ０〜７）への第２のパルス信号を同時に出力する複数の第２発生回路（１４６）と、を備えた構成される。

また、本実施形態による半導体装置は、各第１発生回路（１４５）が、自身に対応するメモリバンクへの第１のパルス信号の出力タイミングを示す開始信号と、当該第１のパルス信号の出力停止タイミングを示す終了信号とを出力する信号発生回路（１４２−０〜７）と、開始信号が出力されてから終了信号が出力されるまで、当該第１のパルス信号を出力する出力回路（１４４Ｒ−０〜７）と、を備え、出力順番が２番目以降の第１発生回路の備える信号発生回路は、出力順番が一つ前の第１発生回路の備えた信号発生回路（１４２−０〜７）から出力された終了信号に同期して開始信号を出力するように構成される。

また、本実施形態による半導体装置は、各メモリバンクは、相転移によって抵抗値が変化する相変化物質を用いてデータを記憶する相変化メモリ素子で構成される、半導体装置。

また、本実施形態による半導体装置は、ライト回路（１０）が、第１データ信号をリセット動作にてメモリバンク（ＢＡＮＫ０〜７）に書き込み、第２データ信号をセット動作にてメモリバンク（ＢＡＮＫ０〜７）に書き込むように構成される。

また、本実施形態による半導体装置は、複数の相変化メモリバンク（ＢＡＮＫ０〜７）と、第１の論理レベルを示す入力データ信号をリセット動作にて各メモリバンクに順番に書き込み、第２の論理レベルを示す入力データ信号をセット動作にて各メモリバンクに同時に書き込むライト回路（１０）と、を備える。

以上説明した各実施形態において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。

１ 半導体装置
２ テスタ
１０ ライト回路
１１ コマンドデコーダ
１２ アドレスデコーダ
１３ 入出力バッファ
１４ ライトパルス発生回路
１５ ライト制御回路
１４１ バンクデコーダ
１４２−０〜１４２−７ リセットパルス発生回路
１４３−０〜１４３−７ セットパルス発生回路
１４４Ｒ−０〜１４４Ｒ７、１４４Ｓ−０〜１４４Ｓ−７ ラッチ回路
１４５ 第１発生回路
１４６ 第２発生回路
ＢＡＮＫ０〜ＢＡＮＫ７ メモリバンク

Claims (8)

1. 複数のメモリバンクと、
   第１の論理レベルを示す入力データ信号である第１データ信号を各メモリバンクに順番に書き込み、第２の論理レベルを示す入力データ信号である第２データ信号を各メモリバンクに同時に書き込むライト回路と、を備える半導体装置。
2. 請求項１に記載の半導体装置において、
   前記ライト回路は、
   各メモリバンクに対応する複数の第１のパルス信号を順番に出力し、各メモリバンクに対応する複数の第２のパルス信号を同時に出力するライトパルス発生回路と、
   前記ライトパルス発生回路から出力された各第１のパルス信号に同期して、当該第１のパルス信号に対応したメモリバンクに前記第１データ信号を書き込み、また、前記ライトパルス発生回路から出力された各第２のパルス信号に同期して、当該第２のパルス信号に対応したメモリバンクに前記第２データ信号を書き込むライト制御回路と、を備える半導体装置。
3. 請求項２に記載の半導体装置において、
   前記ライトパルス発生回路は、
   各メモリバンクのいずれかに対応し、当該対応するメモリバンクへの第１のパルス信号を、予め定められた出力順番に従って出力する複数の第１発生回路と、
   各メモリバンクのいずれかに対応し、当該対応するメモリバンクへの第２のパルス信号を同時に出力する複数の第２発生回路と、を備える、半導体装置。
4. 請求項３に記載の半導体装置において、
   各第１発生回路は、
   自身に対応するメモリバンクへの第１のパルス信号の出力タイミングを示す開始信号と、当該第１のパルス信号の出力停止タイミングを示す終了信号とを出力する信号発生回路と、
   前記開始信号および前記終了信号に従って、前記第１のパルス信号を出力する出力回路と、を備え、
   前記出力順番が２番目以降の第１発生回路の備える信号発生回路は、前記出力順番が一つ前の第１発生回路の備えた信号発生回路から出力された終了信号に同期して前記開始信号を出力する、半導体装置。
5. 請求項１ないし４のいずれか１項に記載の半導体装置において、
   各メモリバンクは、相転移によって抵抗値が変化する相変化物質を用いてデータを記憶する相変化メモリ素子で構成される、半導体装置。
6. 請求項５に記載の半導体装置において、
   前記ライト回路は、前記第１データ信号をリセット動作にて前記メモリバンクに書き込み、前記第２データ信号をセット動作にて前記メモリバンクに書き込む、半導体装置。
7. 複数の相変化メモリバンクと、
   第１の論理レベルを示す入力データ信号をリセット動作にて各メモリバンクに順番に書き込み、第２の論理レベルを示す入力データ信号をセット動作にて各メモリバンクに同時に書き込むライト回路と、を備える半導体装置。
8. 複数のメモリバンクを備えた半導体装置のテスト方法であって、
   第１の論理レベルを示す入力データ信号である第１データ信号を各メモリバンクに順番に書き込み、
   第２の論理レベルを示す入力データ信号である第２データ信号を各メモリバンクに同時に書き込む、テスト方法。

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