DE19742700A1

DE19742700A1 - Synchrone Halbleiterspeichervorrichtung mit mehreren Bänken

Info

Publication number: DE19742700A1
Application number: DE19742700A
Authority: DE
Inventors: Takahiko Fukiage; Mikio Sakurai; Yasuhiro Konishi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1996-12-26
Filing date: 1997-09-26
Publication date: 1998-07-02
Anticipated expiration: 2017-09-27
Also published as: JPH10188553A; KR19980063365A; JP4057084B2; US5764584A; DE19742700C2; CN1153219C; TW333646B; KR100285576B1; CN1186306A

Description

Die vorliegende Erfindung bezieht sich auf Halbleiterspeicher vorrichtungen, und genauer gesagt bezieht sie sich auf eine Halbleiterspeichervorrichtung, die intern gelesene Daten in Synchronisation mit einen Taktsignal überträgt und ausgibt. Noch genauer bezieht sich die vorliegende Erfindung auf eine synchrone Halbleiterspeichervorrichtung, die eine Mehrzahl von Bänken aufweist und externe Signale aufnimmt und Daten in Syn chronisation mit einem Taktsignal aufnimmt/ausgibt.

Zum Übertragen von Daten in Übereinstimmung mit der Betriebsge schwindigkeit eines Prozessors wie eines Hochgeschwindigkeits- Mikroprozessors wird eine taktsynchrone Halbleiterspeichervor richtung zum Aufnehmen von externen Signalen, die Steuer- und Adreßsignale enthalten, und zum Eingeben/Ausgeben von Daten in Synchronisation mit einem Taktsignal, welches zum Beispiel ein Systemtakt ist, verwendet.

Fig. 47 ist ein Zeitablaufdiagramm, das Datenlese- und Daten schreib-Betriebsabläufe einer herkömmlichen taktsynchronen Halbleiterspeichervorrichtung (im folgenden als SDRAM bezeich net) darstellt. Unter Bezugnahme auf Fig. 47, der Daten-Lese/Schreib-Betrieb des SDRAM wird nun beschrieben.

Ein Betriebsmodus des SDRAM wird durch eine Kombination (Befehl) von Zuständen einer Mehrzahl von externen Steuersignalen spezifiziert.

Wenn ein Zeilenadreßtaktsignal /RAS auf einem niedrigen Niveau (Pegel) und ein Spaltenadreßtaktsignal /CAS und ein Schreib freigabesignal /WE auf hohen Niveaus (Pegeln) an der führenden Flanke eines Taktsignals CLK in einem Taktzyklus 1 sind, wird ein Aktivierungsbefehl zum Starten eines Speicherzellenauswahl betriebs (Zeilenauswahlbetrieb) geliefert. Wenn dieser Aktivie rungsbefehl geliefert wird, wird ein Adreßsignal ADD, das zu derselben Zeit geliefert wird, als Zeilenadreßsignal Xa aufge nommen und eine Zeile wird in dem Inneren in Übereinstimmung mit diesem Zeilenadreßsignal Xa ausgewählt.

Wenn das Zeilenadreßtaktsignal /RAS und das Schreibfreigabesi gnal /WE auf hohe Niveaus und das Spaltenadreßtaktsignal /CAS auf ein niedriges Niveau an der führenden Flanke des Taktsi gnals CLK in Taktzyklus 3 gesetzt sind, wird ein Lesebefehl zum Anweisen eines Datenlesens geliefert. Wenn dieser Lesebefehl geliefert wird, wird ein Adreßsignal ADD, das zur selben Zeit geliefert wird, als ein Spaltenadreßsignal Yb aufgenommen und eine Spalte wird in Übereinstimmung mit diesem Spaltensignal Yb zum Lesen eines Wertes der ausgewählten Spalte ausgewählt.

Ein Lesewert Q dieser Speicherzelle wird an einem Zwischenzeit punkt eines Taktzyklus 5 ausgegeben und ein erster Lesewert b0 wird an der führenden Flanke des Taktsignales CLK in Taktzyklus 6 in einen definierten Zustand gebracht und durch eine externe Vorrichtung abgetastet. Danach werden aufeinanderfolgend Daten b1 bis b7 in definierte Zustände an entsprechenden führenden Flanken des Taktsignals CLK bis zu der führenden Flanke in ei nem Taktzyklus 13 gebracht. Die Anzahl der Daten a (b0 bis b7), die fortlaufend durch einen einzelnen Zugriffsbefehl (Lesebefehl) gelesen werden, wird als eine Burstlänge bezeich net. Fig. 47 zeigt einen Datenlesebetrieb für eine Burstlänge von 8. Die Anzahl der Taktzyklen zwischen dem Liefern eines Lesebefehls und der Ausgabe eines gültigen Wertes wird als eine CAS-Latenzzeit bezeichnet. Diese CAS-Latenzzeit ist eine Zeit, die zum Auswählen einer Speicherzellenspalte in dem Inneren und zum Ausgeben des Wertes der ausgewählten Speicherzelle durch einen Ausgabepuffer notwendig ist. Unter Bezugnahme auf Fig. 47, die CAS-Latenzzeit ist 3.

In dem Zeitablaufdiagramm, das in Fig. 47 gezeigt ist, wird ein Chipauswahlsignal /CS zum Bringen des SDRAM in einen ausgewähl ten Zustand in einem aktiven Zustand auf einen niedrigen Pegel gehalten.

Der Datenschreibbetrieb wird nun beschrieben. Wenn ein Aktivie rungsbefehl an der führenden Flanke des Taktsignals CLK in Taktzyklus 16 geliefert wird, wird ein momentan geliefertes Adreßsignal Xc als ein Zeilenadreßsignal zum Auswählen einer Zeile betrachtet. Wenn das Zeilenadreßtaktsignal /RAS auf ein hohes Niveau und das Spaltenadreßtaktsignal /CAS und das Schreibfreigabesignal /WE auf niedrigen Niveaus an der führen den Flanke des Taktsignals CLK in Taktzyklus 18 gesetzt sind, wird ein Schreibbefehl zugeführt und ein Datenschreiben ange wiesen.

Wenn dieser Schreibbefehl geliefert wird, wird ein Spaltenaus wahlbetrieb in Übereinstimmung mit einem momentan zugeführten Adreßsignal Yd ausgeführt. Ein Wert d0, der an der führenden Flanke des Taktsignales CLK in diesem Taktzyklus 18 geliefert wird, wird in dem SDRAM aufgenommen. Danach werden Daten d1 bis d7 in den SDRAM in Synchronisation mit entsprechenden führenden Flanken des Taktsignals CLK in den Taktzyklen 19 bis 25 aufge nommen. Die Daten d0 bis d7, die in den SDRAM aufgenommen sind, werden in die intern-ausgewählten Spalten (Speicherzellen) in einer vorgeschriebenen Abfolge eingeschrieben.

Auch bei dem Datenschreibbetrieb können acht Werte d0 bis d7 kontinuierlich als Schreibdaten D durch Zuführen eines einzel nen Schreibbefehls eingeschrieben werden. Unter Bezugnahme auf Fig. 47, die Daten c werden durch einen einzelnen Schreibbefehl geschrieben.

Bei den in Fig. 47 gezeigten Schreibbetriebssignalformen kann das Schreibfreigabesignal /WE nicht auf einem niedrigen Niveau während des Schreibzeitraums für die Daten d0 bis d7 gehalten, sondern als ein Einmalpuls, der auf einem niedrigen Niveau an der führenden Flanke des Taktsignals CLK in dem Taktzyklus 18 gehalten wird, geliefert werden, vergleichbar zu dem Spaltena dreßtaktsignal /CAS.

Adreß- und Steuersignale werden in den SDRAM in Synchronisation mit dem Taktsignal CLK aufgenommen, wodurch der interne Be triebszeitablauf nicht unter Berücksichtigung von Spielräumen für einen zeitlichen Versatz dieser Signale entschieden werden muß. Darum kann der interne Betrieb als Reaktion auf einen Be fehl mit einem schnelleren Zeitablauf gestartet werden, wodurch ein Hochgeschwindigkeitszugriff erlaubt wird. Des weiteren kön nen Daten in Synchronisation mit dem Taktsignal CLK nach einem Ablauf von Taktzyklen, die durch die CAS-Latenzzeit definiert sind, ab der Zuführung eines Lesebefehls ausgegeben werden, und Daten können in Synchronisation mit dem Taktsignal CLK beim Da tenschreiben eingeschrieben werden. Derart wird die Daten- Eingabe/Ausgabe-Geschwindigkeit durch das Taktsignal CLK ent schieden, wodurch die Daten bei einer hohen Geschwindigkeit eingegeben/ausgegeben werden können.

Fig. 48 illustriert schematisch die Struktur eines Datenlese teils des SDRAM. Diese Figur zeigt repräsentativ ein geradzah lig numeriertes Bitleitungspaar BLPe und ein ungeradzahlig nu meriertes Bitleitungspaar BLPo. Ein Leseverstärker SAe ist für das Bitleitungspaar BLPe zum differentiellen Verstärken und Verriegeln der Potentialdifferenz des Bitleitungspaars BLPe bei einer Aktivierung desselben vorgesehen, während ein Lesever stärker SAo für das Bitleitungspaar BLPo zum differentiellen Verstärken und Verriegeln der Potentialdifferenz (Speicher zellenwert) des Bitleitungspaares BLPo bei einer Aktivierung desselben vorgesehen ist. Des weiteren sind Spaltenauswahlgat ter IGe und IGo, die als Reaktion auf ein Spaltenauswahlsignal CSL von einem Spaltendekoder CD zum Verbinden der Leseverstär ker SAe und SAo mit einem internen Datenbus (nicht klar ge zeigt) leiten, für die Leseverstärker SAe bzw. SAo vorgesehen. Ein verriegelter Wert des Leseverstärkers SAe, der durch das Spaltenauswahlgatter IGe ausgewählt ist, wird einem Vorverstär ker PAe zugeführt. Ein verriegelter Wert des Leseverstärkers SAo, der durch das Spaltenauswahlgatter IGo ausgewählt ist, wird einem Vorverstärker PAo zugeführt.

Der Ladeleseteil des SDRAM enthält einen Selektor SEL zum Ver riegeln und zum selektiven, aufeinanderfolgenden Übertragen der Daten der Vorverstärker PAe und PAo, eine Verriegelung L2 zum Verriegeln des von dem Selektor SEL übertragenen Wertes und ein Übertragungsgatter XF zum Übertragen des verriegelten Wertes der Verriegelung L2 an eine Ausgabeschaltung ODC als Reaktion auf ein Taktsignal Φa.

Der Selektor SEL enthält zwei Stufen von Verriegelungen Lf und Lb zum Übertragen des verriegelten Wertes in Übereinstimmung mit Taktsignalen Φa und /Φb, ein Übertragungsgatter TG1, wel ches als Reaktion auf die Aktivierung eines Auswahlsignals /Φe zum Speichern des Ausgabewertes des Vorverstärkers PAe in der Verriegelung Lf leitet, ein Übertragungsgatter TG2, das als Re aktion auf die Aktivierung (hohes Niveau) eines Auswahlsignals /Φe zum Speichern des Ausgabewertes des Vorverstärkers PAe in der Verriegelung Lb leitet, ein Übertragungsgatter TG3, welches bei Aktivierung des Auswahlsignals /Φe zum Speichern des Ausga bewertes des Vorverstärkers PAo in der Verriegelung Lf leitet, ein Übertragungsgatter TG4, welches bei Aktivierung des Aus wahlsignals Φe zum Speichern des Ausgabewertes des Vorverstär kers PAo in der Verriegelung Lb leitet, ein Übertragungsgatter TG5 zum Übertragen des verriegelten Wertes der Verriegelung Lf an die Verriegelung L2 als Reaktion auf das Taktsignal Φb und ein Übertragungsgatter TG6 zum Übertragen des verriegelten Wer tes der Verriegelung Lb an die Verriegelung Lf als Reaktion auf das Taktsignal /Φb.

Das Auswahlsignal Φe wird aktiviert, wenn der zuerst ausgegebe ne Wert der Speicherzellenwert des geraden Bitleitungspaars BLPe in den gleichzeitig ausgewählten Bitleitungspaaren BLPe und BLPo ist. Falls das ungerade Bitleitungspaar BLPo zuerst bestimmt wird, wird das Auswahlsignal /Φe auf ein hohes Niveau eines aktiven Zustandes gebracht.

Die Ausgabeschaltung ODC enthält eine Verriegelung L0 zum Ver riegeln des durch das Übertragungsgatter XF zugeführten Wertes und einen Ausgabepuffer OB zum Puffern des von der Verriegelung L0 zugeführten Wertes zum Ausgeben als einen Ausgabewert DQ. Der Datenlesebetrieb des SDRAM, der in Fig. 48 gezeigt ist, wird nun unter Bezugnahme auf ein Zeitablaufdiagramm, das in Fig. 49 gezeigt ist, beschrieben.

Ein Lesebefehl wird in einem Taktzyklus O des Taktsignals CLK, das in (a) in Fig. 49 gezeigt ist, geliefert. In einem diesen Taktzyklus 0 vorhergehenden Zyklus ist ein Aktivierungsbefehl bereits geliefert worden und die Leseverstärker SAe und SAo sind in aktiven Zuständen zum Detektieren, Verstärken und Ver riegeln von Speicherzellenwerten (nicht gezeigt). In Überein stimmung mit dem Lesebefehl wird der Spaltendekoder CD zum Aus führen eines Spaltenauswahlbetriebes aktiviert, das Spaltenaus wahlsignal CSL wird aktiviert, die Spaltenauswahlgatter IGe und IGo gleiten und die verriegelten Daten der Leseverstärker SAe und SAo werden an die Vorverstärker PAe bzw. PAe geliefert. Dann werden die Vorverstärker PAe und PAo in Übereinstimmung mit dem Lesebefehl aktiviert und die Ausgabedaten derselben werden in definierte Zustände von D0 bzw. D1 gebracht, wie es in (b) bzw. (c) in Fig. 49 gezeigt ist. Die Vorverstärker PAe und PAo sind in sich mit Verriegelungsschaltungen vorgesehen und verriegeln die verstärkten Daten D0 bzw. D1.

Dann wird der Zustand des Auswahlsignals Φe in einem Taktzyklus 1 ermittelt und die Ausgabedaten der Vorverstärker PAe und PAo werden durch die Verriegelungen Lf bzw. Lb des Selektors SEL verriegelt. Fig. 49 zeigt eine solche Betriebssequenz, bei der das Auswahlsignal Φe aktiviert ist und die Verriegelungen Lf und Lb die Ausgabedaten der Vorverstärker PAe bzw. PAo verrie geln (siehe (d) und (e) in Fig. 49).

In einem Taktzyklus 2 wird erneut ein Lesebefehl zugeführt, ein Spaltenauswahlbetrieb wird ausgeführt und dann werden die Vor verstärker PAe und PAo jeweils zum Verstärken von Speicherzel lendaten einer anderen Spalte aktiviert (siehe (b) und (c) in Fig. 49). In diesem Taktzyklus 2 geht das Taktsignal Φb hoch und die in den Verriegelungen Lf und Lb gespeicherten Werte werden an die Verriegelungen L2 bzw. Lf übertragen. Wie in (d) in Fig. 49 gezeigt ist, wird der verriegelte Wert der Verriege lung Lf zu dem Wert D1 geändert, und die Verriegelung L2 spei chert den Wert D0.

In einem Taktzyklus 3 geht das Taktsignal Φa hoch, das Übertra gungsgatter XF leitet und der durch die Verriegelung L2 verrie gelte Wert wird an die Ausgabeschaltung ODC geliefert, damit er durch die Verriegelung L0 verriegelt wird. Der durch die Ver riegelung L0 verriegelte Wert der Ausgabeschaltung ODC wird als der Ausgabewert DQ durch den Ausgabepuffer OB ausgegeben (siehe (h) in Fig. 49).

In einem Taktzyklus 4 werden Ausgabedaten D2 und D3 der Vorver stärker PAe und PAo in den Verriegelungen Lf bzw. Lb gespei chert. In dem Taktzyklus 3 wird der Wert D1, der in der Verrie gelung Lf gespeichert ist, in Übereinstimmung mit dem Taktsi gnal Φb in der Verriegelung L2 gespeichert. Darum wird der nicht übertragene Wert D1 daran gehindert, durch den Wert D2 zerstört zu werden, der neuerlich in der Verriegelung Lf ge speichert wird.

In dem Taktzyklus 4 wird der durch die Verriegelung Lf verrie gelte Wert D2 an die Verriegelung L2 übertragen und durch diese erneut verriegelt. Dieser Betrieb wird danach so wiederholt, daß die Daten D2 und D3 aufeinanderfolgend der Verriegelung L2 jeden Taktzyklus zugeführt werden und der verriegelte Wert der Verriegelung 2 wird dann der Ausgabeschaltung ODC durch das Übertragungsgatter XF geliefert. Derart werden die Daten D1, D2 und D3, die in definierte Zustände gebracht sind, an der füh renden Flanke des Taktsignals CLK aufeinanderfolgend ausgege ben.

Wie in dem Zeitablaufdiagramm aus Fig. 49 gezeigt ist, der Da tenleseteil des SDRAM kann in drei Pipelinestufen I bis III ge teilt werden. Unter Bezugnahme auf Fig. 48, die Pipelinestufe I befindet sich zwischen den Ausgabeknoten der Leseverstärker SAe und SAo und dem Selektor SEL (exklusive des Übertragungsgatters TG5). Die Pipelinestufe II wird durch das Übertragungsgatter TG5 und die Verriegelung L2 gebildet. Die Pipelinestufe III wird durch Übertragungsgatter XF und die Ausgabeschaltung ODC gebildet. Beim Datenlesen benötigt ein Betrieb zum Verstärken von Daten, die durch irgendeinen Leseverstärker verriegelt sind, durch irgendeinen Vorverstärker zum Übertragen an einen internen Lesedatenbus die meiste Zeit. Wenn der Selektor SEL zum gleichzeitigen Verriegeln von zwei Bit verwendet wird und die verriegelten 2-Bit-Daten aufeinanderfolgend in Übereinstim mung mit dem Signal CLK übertragen werden, können dem Betrieb bis zu der Verriegelung des Ausgabewertes des Vorverstärkers zwei Taktzyklen zugeordnet werden. Darum können die Daten mit einem ausreichenden Zeitspielraum selbst dann übertragen wer den, falls das Taktsignal CLK bei einer hohen Geschwindigkeit ist. In anderen Worten, die Daten können bei einer hohen Ge schwindigkeit ausgegeben werden.

Fig. 50 illustriert schematisch die Struktur des Datenleseteils des SDRAM. Das gerade Bitleitungspaar BLPe ist auf einem gera den Speicherfeld EMA angeordnet, während das ungerade Bitlei tungspaar BLPo auf einem ungeraden Speicherfeld OMA angeordnet ist. Zeilen- und Spaltendekoder sind für die geraden und unge raden Speicherfelder EMA bzw. OMA angeordnet. Bei der in Fig. 50 gezeigten Struktur des SDRAM werden Speicherzellendaten von zwei Bit insgesamt, ein Bit von jedem der geraden und ungeraden Speicherfelder EMA und OMA, gelesen und durch die Vorverstärker PAe und PAo verstärkt und danach aufeinanderfolgend Bit um Bit durch den Selektor SEL übertragen und dann werden die Daten durch die Verriegelung L2 und die Ausgabeschaltung ODC ausgege ben.

Die geraden und ungeraden Speicherfelder EMA und OMA sind un terschiedliche Speicherfelder und daher sind periphere Schal tungen (inklusive der Zeilen- und Spaltendekoder) für die gera den und ungeraden Speicherfelder EMA und OMA unabhängig vonein ander vorgesehen. Es wird ein Fall betrachtet, in dem die gera den und ungeraden Speicherfelder EMA und OMA als Bänke verwen det werden. In anderen Worten, es wird ein Fall betrachtet, in dem die geraden und ungeraden Speicherfelder EMA und OMA unab hängig voneinander in aktive/inaktive Zustände getrieben wer den. Wenn die geraden und ungeraden Speicherfelder EMA und OMA als Bänke verwendet werden, kann das ungerade Speicherfeld OMA zum Halten einer Wortleitung in einem ausgewählten Zustand aus gewählt werden, während auf eine Speicherzelle des geraden Speicherfeldes EMA zugegriffen wird. Darum kann ein Hochge schwindigkeitszugriff durch alternierendes Zugreifen auf die geraden und ungeraden Speicherfelder EMA und OMA ausgeführt werden, da es keine Notwendigkeit für eine sogenannte RAS-Vorladezeit gibt. Wenn die geraden und ungeraden Speicherfelder EMA und OMA als Bänke verwendet werden, tritt jedoch das fol gende Problem auf.

Fig. 51 ist ein Zeitablaufdiagramm, das eine Datenlesebe triebssequenz in einem Fall der Verwendung der geraden und un geraden Speicherfelder EMA und OMA, die in Fig. 50 gezeigt sind, als Bänke zeigt. Diese Figur zeigt eine Betriebssequenz beim Zugriff auf das gerade Speicherfeld EMA als ein Beispiel.

Die geraden und ungeraden Speicherfelder EMA bzw. OMA sind Bän ke. Darum muß eine Speicherzelle aus dem geraden Speicherfeld EMA ausgewählt werden und ihr Wert wird durch den Vorverstärker PAe jeden Taktzyklus verstärkt. Unter Bezugnahme auf Fig. 51, ein Lesebefehl wird in Taktzyklus 0 geliefert, die Bank des ge raden Speicherfeldes EMA wird spezifiziert und der Vorverstär ker PAe wird aktiviert. Der Wert (siehe (b) in Fig. 51) des Vorverstärkers PAe wird durch den Vorverstärker PAe verriegelt. In Taktzyklus 1 wird der verriegelte Wert des Vorverstärkers PAe an die Verriegelung Lf, die in dem Selektor SEL enthalten ist, geliefert ((c) in Fig. 51). Zu dieser Zeit wird nur ein einzelnes Feld verwendet und daher wird der Zustand des Aus wahlsignals Φe in Übereinstimmung mit einem Bankspezifizie rungssignal in dem Selektor SEL entschieden. Nämlich, die Ver riegelung Lf verriegelt den Speicherzellenwert in Übereinstim mung mit dem Auswahlsignal Φe, das in (f) in Fig. 51 gezeigt ist, in dem Taktzyklus 1. Der durch die Verriegelung Lf in dem Selektor SEL verriegelte Wert wird an die Verriegelung L2 über tragen.

In dem Taktzyklus 1 führt der Vorverstärker PAe einen Datenver stärkungsbetrieb aus, so daß der Ausgabewert des Vorverstärker PAe zu dem Wert D1 geändert wird, wie es in (b) in Fig. 51 ge zeigt ist. Dieser Wert D1 wird zu der Verriegelung Lf, die in dem Selektor SEL enthalten ist, in einen Taktzyklus 2 übertra gen. Der Wert D1 wird an die Verriegelung Lf in Synchronisation mit dem von der Verriegelung Lf zu der Verriegelung L2 übertra genen Wert D0 übertragen. Daher gibt es eine Möglichkeit, daß der Wert D0 vor der Übertragung desselben durch den Wert D1 er setzt wird, und daß der Wert D1 an die Verriegelung L2 übertra gen wird. Um eine solche Kollision von Daten zu verhindern, kann in Betracht gezogen werden, daß das Übertragungstaktsignal Φb um die Hälfte des Taktzyklus des Taktsignals CLK vorgescho ben bzw. vorauseilend gemacht wird, so daß das Übertragungs taktsignal Φb um 180° bezüglich des Auswahlsignals Φe aus der Phase ist. Jedoch tritt auch in diesem Fall das folgende Pro blem auf.

Fig. 52 ist ein Zeitablaufdiagramm, das Betriebsabläufe in ei nem Fall des Treibens des Übertragungstaktsignals Φb um 180° aus der Phase bezüglich des Auswahlsignals Φe darstellt. In dem Zeitablaufdiagramm, das in Fig. 52 gezeigt ist, wird das Takt signal Φb um die Hälfte des Taktzyklus früher auf ein hohes Ni veau gebracht als das in Fig. 51 gezeigte Taktsignal. Darum verriegelt die Verriegelung L2 den Wert D0 in Taktzyklus 2 und die Verriegelung L2 verriegelt den Wert D1 in Taktzyklus 3. Derart wird keine Datenkollision in der Verriegelung L2 verur sacht. Falls die CAS-Latenzzeit jedoch gleich 4 ist, überträgt die Verriegelung L2 den Wert an die Ausgabeschaltung ODC in Taktzyklus 3. Daher wird der in der Verrieglung L2 gespeicherte Wert D0 durch den Wert D1 ersetzt, bevor der Wert D0 an die Ausgabeschaltung ODC übertragen ist, und kann daher nicht aus gegeben werden.

Nämlich, der Wert kann nicht korrekt gelesen werden, wenn die CAS-Latenzzeit gleich 4 ist.

Es ist eine Aufgabe der vorliegenden Erfindung, eine Halblei terspeichervorrichtung anzugeben, die Daten bei einer hohen Ge schwindigkeit selbst in einer Bankstruktur, die eine frei wähl bare Anzahl von Bänken enthält, korrekt übertragen kann.

Es ist eine weitere Aufgabe der Erfindung, eine Synchron-Halb leiterspeichervorrichtung anzugeben, die eine interne Lese schaltung enthält, die Daten in einer Pipeline-Art bei hoher Geschwindigkeit selbst in einer Bankstruktur, die eine oder mehrere Bänke enthält, korrekt übertragen kann.

Diese Aufgabe wird gelöst durch eine Halbleiterspeichervorrich tung nach Anspruch 1.

Weiterbildungen der Erfindung sind in den Unteransprüchen ange geben.

Die Mehrzahl von Verriegelungen ist entsprechend der Vorver stärker in jeder Bank vorgesehen, so daß die Ausgabewerte der entsprechenden Vorverstärker aufeinanderfolgend zu der Mehrzahl von Verriegelungen übertragen und verriegelt werden und dann aufeinanderfolgend übertragen werden, wodurch keine Datenkolli sion verursacht wird, selbst falls der Vorverstärker in ent sprechenden Taktzyklen aktiviert wird und die Daten von dem Vorverstärker ausgegeben werden, und die Daten können korrekt in einer Pipeline-Weise übertragen werden.

Weitere Merkmale und Zweckmäßigkeiten von Ausführungsbeispielen der Erfindung ergeben sich aus der folgenden Beschreibung von Ausführungsbeispielen der Erfindung anhand der Figuren. Von den Figuren zeigen:

Fig. 1 die Struktur eines Hauptteils eines SDRAM entsprechend einer Ausführungsform 1 der vorliegenden Erfindung;

Fig. 2 ein Zeitablaufdiagramm, das Betriebsab läufe eines Datenleseteils, der in Fig. 1 gezeigt ist, zeigt;

Fig. 3 schematisch die Struktur eines Übertra gungssteuersignalerzeugungsteils, der in Fig. 1 gezeigt ist;

Fig. 4 eine beispielhafte Struktur einer Tei lerschaltung, die in Fig. 3 gezeigt ist;

Fig. 5A und 5B Ablaufdiagramme, die Betriebsabläufe der in Fig. 4 gezeigten Teilerschaltung zei gen;

Fig. 6 eine beispielhafte Struktur einer Steu ersignalerzeugungsschaltung, die in Fig. 3 gezeigt ist;

Fig. 7A bis 7C Zeitablaufdiagramme, die Betriebsabläufe der Steuersignalerzeugungsschaltung, die in Fig. 6 gezeigt ist, zeigen;

Fig. 8 eine beispielhafte Struktur einer Schal tung, die ein Übertragungstaktsignal er zeugt, wie sie in Fig. 3 gezeigt ist;

Fig. 9 ein Zeitablaufdiagramm, das Betriebsab läufe eines Übertragungstaktsignalerzeu gungsteils, der in Fig. 8 gezeigt ist, zeigt;

Fig. 10 beispielhafte Strukturen einer Ein-Takt-Schiebeschaltung und der Steuersignaler zeugungsschaltung, die in Fig. 3 gezeigt sind;

Fig. 11 ein Zeitablaufdiagramm, das Betriebsab läufe der Schaltungen, die in Fig. 10 gezeigt sind, zeigt;

Fig. 12 ein Zeitablaufdiagramm, das Betriebsab läufe der Schaltungen, die in Fig. 10 gezeigt sind, zeigt;

Fig. 13 die Strukturen eines Flip-Flops und ei nes Latenzzeit-Zählers, die in Fig. 8 gezeigt sind;

Fig. 14 ein Zeitablaufdiagramm, das Betriebsab läufe der in Fig. 13 gezeigten Schaltun gen zeigt;

Fig. 15 schematisch die Struktur des Steuersi gnalerzeugungsteils des SDRAM entspre chend der Ausführungsform 1 der vorlie genden Erfindung;

Fig. 16 eine beispielhafte Struktur einer Bank freigabeschaltung, die in Fig. 15 ge zeigt ist;

Fig. 17 ein Zeitablaufdiagramm, das Betriebsab läufe der in Fig. 16 gezeigten Bankfrei gabeschaltung zeigt;

Fig. 18 die Struktur einer Lokalübertragungsteu ersignalerzeugungsschaltung, die in Fig. 15 gezeigt ist;

Fig. 19 ein Zeitablaufdiagramm, das Betriebsab läufe der in Fig. 18 gezeigten Lokal übertragungsteuersignalerzeugungsschal tung zeigt;

Fig. 20 schematisch eine andere Struktur der Lo kalübertragungsteuersignalerzeugungs schaltung, die in Fig. 15 gezeigt ist;

Fig. 21 ein Zeitablaufdiagramm, das Betriebsab läufe der in Fig. 20 gezeigten Lokal übertragungsteuersignalerzeugungsschal tung zeigt;

Fig. 22 ein Zeitablaufdiagramm, das Betriebsab läufe der in Fig. 20 gezeigten Lokal übertragungsteuersignalerzeugungsschal tung zeigt;

Fig. 23 schematisch eine abermals weitere Struk tur der Lokalübertragungsteuersignaler zeugungsschaltung, die in Fig. 15 ge zeigt ist;

Fig. 24 ein Zeitablaufdiagramm, das Betriebsab läufe der in Fig. 23 gezeigten Lokal übertragungsteuersignalerzeugungsschal tung zeigt;

Fig. 25 ein Zeitablaufdiagramm, das Betriebsab läufe der in Fig. 23 gezeigten Lokal übertragungsteuersignalerzeugungsschal tung zeigt;

Fig. 26 ein Zeitablaufdiagramm, das Betriebsab läufe der in Fig. 23 gezeigten Lokal übertragungsteuersignalerzeugungsschal tung zeigt;

Fig. 27 schematisch die Struktur eines Spalten auswahlteils des SDRAM entsprechend der Ausführungsform 1 der vorliegenden Er findung;

Fig. 28 schematisch eine beispielhafte Struktur einer Vorverstärkersteuerschaltung, die in Fig. 27 gezeigt ist;

Fig. 29 schematisch die Struktur einer Vorver stärkergruppe, die in Fig. 27 gezeigt ist;

Fig. 30 schematisch die Gesamtstruktur des SDRAM entsprechend der Ausführungsform 1 der vorliegenden Erfindung;

Fig. 31 schematisch die Anordnung der Teile, die sich auf ein Freigabesignal beziehen, in der Anordnung, die in Fig. 30 gezeigt ist;

Fig. 32 schematisch die Anordnung der entspre chenden Bänke eines Datenübertragungs teils entsprechend der Ausführungsform 1 der vorliegenden Erfindung;

Fig. 33 schematisch die Struktur eines Daten übertragungsteils eines SDRAM entspre chend einer Ausführungsform 2 der vor liegenden Erfindung;

Fig. 34 eine beispielhafte Struktur des Daten übertragungsteils, der in Fig. 33 ge zeigt ist;

Fig. 35 schematisch die Struktur eines Daten übertragungsteils eines SDRAM entspre chend einer Ausführungsform 3 der vor liegenden Erfindung;

Fig. 36 eine beispielhafte Struktur eines Ini tialisierungsanweisungssignal-INIT2-Erzeugungsteils, der in Fig. 35 gezeigt ist;

Fig. 37 ein Zeitablaufdiagramm, das Betriebsab läufe des in Fig. 35 gezeigten Initiali sierungsanweisungssignal-Erzeugungsteils zeigt;

Fig. 38 eine beispielhafte Struktur eines Teils, der ein Initialisierungsanweisungssignal INIT3 erzeugt, der in Fig. 35 gezeigt ist, zeigt;

Fig. 39 ein Zeitablaufdiagramm, das Betriebsab läufe der in Fig. 38 gezeigten Schaltung zeigt;

Fig. 40 schematisch die Struktur einer Modifika tion der Ausführungsform 3 entsprechend der vorliegenden Erfindung;

Fig. 41 schematisch die Struktur eines in Fig. 40 gezeigten Initialisierungsanweisungs signal-Erzeugungsteils;

Fig. 42 ein Zeitablaufdiagramm, das Betriebsab läufe der in Fig. 41 gezeigten Schaltung zeigt;

Fig. 43 schematisch die Struktur eines Haupt teils eines SDRAM entsprechend einer Ausführungsform 4 der vorliegenden Er findung;

Fig. 44 schematisch die Struktur einer Modifika tion 1 der Ausführungsform 4 entspre chend der vorliegenden Erfindung;

Fig. 45 schematisch die Struktur einer Modifika tion 2 der Ausführungsform 4 entspre chend der vorliegenden Erfindung;

Fig. 46A und 46B die Struktur von Übertragungsgattern, die in der vorliegenden Erfindung ver wendet werden;

Fig. 47 ein Zeitablaufdiagramm, das einen Daten- Lese/Schreib-Betrieb eines herkömmlichen SDRAM zeigt;

Fig. 48 schematisch die Struktur eines Datenle seteils des herkömmlichen SDRAM;

Fig. 49 ein Zeitablaufdiagramm, das einen Daten lesebetrieb des in Fig. 48 gezeigten SDRAM zeigt;

Fig. 50 schematisch die Anordnung von Speicher feldern des herkömmlichen SDRAM;

Fig. 51 ein Problem der in Fig. 50 gezeigten An ordnung; und

Fig. 52 ein anderes Problem der in Fig. 50 ge zeigten Anordnung.

Ausführungsform 1

Fig. 1 illustriert schematisch die Struktur des Hauptteils ei nes SDRAM entsprechend einer Ausführungsform 1 der vorliegenden Erfindung. Diese Fig. 1 zeigt repräsentativ einen Datenleseweg bezüglich eines einzelnen Speicherfeldes (Bank). Unter Bezug nahme auf Fig. 1, der SDRAM weist einen Vorverstärker 1 zum Verstärken eines ausgewählten Speicherzellenwertes, der von dem Speicherfeld durch einen internen Datenbus GIO geliefert wird, als Reaktion auf die Aktivierung eines Vorverstärkerfreigabesignals PAE, einen Leseregisterteil 2 zum aufeinanderfolgenden Speichern von Daten DT1, die von dem Vorverstärker 1 zugeführt werden, in einer Mehrzahl von Verriegelungen, die darin enthal ten sind, einen Datenübertragungsteil 4 zum aufeinanderfolgen den Auswählen und Übertragen der in dem Leseregisterteil 2 ge speicherten Daten und einen Datenausgabeteil 6 zum aufeinander folgenden Aufnehmen von Daten DT2, die von dem Datenübertra gungsteil 4 übertragen werden, in Übereinstimmung mit einem Feld-(Bank)Spezifizierungssignal zum Ausgeben als externe Lese daten DQ.

Der Leseregisterteil 2 enthält ein Übertragungsgatter 2a zum Übertragen der Daten DT1 von dem Vorverstärker 1 als Reaktion auf ein Übertragungssteuersignal SW1a, eine Verriegelungsschal tung 2b zum Verriegeln des von dem Übertragungsgatter 2a gelie ferten Wertes, ein Übertragungsgatter 2c, das parallel mit dem Transfergatter 2a zum Übertragen der Daten DT1 von dem Vorver stärker 1 als Reaktion auf ein Übertragungssteuersignal SW2a vorgesehen ist, und eine Verriegelungsschaltung 2d zum Verrie geln des von dem Übertragungsgatter 2c übertragenen Wertes. Das Übertragungsgatter 2a wird zum Beispiel durch einen n-Kanal-MOS-Transistor 2aa gebildet, der das Übertragungssteuersignal SW1a an seinem Gate empfängt.

Die Verriegelungsschaltung 2b enthält einen CMOS-Inverter 2ba zum Invertieren des von dem Übertragungsgatter 2a gelieferten Wertes und einen CMOS-Inverter 2bb zum Invertieren einer Ausga be des Inverters 2ba zur Übertragung an einen Eingabeteil des Inverters 2ba. Das Übertragungsgatter 2c wird zum Beispiel durch einen n-Kanal-MOS-Transistor 2ca gebildet, der das Über tragungssteuersignal SW2a an seinem Gate empfängt. Die Verrie gelungsschaltung 2d enthält einen CMOS-Inverter 2da zum Inver tieren des von dem Übertragungsgatter 2c übertragenen Wertes und einen CMOS-Inverter 2db zum Invertieren des Ausgabewertes des Inverters 2da zum Übertragen an einen Eingang des Inverters 2da.

Der Datenübertragungsteil 4 enthält ein Übertragungsgatter 4a zum Übertragen des verriegelten Wertes der Verriegelungsschal tung 2b an einen internen Datenbus 5 als Reaktion auf ein Über tragungssteuersignal SW1b und ein Übertragungsgatter 4b zum Übertragen des verriegelten Wertes der Verriegelungsschaltung 2d auf den internen Datenbus 5 als Reaktion auf ein Übertra gungssteuersignal SW2b. Das Übertragungsgatter 4a enthält bei spielsweise einen n-Kanal-MOS-Transistor 4aa, der das Übertra gungssteuersignal SW1b an seinem Gate empfängt, und das Über tragungsgatter 4b enthält beispielsweise einen n-Kanal-MOS-Transistor 4bb, der das Übertragungssteuersignal SW2b an seinem Gate empfängt.

Der Datenausgabeteil 6 enthält ein Übertragungsgatter 6a zum Übertragen der Daten DT2 auf dem internen Datenbus 5, die von dem Datenübertragungsteil 4 übertragen werden, auf einen inter nen Lesedatenbus in Übereinstimmung mit einem Übertragungssteu ersignal SW3, das eine Feldspezifizierungsinformation enthält, eine Verriegelungsschaltung 6b zum Verriegeln des von dem Über tragungsgatter 6a übertragenen Wertes, ein Übertragungsgatter 6c zum Übertragen des durch die Verriegelungsschaltung 6b ver riegelten Wertes als Reaktion auf ein Übertragungssteuersignal SW4, eine Verriegelungsschaltung 6d zum Verriegeln des von dem Übertragungsgatter 6c übertragenen Wertes und einen Ausgabepuf fer 6e zum Puffern des durch die Verriegelungsschaltung 6d ver riegelten Wertes zum Ausgeben desselben als den Ausgabewert DQ als Reaktion auf die Aktivierung eines Ausgabefreigabesignals OE.

Das Übertragungsgatter 6a enthält beispielsweise einen n-Kanal-MOS-Transistor 6aa, der das Übertragungssteuersignal SW3 an seinem Gate empfängt. Die Verriegelungsschaltung 6b enthält ei nen CMOS-Inverter 6ba zum Invertieren des von dem Übertragungs gatter 6a übertragenen Wertes und einen CMOS-Inverter 6bb zum Invertieren des Ausgabewertes des CMOS-Inverters 6ba zum Über tragen an einen Eingabeteil des Inverters 6ba. Das Übertra gungsgatter 6c enthält beispielsweise einen n-Kanal-MOS-Transistor 6ca, der das Übertragungssteuersignal SW4 an seinem Gate empfängt. Die Verriegelungsschaltung 6d enthält einen CMOS-Inverter 6da zum Invertieren des von dem Übertragungsgat ter 6c übertragenen Wertes und einen CMOS-Inverter 6db zum In vertieren des Ausgabewertes des Inverters 6da zum Übertragen an einen Eingabeteil des Inverters 6da.

Der Ausgabepuffer 6e enthält einen CMOS-Inverter 6ea zum Inver tieren des Wertes von der Verriegelungsschaltung 6d, eine NAND-Schaltung 6eb, die den Wert von der Verriegelungsschaltung 6d und das Ausgabefreigabesignal OE empfängt, eine NAND-Schaltung 6ec zum Empfangen des Ausgabewertes des Inverters 6ea und des Ausgabefreigabesignals OE, einen CMOS-Inverter 6ed zum Inver tieren eines Auswahlsignals der NAND-Schaltung 6eb, einen CMOS-Inverter 6ef zum Invertieren eines Auswahlsignals der NAND-Schaltung 6ec, einen n-Kanal-MOS-Transistor 6eg, der leitet, wenn ein Ausgabesignal des Inverters 6ed auf einem hohen Niveau (Pegel) ist, zum Übertragen eines Signals auf einem Stromver sorgungsspannungspegel (VCC) an einen Ausgabeknoten (Ausgabeanschluß für Daten DQ) und einen n-Kanal-MOS-Transistor 6eh, der leitet, wenn ein Ausgabesignal des Inverters 6ef auf einem hohen Niveau ist, zum Entladen des Datenausgabeknotens auf den Massespannungspegel.

Der Inverter 6ed hat eine Pegelkonvertierungsfunktion (nicht klar gezeigt in Fig. 1), so daß ein Signal auf einem höheren Spannungspegel als dem der Stromversorgungsspannung VCC einem Gate des MOS-Transistors 6eg zugeführt wird, wodurch der MOS-Transistor 6eg das Signal auf dem Stromversorgungsspannungspe gel VCC an den Ausgabeknoten übertragen kann. Die Ausgabesteu ersignale SW3 und SW4 sind zwei Signale mit nicht überlappenden Phasen. Die Übertragungssteuersignale SW1a und SW1b sind eben falls zwei Signale mit nicht überlappenden Phasen. Des weiteren sind die Übertragungssteuersignale SW2a und SW2b ebenfalls zwei Signale mit nicht überlappenden Phasen. Die Übertragungssteuer signale SW1a und SW2a werden alternierend aktiviert, während die Übertragungssteuersignale SW1b und SW2b alternierend akti viert werden. Betriebsabläufe des Datenleseteils des SDRAM, der in Fig. 1 gezeigt ist, werden nun unter Bezugnahme auf ein Be triebszeitablaufdiagramm, das in Fig. 2 gezeigt ist, beschrie ben.

Vor einem Taktzyklus 0 wird ein Aktivierungsbefehl geliefert, das Feld ist in einem ausgewählten Zustand und ein Speicherzel lenwert ist durch einen Leseverstärker verriegelt.

Ein Lesebefehl, der ein Datenlesen anweist, wird in dem Taktzy klus 0 geliefert. In Übereinstimmung mit diesem Lesebefehl wird das Vorverstärkerfreigabesignal PAE in einen aktiven Zustand auf einem hohen Niveau als Reaktion auf ein Taktsignal CLK für einen vorbestimmten Zeitraum gebracht, wie es in (b) in Fig. 2 gezeigt ist. Als Reaktion auf diese Aktivierung des Vorverstär kerfreigabesignal PAE verstärkt der Vorverstärker 1 den Spei cherzellenwert, der auf die interne Datenbusleitung GIO gelesen ist. Als Reaktion auf diesen Verstärkungsbetrieb des Vorver stärkers 1 (als Reaktion auf die Aktivierung des Vorverstärker freigabesignals PAE) geht das Übertragungssteuersignal SW1a, das in (d) in Fig. 2 gezeigt ist, hoch, das Übertragungsgatter 2a überträgt den Wert DT1 (Q0) von dem Vorverstärker 1 und die Verriegelungsschaltung 2b verriegelt diesen Wert DT1 (Q0).

In Taktzyklus 1 wird das Vorverstärkerfreigabesignal PAE erneut als Reaktion auf das Taktsignal CLK aktiviert. Der Vorverstär ker 1 führt einen Verstärkungsbetrieb aus und liefert einen Wert Q1 als den Ausgabewert DT1. In diesem Taktzyklus 1 wird das Übertragungssteuersignal SW2a als Reaktion auf die Aktivie rung des Vorverstärkerfreigabesignal PAE aktiviert, das Über tragungsgatter 2c leitet und die Verriegelungsschaltung 2d ver riegelt den Wert Q1 von dem Vorverstärker 1. Zu diesem Zeit punkt geht das Übertragungssteuersignal SW1b hoch, das Übertra gungsgatter 4a leitet und der Wert Q0, der durch die Verriege lungsschaltung 2b verriegelt ist, wird auf den internen Daten bus 5 übertragen, wie es in (b) in Fig. 2 gezeigt ist. Bei die ser Aktivierung (hohes Niveau) des Übertragungssteuersignals SW1b ist das Übertragungssteuersignal SW2b in einem inaktiven Zustand (niedriges Niveau). Darum wird keine Kollision zwischen den verriegelten Daten der Verriegelungsschaltung 2b und den neuerlich aufgenommenen Verriegelungsdaten der Verriegelungs schaltung 2d auf dem internen Datenbus 5 verursacht.

Ebenfalls in den Taktzyklen 0 und 1 werden die Übertragungs steuersignale SW3 und SW4 in aktive Zustände gebracht, und die Übertragungsgatter 6a und 6c führen Übertragungsbetriebsabläufe aus. Jedoch ist das Ausgabefreigabesignal OE auf einem niedri gen Niveau eines inaktiven Zustands und der Ausgabepuffer 6e ist in einem Ausgabezustand hoher Impedanz, da die beiden MOS-Transistoren 6eg und 6eh in nicht-leitenden Zuständen sind.

In Taktzyklus 2 wird das Vorverstärkerfreigabesignal PAE erneut aktiviert, so daß der Vorverstärker 1 einen Wert Q2 als den Wert DT1 ausgibt. In diesem Taktzyklus 2 ist das Übertragungs steuersignal SW1a in einem aktiven Zustand auf einem hohen Ni veau, während das Übertragungssteuersignal SW2a auf einem nied rigen Niveau eines inaktiven Zustands ist. Darum wird der Wert Q2 zu der Verriegelungsschaltung 2b durch das Übertragungsgat ter 2a übertragen und dort verriegelt. In diesem Taktzyklus 2 ist andererseits das Übertragungssteuersignal SW2b aktiviert, und der Wert Q1, der durch die Verriegelungsschaltung 2b ver riegelt ist, wird auf den internen Datenbus 5 durch das Über tragungsgatter 4b übertragen. In diesem Taktzyklus 2 leitet das Übertragungsgatter 6a als Reaktion auf die Aktivierung des Übertragungssteuersignals SW3, so daß der Wert Q0 in der Ver riegelungsschaltung 6b gespeichert wird.

Dieser Taktzyklus 2 enthält einen Zeitraum, in dem die Übertra gungssteuersignale SW2b und SW3 gleichzeitig hoch gehen und die Übertragungsgatter 4b und 6a gleichzeitig in leitende Zustände eintreten. Aufgrund einer Verzögerung bei der Datenübertragung auf dem internen Datenbus 5 wird der verriegelte Wert der Ver riegelungsschaltung 6b jedoch daran gehindert, durch den neuer lich von dem Übertragungsgatter 4b übertragenen Wert Q1 ersetzt zu werden. Bei der Datenübertragung zu der Verriegelungsschal tung 6b ist das Übertragungssteuersignal SW4 auf einem niedri gen Niveau eines inaktiven Zustands.

In Taktzyklus 3 geht das Übertragungssteuersignal SW4 auf ein hohes Niveau eines aktiven Zustands, das Übertragungsgatter 6c leitet und der verriegelte Wert der Verriegelungsschaltung 6b wird an die Verriegelungsschaltung 6d übertragen. In diesem Taktzyklus 3 geht das Ausgabefreigabesignal OE auf ein hohes Niveau eines aktiven Zustands und der Ausgabepuffer 6e wird zum Ausgeben des gelesenen Wertes DQ entsprechend des von der Ver riegelungsschaltung 6d übertragenen Wertes Q0 aktiviert. In diesem Taktzyklus 3 wird im inneren ein Spaltenauswahlbetrieb entsprechend einer Burstadresse ausgeführt, eine neue Speicher zelle wird ausgewählt, dann wird das Vorverstärkerfreigabesi gnal PAE aktiviert und der Vorverstärker 1 führt einen Verstär kungsbetrieb zum Erzeugen eines neuerlich ausgewählten Spei cherzellenwertes Q3 als den Wert DT1 aus. In diesem Taktzyklus 3 geht das Übertragungssteuersignal SW2a auf ein hohes Niveau eines aktiven Zustandes und die Verriegelungsschaltung 2d ver riegelt den Wert Q3, der über das Übertragungsgatter 2c über tragen wird.

In diesem Taktzyklus 3 wird andererseits das Übertragungssteu ersignal SW1b aktiviert, das Übertragungsgatter 4a leitet, der durch die Verriegelungsschaltung 2b verriegelte Wert wird an den internen Datenbus 5 übertragen, und der Wert DT2 auf dem internen Datenbus 5 wird in den Wert Q2 geändert. In diesem Taktzyklus 3 tritt weiterhin das Übertragungssteuersignal SW3 in einen aktiven Zustand ein, das Übertragungsgatter 6a leitet und der Wert Q1, der zuvor auf den internen Datenbus 5 gelie fert worden ist, wird an die Verriegelungsschaltung 6b durch das Übertragungsgatter 6a übertragen und dort verriegelt.

In einem Taktzyklus 4 tritt das Übertragungssteuersignal SW4 in einen aktiven Zustand ein, das Übertragungsgatter 6c leitet und der verriegelte Wert Q1 der Verriegelungsschaltung 6b wird an die Verriegelungsschaltung 6d übertragen und nach außerhalb der Vorrichtung durch den aktiven Ausgabepuffer 6e ausgegeben. In den Taktzyklus 4 wird ein Spaltenauswahlbetrieb entsprechend einer Burstadresse ausgeführt, das Vorverstärkerfreigabesignal PAE wird aktiviert, und der Vorverstärker 1 verstärkt den Wert einer neuen Speicherzelle und erzeugt einen Wert Q4. In diesem Taktzyklus 4 wird das Übertragungssteuersignal SW1a in einen aktiven Zustand gebracht und der Wert Q4 wird über das Übertra gungsgatter 2a in der Verriegelungsschaltung 2b verriegelt. Parallel zu diesem Verriegelungsbetrieb tritt das Übertragungs steuersignal SW2b in einen aktiven Zustand ein und der Wert Q3, der durch die Verriegelungsschaltung 2d verriegelt ist, wird über das Übertragungsgatter 4b auf den internen Datenbus 5 übertragen. Das Übertragungssteuersignal SW3 wird aktiviert und das Übertragungsgatter 6a nimmt den bereits auf den internen Datenbus 5 gelesenen Wert auf und überträgt denselben an die Verriegelungsschaltung 6b, wodurch der Wert Q2 durch die Ver riegelungsschaltung 6b verriegelt wird. Dieser Betrieb wird von da an wiederholt. Die Burstadresse wird intern und sich in ei ner vorgeschriebenen Sequenz jeden Taktzyklus ändernd erzeugt, beginnend bei einer Kopfadresse auf das Anlegen des Lesebefehls hin.

Der externe Lesewert DQ wird durch eine externe Vorrichtung auf der führenden Flanke des Taktsignals CLK abgetastet. Darum kann der Vorverstärker 1 in jedem Taktzyklus zum Ausführen eines Da tenübertragungsbetriebes durch alternierendes Verriegeln von Daten in zwei Verriegelungsschaltungen 2b und 2d in dem Lesere gisterteil 2 aktiviert werden. Insbesondere bei einem Datenver riegelungsbetrieb von einer der beiden Verriegelungsschaltungen 2b und 2d überträgt die andere Verriegelung ihre verriegelten Daten auf den internen Datenbus 5, wodurch ein Wert einer Spei cherzelle zuverlässig in jedem Taktzyklus ohne eine Datenkolli sion auf dem internen Datenbus 5 durch alternierendes Verrie geln und Übertragen von Daten durch die Verriegelungsschaltun gen 2b und 2d zuverlässig übertragen werden kann.

Fig. 3 illustriert schematisch die Struktur eines Übertragungs steuersignalerzeugungsteils 10. Der Übertragungssteuersignaler zeugungsteil 10, der in Fig. 3 gezeigt ist, ist gemeinsam für eine Mehrzahl von Bänken vorgesehen. Die Übertragungssteuersi gnale SW1a, SW2a, SW1b und SW2b von diesem Übertragungssteuer signalerzeugungsteil 10 werden jeder Bank zugeführt, damit sie mit einem Bankfreigabesignal (Bankspezifizierungssignal) UND-verknüpft werden, zum Lesen von Daten aus einer ausgewählten Speicherzelle der entsprechenden Bank.

Unter Bezugnahme auf Fig. 3, der Übertragungssteuersignalerzeu gungsteil 10 weist eine Pulsgeneratorschaltung 10a zum Ausgeben des Vorverstärkerfreigabesignals PAE, das eine vorbestimmte Pulsbreite aufweist, als Reaktion auf ein Taktsignal ΦCLK, eine Frequenzteilerschaltung 10b, die bei Aktivierung eines CAS-Latenzzeit-Wertes CL4 zum Frequenzteilen des Taktsignals ΦCLK und zum Ausgeben komplementärer Ausgabesignale OUT1 und ZOUT1, die den doppelten Zyklus von demjenigen des Taktsignals ΦCLK aufweisen, aktiviert wird, und eine Steuersignalerzeugungs schaltung 10c zum Empfangen des Vorverstärkerfreigabesignals PAE und der Ausgabesignale OUT1 und ZOUT1 der Frequenzteiler schaltung 10b und zum alternierenden Aktivieren der Übertra gungssteuersignale SW1a und SW2a bei Deaktivierung (hohes Ni veau) des CAS-Latenzzeit-Wertes ZCL2 auf.

Der CAS-Latenzzeit-Wert CL4 ist auf ein hohes Niveau eines ak tiven Zustands gesetzt, wenn die CAS-Latenzzeit gleich 4 ist. Der CAS-Latenzzeit-Wert ZCL2 wird auf ein niedriges Niveau ei nes aktiven Zustandes gebracht, wenn die CAS-Latenzzeit gleich 2 ist. Wenn der CAS-Latenzzeit-Wert CL4 in einem inaktiven Zu stand auf einem niedrigen Niveau ist, führt die Frequenzteiler schaltung 10b keinen Frequenzteilerbetrieb aus sondern hält das Ausgabesignal OUT1 und das komplementäre Ausgabesignal ZOUT1 auf einem hohen bzw. niedrigen Niveau, entsprechend der später im Detail beschriebenen Struktur derselben. Die Steuersignaler zeugungsschaltung 10c ändert nur das Übertragungssteuersignal SW1a jeden Taktzyklus und fixiert das Übertragungssteuersignal SW2a in einem inaktiven Zustand auf einem niedrigen Niveau, wenn der CAS-Latenzzeit-Wert ZCL2 in einem aktiven Zustand auf einem niedrigen Niveau ist. In diesem Zustand werden daher Da ten durch das Übertragungsgatter 2a, die Verriegelungsschaltung 2b und das Übertragungsgatter 4a in dem in Fig. 1 gezeigten Leseregisterteil 2 übertragen.

Der Übertragungssteuersignalerzeugungsteil 10 weist weiter eine Ein-Takt-Schiebeschaltung 10d zum Übertragen der Ausgabesignale OUT1 und ZOUT1 der Teilerschaltung 10b, wobei dieselben um ei nen Zyklus des Taktsignals ΦCLK verzögert werden, eine Steuer signalerzeugungsschaltung 10e, die die Ausgabesignale OUT1D und ZOUT1D der Ein-Takt-Schiebeschaltung 10d und das Vorverstärker freigabesignal PAE empfängt, zum Ausgeben der Übertragungssteu ersignale SW1b und SW2b, eine Verzögerungsschaltung 10f zum Verzögern des Taktsignals ΦCLK um eine vorgeschriebene Zeit zur Bildung des Übertragungssteuersignals SW3 und einen Puffer 10g zum Puffern des Taktsignals ΦCLK zum Ausgeben des Übertragungs steuersignals SW4, welches synchron mit dem Taktsignal ΦCLK ist, auf. Das Taktsignal ΦCLK wird auf ein hohes Niveau in Syn chronisation mit dem externen Taktsignal CLK für einen Taktzy kluszeitraum, der gleich der Summe der Burstlänge und der CAS-Latenzzeit ist, gebracht, wenn ein Lesebefehl geliefert wird. Fig. 4 illustriert eine beispielhafte Struktur der Frequenztei lerschaltung 10b, die in Fig. 3 gezeigt ist. Unter Bezugnahme auf Fig. 4, die Teilerschaltung 10b enthält eine NAND-Schaltung 10ba, die das Übertragungstaktsignal ΦCLK und das geteilte Signal OUT1 empfängt, eine NAND-Schaltung 10bb, die das Übertra gungstaktsignal ΦCLK an ihrem einen Eingang empfängt, eine NAND-Schaltung 10bc, die ein Ausgangssignal der NAND-Schaltung 10ba an ihrem einen Eingang empfängt, und eine NAND-Schaltung 10bd, die ein Ausgangssignal der NAND-Schaltung 10bb an ihrem einen Eingang empfängt. Ein Ausgangssignal der NAND-Schaltung 10bd wird dem anderen Eingang der NAND-Schaltung 10bc geliefert und ein Ausgangssignal der NAND-Schaltung 10bc wird dem anderen Eingang der NAND-Schaltung 10bd geliefert. Die NAND-Schaltungen 10bc und 10bd bilden ein Flip-Flop.

Die Frequenzteilerschaltung 10b enthält weiter eine NAND-Schaltung 10be, die das Ausgangssignal der NAND-Schaltung 10bc und ein komplementäres Übertragungstaktsignal ΦZCLK empfängt, eine NAND-Schaltung 10bf, die das komplementäre Übertragungs taktsignal ΦZCLK und das Ausgangssignal der NAND-Schaltung 10bd empfängt, eine NAND-Schaltung 10bg, die ein Ausgangssignal der NAND-Schaltung 10be an ihrem einen Eingang empfängt, eine NAND-Schaltung 10bh, die Ausgangssignale der NAND-Schaltungen 10bf und 10bg und den CAS-Latenzzeit-Wert CL4 empfängt, und einen Inverter 10bi, der ein Ausgangssignal der NAND-Schaltung 10bh empfängt. Der Inverter 10bi gibt das komplementäre Ausgangs signal ZOUT1 aus, und die NAND-Schaltung 10bh gibt das Aus gangssignal OUT1 aus. Die Betriebsabläufe der Teilerschaltung 10b, die in Fig. 4 gezeigt ist, werden nun unter Bezugnahme auf die Zeitablaufdiagramme, die in den Fig. 5A und 5B gezeigt sind, beschrieben.

Unter Bezugnahme auf Fig. 5A, die Betriebsabläufe in einem Fall des Setzens in der CAS-Latenzzeit auf 4 werden nun beschrieben. Falls das Übertragungstaktsignal ΦCLK zu einem Zeitpunkt t1 an steigt, wenn das Ausgangssignal OUT1 auf einem hohen Niveau ist, wie es in (a) bis (d) in Fig. 5A gezeigt ist, gehen die Ausgangssignale der NAND-Schaltungen 10ba und 10bc auf niedrig bzw. hoch. Das komplementäre Ausgangssignal ZOUT1 ist auf einem niedrigen Niveau und das Ausgangssignal der NAND-Schaltung 10bb ist auf einem hohen Niveau. Darum ist ein Signal, das von der NAND-Schaltung 10bd an einen Knoten N1 ausgegeben wird, auf ei nem niedrigen Niveau.

Das Übertragungstaktsignal ΦCLK fällt auf ein niedriges Niveau und das komplementäre Übertragungstaktsignal ΦZCLK steigt auf ein hohes Niveau zu einem Zeitpunkt t2, wodurch die Ausgangs signale der NAND-Schaltungen 10ba und 10bb hoch gehen und das Flip-Flop, das durch die NAND-Schaltungen 10bc und 10bd gebil det wird, in einen Verriegelungszustand eintritt. Als Reaktion auf den Anstieg des Übertragungstaktsignals ΦZCLK arbeiten an dererseits die NAND-Schaltungen 10be und 10bf als Inverter, so daß die Ausgangssignale der NAND-Schaltungen 10bf und 10be hoch bzw. niedrig gehen. Derart geht das Ausgangssignal der NAND-Schaltung 10bg hoch, und dasjenige der NAND-Schaltung 10bh geht als Antwort auf niedrig. Nämlich, das Ausgangssignal OUT1 fällt auf einen niedrigen Pegel und das komplementäre Ausgangssignal ZOUT1 steigt auf einen hohen Pegel zum Zeitpunkt t2.

Das Übertragungstaktsignal ΦCLK steigt auf einen hohen Pegel zu einem Zeitpunkt t3, wodurch das Ausgangssignal der NAND-Schaltung 10bb auf niedrig geht und das Signal an dem Knoten N1 auf hoch geht. Das komplementäre Taktsignal ΦZCLK ist auf einem niedrigen Niveau, die Ausgangssignale der NAND-Schaltungen 10be und 10bf sind auf hohen Niveaus und die Zustände der Signale OUT1 und ZOUT1 bleiben unverändert.

Das Übertragungstaktsignal ΦCLK fällt auf ein niedriges Niveau zu einem Zeitpunkt t4, wodurch das Signal an dem Knoten N1 hoch ist, das Ausgangssignal der NAND-Schaltung 10bf auf niedrig geht und dasjenige der NAND-Schaltung 10bh hoch geht. Nämlich, das Ausgangssignal OUT1 geht auf hoch und das komplementäre Ausgangssignal ZOUT1 geht auf niedrig. Von da an werden diese Betriebsabläufe wiederholt und die Ausgangssignale OUT1 und ZOUT1 werden mit einer Periode, die das Doppelte derjenigen des Übertragungstaktsignal ΦCLK ist, geändert.

Betriebsabläufe in einem Fall des Einstellens der CAS-Latenzzeit auf einen Wert, der ein anderer als 4 ist, werden nun unter Bezugnahme auf die Fig. 5B beschrieben. In diesem Zu stand ist der CAS-Latenzzeit-Wert CL4 auf einem niedrigen Ni veau fixiert. Darum ist das Ausgangssignal der NAND-Schaltung 10bh auf einem hohen Niveau fixiert, während das Ausgangssignal OUT und das komplementäre Ausgangssignal ZOUT1 auf einem hohen bzw. einem niedrigen Niveau fixiert sind. Derart ist das Poten tialniveau des Knotens N1 auf einem niedrigen Niveau fixiert.

Fig. 6 illustriert eine beispielhafte Struktur der Steuersignal erzeugungsschaltung 10c, die in Fig. 3 gezeigt ist. Unter Bezugnahme auf Fig. 6, die Steuersignalerzeugungsschaltung 10c enthält eine Verzögerungsschaltung 10ca zum Verzögern des Vor verstärkerfreigabesignals PAE um eine vorgeschriebene Zeit, ei nen NAND-Schaltung 10cb, die ein Ausgangssignal der Verzöge rungsschaltung 10ca und das Ausgangssignal OUT1 der Frequenz teilerschaltung 10b, die in Fig. 4 gezeigt ist, empfängt, eine NAND-Schaltung 10cc, die das Ausgangssignal der Verzögerungs schaltung 10ca und das komplementäre Ausgangssignal ZOUT1 der Frequenzteilerschaltung 10b, die in Fig. 4 gezeigt ist, emp fängt, eine NAND-Schaltung 10cd, die den CAS-Latenzzeit-Wert ZCL2 und ein Ausgangssignal der NAND-Schaltung 10cb empfängt, einen Inverter 10ce, der den CAS-Latenzzeit-Wert ZCL2 empfängt, und eine NOR-Schaltung 10cf zum Empfangen der Ausgangssignale des Inverters 10ce und der NAND-Schaltung 10cc. Die NAND-Schaltung 10cd gibt das Übertragungssteuersignal SW1a aus, und die NOR-Schaltung 10cf gibt das Übertragungssteuersignal SW2a aus. Die Betriebsabläufe der Steuersignalerzeugungsschaltung 10c, die in Fig. 6 gezeigt ist, werden nun unter Bezugnahme auf die Zeitablaufdiagramme, die in den Fig. 7A bis 7G gezeigt sind, beschrieben.

Unter Bezugnahme auf die Fig. 7A, die Betriebsabläufe in einem Fall, in dem die CAS-Latenzzeit auf 4 eingestellt ist, werden nun beschrieben. Wenn die CAS-Latenzzeit gleich 4 ist, werden die CAS-Latenzzeit-Daten CL4 und ZCL2 entsprechend auf hohe Ni veaus eingestellt. In diesem Zustand arbeiten die NAND-Schaltung 10cd und die NOR-Schaltung 10cf als Inverter. Wenn ein Lesebefehl geliefert wird, wird das Übertragungstaktsignal ΦCLK erzeugt und das Vorverstärkerfreigabesignal PAE wird akti viert, die Verzögerungsschaltung 10ca verzögert dieses Vorver stärkerfreigabesignal PAE für eine vorgeschriebene Zeit. Das Signal OUT1 steigt auf ein hohes Niveau als Reaktion auf das Übertragungstaktsignal ΦCLK an. Wenn die vorgeschriebene Zeit nach der Aktivierung des Vorverstärkerfreigabesignals PAE abge laufen ist, geht das Ausgangssignal der NAND-Schaltung 10cb auf niedrig, während das verzögerte Vorverstärkerfreigabesignal PAE und das Ausgangssignal OUT1 auf hohen Niveaus sind, und das Übertragungssteuersignal SW1a, das von der NAND-Schaltung 10cd ausgegeben wird, geht als Reaktion auf hoch. Der Aktivierungs zeitraum (hohes Niveau) des Übertragungssteuersignals SW1a wird durch den Verzögerungsbetrag des Vorverstärkerfreigabesignals PAE entschieden. Das Vorverstärkerfreigabesignal PAE wird in einen aktiven Zustand für einen vorgeschriebenen Zeitraum als Reaktion auf das Übertragungstaktsignal ΦCLK gebracht. Darum kann die Verzögerungszeit der Verzögerungsschaltung 10ca geeig net so eingestellt werden, daß die Pulsbreite des Übertragungs steuersignals SW1a passend bzw. geeignet ist.

Das Vorverstärkerfreigabesignal PAE wird erneut im nächsten Zy klus 1 aktiviert. In diesem Zyklus 1 fällt das Ausgangssignal OUT1 auf ein niedriges Niveau in Synchronisation mit einem Ab fall des Übertragungstaktsignals ΦCLK, während das komplementä re Ausgangssignal ZOUT1 (nicht gezeigt) auf ein hohes Niveau ansteigt. In diesem Zustand ist daher das Ausgangssignal der NAND-Schaltung 10cb auf einem hohen Niveau und das Übertra gungssteuersignal SW1a bleibt auf einem niedrigen Niveau. Ande rerseits geht das Ausgangssignal der NAND-Schaltung 10cc für einen vorbestimmten Zeitraum als Reaktion auf das Ausgangs signal der Verzögerungsschaltung 10ca auf niedrig, und das Übertragungssteuersignal SW2a von der NOR-Schaltung 10cf geht als Reaktion auf hoch.

Wenn das Vorverstärkerfreigabesignal PAE in Taktzyklus 2 erneu ert wird, geht das Ausgangssignal OUT1 auf hoch und das komple mentäre Ausgangssignal ZOUT1 geht auf niedrig in Synchronisati on mit dem Abfall des Übertragungstaktsignals ΦCLK zu dieser Zeit. In diesem Zustand geht daher das Übertragungssteuersignal SW1a auf hoch, während das Übertragungssteuersignal SW2a auf einem niedrigen Niveau bleibt. In Taktzyklus 3 geht das Über tragungssteuersignal SW2a für einen vorgeschriebenen Zeitraum auf hoch, während das Übertragungssteuersignal SW1a auf einem niedrigen Niveau bleibt, vergleichbar zu Taktzyklus 1.

Wie oben beschrieben worden ist, können die Übertragungssteuer signale SW1a und SW2a jeden Taktzyklus durch UND-Verknüpfen Ausgangssignale der Frequenzteilerschaltung 10b mit dem Vorver stärkerfreigabesignal PAE alternierend aktiviert werden.

Unter Bezugnahme auf Fig. 7B, die Betriebsabläufe in dem Fall des Einstellens der CAS-Latenzzeit auf einen Wert, der ein an derer als 2 oder 4 ist, und das Fixieren der CAS-Latenzzeit-Werte ZCL2 und CL4 auf ein hohes bzw. niedriges Niveau werden nun beschrieben.

Wenn der CAS-Latenzzeit-Wert CL4 auf einem niedrigen Niveau fi xiert ist, ist das Ausgangssignal OUT1 auf einem hohen Niveau fixiert (siehe Fig. 5B). Darum ist das Ausgangssignal der NAND-Schaltung 10cc auf einem hohen Niveau fixiert, und das Übertra gungssteuersignal SW2a bleibt auf einem niedrigen Niveau. Ande rerseits ist der CAS-Latenzzeit-Wert CL2 auf einem hohen Niveau und die NAND-Schaltung 10cb arbeitet als ein Inverter. Daher wird nur das Übertragungssteuersignal SW1a entsprechend des Vorverstärkerfreigabesignal PAE nach einem Ablauf der Verzöge rungszeiten, die durch die Verzögerungsschaltung 10ca und die NAND-Schaltungen 10cb und 10cd geliefert werden, aktiviert. Nämlich, Daten werden in einer Pipeline-Art nur durch eine der beiden Verriegelungsschaltungen 2b und 2d in dem Leseregister teil 2 in diesem Zustand übertragen.

Unter Bezugnahme auf Fig. 7G, Betriebsabläufe in dem Fall des Einstellens der CAS-Latenzzeit auf 2 und des Bringens der CAS-Latenzzeit-Werte ZCL2 und CL4 auf niedrige Niveaus werden nun beschrieben. In diesem Zustand sind das Ausgangssignal OUT1 und das Übertragungssteuersignal SW1a, das von der NAND-Schaltung 10cd ausgegeben wird, entsprechend auf hohen Niveaus fixiert. Andererseits empfängt die NOR-Schaltung 10cf den CAS-Latenzzeit-Wert ZCL2 über den Inverter 10ce, wodurch das Über tragungssteuersignal SW2a auf einen niedrigen Niveau fixiert ist. Wenn die CAS-Latenzzeit auf 2 eingestellt ist, führt daher der Leseregisterteil 2 keinen Verriegelungs/Übertragungstakt betrieb aus, sondern nur ein Übertragungsgatter ist in einen Durchgangszustand gesetzt und ein durch den Vorverstärker 1 verstärkter Speicherzellenwert wird sofort übertragen (die Ver riegelungsschaltungen 2b und 2d haben zu dieser Zeit Verriege lungsfunktionen). In diesem Zustand wird daher der durch den Vorverstärker 1 verstärkte Speicherzellenwert sofort durch den Leseregisterteil 2 hindurchlaufen gelassen.

Fig. 8 illustriert die Struktur des Erzeugungsteils 15 für ein Übertragungstaktsignal ΦCLK. Unter Bezugnahme auf Fig. 8, der Übertragungstaktsignalerzeugungsteil 15 enthält eine Befehlsde koderschaltung 15a zum Bestimmen der Zustände der externen Steuersignale /RAS, /CS, /CAS und /WE in Synchronisation mit dem Anstieg des externen Taktsignals CLK, welches ein gepuffer tes Taktsignal sein kann, und zum Ausgeben eines Lesebetriebs modusanweisungssignal Φread als Reaktion auf die Ergebnisse der Bestimmung, einen Burstlängenzähler 15b, der als Reaktion auf das Lesebetriebsmodusanweisungssignal Φread aktiviert wird, zum Ausgeben eines Hochzählsignals Φb1 nach dem Zählen einer Burst längenperiode (Burstlängenzeitraum), ein Flip-Flop 15c, welches als Reaktion auf die Aktivierung des Lesebetriebsmodusanwei sungssignals Φread gesetzt und als Reaktion auf die Aktivierung des Ausgangssignals Φb1 von dem Burstlängenzähler 15b zurückge setzt wird, einen Latenzzeitzähler 15d zum Verzögern eines Aus gangssignals Φff des Flip-Flops 15c um den CAS-Latenzzeitraum (CAS-Latenzzeitperiode), eine ODER-Schaltung 15e, die das Aus gangssignal Φff des Flip-Flops 15c und ein Ausgangssignal (das Ausgabefreigabesignal) OE des Latenzzeitzählers 15d empfängt, eine NAND-Schaltung 15f zum Empfangen eines Ausgangssignals der ODER-Schaltung 15e und des Taktsignals CLK und eine Inverter schaltung 15g zum Invertieren eines Ausgangssignals der NAND-Schaltung 15f. Die Inverterschaltung 15g gibt das Übertragungs taktsignal ΦCLK aus, und die NAND-Schaltung 15f gibt das kom plementäre Übertragungstaktsignal ΦZCLK aus.

Der Burstlängenzähler 15b und der Latenzzeitzähler 15d weisen die Strukturen von Schieberegistern zum aufeinanderfolgenden Schieben von gelieferten Signalen in Synchronisation mit dem Taktsignal CLK auf, wie später beschrieben wird. Daher wird das Ausgangssignal Φb1 des Burstlängenzählers 15b nach einem Ablauf des Burstlängenzeitraums von der Aktivierung des Lesebetriebs modusanweisungssignals Φread aktiviert. Das Ausgabefreigabesignal OE, das von dem Latenzzeitzähler 15d ausgegeben wird, ist aktiviert, nachdem das Flip-Flop 15c gesetzt ist, d. h. in einem Zyklus, der der CAS-Latenzzeit um einen Taktzyklus vorläuft, nachdem ein Lesebefehl geliefert ist und das Lesebetriebsmodu sanweisungssignal Φread aktiviert ist. Das Ausgabefreigabesi gnal OE wird für den Burstlängenzeitraum aktiviert.

Die Befehlsdekoderschaltung 15a enthält eine Gateschaltung 15aa, die ein Zeilenadreßtaktsignal /RAS, ein Chipauswahlsignal /CS, ein Spaltenadreßtaktsignal /CAS, ein Schreibfreigabesignal /WE und das Taktsignal CLK empfängt, und eine Inverterschaltung 15ab, die ein Ausgangssignal der Gatterschaltung 15aa inver tiert. Die Gatterschaltung 15aa gibt ein Hochpegelsignal aus, wenn sowohl das Zeilenadreßtaktsignal /RAS als auch das Chip auswahlsignal /CS auf niedrigen Niveaus (Pegel) sind und das Spaltenadreßtaktsignal /CAS, das Schreibfreigabesignal /WE und das Taktsignal CLK auf hohen Niveaus (Pegel) sind.

Die Gatterschaltung 15aa wird freigegeben, wenn das Taktsignal CLK auf einem hohen Niveau ist, zum Bestimmen der Stromzustände der Signale /RAS, /CS, /CAS und /WE. Die Gatterschaltung 15aa und der Inverter 15ab der Befehlsdekoderschaltung 15a bilden einen Lesebefehlsdekoder. Befehlsdekoderschaltungen sind ent sprechend für andere Befehle vorgesehen. Die Betriebsabläufe des Übertragungssteuersignalerzeugungsteils 15, der in Fig. 8 gezeigt ist, werden nun unter Bezugnahme auf ein Zeitablaufdia gramm, das in Fig. 9 gezeigt ist, beschrieben.

Bevor der Lesebefehl geliefert wird, ist das Lesebetriebsmodu sanweisungssignal Φread auf einem niedrigen Niveau (siehe (b) in Fig. 9), und die Signale Φb1, Φff, OE und ΦCLK sind in inak tiven Zuständen.

Wenn der Lesebefehl in Taktzyklus 0 geliefert wird, geht das Lesebetriebsmodusanweisungssignal Φread von der Befehlsdekoder schaltung 15a für eine vorgeschriebene Zeit auf hoch. Die Be fehlsdekoderschaltung 15a enthält eine Einmalpulserzeugungs schaltung (nicht klar gezeigt), und das Lesebetriebsmodusanwei sungssignal Φread wird als ein Pulssignal erzeugt, welches für einen vorgeschriebenen Zeitraum als Reaktion auf den Anstieg eines Ausgangssignals von der Gatterschaltung 15aa auf hoch geht.

Als Reaktion auf den Anstieg des Lesebetriebsmodusanweisungs signal Φread wird das Flip-Flop 15c gesetzt und das Signal Φff, das in (d) in Fig. 9 gezeigt ist, steigt auf ein hohes Niveau an. Das Ausgangssignal der in ODER-Schaltung 15e geht als Reak tion auf den Anstieg des Signals Φff auf hoch, und die NAND-Schaltung 15f und die Inverterschaltung 15g erzeugen die Über tragungstaktsignale ΦCLK und ΦZCLK als Reaktion auf das Taktsignal CLK entsprechend. Das Lesebetriebsmodusanweisungssignal Φread wird dem Burstlängenzähler 15b geliefert, und das Aus gangssignal Φff des Flip-Flops 15c wird dem Latenzzeitzähler 15d geliefert. In Taktzyklus 3, der um ein Taktzyklus vor dem CAS-Latenzzeitzyklus liegt, tritt das Ausgabefreigabesignal OE von dem CAS-Latenzzeitzähler 15d in einen aktiven Zustand auf einem hohen Niveau ein. Der Wert Q wird entsprechend des Ausga befreigabesignals OE ausgegeben, um in einen definierten Zu stand an den führenden Flanken des Taktsignals CLK in den ent sprechenden Taktzyklen 4, 5, 6 und 7 einzutreten.

Der Latenzzeitzähler 15d überträgt das Auswahlsignal Φff des Flip-Flops 15c, während er dasselbe für einen Zeitraum, der um einen Taktzyklus kürzer als die CAS-Latenzzeit ist, verzögert. Die Burstlänge ist auf 4 eingestellt, und wenn eine Anzahl von Taktzyklen (vier Zyklen), die gleich der Burstlänge ist, von der Lieferung des Lesebefehls an abgelaufen ist, geht das Aus gangssignal Φb1 des Burstlängenzählers 15b auf hoch, das Flip-Flop 15c wird zurückgesetzt und das Signal Φff fällt auf ein niedriges Niveau. Ebenfalls in diesem Zustand ist das Ausgabe freigabesignal OE von dem Latenzzeitzähler 15a auf einem hohen Niveau, das Ausgangssignal der ODER-Schaltung 15e ist auf einem hohen Niveau und die Übertragungstaktsignale ΦCLK und ΦZCLK werden in Synchronisation mit dem Taktsignal CLK ausgegeben.

In Taktzyklus 7 nach einem Ablauf von drei Takten von dem Ab fall des Ausgangssignales Φff des Flip-Flops 15c fallen das Ausgabefreigabesignal OE des Latenzzeitzählers 15d und das Aus gabesignal der ODER-Schaltung 15e entsprechend auf niedrige Ni veaus. Derart werden das Übertragungstaktsignal ΦCLK und das komplementäre Übertragungstaktsignal ΦZCLK auf einem niedrigen bzw. hohen Niveau fixiert.

Aufgrund der Struktur des Übertragungssteuersignalerzeugungs teils 15, der in Fig. 8 gezeigt ist, können die Übertragungs taktsignale ΦCLK und ΦZCLK nur ausgegeben werden, wenn ein Lesebefehl geliefert wird. Der Übertragungstakterzeugungsteil 15 ist gemeinsam für eine Mehrzahl von Bänken vorgesehen, und die entsprechenden Signale werden mit einem Bankfreigabesignal UND-verknüpft und den Lesedatenübertragungsteilen der entspre chenden Bänke geliefert.

Fig. 10 illustriert beispielhafte Strukturen der Ein-Takt-Schiebeschaltung 10d und der Steuersignalerzeugungsschaltung 10e, die in Fig. 3 gezeigt sind. Unter Bezugnahme auf Fig. 10, die Ein-Takt-Schiebeschaltung 10d enthält einen getakteten In verter 10da, der aktiviert wird, wenn das Taktsignal CLK auf einem hohen Niveau ist, zum Durchlaufenlassen des Ausgangs signals OUT1 der Frequenzteilerschaltung 10b, die in Fig. 3 ge zeigt ist, eine NAND-Schaltung 10db, die die Stromversorgungs spannung VGG an ihrem einen Eingang empfängt, zum Arbeiten als ein Inverter, eine Inverterschaltung 10dc zum Invertieren eines Ausgangssignals der NAND-Schaltung 10db zum Liefern des Aus gangssignals an den anderen Eingang der NAND-Schaltung 10db, einen getakteten Inverter 10dd, der aktiviert wird, wenn das Taktsignal CLK auf einem niedrigen Niveau ist, zum Durchlaufen lassen des Ausgangssignals der NAND-Schaltung 10db, eine NAND-Schaltung 10de, die die Stromversorgungsspannung VGG an ihrem einen Eingang empfängt und als ein Inverter arbeitet, eine In verterschaltung 10df zum Invertieren eines Ausgangssignals der NAND-Schaltung 10de zum Liefern ihres Ausgabesignals an den an deren Eingang der NAND-Schaltung 10de, und eine Inverterschal tung 10dg zum Invertieren des Ausgangssignals der NAND-Schaltung 10de. Die NAND-Schaltung 10de gibt ein Ausgangssignal OUT1D aus und die Inverterschaltung 10dg gibt ein komplementä res Ausgangssignal ZOUT1D aus.

Die Steuersignalerzeugungsschaltung 10e enthält eine Verzöge rungsschaltung 10ea zum Verzögern des Vorverstärkerfreigabesi gnals PAE für eine vorgeschriebene Zeit, eine NAND-Schaltung 10eb, die ein Ausgangssignal der Verzögerungsschaltung 10ea und das Signal OUT1D empfängt, eine NAND-Schaltung 10ec, die das Ausgangssignal der Verzögerungsschaltung 10ea und das Signal ZOUT1D empfängt, eine Inverterschaltung 10ed zum Invertieren eines Ausgangssignals der NAND-Schaltung 10eb zum Ausgeben des Übertragungssteuersignals SW1b und eine Inverterschaltung 10ee zum Invertieren des Ausgangssignals der NAND-Schaltung 10ec zum Ausgeben des Übertragungssteuersignals SW2b. Die Betriebsabläu fe der Ein-Takt-Schiebeschaltung 10b und der Steuersignalerzeu gungsschaltung 10e, die in Fig. 10 gezeigt sind, werden nun un ter Bezugnahme auf die Zeitablaufdiagramme, die in Fig. 11 und 12 gezeigt sind, beschrieben.

Unter Bezugnahme auf Fig. 11, die Betriebsabläufe in einem Fall, in dem die CAS-Latenzzeit auf 4 eingestellt ist, werden beschrieben. Wenn die CAS-Latenzzeit gleich 4 ist, ist der CAS-Latenzzeit-Wert CL4 auf ein hohes Niveau gesetzt (siehe (h) in Fig. 11).

In Taktzyklus 0 werden sowohl das Vorverstärkerfreigabesignal PAE als auch das Übertragungstaktsignal ΦCLK und ebenso beide Übertragungssteuersignal SW1b und SW2b auf niedrige Niveaus ge setzt.

Wenn eine Lesebefehl in Taktzyklus 1 geliefert wird, wird die Frequenzteilerschaltung 10b entsprechend des Lesebetriebsmodu sanweisungssignals Φread aktiviert und das Übertragungstaktsignal ΦCLK wird erzeugt. Entsprechend dieses Lesebefehls wird das Vorverstärkerfreigabesignal PAE auf ein hohes Niveau für einen vorgeschriebenen Zeitraum gebracht. Entsprechend des Übertragungstaktsignals ΦCLK wird das Ausgangssignal OUT1 von der Frequenzteilerschaltung 10b, die in Fig. 4 gezeigt ist, mit einer Periode erzeugt, die das Doppelte der Periode des Über tragungstaktsignals ΦCLK ist. Wenn das Übertragungstaktsignal ΦCLK in Taktzyklus 1 hoch geht, ist das Taktsignal CLK auf ei nem niedrigen Niveau und der getaktete Inverter 10da ist in ei nem Ausgabezustand hoher Impedanz. In diesem Zustand bleibt das Ausgangssignal OUT1D der Ein-Takt-Schiebeschaltung 10d auf niedrigem Niveau. In diesem Taktzyklus 1 sind daher die Über tragungssteuersignale SW1b und SW2b immer noch auf niedrigen Niveaus.

In Taktzyklus 2 wird das Vorverstärkerfreigabesignal PAE für einen vorgeschriebenen Zeitraum erneut auf ein hohes Niveau ge bracht. In diesen Taktzyklus 2 invertiert der getaktete Inver ter 10da das Signal OUT1 und läßt es durchlaufen als Reaktion auf den Anstieg des Taktsignals CLK. Der getaktete Inverter 10dd ist in einem Ausgabezustand hoher Impedanz, da das Taktsi gnal CLK auf einem hohen Niveau ist. Dann fällt in diesem Takt zyklus 2 das Taktsignal CLK auf ein niedriges Niveaus wodurch der getaktete Inverter 10dd zum Invertieren und Durchgegeben des Signals OUT1, das durch die NAND-Schaltung 10db und die In verterschaltung 10dc verriegelt ist. Das Signal OUT1D steigt als Reaktion auf ein hohes Niveau an. Zu diesem Zeitpunkt ist der getaktete Inverter 10da in einem Ausgabezustand hoher Impe danz.

Wenn das Signal OUT1D in diesen Taktzyklus 2 auf ein hohes Ni veau ansteigt, geht das Ausgangssignal der NAND-Schaltung 10eb auf niedrig und das Übertragungssteuersignal SW1b geht auf hoch nach einem Ablauf der Verzögerungszeit, die durch die Verzöge rungsschaltung 10ea geliefert wird, als Reaktion auf die Akti vierung des Vorverstärkerfreigabesignals PAE. Andererseits ist das Signal ZOUT1D, welches ein invertiertes Signal des Signals OUT1D ist, auf einem niedrigen Niveau, wodurch das Ausgangs signal der NAND-Schaltung 10ec auf einem hohen Niveau ist, und das Übertragungssteuersignal SW2b ist auf einem niedrigen Ni veau.

In Taktzyklus 3 arbeitet der getaktete Inverter 10da in Syn chronisation mit dem Anstieg des Taktsignals CLK zum Aufnehmen des Niedrigpegelsignals OUT1. Da das Taktsignal CLK auf einem hohen Niveau ist, wird der getaktete Inverter 10dd in einen Ausgabezustand hoher Impedanz gebracht, und der Zustand des Signals OUT1D bleibt unverändert (bleibt auf dem hohen Niveau). Dann fällt das Taktsignal CLK auf ein niedriges Niveau, wodurch der getaktete Inverter 10da in einen Ausgabezustand hoher Impe danz eintritt, während der getaktete Inverter 10dd arbeitet und das Ausgangssignal OUT1D fällt auf ein niedriges Niveau. Ent sprechend dieses Abfalls dieses Signals OUT1D und der Aktivie rung (hohes Niveau) des verzögerten Vorverstärkerfreigabesi gnals PAE, das von der Verzögerungsschaltung 10ea ausgegeben wird, geht das Ausgangssignal der NAND-Schaltung 10ec auf nied rig und das Übertragungssteuersignal SW2b geht für einen vorge schriebenen Zeitraum auf hoch. Da das Signal OUT1D auf einem niedrigen Niveau ist, gibt die NAND-Schaltung 10eb ein Hochpe gelsignal aus und das Übertragungssteuersignal SW1b bleibt auf einem niedrigen Niveau.

In Taktzyklus 4 steigt das Taktsignal CLK erneut an und das Vorverstärkerfreigabesignal PAE wird erneut aktiviert. In Syn chronisation mit dem Anstieg des Taktsignals CLK arbeitet der getaktete Inverter 10da zum Invertieren und Durchgeben des Hochpegelausgangssignals OUT1. In Synchronisation mit dem Ab fall des Taktsignals CLK arbeitet der getaktete Inverter 10dd zum Bringen des Signals OUT1D zum Ansteigen auf ein hohes Ni veau. In diesem Taktzyklus 4 geht daher das Ausgangssignal der NAND-Schaltung 10ed auf niedrig und das Übertragungssteuersi gnal SW1b geht auf hoch, wenn das Ausgangssignal der Verzöge rungsschaltung 10ea auf hoch geht. Andererseits bleibt das Übertragungssteuersignal SW2b auf einem niedrigen Niveau, da das Ausgangssignal der NAND-Schaltung 10ec auf einem hohen Ni veau ist.

Danach werden die Übertragungssteuersignale SW1b und SW2b al ternierend für vorgeschriebene Zeiträume jedes Mal, wenn das Vorverstärkerfreigabesignal PAE aktiviert wird, aktiviert.

Das Signal OUT1 wird durch Ein-Takt-Schiebeschaltung 10d um ei nen Taktzyklus des Taktsignals CLK verzögert, wodurch ein ver riegelter Wert zu dem internen Datenbus 5 in dem nächsten Takt zyklus übertragen werden kann, nachdem der Wert durch die Ver riegelungsschaltung 2b, die in Fig. 1 gezeigt ist, verriegelt wurde.

Fig. 12 ist ein Zeitablaufdiagramm, das Betriebsabläufe der Ein-Takt-Schiebeschaltung 10d und der Steuersignalerzeugungs schaltung 10e in einem Fall zeigt, in dem die CAS-Latenzzeit auf einen Wert, der ein anderer als 4 ist, eingestellt ist.

Wie in (h) in Fig. 12 gezeigt ist, ist der CAS-Latenzzeit-Wert CL4 auf ein niedriges Niveau fixiert, wenn die CAS-Latenzzeit nicht gleich 4 ist. Wenn der CAS-Latenzzeit-Wert CL4 auf einem niedrigen Niveau ist, ist das Signal OUT1 auf einem hohen Ni veau fixiert und das Signal OUT1D ist ebenfalls auf einem hohen Niveau fixiert, unabhängig von der Anwesenheit/Abwesenheit des Übertragungstaktsignals ΦCLK, wie in (d) und (e) in Fig. 12 ge zeigt ist. In diesem Zustand arbeitet die NAND-Schaltung 10eb als ein Inverter, das Ausgangssignal der NAND-Schaltung 10ec ist auf einem hohen Niveau fixiert und das Übertragungssteuer signal SW2b ist auf einem niedrigen Niveau fixiert.

Wenn ein Lesebefehl in Taktzyklus 0 geliefert wird, und das Vorverstärkerfreigabesignal PAE aktiviert wird und das Aus gangssignal der Verzögerungsschaltung 10ea in jedem Taktzyklus aktiviert wird, geht daher das Übertragungssteuersignal SW1b für einen vorgeschriebenen Zeitraum auf hoch und ein Wert, der zu entweder der Verriegelungsschaltung 2b oder 2d übertragen ist, wird auf den internen Datenbus 5 gelesen. Wenn das Vorver stärkerfreigabesignal PAE in jedem Taktzyklus danach aktiviert wird, wird das Übertragungssteuersignal SW1b als Reaktion akti viert. Derart wird ein durch den Vorverstärker 1 verstärkter Wert zu dem internen Datenbus 5 durch nur eine Verriegelung und nur ein Übertragungsgatter bei hoher Geschwindigkeit übertra gen, wenn die CAS-Latenzzeit kürzer als 4 ist.

Die Ein-Takt-Schiebeschaltung 10d kann einen Übertragungsbe trieb entsprechend des Taktsignals ΦCLK ausführen.

Fig. 13 illustriert exemplarische Strukturen des Flip-Flops 15c und des CAS-Latenzzeit-Zählers 15d, die in Fig. 8 gezeigt sind. Unter Bezugnahme auf Fig. 13, das Flip-Flop 15c enthält einen Inverter 15ca, der das Lesebetriebsmodusanweisungssignal Φread empfängt, eine NAND-Schaltung 15cb, die ein Ausgangssignal des Inverters 15ca an ihrem einen Eingangsknoten empfängt, einen Inverter 15cc, der das Ausgangssignal Φb1 des Burstlängenzäh lers 15b, der in Fig. 8 gezeigt ist, empfängt, und eine NAND-Schaltung 15cd, die ein Ausgangssignal des Inverters 15cc emp fängt. Ein Ausgangssignal der NAND-Schaltung 15cd wird dem an deren Eingang der NAND-Schaltung 15cb geliefert.

Der Latenzzeitzähler 15d enthält einen Schieber 15da zum Ver schieben des Ausgangssignals Φff des Flip-Flops 15c in Synchro nisation mit dem Taktsignal CLK, einen Schieber 15db zum Über tragen eines Ausgangssignals des Schiebers 15da in Synchronisa tion mit dem Taktsignal CLK, einen Schieber 15dc zum Übertragen eines Ausgangssignals des Schiebers 15db in Synchronisation mit dem Taktsignal CLK, einen Drei-Zustands-Inverter 15dd zum Aus wählen und Durchgeben des Ausgangssignals des Schiebers 15da, wenn der CAS-Latenzzeit-Wert CL2 in einem aktiven Zustand auf einem hohen Niveau ist, einen Drei-Zustands-Inverter 15de zum Auswählen und Durchgeben des Ausgangssignals des Schiebers 15db, wenn der CAS-Latenzzeit-Wert CL3 in einem aktiven Zustand (hohes Niveau) ist, und einen Drei-Zustands-Inverter 15df zum Auswählen und Durchgeben des Ausgangssignals des Schiebers 15dc, wenn der CAS-Latenzzeit-Wert CL4 in einem aktiven Zustand ist.

Die Ausgaben der Drei-Zustands-Inverter 15dd, 15de und 15df sind gemeinsam mit einer Signalleitung 15dg gekoppelt. Das Aus gabefreigabesignal OE wird auf der Signalleitung 15dg erzeugt. Die Schieber 15da, 15db und 15dc sind in ihrer Struktur der Ein-Takt-Schiebeschaltung 15d, die in Fig. 10 gezeigt ist, ähn lich. Die Betriebsabläufe des Flip-Flops 15c und des Latenz zeitzählers 15d, die in Fig. 13 gezeigt sind, werden nun be schrieben.

Wenn die CAS-Latenzzeit auf 2 eingestellt ist, ist der CAS-Latenzzeit-Wert CL2 in einen aktiven Zustand gesetzt. Wenn die CAS-Latenzzeit gleich 3 ist, ist der CAS-Latenzzeit-Wert CL3 in einen aktiven Zustand gesetzt. Wenn die CAS-Latenzzeit auf 4 eingestellt ist, ist der CAS-Latenzzeit-Wert CL4 in einen akti ven Zustand gesetzt. Diese CAS-Latenzzeit-Werte CL2 bis CL4 sind in einen Befehlsregister (nicht gezeigt) zusammen mit vor hergehenden Burstlängendaten gespeichert. Der Benutzer stellt irgendeinen der CAS-Latenzzeit-Werte CL2 bis CL4 und den Burst längenwert in den Befehlsregister durch Einschreiben notwendi ger Daten in das Befehlsregister über einen Befehlsregister setzmodus ein.

Unter Bezugnahme auf Fig. 14, ein Lesebefehl wird in Taktzyklus 0 geliefert und das Lesebetriebsmodusanweisungssignal Φread wird in der Form eines Einmalpulses erzeugt. Derart geht das Ausgangssignal des Inverters 15ca in dem Flip-Flop 15c auf niedrig und das Signal Φff von der NAND-Schaltung 15cd steigt auf ein hohes Niveau an. Das Ausgangssignal Φb1 des Burstlän genzählers 15b ist auf einem niedrigen Niveau und das Ausgangs signal der NAND-Schaltung 15cd ist auf einem hohen Niveau.

Der Schieber 15da gibt das Signal Φff mit einer Verzögerung von einem Taktzyklus aus, der Schieber 15db verzögert das Ausgangs signal des Schiebers 15da um einen Taktzyklus und der Schieber 15dc verzögert das Ausgangssignal des Schiebers 15db um einen Taktzyklus. Wenn der CAS-Latenzzeit-Wert CL2 in einem aktiven Zustand ist, geht daher das Ausgangssignal des Schiebers 15da auf hoch und das Ausgabefreigabesignal OE wird auf ein hohes Niveau als Reaktion darauf in Taktzyklus 1 gebracht.

Wenn die CAS-Latenzzeit auf 3 eingestellt ist, tritt das Aus gangssignal des Schiebers 15bb in einen aktiven Zustand ein. Das Ausgabefreigabesignal OE wird in Taktzyklus 2 aktiviert. Wenn die CAS-Latenzzeit auf 4 eingestellt ist, tritt das Aus gangssignal des Schiebers 15dc in einen aktiven Zustand in Taktzyklus 3 ein und das Ausgabefreigabesignal OE tritt in ei nen aktiven Zustand auf einem hohen Niveau in Taktzyklus 3 ein.

Der Lesewert Q tritt in einen definierten Zustand auf der füh renden Flanke des Taktsignals CLK in Taktzyklus 2 ein, wenn die CAS-Latenzzeit gleich 2 ist, und der Wert Q tritt in einen de finierten Zustand auf der führenden Flanke des Taktsignals CLK in dem Taktzyklus 3 ein, wenn die CAS-Latenzzeit gleich 3 ist, während der Wert Q in einen definierten Zustand auf der führen den Flanke des Taktsignals CLK in Taktzyklus 4 eintritt, wenn die CAS-Latenzzeit gleich 4 ist.

Bei der in Fig. 13 gezeigten Struktur fällt das Ausgabefreiga besignal OE auf ein niedriges 99999 00070 552 001000280000000200012000285919988800040 0002019742700 00004 99880Niveau, wenn es aktiviert ist. Jedoch kann das in Fig. 14 gezeigte Betriebssignalformdiagramm durch Einsetzen einer Inverterschaltung in die Signalleitung 15dg erhalten werden.

Alternativ können die Ausgangssignale der NAND-Schaltungen 15cb und 15cd des Flip-Flop 15c verwendet werden und die Schieber 15da, 15db und 15dc werden durch NAND-Schieberegister zum Über tragen von wahren und komplementären Daten ausgebildet, während komplementäre Ausgangssignale durch die Drei-Zustands-Inverter 15dd, 15de und 15df ausgewählt werden.

Wenn das Ausgangssignal Φb1 des Burstlängenzählers 15b auf ein hohes Niveau ansteigt, geht das Ausgangssignal des Inverters 15cc auf niedrig, das Ausgangssignal der NAND-Schaltung 15cd geht auf hoch und das Signal Φff von der NAND-Schaltung 15cb geht als Reaktion auf niedrig. Darum wird das Ausgabefreigabe signal OE in einen aktiven Zustand auf einem hohen Niveau für eine Taktzyklusperiode der Burstlänge gebracht.

Fig. 15 illustriert schematisch eine Struktur zur Steuersignal erzeugung. Diese Fig. 15 zeigt eine Struktur bezüglich ei ner einzelnen Speicherbank MBK. Der Übertragungssteuersignaler zeugungsteil 10 und der Übertragungstakterzeugungsteil 15, die in den Fig. 3 bzw. 8 gezeigt sind, sind gemeinsam für eine Mehrzahl von Speicherbänken vorgesehen. Bezüglich der Speicher bank MBK ist eine Lokaldatenübertragungsschaltung 20 zum Über tragen von Daten, die aus einem entsprechenden Speicherfeld ge lesen sind, in Übereinstimmung mit Übertragungssteuersignalen SW1a, SW1b, SW2a, SW2b und SW3 und einem Bankfreigabesignal BEi (i = 0 bis m) von einer Bankfreigabeschaltung 17 vorgesehen.

Die Freigabeschaltung 17 wird als Reaktion auf das Lesebe triebsmodusanweisungssignal Φread von einem Befehlsdekoder, der in dem Übertragungstakterzeugungsteil 15 enthalten ist, akti viert zum Dekodieren von Bankadreßsignalen BA0 bis BAk und zum Aktivieren des Bankfreigabesignals BEi für eine Speicherbank, die durch irgendein Bankadreßsignal spezifiziert ist. Unter Be zugnahme auf Fig. 15, ein Bankfreigabesignal BE0 von der Bank freigabeschaltung 17 wird der Lokaldatenübertragungsschaltung 20 geliefert.

Die Lokaldatenübertragungsschaltung 20 enthält eine Lokal datenübertragungssteuersignalerzeugungsschaltung 22, die bei Aktivierung des Bankfreigabesignals BE0 von der Bankfreigabe schaltung 17 zum Erzeugen von Lokalübertragungssteuersignalen entsprechend der Übertragungssteuersignale SW1a, SW1b, SW2a, SW2b und SW3 von dem Übertragungssteuersignalerzeugungsteil 10 aktiviert wird, eine Datenübertragungsschaltung 24 zum Übertra gen von gelesenen Daten von einem Vorverstärker in Übereinstim mung mit Übertragungssteuersignalen LSW1a, LSW2a, LSW1b und LSW2b von der Lokaldatenübertragungssteuersignalerzeugungsschal tung 22 und ein Übertragungsgatter 6a zum Übertragen der von der Datenübertragungsschaltung 24 übertragenen Daten in Über einstimmung mit einem Lokalübertragungssteuersignal LSW3 von der Lokaldatenübertragungssteuersignalerzeugungsschaltung 22.

Die Datenübertragungsschaltung 24 enthält den Leseregisterteil 2 und den Datenübertragungsteil 4, die in Fig. 1 gezeigt sind. Das Übertragungsgatter 6a ist identisch zu demjenigen, das in Fig. 1 gezeigt ist. Ein Ausgangssignal dieses Übertragungsgat ters 6a wird einer Ausgabepufferschaltung 6f geliefert.

Die Ausgabepufferschaltung 6f enthält die Komponenten des Aus gangsteils 6 exklusive des Übertragungsgatters 6a. Diese Ausga bepufferschaltung 6f gibt aufeinanderfolgend die Daten in Über einstimmung mit dem Übertragungssteuersignal SW4 von dem Über tragungssteuersignalerzeugungsteil 10 und dem Ausgabefreigabe signal OE von dem Übertragungstakterzeugungsteil 15 aus.

Fig. 16 illustriert eine beispielhafte Struktur der Bankfreiga beschaltung 17, die in Fig. 15 gezeigt ist. Unter Bezugnahme auf Fig. 16, die Bankfreigabeschaltung 17 enthält einen Bankde koder 17a, der als Reaktion auf die Aktivierung eines Bankdeko derfreigabesignals Φbde, das von dem Befehlsdekoder zum Deko dieren der Bankadreßsignale BA0 bis BAk ausgegeben wird, akti viert wird und eines der Bankspezifizierungssignale BY0 bis BYm in einen aktiven Zustand treibt, NAND-Schaltungen 17a0 bis 17am, die entsprechend der Bankspezifizierungssignale BY0 bis BYm entsprechend vorgesehen sind, zum UND-Verknüpfen der ent sprechenden Bankspezifizierungssignale BY0 bis BYm mit dem Da tenlesebetriebsmodusanweisungssignal Φread und Flip-Flops 17b0 bis 17bm, die entsprechend der NAND-Schaltungen 17a0 bis 17am entsprechend vorgesehen sind, als Reaktion auf die Aktivierung von Ausgangssignalen der entsprechenden NAND-Schaltungen 17a0 bis 17am gesetzt werden und, wenn das Ausgangssignal Φb1 des Burstlängenzählers 15b aktiviert ist, zurückgesetzt werden.

Die Flip-Flops 17b0 bis 17bm geben die Bankfreigabesignale BE0 bis BEm entsprechend aus. Das Bankdekoderfreigabesignal Φbde und das Datenlesebetriebsmodusanweisungssignal Φread werden von dem Befehlsdekoder ausgegeben. Das Signal Φb1 wird von dem Burstlängenzähler 15b ausgegeben, der in Fig. 8 gezeigt ist. Die Betriebsabläufe der Bankfreigabeschaltung 17, die in Fig. 16 gezeigt ist, werden nun unter Bezugnahme auf ein Zeitablauf diagramm, das in Fig. 17 gezeigt ist, beschrieben. Unter Bezug nahme auf Fig. 17, die Burstlänge ist gleich 4.

In Taktzyklus 0 sind alle Signale in einem inaktiven Zustand auf niedrigen Niveaus, da kein Lesebefehl bis dahin zugeführt worden ist.

Wenn ein Lesebefehl in Taktzyklus 1 geliefert wird, wird das Lesebetriebsmodusanweisungssignal Φread von dem Befehlsdekoder in einen aktiven Zustand auf einem hohen Niveau für einen vor geschriebenen Zeitraum gebracht. In Synchronisation mit oder vor dieser Aktivierung des Lesebetriebsmodusanweisungssignals Φread wird das Bankdekoderfreigabesignal Φbde aktiviert. Als Reaktion auf diese Aktivierung des Bankdekoderfreigabesignals Φbde dekodiert der Bankdekoder 17a gelieferte Bankadressen BA0 bis BAk und treibt eines der Bankspezifizierungssignale BY0 bis BYm in einen aktiven Zustand. Unter Bezugnahme auf Fig. 17, das Bankspezifizierungssignal BY0 wird in einen aktiven Zustand ge trieben.

Als Reaktion auf diese Aktivierung des Bankspezifizierungs signal BY0 geht das Ausgangssignal der NAND-Schaltung 17a0 auf hoch, das Flip-Flop 17b0 wird gesetzt und das Bankfreigabesignal BE0 wird in einen aktiven Zustand getrieben. Die verblei benden Bankfreigabesignale . . . BEm verbleiben in inaktiven Zu ständen, da die Bankspezifizierungssignale . . . BYm in inaktiven Zuständen auf niedrigen Niveaus verbleiben.

Wenn vier Taktzyklen, die durch die Burstlänge spezifiziert sind, abgelaufen sind, steigt das Signal Φb1 von dem Burstlän genzähler 15b auf ein hohes Niveau, das Flip-Flop 17b0 wird zu rückgesetzt, das Bankfreigabesignal BE0 wird auf ein niedriges Niveau eines inaktiven Zustands in Taktzyklus 5 getrieben. Der art ist der Datenlesebetrieb für die Speicherbank, die durch das Bankspezifizierungssignal BY0 spezifiziert wurde, vervoll ständigt.

Fig. 18 illustriert die Struktur eines Teils zum Erzeugen der Lokalübertragungssteuersignale LSW1a und LSW2a, der in der Lo kaldatenübertragungssteuersignalerzeugungsschaltung 22, die in Fig. 15 gezeigt ist, enthalten ist. Unter Bezugnahme auf Fig. 18, die Lokaldatenübertragungssteuersignalerzeugungsschaltung 22 enthält eine UND-Schaltung 22aa, die das Bankfreigabesignal BE0 und das Übertragungssteuersignal SW1a empfängt, und eine UND-Schaltung 22ab, die das Bankfreigabesignal BE0 und das Übertra gungssteuersignal SW2a empfängt. Die UND-Schaltung 22aa gibt Lokalübertragungssteuersignal LSW1a aus, während die UND-Schaltung 22ab das Lokalübertragungssteuersignal LSW2a ausgibt. In Übereinstimmung mit dem Lokalübertragungssteuersignalen LSW1a und LSW2a werden Daten, die aus der entsprechenden Spei cherbank MBK (siehe Fig. 15) gelesen und durch den Vorverstär ker 1 verstärkt worden sind, aufeinanderfolgend übertragen und verriegelt. Die Betriebsabläufe der Lokaldatenübertragungssteu ersignalerzeugungsschaltung 22, die in Fig. 18 gezeigt ist, werden nun unter Bezugnahme auf ein Betriebszeitablaufdiagramm, das in Fig. 19 gezeigt ist, beschrieben.

In Taktzyklus 0 ist noch kein Lesebefehl zugeführt worden und alle Übertragungssteuersignale sind in einem inaktiven Zustand auf niedrigen Niveaus, während das Bankfreigabesignal BE0 eben falls in einem inaktiven Zustand ist.

Wenn ein Lesebefehl in Taktzyklus 1 geliefert wird, und die Speicherbank MBK spezifiziert wird, tritt das Bankfreigabesi gnal BE0 in einen aktiven Zustand auf einem hohen Niveau ein. Als Reaktion auf diese Aktivierung des Lesebetriebsmodusanwei sungssignals Φread werden die Übertragungssteuersignale SW1a und SW2a alternierend jeden Taktzyklus in dem Übertragungssteu ersignalerzeugungsteil 10 aktiviert, wie zuvor beschrieben wor den ist. Das Vorverstärkerfreigabesignal PAE wird als Reaktion auf das Taktsignal ΦCLK aktiviert. Das Vorverstärkerfreigabesi gnal PAE wird für eine Anzahl von Malen, die gleich der Summe der Burstlänge und der CAS-Latenzzeit ist, aktiviert. Entspre chend der Übertragungssteuersignale SW1a und SW2a werden die Lokalübertragungssteuersignale LSW1a und LSW2a alternierend in den Taktzyklen 1 bis 4 entsprechend aktiviert. In Taktzyklus 5 wird das Bankfreigabesignal BE0 in einen inaktiven Zustand auf einem niedrigen Niveau gebracht, aufgrund einer Übertragung von Daten in einer Anzahl, die gleich der Burstlänge ist. Darum werden die Lokalübertragungssteuersignale LSW1a und LSW2a selbst dann nicht aktiviert, falls die Übertragungssteuersigna le SW1a und SW2a danach aktiviert werden.

Aufgrund der zuvor beschriebenen Struktur können Daten, die durch die Burstlänge spezifiziert sind, zuverlässig alternie rend von dem Vorverstärker 1 zu den Verriegelungsschaltungen 2b und 2d übertragen und von diesen verriegelt werden, in Überein stimmung mit dem Bankfreigabesignal BE0.

Fig. 20 illustriert schematisch die Struktur eines Teils zur Erzeugung der Lokalübertragungssteuersignale LSW1b und LSW2b, der in der Lokaldatenübertragungssteuersignalerzeugungsschaltung 22 enthalten ist, die in Fig. 15 gezeigt ist. Unter Bezugnahme auf Fig. 20, der Lokalübertragungssteuersignalerzeugungsteil enthält eine Schiebeschaltung 22ba zum Verzögern des Bankfrei gabesignals BE0 um einen Taktzyklus des Taktsignals CLK, eine ODER-Schaltung 22bb, die ein Ausgangssignal der Schiebeschal tung 22ba und das Bankfreigabesignal BE0 empfängt, eine UND-Schaltung 22bc, die ein Ausgangssignal BED der ODER-Schaltung 22bb und das Übertragungssteuersignal SW2b empfängt und eine UND-Schaltung 22bd zum Empfangen des Signals BED und das Über tragungssteuersignal SW2b. Die UND-Schaltung 22bc gibt das Lo kalübertragungssteuersignal LSW1b aus, während die UND-Schaltung 22bd das Lokalübertragungssteuersignal LSW2b ausgibt. Die Betriebsabläufe des Lokalübertragungssteuersignalerzeugungs teils, der in Fig. 20 gezeigt ist, werden nun unter Bezugnahme auf die Zeitablaufdiagramme, die in Fig. 21 und 22 gezeigt sind, beschrieben.

Unter Bezugnahme auf Fig. 21, die Betriebsabläufe in einem Fall, in dem die CAS-Latenzzeit auf 4 eingestellt ist, werden beschrieben. In Taktzyklus 0 wird ein Lesebefehl geliefert, das Lesebetriebsmodusanweisungssignal Φread wird in einen aktiven Zustand auf einem hohen Niveau für einen vorgeschriebenen Zeit raum gebracht und das Bankfreigabesignal BE0 geht als Reaktion auf hoch. Als Reaktion auf diese Aktivierung des Bankfreigabe signals BE0 tritt das verlängerte Bankfreigabesignal BED von der ODER-Schaltung 22bb ebenfalls in einen aktiven Zustand auf einem hohen Niveau ein. Die Übertragungssteuersignale SW1b und SW2b werden alternierend für vorgeschriebene Zeiträume vom Taktzyklus 1 an aktiviert, verzögert um einen Taktzyklus von der Lieferung des Lesebefehls. Das Vorverstärkerfreigabesignal PAE wird in einen aktiven Zustand für den Taktzykluszeitraum der Summe der Burstlänge und der CAS-Latenzzeit gebracht, und die Übertragungssteuersignale SW1b und SW2b werden für Peri oden, die länger als der Taktzyklus der Burstlänge sind, akti viert.

Wenn das Übertragungssteuersignal SW1b in Taktzyklus 1 akti viert wird, wird das Lokalübertragungssteuersignal LSW1b von der UND-Schaltung 22bc aktiviert. Wenn das Übertragungssteuer signal SW2b in Taktzyklus 2 aktiviert wird, wird das Lokalüber tragungssteuersignal LSW2b von der UND-Schaltung 22bd akti viert. In Taktzyklus 3 wird das Lokalübertragungssteuersignal LSW1b entsprechend der Aktivierung des Übertragungssteuersi gnals SW1b aktiviert.

In Taktzyklus 4 wird das Bankfreigabesignal BE0 in einen inak tiven Zustand auf einem niedrigen Niveau gebracht, während das Ausgangssignal von der Schiebeschaltung 22ba in einen aktiven Zustand auf einem hohen Niveau gebracht wird und das verlänger te Bankfreigabesignal BED bleibt immer noch in einem aktiven Zustand. In diesem Taktzyklus 4 wird daher das Lokalübertra gungssteuersignal LSW2b entsprechend des Übertragungssteuersi gnals SW2b aktiviert.

In Taktzyklus 5 wird das verlängerte Bankfreigabesignal BED von der ODER-Schaltung 22bb in einen inaktiven Zustand auf einem niedrigen Niveau gebracht. In diesem Zustand verbleiben daher die Lokalübertragungssteuersignale LSW1b und LSW2b auf niedri gen Niveaus eines inaktiven Zustandes, selbst falls die Über tragungssteuersignale SW1b und SW2b aktiviert werden. Derart werden alle Daten der Burstlänge auch transferiert, wenn die CAS-Latenzzeit gleich 4 ist.

Unter Bezugnahme auf Fig. 22, die Betriebsabläufe in einem Fall, in dem die CAS-Latenzzeit auf einen Wert eingestellt ist, der ein anderer als 4 ist, wird beschrieben. Wenn die CAS-Latenzzeit nicht gleich 4 ist, wird das Lokalübertragungssteu ersignal LSW2b auf einem niedrigen Niveau fixiert. Darum ist Lokalübertragungssteuersignal LSW2b ebenfalls auf einem niedri gen Niveau fixiert.

Wenn ein Lesebefehl in Taktzyklus 0 geliefert wird, wird das Datenlesebetriebsmodusanweisungssignal Φread aktiviert, und das Bankfreigabesignal BE0 ebenso wie das verlängerte Bankfreigabe signal BED werden in aktive Zustände auf hohen Niveaus ge bracht. Wenn der Lesebefehl geliefert wird, wird das Übertra gungssteuersignal SW1b in einen aktiven Zustand auf einem hohen Niveau für einen vorgeschriebenen Zeitraum entsprechend des Vorverstärkerfreigabesignal PAE (nicht gezeigt) von Taktzyklus 0 (siehe Fig. 11) an gebracht, außer die CAS-Latenzzeit ist gleich 4. Darum wird das Lokalübertragungssteuersignal LSW1b entsprechend der Aktivierung des Übertragungssteuersignals SW1b für einen Zeitraum von dem Taktzyklus 0 bis zum Taktzyklus 4 aktiviert. Derart werden Daten zuverlässig auch dann übertra gen, wenn die CAS-Latenzzeit nicht gleich 4 ist. Ein Datenüber tragungsbetrieb wird fünfmal ausgeführt, wenn die Burstlänge gleich 4 ist und die CAS-Latenzzeit nicht gleich 4 ist. Das fünfte Lokalübertragungssteuersignal LSW1b überträgt einen un gültigen Wert. Jedoch wird der Aktivierungszeitablauf für das Signal LSW3 eingestellt, wie später beschrieben wird, wodurch eine Übertragung von unnötigen Daten an den internen Datenbus 5 verhindert wird.

Bei der Struktur, die in Fig. 20 gezeigt ist, wird das verlän gerte Bankfreigabesignal BED für einen Taktzykluszeitraum von der Burstlänge + 1 aktiviert, unabhängig von dem Wert der CAS-Latenzzeit. Alternativ kann die Struktur ersetzt werden durch eine Struktur, bei der das verlängerte Bankfreigabesignal BED ausgewählt wird, wenn die CAS-Latenzzeit gleich 4 ist, während das Bankfreigabesignal BE0 ausgewählt wird, wenn die CAS-Latenzzeit nicht gleich 4 ist, zum Einstellen der Aktivierungs zeiträume für die Lokalübertragungssteuersignale LSW1b und LSW2b.

Fig. 23 illustriert schematisch einen Teil zum Erzeugen des Lo kalübertragungssteuersignals LSW3, der in der Lokaldatenüber tragungssteuersignalerzeugungsschaltung 22 enthalten ist, die in Fig. 15 gezeigt ist. Unter Bezugnahme auf Fig. 23, die Lokalda tenübertragungssteuersignalerzeugungsschaltung 22 enthält einen Schieber 22ca zum Verzögern des Bankfreigabesignals BE0 um eine Taktzyklusperiode des Taktsignals CLK, einen Schieber 22cb zum Verzögern eines Ausgangssignals des Schiebers 22ca um eine Taktzyklusperiode des Taktsignals CLK, einen Drei-Zustands-Puffer 22cc, der bei Aktivierung des CAS-Latenzzeit-Wertes CL2 zum Auswählen und Übertragen des Bankfreigabesignals BE0 akti viert wird, einen Drei-Zustands-Puffer 22cd, der bei Aktivie rung des CAS-Latenzzeit-Wertes CL3 zum Auswählen und Übertragen des Ausgangssignals des Schiebers 22ca aktiviert wird, und ei nen Drei-Zustands-Puffer 22ce, der bei Aktivierung des CAS-Latenzzeit-Wertes CL4 zum Auswählen und Übertragen eines Aus gangssignals des Schiebers 22cb aktiviert wird.

Die Ausgaben der Drei-Zustands-Puffer 22cc, 22cd und 22ce sind gemeinsam zum Ausgeben eines Bankdatenfreigabesignals BES ge koppelt.

Die Lokaldatenübertragungssteuersignalerzeugungsschaltung 22 enthält weiter eine UND-Schaltung 22cf zum Empfangen des Si gnals BES von irgendeinem der Drei-Zustands-Puffer 22cc, 22cd und 22ce und des Übertragungssteuersignals SW3. Die UND-Schaltung 22cf gibt das Lokalübertragungssteuersignal LSW3 aus. Die Schieber 22ca und 22cb sind jeweils in der Struktur ähnlich zu derjenigen, die in Fig. 10 gezeigt ist. Alternativ kann eine Schieberschaltung, die NAND-Flip-Flops verbindet, verwendet werden. Die Betriebsabläufe der Lokaldatenübertragungssteuersignal erzeugungsschaltung 22, die in Fig. 23 gezeigt ist, werden nun unter Bezugnahme auf die Zeitablaufdiagramme, die in den Fig. 24 bis 26 gezeigt sind, beschrieben.

Unter Bezugnahme auf Fig. 24, die Betriebsabläufe in einem Fall, in dem die CAS-Latenzzeit auf 2 eingestellt ist, werden beschrieben. In diesem Fall ist der CAS-Latenzzeit-Wert CL2 auf ein hohes Niveau gesetzt, der Drei-Zustands-Puffer 22cc ist ak tiviert und die verbleibenden Drei-Zustands-Puffer 22cd und 22ce sind in Ausgabezustände hoher Impedanz gesetzt.

In Taktzyklus 0 wird ein Lesebefehl geliefert, das Datenlesebe triebsmodusanweisungssignal Φread wird für einen vorgeschriebe nen Zeitraum aktiviert und das Bankfreigabesignal BE0 wird in einen aktiven Zustand auf einem hohen Niveau für einen Zeitraum von vier Taktzyklen gebracht. Das Übertragungssteuersignal SW3 wird aufeinanderfolgend vom Taktzyklus 0 an als Reaktion auf diese Aktivierung des Datenlesebetriebsmodusanweisungssignals Φread (oder des Vorverstärkerfreigabesignals PAE) erzeugt. Wie in (e) in Fig. 24 gezeigt ist, wird daher das Lokalübertra gungssteuersignal LSW3 für einen Zeitraum von den Taktzyklen 0 bis 3 in Synchronisation mit dem Übertragungssteuersignal SW3 aktiviert. Das Bankfreigabesignal BE0 wird in einen inaktiven Zustand auf einem niedrigen Niveau in Taktzyklus 4 gebracht und das Lokalübertragungssteuersignal LSW3 bleibt in einem inakti ven Zustand auf einem niedrigen Niveau nach diesem Taktzyklus 4. Derart werden vier Datenwerte aufeinanderfolgend von dem Übertragungsgatter 6a, das in Fig. 15 gezeigt ist, an die Aus gabepufferschaltung 6f übertragen und aufeinanderfolgend ausge geben. Wenn die CAS-Latenzzeit gleich 2 ist, wird das Ausgabe freigabesignal OE in einen aktiven Zustand auf einem hohen Ni veau gebracht und die Ausgabepufferschaltung 6f wird in Taktzy klus 1 aktiviert.

Wenn die CAS-Latenzzeit auf 1 gesetzt ist, wird andererseits das Lokalübertragungssteuersignal LSW3 mit demselben Zeitablauf wie demjenigen, der in dem Zeitablaufdiagramm gezeigt ist, das in Fig. 24 gezeigt ist, erzeugt. In diesem Fall wird das Ausga befreigabesignal OE von Taktzyklus 0 an aktiviert.

Unter Bezugnahme auf Fig. 25, die Betriebsabläufe in einem Fall, in dem die CAS-Latenzzeit auf 3 eingestellt ist, werden nun beschrieben. Wenn CAS-Latenzzeit gleich 3 ist, ist der CAS-Latenzzeit-Wert CL3 auf ein hohes Niveau gesetzt, der Drei- Zustands-Puffer 22cd ist aktiviert und die verbleibenden Drei-Zustandspuffer 22cc und 22ce sind in Ausgabezustände hoher Im pedanz gesetzt. Darum wird das Signal BES entsprechend des Aus gangssignals des Schiebers 22ca geändert.

In Taktzyklus 0 wird der Lesebefehl geliefert, das Datenlesebe triebsmodusanweisungssignal Φread wird aktiviert und das Bank freigabesignal BE0 wird in einen aktiven Zustand auf einem ho hen Niveau für einen Zeitraum von vier Taktzyklen gebracht. Der Schieber 22ca verzögert das Bankfreigabesignal BE0 um einen Taktzyklus, wodurch das Signal BES in einen aktiven Zustand auf einem hohen Niveau für einen Zeitraum von dem Taktzyklus 1 bis zum Taktzyklus 4 gebracht wird. Vom Taktzyklus 0 an wird das Übertragungssteuersignal SW3 für einen vorgeschriebenen Zeit raum als Reaktion auf die Aktivierung des Vorverstärkerfreiga besignals PAE aktiviert. In den Zeitraum von dem Taktzyklus 1 bis zu dem Taktzyklus 4 wird daher das Lokalübertragungssteuer signal LSW3 entsprechend dieser Aktivierung des Übertragungs steuersignals SW3 aktiviert. Derart werden vier Daten an die Ausgabepufferschaltung 6f durch das Übertragungsgatter 6a, das in Fig. 15 gezeigt ist, übertragen und ausgegeben. Wenn die CAS-Latenzzeit gleich 3 ist, wird das Ausgabefreigabesignal OE in Taktzyklus 2 aktiviert, und gültige Daten werden in defi nierte Zustände gebracht und aufeinanderfolgend auf den führen den Flanken von Taktzyklus 3 an ausgegeben.

Unter Bezugnahme auf Fig. 26, die Betriebsabläufe in dem Fall, in dem die CAS-Latenzzeit auf 4 eingestellt ist, werden be schrieben. Wenn die CAS-Latenzzeit auf 4 eingestellt ist, wird der CAS-Latenzzeit-Wert CL4 auf hohes Niveau gesetzt, der Drei- Zustands-Puffer 22ce wird aktiviert und die verbleibenden Drei- Zustands-Puffer 22cc und 22cd werden in Ausgabezustände hoher Impedanz gesetzt. Darum wird das Signal BES entsprechend des Ausgangssignals des Schiebers 22cd geändert.

In Taktzyklus 0 wird ein Lesebefehl geliefert, das Datenlesebe triebsmodusanweisungssignal Φread wird aktiviert und das Bank freigabesignal BE0 wird für einen Zeitraum von Taktzyklen vom Taktzyklus 0 bis zu Taktzyklus 3 aktiviert. Die Schieber 22ca und 22cb verzögern das Bankfreigabesignal BE0 um einen Zeitraum von zwei Taktzyklen. Darum wird das Signal BES in einen aktiven Zustand auf einem hohen Niveau vom Taktzyklus 2 bis zum Taktzy klus 5 gebracht. Vom Taktzyklus 0 an wird das Übertragungssteu ersignal SW3 entsprechend der Aktivierung des Vorverstärker freigabesignals PAE aktiviert. Wenn die CAS-Latenzzeit 4 ist, wird daher das Lokalübertragungssteuersignal LSW3 viermal vom Taktzyklus 2 an aktiviert. Wenn die CAS-Latenzzeit gleich 4 ist, wird das Ausgabefreigabesignal OE in Taktzyklus 3 akti viert. Darum wird der erste Wert in einen definierten Zustand auf der führenden Flanke des Taktsignals CLK in Taktzyklus 4 gebracht.

Wie oben beschrieben worden ist, wird das Lokalübertragungssteu ersignal LSW3 nur für einen vorgeschriebenen Zeitraum in Über einstimmung mit dem CAS-Latenzzeit-Wert und dem Burstlängenwert in der Lokaldatenübertragungssteuersignalerzeugungsschaltung 22 aktiviert, wodurch nur notwendige Daten ausgewählt und ausgege ben werden können, auch wenn fortlaufend auf Bänke umgeschaltet und zugegriffen wird, und es wird keine Datenkollision auf dem internen Lesedatenbus 5 in der Bank beim Bankumschalten verur sacht. Nämlich, die Daten einer anderen Bank können zu der Aus gabepufferschaltung 6f zum Beispiel in einem Taktzyklus 6 in Fig. 26 übertragen werden.

Fig. 27 illustriert schematisch die Struktur eines Datenlese teils in einer einzelnen Speicherbank. Unter Bezugnahme auf Fig. 27, der Datenleseteil enthält eine UND-Schaltung 25 zum Empfangen eines Spaltendekoderfreigabesignals Φcde von einem Befehlsdekoder (nicht gezeigt) und das Bankfreigabesignal BE0, und eine Spaltenauswahlschaltung 30 zum Empfangen von Spalten adreßsignalen Y0 bis Yk und Yl bis Ys von einem Spaltenadreß puffer (nicht gezeigt) und zum Ausgeben eines Signals zum Aus wählen eines Wertes aus einer 1-Bit-Speicherzelle eines Spei cherzellenfeldes MBKA. Die Spaltenauswahlschaltung 30 wird ak tiviert zum Dekodieren der zugeführten Adreßsignale Y0 bis Yk und Yl bis Ys und Ausgeben von Signalen, die das Ergebnis der Dekodierung anzeigen, wenn ein Ausgangssignal der UND-Schaltung 25 in einem aktiven Zustand auf einem hohen Niveau ist.

Eine Mehrzahl von internen Datenbussen (globale I/O-Busse) GIO0 bis GIOp sind bezüglich des Speicherzellenfeldes MBKA angeord net. Diese globalen I/O-Busse GIO0 bis GIOp werden gleichzeitig mit Spalten des Speicherzellenfeldes MBKA, die durch die Spal tenauswahlschaltung 30 ausgewählt sind, verbunden. Eine Vorver stärkergruppe 40 enthält Vorverstärker, die für die globalen I/O-Busse GIO0 bis GIOp entsprechend vorgesehen sind. In dieser Vorverstärkergruppe 40 wird ein Vorverstärker selektiv entspre chend eines Ausgangssignals PAEi der Spaltenauswahlschaltung 30 aktiviert, so daß der Wert des aktivierten Vorverstärkers dem Leseregisterteil 2 zugeführt wird, der in Fig. 1 gezeigt ist.

Die Spaltenauswahlschaltung 30 enthält einen Spaltendekoder 30a, der aktiviert wird, wenn das Ausgangssignal der UND- Schaltung 25 aktiviert ist, zum Dekodieren der Spaltenadreßsi gnale Y0 bis Yk, die vom dem Spaltenadreßpuffer (nicht gezeigt) geliefert werden und zum Ausgeben eines Spaltenauswahlsignals CSL entsprechend der Ergebnisse der Dekodierung, und eine Vor verstärkersteuerschaltung 30b, die aktiviert wird, wenn das Ausgangssignal der UND-Schaltung 25 aktiviert ist, zum Dekodie ren der Spaltenadreßsignale Yl bis Ys und zum Ausgeben eines lokalen Vorverstärkerfreigabesignals PAEi zum Aktivieren eines Vorverstärkers, der in der Vorverstärkergruppe 40 enthalten ist, entsprechend der Ergebnisse der Dekodierung und des Vor verstärkerfreigabesignals PAE.

Die Vorverstärkersteuerschaltung 30b der Spaltenauswahlschal tung 30 ist intern mit einem Burstadressenregister (nicht klar im Detail gezeigt) vorgesehen, und die Burstadressen werden aufeinanderfolgend in einer vorgeschriebenen Abfolge entspre chend des Taktsignales CLK geändert. Derart werden Speicherzel lendaten gleichzeitig auf die globalen I/O-Busse GIO0 und GIOp gelesen und aufeinanderfolgend verstärkt und ausgegeben durch den Vorverstärker bei Aktivierung eines einzelnen Spaltenaus wahlsignals CSL.

Fig. 28 illustriert eine beispielhafte Struktur der Vorverstär kersteuerschaltung 30b, die in Fig. 27 gezeigt ist. Unter Be zugnahme auf Fig. 28, die Vorverstärkersteuerschaltung 30b ent hält einen Dekoder 30ba, der als Reaktion auf die Aktivierung eines Ausgabesignals ΦBA0 der UND-Schaltung 25 zum Dekodieren der gelieferten Spaltenadreßsignale Yl bis Ys und zum Ausgeben eines Spezifizierungssignals YGi für eine globale I/O-Leitung aktiviert wird, und eine UND-Schaltung 30 zum Empfangen des Vorverstärkerfreigabesignals PAE und des Spezifizierungssignals YGi für die globale I/O-Leitung und zum Ausgeben des lokalen Vorverstärkerfreigabesignals PAEi.

Der Dekoder 30ba ist eine UND-Typ Dekoderschaltung und das Spe zifizierungssignal YGi für die globale I/O-Leitung wird in ei nen aktiven Zustand auf einem hohen Niveau gebracht, wenn es bzw. sie ausgewählt ist.

Fig. 29 zeigt schematisch die Struktur der Vorverstärkergruppe 40, die in Fig. 27 gezeigt ist. Unter Bezugnahme auf Fig. 29, die Vorverstärkergruppe 40 enthält Vorverstärker 40-0 bis 40-p, die entsprechend der globalen I/O-Busse GIO0 bis GIOp entspre chend vorgesehen sind und als Reaktion auf die lokalen Vorver stärkerfreigabesignale PAE0 bis PAEp zum Verstärken von Daten auf den entsprechenden globalen I/O-Busse GIO0 bis GIOp ent sprechend aktiviert werden. Diese Vorverstärker 40-0 bis 40-p werden in Ausgabezustände hoher Impedanz bei Inaktivierung der selben gebracht. Darum wird nur ein Wert eines aktivierten Vor verstärkers an den Leseregisterteil 2 übertragen.

Fig. 30 illustriert schematisch die Struktur eines Hauptteils des SDRAM entsprechend der Ausführungsform 1 der vorliegenden Erfindung. Unter Bezugnahme auf Fig. 30, der SDRAM enthält vier Speicherfelder MB0, MB1, MB2 und MB3, die unabhängig voneinan der in aktive/inaktive Zustände getrieben werden. Jedes der Speicherfelder MB0 bis MB3 enthält eine Mehrzahl von Speicher zellen, die in der Form einer Matrix angeordnet sind. Spalten auswahlschaltungen 30-0 bis 30-3 sind entsprechend der Spei cherfelder MB0 bis MB3 entsprechend vorgesehen. Jeder der Spal tenauswahlschaltungen 30-0 bis 30-3 enthält den Spaltendekoder 30a und die Vorverstärkersteuerschaltung 30b, die in Fig. 27 gezeigt sind.

Des weiteren sind Datenübertragungsschaltungen 42-0 bis 42-3 für die Speicherfelder MB0 bis MB3 entsprechend zum aufeinan derfolgenden Übertragen von Daten von ausgewählten Speicherzel len, wenn sie aktiviert sind, vorgesehen. Jede der Datenüber tragungsschaltungen 42-0 bis 42-3 enthält das Übertragungsgat ter 6a und die Datenübertragungsschaltung 24, die in Fig. 15 gezeigt sind. Diese Datenübertragungsschaltungen 42-0 bis 42-3 sind gemeinsam mit dem Lesedatenregister 6b gekoppelt, das in der Ausgabepufferschaltung 6f enthalten ist, die in einem Ab schnitt zwischen den Speicherfeldern MB0 bis MB3 angeordnet ist. Die Ausgabepufferschaltung 6f enthält eine Datenausgabe schaltung 6g zum Empfangen von Daten von dem Lesedatenregister 6b und zum aufeinanderfolgenden Übertragen derselben.

Diese Datenausgabeschaltung 6g enthält das Übertragungsgatter 6c, die Verriegelungsschaltung 6d und den Ausgabepuffer 6e, die in Fig. 1 gezeigt sind.

Des weiteren sind lokale Steuerteile 45-0 bis 45-3 entsprechend der Speicherfelder MB0 bis MB3 entsprechend angeordnet. Diese lokalen Steuerteile 45-0 bis 45-3 steuern Betriebsabläufe der entsprechenden Spaltenauswahlschaltungen 30-0 bis 30-3 und der entsprechenden Datenübertragungsschaltungen 42-0 bis 42-3 ent sprechend. Die lokalen Steuerteile 45-0 bis 45-3 sind gemeinsam mit einem Hauptsteuerteil 50 zum Steuern der Betriebsabläufe der entsprechenden Spaltenauswahlschaltungen 30-0 bis 30-3 und der entsprechenden Datenübertragungsschaltungen 42-0 bis 42-3 in Übereinstimmung mit Steuersignalen von dem Hauptsteuerteil 50 gekoppelt. Der Hauptsteuerteil 50 enthält den Übertragungs steuersignalerzeugungsteil 10, den Übertragungstakterzeugungs teil 15 und die Bankfreigabeschaltung 17, die in Fig. 15 ge zeigt sind.

Bezüglich jedes der Speicherfelder MB0 bis MB3 ist eine Zeilen auswahlschaltung vorgesehen zum Auswählen einer Zeile von Spei cherzellen des entsprechenden Speicherfeldes, wenn sie akti viert ist, und eine Leseverstärkergruppe ist zum Erfassen und Verstärken eines Speicherzellenwertes jeder Spalte des entspre chenden Speicherfeldes, wenn sie aktiviert ist, vorgesehen.

Bei der Struktur, die in Fig. 30 gezeigt ist, arbeiten die Speicherfelder MB0 bis MB3 entsprechend als Bänke, und dieser SDRAM enthält insgesamt vier Bänke.

Nur einer der lokalen Steuerteile 45-0 bis 45-3 entsprechend einer Bank, die durch ein Bankadreßsignal spezifiziert ist, wird entsprechend eines Steuersignals von dem Hauptsteuerteil 50, der in dem zentralen Abschnitt angeordnet ist, aktiviert, wodurch die folgenden Vorteile erreicht werden.

Das Layout der Steuersignalleitung 51 von dem Hauptsteuerteil 50 zu den lokalen Steuerteilen 45-0 bis 45-3 ist symmetrisch und die Steuersignale können mit der minimalen Verbindungslei tungslänge übertragen werden. Derart pflanzen sich die Signale bei hoher Geschwindigkeit fort, wodurch ein Hochgeschwindig keitsbetrieb ermöglicht wird. Des weiteren werden die Bankfrei gabesignale basierend auf den Bankspezifizierungssignalen, die durch Dekodierung der Bankadreßsignale erhalten werden, verwen det, wodurch ein Lade/Entlade-Strom auf der Signalleitung 51 verglichen mit einer Struktur des Übertragens der Bankadreßsi gnale zu den lokalen Steuerteilen 45-0 bis 45-3 reduziert wird.

Wenn die Bankadreßsignale den lokalen Steuerteilen 45-0 bis 45-3 geliefert werden, müssen 4 Bit komplementäre Adreßsignale BA0, /BA0, BA1 und /BA1 übertragen werden. In diesem Fall wer den daher insgesamt zwei Signalleitungen geladen, während zwei Signalleitungen entladen werden. Dieses wird regelmäßig unab hängig von der Kombination der Bankadreßsignale verursacht, und daher werden die Lade/Entlade-Ströme der Signalleitungen er höht. Da die Bankadreßsignale den lokalen Steuerteilen 45-0 bis 45-3 gemeinsam geliefert werden bzw. würden, wird die Last der Bankadreßsignalübertragungsleitungen erhöht, die Bankadreßsignale können nicht bei höher Geschwindigkeit übertragen werden, der Bankadreßdekodierungszeitablauf wird verzögert bzw. ver langsamt und der interne Betriebsstartzeitablauf wird ebenfalls verzögert bzw. verlangsamt.

Währenddessen werden bei Verwendung von Bankfreigabesignalen vier Bankfreigabesignalübertragungsleitungen benötigt, und nur ein Bankadreßsignale wird in einen ausgewählten Zustand getrie ben, wodurch die Lade/Entlade-Ströme der Signalleitungen redu ziert werden. Des weiteren, da die Bankadreßsignale nur an die entsprechenden lokalen Steuerteile entsprechend übertragen wer den, wodurch die Last der Signalübertragungsleitungen klein wird, können die Bankadreßsignale an die lokalen Steuerteile 45-0 bis 45-3 bei hoher Geschwindigkeit übertragen werden und der interne Betriebsstartzeitablauf wird beschleunigt.

Fig. 31 illustriert schematisch die Struktur eines Teils, der sich auf die Spaltenauswahl bezieht, der in dem Hauptsteuerteil 50 enthalten ist, der in Fig. 30 gezeigt ist. Unter Bezugnahme auf Fig. 31, der Hauptsteuerteil 50 enthält eine Befehlsdeko derschaltung 50a zum Ausgeben des Spaltendekoderfreigabesignals Φcde mit einem vorgeschriebenen Zeitablauf, wenn ein Lesebe fehl, der ein Datenlesen anweist, oder ein Schreibbefehl, der ein Datenschreiben anweist, entsprechend einer Kombination von Zuständen von gelieferten externen Steuersignalen geliefert wird, eine UND-Schaltung 50b, die das Spaltendekoderfreigabe signal Φcde und das Bankfreigabesignal BE0 empfängt, eine UND-Schaltung 50c, die das Spaltendekoderfreigabesignal Φcde und ein Bankfreigabesignal BE1 empfängt, eine UND-Schaltung 50d, die das Spaltendekoderfreigabesignal Φcde und ein Bankfreigabe signal BE2 empfängt, und eine UND-Schaltung 50e, die das Spal tendekoderfreigabesignal Φcde und das Bankfreigabesignal BE3 empfängt.

Bankfreigabesignale BE0 bis BE3 werden von der Bankfreigabe schaltung 17 ausgegeben, die in Fig. 15 gezeigt ist. Ein Deko derfreigabesignal ΦBA0 von der UND-Schaltung 50b wird der Spal tenauswahlschaltung 30-0 geliefert. Ein Dekoderfreigabesignal ΦBA1 von der UND-Schaltung 50c wird der Spaltenauswahlschaltung 30-1 geliefert. Ein Dekoderfreigabesignal ΦBA2 von der UND-Schaltung 50d wird der Spaltenauswahlschaltung 30-2 geliefert. Ein Dekoderfreigabesignal ΦBA3 von der UND-Schaltung 50e wird der Spaltenauswahlschaltung 30-3 geliefert.

Wie in Fig. 31 gezeigt ist, die Spaltenauswahlschaltungen 30-0 bis 30-3 werden entsprechend der entsprechenden Dekoderfreiga besignale ΦBA0 bis ΦBA3 aktiviert. Die Last der Ausgänge der UND-Schaltungen 50b bis 50e sind nur die entsprechenden Spal tenauswahlschaltungen 30-0 bis 30-3, und die Lasten sind so re duziert, daß die Dekoderfreigabesignale ΦBA0 bis ΦBA3 mit einem schnelleren Zeitablauf entsprechend der Aktivierung der Bank adreßsignale BE0 bis BE3 aktiviert werden können, und dement sprechend können die Spaltenauswahlschaltungen 30-0 bis 30-3 mit einem schnelleren Zeitablauf aktiviert werden. Derart kön nen, während die Spaltenadreßsignale den Spaltenauswahlschal tungen 30-0 bis 30-3 geliefert werden, die Spaltenauswahlbe triebsabläufe mit einem schnelleren Zeitablauf in den entspre chenden Taktzyklen ausgeführt werden, und die Spaltenauswahl kann zuverlässig jeden Taktzyklus, in dem die Vorverstärker zum Verstärken und Übertragen der entsprechenden Speicherzellenda ten aktiviert sind, selbst dann ausgeführt werden, wenn das Taktsignal CLK ein Hochgeschwindigkeitstaktsignal ist.

Die Befehlsdekoderschaltung 50a kann nur die Treiberein gangsteile der UND-Schaltungen 50b bis 50e, die in dem Haupt steuerteil 50 enthalten sind, treiben, wodurch eine Ausgangs last dieser Befehlsdekoderschaltung 50a verglichen mit einer Struktur des Treibens der Spaltenauswahlschaltungen 30-0 bis 30-3 reduziert wird, und das Spaltendekoderfreigabesignal Φcde, das den UND-Schaltungen 50b bis 50e geliefert wird, kann mit einem schnelleren Zeitablauf in einen definierten Zustand ge bracht werden.

Bei der in Fig. 31 gezeigten Struktur sind die UND-Schaltungen 50b bis 50e in dem Hauptsteuerteil 50 zum UND-Verknüpfen der Bankfreigabesignale BE0 bis BE3 mit dem Spaltendekoderfreigabe signal Δcde und zum Ausgeben der entsprechenden Dekoderfreiga besignale ΦBA0 bis ΦBA3 angeordnet. Auch wenn die UND-Schaltungen 50b bis 50e in der Umgebung der entsprechenden Spaltenauswahlschaltungen 30-0 bis 30-3 anstelle dieser gezeig ten Struktur angeordnet sind, kann die Hochgeschwindig keitsübertragung der Bankfreigabesignale BE0 bis BE3 und eine Reduzierung des Stromverbrauches in diesem Fall verwirklicht werden, obwohl die Last der Befehlsdekoderschaltung 50a erhöht wird, und die Wirkung des Beschleunigens der Spaltenauswahl zu einem schnelleren Zeitablauf wird nicht geschädigt.

Fig. 32 illustriert schematisch die Strukturen von Ausgabetei len der Datenübertragungsschaltungen 42-0 bis 42-3, die in Fig. 30 gezeigt sind. Unter Bezugnahme auf Fig. 32, die Datenüber tragungsschaltung 42-0 enthält ein Übertragungsgatter 4-0 zum aufeinanderfolgenden Übertragen von zugeführten Daten als Reak tion auf die lokalen Auswahlsteuersignale LSW1b0 und LSW2b0 und ein Übertragungsgatter 6a-0, das als Reaktion auf ein lokales Übertragungssteuersignal LSW30 zum Übertragen der Daten von dem Übertragungsgatter 4-0 an das Lesedatenregister 6b über einen internen Lesedatenbus 52 leitet. Die Datenübertragungsschaltung 42-1 enthält ein Übertragungsgatter 4-1 zum aufeinanderfolgen den Übertragen von zugeführten Daten als Reaktion auf lokale Auswahlsteuersignale LSW1b1 und LSW2b1 und ein Übertragungsgat ter 6a-1, das als Reaktion auf ein lokales Übertragungssteuer signal LSW31 zum Übertragen der von dem Übertragungsgatter 4-1 übertragenen Daten auf den internen Lesedatenbus 52 leitet.

Die Datenübertragungsschaltung 42-2 enthält ein Übertragungs gatter 4-2 zum aufeinanderfolgenden Übertragen von zugeführten Daten als Reaktion auf lokale Übertragungssteuersignale LSW1b2 und LSW2b2 und ein Übertragungsgatter 6a-2 zum Übertragen der von dem Übertragungsgatter 4-2 zugeführten Daten auf den inter nen Lesedatenbus 52 als Reaktion auf ein lokal es Übertragungs steuersignal LSW32.

Die Datenübertragungsschaltung 42-3 enthält ein Übertragungs gatter 4-3 zum aufeinanderfolgenden Übertragen von Daten einer ausgewählten Speicherzelle der entsprechenden Speicherbank als Reaktion auf lokale Übertragungssteuersignale LSW1b3 und LSW2b3 und ein Übertragungsgatter 6a-3 zum Übertragen der von dem Übertragungsgatter 4-3 auf den internen Lesedatenbus 52 über tragenen Daten als Reaktion auf ein lokales Übertragungssteuer signal LSW33.

Jedes der Übertragungsgatter 4-0 bis 4-3 weist eine Struktur auf, die ähnlich zu derjenigen des Übertragungsgatters 4 ist, das in Fig. 1 gezeigt ist.

Das Leiten/Nicht-Leiten der Übertragungsgatter 6a-0 bis 6a-3 wird entsprechend der lokalen Übertragungssteuersignale LSW30 bis LSW33 gesteuert, die auf der Basis der Bankfreigabesignale BE0 bis BE3 erzeugt werden, wodurch Daten kontinuierlich auf den internen Lesedatenbus 52 ohne eine Kollision der Daten der Mehrzahl der Bänke übertragen werden können. Insbesondere beim Seitenumschalten (Page-Umschaltung) zum Auswählen einer anderen Wortleitung, die unterschiedlich von einer ausgewählten Wort leitung in dem Speicherfeld ist, wird ein Spaltenauswahlbetrieb in einer anderen Bank in Übereinstimmung mit der CAS-Latenzzeit gestartet, wodurch Speicherzellendaten von der Bank kontinuier lich auf den internen Lesedatenbus 52 nach dem Lesen eines letzten Speicherzellenwertes aus einer Seite (Page) einer ein zelnen Bank auf den internen Lesedatenbus 52 übertragen werden können.

Entsprechend der Ausführungsform 1 der vorliegenden Erfindung ist, wie oben beschrieben worden ist, der Weg zum alternieren den Verriegeln der Ausgangssignale von dem Vorverstärker und zum Übertragen derselben für jedes Speicherfeld vorgesehen, wo durch Daten jeden Taktzyklus selbst dann übertragen werden kön nen, wenn die CAS-Latenzzeit gleich 4 ist, und die Daten können korrekt bei hoher Geschwindigkeit gelesen werden.

Ausführungsform 2

Fig. 33 illustriert schematisch die Struktur eines Datenlese teils eines SDRAM entsprechend einer Ausführungsform 2 der vor liegenden Erfindung. Diese Fig. 33 zeigt einen Datenleseweg be züglich einer einzelnen Speicherbank. Die Struktur eines Über tragungsteils, der in Fig. 33 gezeigt ist, ist entsprechend je der Bank angeordnet.

Unter Bezugnahme auf Fig. 33, der Datenleseteil dieses SDRAM enthält einen Vorverstärker 100, der als Reaktion auf die Akti vierung eines Vorverstärkerfreigabesignals PAEi zum Ausgeben komplementärer Lesedaten DT1 und ZDT1 aktiviert wird, ein Da tenübertagungsteil 104 zum alternierenden Übertragen verstärk ter Daten DT1 von dem Vorverstärker 100 und ein Datenübertra gungsteil 105 zum aufeinanderfolgenden Übertragen der komple mentären Lesedaten ZDT1 von dem Vorverstärker 100.

Der Datenübertragungsteil 104 enthält ein Übertragungsgatter 102a zum Durchgeben des Wertes DT1 von dem Vorverstärker 100 als Reaktion auf die Aktivierung eines Übertragungssteuersignal LSW1a, ein Übertragungsgatter 102b zum Durchgeben des Wertes DT1 von dem Vorverstärker 100 als Reaktion auf die Aktivierung eines Übertragungssteuersignals LSW2a, eine Verriegelung 103a zum Verriegeln des durch das Übertragungsgatter 102a übertrage nen Wertes, eine Verriegelung 103b zum Verriegeln des von dem Übertragungsgatter 102b übertragenen Wertes, ein Übertragungs gatter 104a zum Übertragen des durch die Verriegelung 103 ver riegelten Wertes als Reaktion auf die Aktivierung eines Über tragungssteuersignals LSW1b, ein Übertragungsgatter 104b zum Übertragen des durch die Verriegelung 103b verriegelten Wertes als Reaktion auf die Aktivierung eines Übertragungssteuersi gnals LSW2b, und ein Übertragungsgatter 106a zum Übertragen ei nes Wertes, der von dem Übertragungsgatter 104a oder 104b ge liefert wird, als Reaktion auf die Aktivierung eines Übertra gungssteuersignals LSW3. Das Übertragungsgatter 106a überträgt einen Übertragungswert DT2 auf einen internen Lesedatenbus.

Der Datenübertragungsteil 105 enthält ein Übertragungsgatter 102az zum Übertragen des komplementären Lesewertes ZDT1 von dem Vorverstärker 100 als Reaktion auf die Aktivierung des Übertra gungssteuersignals LSW1a, ein Übertragungsgatter 102bz zum Übertragen des Lesewertes ZDT1 von dem Vorverstärker 100 als Reaktion auf die Aktivierung des Übertragungssteuersignals LSW2a, eine Verriegelung 103az zum Verriegeln des von dem Über tragungsgatter 102az übertragenen Wertes, eine Verriegelung 103bz zum Übertragen des von dem Übertragungsgatter 102bz über tragenen Wertes, ein Übertragungsgatter 104az zum Übertragen des verriegelten Wertes der Verriegelung 103az als Reaktion auf die Aktivierung des Übertragungssteuersignals LSW1b, ein Über tragungsgatter 104bz zum Übertragen des durch die Verriegelung 103bz verriegelten Wertes als Reaktion auf die Aktivierung des Übertragungssteuersignals LSW2b und ein Übertragungsgatter 106az zum Übertragen des von dem Übertragungsgatter 104az oder 104bz übertragenen Wertes als Reaktion auf die Aktivierung des Übertragungssteuersignals LSW3. Das Übertragungsgatter 106az überträgt den komplementären Wert ZDT2 auf den internen Leseda tenbus.

Die komplementären Daten DT2 und ZDT2 von den Übertragungsgat tern 106a und 106az werden einem Lesedatenregister 106b gelie fert und von diesem verriegelt. Dieses Lesedatenregister 106b liefert die verriegelten Daten an eine Ausgabeschaltung 106g. Die Ausgabeschaltung 106 überträgt den bzw. die durch das Lese datenregister 106b verriegelten Werte bzw. Daten und erzeugt einen Ausgabewert DQ entsprechend eines Übertragungssteuersi gnals SW4.

Bei der in Fig. 33 gezeigten Struktur sind die Übertragungsgat ter und die Verriegelungen identisch in der Struktur zu denje nigen, die unter Bezugnahme auf die Ausführungsform 1 beschrie ben wurden. Nämlich, Datenübertragungsschaltungen, die iden tisch zu denjenigen sind, die in Fig. 1 gezeigt sind, sind ent sprechend der komplementären Daten DT1 bzw. ZDT1 angeordnet. Das Lesedatenregister 106b verriegelt und gibt komplementäre Daten aus. Dieses Lesedatenregister 106b entspricht dem Leseda tenregister 6b in der Ausführungsform 1. Die Ausgabeschaltung 106g entspricht dem Übertragungsgatter 6c, der Verriegelungs schaltung 6d und dem Ausgabepuffer 6e, die in Fig. 1 gezeigt sind. Ein unterschiedlicher Punkt besteht darin, daß diese Wege komplementäre Datenpaare übertragen, und daß daher der Ausgabe puffer 6e ebenfalls mit dem komplementären Wert ZDT3 versorgt wird und der Inverter 6ea, der in Fig. 1 gezeigt ist, nicht vorgesehen ist. Bei der in Fig. 33 gezeigten Struktur sind die Übertragungssteuersignale LSW1a, LSW1b, LSW2a, LSW2b, LSW3 und LSW4 Steuersignale, die ähnlich zu denjenigen der Ausführungs form 1 sind. Daten können zuverlässig selbst dann übertragen werden, wenn die Signalamplituden klein sind, indem die komple mentären Daten DT1 und ZDT1 übertragen werden. Die komplementä ren Daten werden auch zu der Ausgabeschaltung 106g übertragen, wodurch die Ausgabedaten korrekt erzeugt werden können, selbst falls ein Einfluß durch ein Rauschen erzeugt wird, außer wenn die Logik des komplementären Datenpaares geändert wird.

Des weiteren können korrekte Daten selbst dann gelesen werden, wenn die internen Lesedaten eine kleine Amplitude bei einem Be trieb mit einer niedrigen Stromversorgungsspannung aufweisen, indem die komplementären Daten der Ausgabeschaltung 106a zuge führt werden.

Modifikation

Fig. 34 illustriert die Struktur einer Modifikation der Ausfüh rungsform 2 der vorliegenden Erfindung. Diese Fig. 34 zeigt au ßerdem repräsentativ einen Datenleseweg von einer einzelnen Speicherbank.

Unter Bezugnahme auf Fig. 34, ein Datenleseweg ist mit einem Vorverstärker 100i, der als Reaktion auf die Aktivierung eines Vorverstärkerfreigabesignals PAEi zum differentiellen Verstär ken von Potentialen auf globalen I/O-Leitungen GTOLi und ZGIOLi und zum Erzeugen komplementärer Daten DT1 und ZDT1 aktiviert wird, und einem Vorverstärker 100j, der als Reaktion auf die Aktivierung eines Vorverstärkerfreigabesignals PAEj zum diffe rentiellen Verstärken eines Potentials auf einem globalen I/O-Bus GIOj aktiviert wird, vorgesehen. Die Ausgabeknoten dieser Vorverstärker 100i und 100j sind miteinander ODER-verknüpft. Die Vorverstärker 100i und 100j sind in der Struktur zueinander identisch, und daher zeigt Fig. 34 insbesondere nur die Struk tur des Vorverstärkers 100i.

Der Datenleseteil weist weiter ein Übertragungsgatter 112a zum Übertragen der Daten DT1 und ZDT1, die von einem aktivierten Leseverstärker gelesen werden, als Reaktion auf die Aktivierung eines Übertragungssteuersignals LSW1a, ein Übertragungsgatter 112b, das parallel zu dem Übertragungsgatter 112a vorgesehen ist und als Reaktion auf die Aktivierung eines Übertragungs steuersignals LSW2a zum Übertragen der Daten DT1 und ZDT1 von dem aktivierten Vorverstärker leitet, eine Verriegelungsschal tung 113a zum Verriegeln der von dem Übertragungsgatter 112a übertragenen Daten, eine Verriegelungsschaltung 113b zum Ver riegeln der von dem Übertragungsgatter 112b übertragenen Daten, ein Übertragungsgatter 114a, das als Reaktion auf die Aktivie rung eines Übertragungssteuersignals LSW1b zum Übertragen der verriegelten Daten der Verriegelungsschaltung 113a leitet, ein Übertragungsgatter 114b, das als Reaktion auf die Aktivierung eines Übertragungssteuersignals LSW2b zum Übertragen der ver riegelten Daten der Verriegelungsschaltung 113b aktiviert wird, eine Verriegelungsschaltung 115 zum Verriegeln der von den Übertragungsgattern 114a und 114b übertragenen Daten-und ein Übertragungsgatter 116, das als Reaktion auf die Aktivierung eines Übertragungssteuersignals LSW3 leitet, zum Übertragen der durch die Verriegelungsschaltung 115 verriegelten Daten an ein Lesedatenregister 106b.

Die Übertragungsgatter 112a und 112b, die Verriegelungsschal tungen 113a und 113b und ebenso die Übertragungsgatter 114a und 114b sind jeweils in der Struktur identisch zueinander, und da her zeigt Fig. 34 insbesondere nur die Strukturen der Übertra gungsgatter 112a und 114a und der Verriegelungsschaltung 113a. Der verriegelte Wert des Lesedatenregisters 106b wird in einer Ausgabeschaltung 106e entsprechend eines Übertragungssteuersi gnals SW4 aufgenommen und als externer Lesewert DQ ausgegeben.

Der Vorverstärker 100i enthält einen P-Kanal-MOS-Transistor P1, der zwischen einen Stromversorgungsknoten VCC und einen Ausga beknoten ND geschaltet ist und das Vorverstärkerfreigabesignal PAEi an seinem Gate empfängt, einen P-Kanal-MOS-Transistor P2, der zwischen den Stromversorgungsknoten VGG und den Ausgabekno ten ND geschaltet ist und sein Gate mit einem Ausgabeknoten ZND verbunden hat, einen P-Kanal-MOS-Transistor P3, der zwischen den Stromversorgungsknoten VCC und den Ausgabeknoten ZND ge schaltet ist und sein Gate mit dem Knoten ND verbunden hat, ei nen P-Kanal-MOS-Transistor P4, der zwischen den Stromversor gungsknoten VCC und den Ausgabeknoten ZND geschaltet ist und das Vorverstärkerfreigabesignal PAEi an seinem Gate empfängt, N-Kanal-MOS-Transistoren N1 und N2, die in Reihe zwischen den Ausgabeknoten ND und einen Masseknoten geschaltet sind, und N-Kanal-MOS-Transistoren N3 und N4, die in Reihe zwischen den Ausgabeknoten ZND und den Masseknoten geschaltet sind. Das Vor verstärkerfreigabesignal PAEi wird den Gates der MOS-Transistoren N1 und N3 geliefert. Ein Gate des MOS-Transistors N2 ist mit der globalen I/O-Leitung ZGIOLi verbunden. Ein Gate des N-Kanal-MOS-Transistors N4 ist mit der globalen I/O-Leitung GIOLi verbunden.

Wenn das Vorverstärkerfreigabesignal PAEi in einem inaktiven Zustand ist, sind die P-Kanal-MOS-Transistoren P1 und P4 in leitenden Zuständen und die N-Kanal-MOS-Transistoren N1 und N3 sind in nicht-leitenden Zuständen in dem Vorverstärker 100i, und die MOS-Transistoren P1 und P4 ziehen die Ausgabeknoten ND und ZND auf den Pegel der Stromversorgungsspannung VCC. Die P-Kanal-MOS-Transistoren P1 und P4 werden nur als Hochziehelemen te zum Verhindern dessen, daß die Ausgabeknoten ND und ZND in schwebende Zustände eintreten, verwendet, und die Stromtreiber fähigkeiten derselben sind ausreichend klein gemacht.

Wenn das Vorverstärkerfreigabesignal PAEi auf ein hohes Niveau eines aktiven Zustandes gebracht wird, treten die P-Kanal-MOS-Transistoren P1 und P4 in nicht-leitende Zustände ein, während die N-Kanal-MOS-Transistoren N1 und N3 leiten. Einer der Ausga beknoten ND und ZND wird im Potential als Reaktion auf die Signalpotentiale auf den globalen I/O-Leitungen GIOLi und ZGIOLi geändert.

Wenn die Signalpotentiale auf den globalen I/O-Leitungen GIOLi und ZGIOLi auf einem hohen bzw. einem niedrigen Niveau sind, übertrifft die Leitfähigkeit des MOS-Transistors N4 diejenige des MOS-Transistors N2 und das Potential des Knotens ZND wird verglichen mit demjenigen des Knotens ND erniedrigt. Dieser Po tentialerniedrigung des Knotens ZND folgend leitet der P-Kanal-MOS-Transistor P2 zum Liefern eines Stromes an den Knoten ND. Dem Potentialanstieg des Knotens ND folgend wird der P-Kanal-MOS-Transistor P3 in einen nicht-leitenden Zustand getrieben und das Potential des Knotens ZND wird weiter erniedrigt. Das Potential-des Ausgabeknotens ZND erreicht letztendlich ein niedriges Niveau ("L"), und das Potentialniveau des Knotens ND geht hoch. Derart werden komplementäre Daten als die Daten DT1 und ZDT1 erzeugt. Zu diesem Zeitpunkt sind die P-Kanal-MOS-Transistoren P1 und P4 in dem anderen Vorverstärker 100j in leitenden Zuständen, während die Stromtreiberfähigkeiten der selben ausreichend klein sind, und daher sind die Daten DT1 und ZDT1 auf Potentialniveaus, die auf die Ausgabedaten des Vorver stärkers 100i reagieren.

Das Übertragungsgatter 112a enthält einen getakteten Inverter 112aa, der als Reaktion auf die Aktivierung des Übertragungs steuersignals LSW1a reagiert, zum Verstärken und Invertieren des Wertes DT1 zum Ausgeben und einen getakteten Inverter 112ab, der als Reaktion auf die Aktivierung des Übertragungs steuersignals LSW1a aktiviert ist, zum Verstärken und Invertie ren des komplementären Wertes ZDT1. Das Übertragungsgatter 112b weist ebenfalls eine ähnliche Struktur auf. Selbst wenn Poten tialänderungen der komplementären Daten DT1 und ZDT1 bei Akti vierung der getakteten Inverter 112aa und 112ab klein sind, die kleinen Potentialdifferenzen werden durch den Verstärkungsbe trieb durch die getakteten Inverter 112aa und 112ab ausreichend vergrößert und an die Verriegelungsschaltung 113a übertragen.

Die Verriegelungsschaltung 113a enthält einen Inverter 113aa zum Invertieren eines Ausgangssignals des getakteten Inverters 112aa zum Übertragen an einen Ausgangsteil des getakteten In verters 112ab, und einen Inverter 113ab zum Invertieren eines Ausgangssignals des getakteten Inverters 112ab zum Übertragen an einen Ausgabeteil des getakteten Inverters 112aa. Diese Ver riegelungsschaltung 113a ist eine sogenannte Inverterverriege lung. Selbst falls die Potentialdifferenz zwischen den Aus gangssignalen der getakteten Inverter 112aa und 112ab nicht ausreichend vergrößert ist, werden die Daten durch die Inverter 113aa und 113ab verstärkt und verriegelt. Selbst wenn die Po tentialdifferenz zwischen den komplementären Daten DT1 und ZDT1 klein ist, die komplementären Daten DT1 und ZDT1 werden durch die getakteten Inverter 112aa und 112ab und die Inverter 113aa und 113ab als Reaktion auf die Aktivierung des Übertragungs steuersignals LSW1a verstärkt und verriegelt. Derart können die verriegelten Daten der Verriegelungsschaltung 113a schnell und korrekt in einen definierten Zustand gebracht werden. Die Ver riegelungsschaltung 113b ist identisch in der Struktur zu der Verriegelungsschaltung 113a.

Das Übertragungsgatter 114a enthält einen getakteten Inverter 114aa, der als Reaktion auf die Aktivierung des Übertragungs steuersignals LSW1b zum Invertieren, Verstärken und Übertragen des Ausgangssignals des Inverters 113ab aktiviert wird, und ei nen getakteten Inverter 114ab, der als Reaktion auf die Akti vierung des Übertragungssteuersignals LSW1b zum Verstärken, In vertieren und Übertragen des Ausgangssignals des Inverters 113aa aktiviert wird.

Die Verriegelungsschaltung 115 enthält einen Inverter 115a zum Invertieren eines Signalpotentials auf einem Knoten NDD zum Übertragen an einen Knoten ZNDD und einen Inverter 115b zum In vertieren eines Signalpotentials auf dem Knoten ZNDD zum Über tragen an den Knoten NDD. Die komplementären Daten DT1 und ZDT1 von den Übertragungsgattern 114a und 114b werden an die Verrie gelungsschaltung 115 übertragen. Wenn eines der Übertragungs gatter 114a und 114b aktiviert ist, ist das andere Übertra gungsgatter in einem inaktiven Zustand. Darum wird in dieser Verriegelungsschaltung 115 keine Datenkollision verursacht. Des weiteren ist die Verriegelungsfähigkeit der Verriegelungsschal tung 115 ausreichend kleiner als die Treiberfähigkeit der ge takteten Inverter 114aa und 114ab gemacht, die in den Übertra gungsgattern 114a und 114b enthalten sind.

Das Übertragungsgatter 116 enthält einen getakteten Inverter 116a, der als Reaktion auf die Aktivierung des Übertragungs steuersignals LSW3 aktiviert wird, zum Verstärken und Invertie ren des Signalpotentials auf dem Knoten NDD zur Übertragung an das Lesedatenregister 106b und einen getakteten Inverter 116b, der als Reaktion auf die Aktivierung des Übertragungssteuersi gnals LSW3 aktiviert wird, zum Verstärken und Übertragen des Signalpotentials auf dem Knoten ZNDD zum Übertragen an das Le sedatenregister 106b.

Aufgrund der Verwendung der getakteten Inverter 116a und 116b und der Verriegelungsschaltung 115 werden die Potentiale auf den Knoten NDD und ZNDD bei hoher Geschwindigkeit durch die Verriegelungsschaltung 115 ermittelt, die durch die Inverter 115a und 115b gebildet wird, durch Zuführen der komplementären Daten zu der Verriegelungsschaltung 115, selbst wenn die Signalamplituden klein sind. Derart können die Potentiale auf den Knoten NDD und ZNDD in definierte Zustände auf dem Strom versorgungsniveau bzw. dem Massespannungsniveau mit einem schnelleren Zeitablauf gebracht werden.

Wenn die Struktur zum Übertragen von komplementären Daten, die in Fig. 34 gezeigt ist, verwendet wird, können verriegelte Da ten bei hoher Geschwindigkeit durch Verstärken kleiner Signalamplituden in definierte Zustände gebracht werden, was in einer Hochgeschwindigkeitsdatenübertragung resultiert. Wenn ein Rauschen verursacht wird, wird ein Rauschen, das in Phase mit einander ist, auf die komplementären Daten überlagert, wodurch die relative Potentialdifferenz zwischen den komplementären Da ten unverändert bleibt und die Daten korrekt übertragen und verriegelt werden können.

Entsprechend der Ausführungsform 2 der vorliegenden Erfindung, die oben beschrieben worden ist, werden komplementäre Daten aufeinanderfolgend von dem Vorverstärker 100 übertragen, wo durch verriegelte Daten schnell durch Übertragen von Signalen kleiner Amplitude bei hoher Geschwindigkeit in definierte Zu stände gebracht werden können und Hochgeschwindigkeitsbe triebsabläufe ermöglicht werden. Wenn Rauschen oder ähnliches verursacht wird, dann ist das Rauschen für die komplementären Daten miteinander in Phase, und daher können die Daten korrekt übertragen und verriegelt werden.

Die Vorverstärker 100i und 100j können Strukturen aufweisen, die unterschiedlich von den sogenannten Vorverstärkern vom dy namischen Verriegelungstyp sind. Des weiteren kann eine Verrie gelungsschaltung gemeinsam für die Ausgangsknoten der Vorver stärker 100i und 100j vorgesehen werden. In diesem Fall ist die Verriegelungsschaltung eine NAND-Verriegelungsschaltung, so daß die Potentialniveaus der verriegelten Daten unverändert blei ben, wenn die Daten DT1 und ZDT1 in Vorladezuständen auf hohem Niveau ("H") sind.

Ausführungsform 3

Fig. 35 illustriert die Struktur eines Hauptteils eines SDRAM entsprechend einer Ausführungsform 3 der vorliegenden Erfin dung. In der Struktur, die in Fig. 35 gezeigt ist, sind Teile, die denjenigen der Struktur entsprechen, die in Fig. 33 gezeigt ist, durch dieselben Bezugszeichen bezeichnet und die Beschrei bung derselben wird weggelassen. Fig. 35 illustriert schema tisch die interne Struktur einer Ausgabeschaltung 106g. Diese Ausgabeschaltung 106g enthält ein Transfergatter (TG) 6b zum Übertragen von verriegelten Daten eines Lesedatenregisters 106ba als Reaktion auf ein Übertragungssteuersignal SW4, ein Transfergatter (TG) 6bz zum Übertragen verriegelter Daten eines Lesedatenregisters 106bb als Reaktion auf die Aktivierung auf die Aktivierung des Übertragungssteuersignals SW4 und eine Aus gabepufferschaltung 6f zum Verriegeln der durch die Übertra gungsgatter 6b und 6bz gelieferten Daten und zum Erzeugen eines Ausgabewertes DQ entsprechend der verriegelten Daten als Reak tion auf die Aktivierung eines Ausgabefreigabesignals OE. Die Lesedatenregister 106ba und 106bb sind in einem Leseregister 106b enthalten, das demjenigen entspricht, das in Fig. 33 ge zeigt ist.

Die Ausgabepufferschaltung 6f enthält Verriegelungsschaltungen 6d und 6dz zum Verriegeln von Daten, die durch die Übertra gungsgatter 6b bzw. 6bz geliefert werden, und einen Ausgabepuf fer 6e zum Erzeugen eines Ausgabewertes DQ entsprechend der durch die Verriegelungsschaltungen 6d und 6dz verriegelten Da ten als Reaktion auf die Aktivierung des Ausgabefreigabesignals OE.

Dieser Ausgabepuffer 6e enthält eine UND-Schaltung 6m, die den verriegelten Wert der Verriegelungsschaltung 6d und das Ausga befreigabesignal OE empfängt, eine UND-Schaltung 6n, die den verriegelten Wert der Verriegelungsschaltung 6dz und das Ausga befreigabesignal OE empfängt, einen N-Kanal-MOS-Transistor 6eg zum Treiben eines Ausgabeknoten auf ein Stromversorgungsspan nungsniveau VGG und zum Ausgeben des Wertes DQ auf einem hohen Niveau, wenn ein Ausgabesignal der UND-Schaltung 6m auf einem hohen Niveau ist, und einen N-Kanal-MOS-Transistor 6eh, der leitet, wenn ein Ausgangssignal der UND-Schaltung 6m auf einem hohen Niveau ist, zum Entladen des Ausgabeknotens und zum Er zeugen des Ausgabewertes DQ auf einem niedrigen Niveau.

Der SDRAM entsprechend der Ausführungsform 3, die in Fig. 35 gezeigt ist, enthält weiter ein Initialisierungsgatter 150a zum Vorladen einer Signalleitung (interne Datenbusleitung) zwischen den Übertragungsgattern 104a und 106a auf ein vorgeschriebenes Potential (Stromversorgungsspannungsniveau) als Reaktion auf ein Initialisierungsanweisungssignal INIT2, ein Initialisie rungsgatter 150b, welches für eine Signalleitung zwischen den Übertragungsgattern 104az und 16az vorgesehen ist und als Reak tion auf das Initialisierungsanweisungssignal INIT2 zum Vorla den dieser Signalleitung auf ein vorgeschriebenes Potential (Stromversorgungsspannungsniveau) aktiviert wird, ein Initiali sierungsgatter 155a zum Vorladen einer Signalleitung (interne Lesedatenbusleitung) 52a zwischen dem Übertragungsgatter 106a und dem Lesedatenregister 106ba auf ein vorgeschriebenes Poten tial (Stromversorgungsspannungsniveau VGG) als Reaktion auf die Aktivierung eines Initialisierungsanweisungssignals INIT3, und ein Initialisierungsgatter 155b zum Vorladen einer Signallei tung 52b zwischen dem Übertragungsgatter 106az und dem Leseda tenregister 106bb auf ein vorgeschriebenes Potential (Stromversorgungsspannungsniveau) als Reaktion auf die Aktivie rung des Initialisierungsanweisungssignal INIT3.

Das Initialisierungsgatter 150a wird durch einen P-Kanal-MOS-Transistor 150aa gebildet, der das Initialisierungsanweisungs signal INIT2 an seinem Gate empfängt. Das Initialisierungsgat ter 150b enthält einen P-Kanal-MOS-Transistor 150ba, der das Initialisierungsanweisungssignal INIT2 an seinem Gate empfängt. Das Initialisierungsgatter 155a enthält einen P-Kanal-MOS-Transistor 155aa, der das Initialisierungsanweisungssignal INIT3 an seinem Gate empfängt. Das Initialisierungsgatter 155b enthält einen P-Kanal-MOS-Transistor 155ba, der das Initiali sierungsanweisungssignal INIT3 an seinem Gate empfängt. Im Fall des Übertragens von komplementären Daten kann die Signalpoten tialdifferenz bei hoher Geschwindigkeit beim Übertragen von Da ten durch Vorladen von Datensignalübertragungsleitungen für ei nen vorgeschriebenen Zeitraum nach einer Übertragung der Daten erhöht werden, wodurch eine Hochgeschwindigkeitsdatenübertra gung ermöglicht wird.

Während die Initialisierungsgatter zum Übertragen von komple mentären Daten in Fig. 35 vorgesehen sind, können solche In itialisierungsgatter in einer Struktur vorgesehen sein, die nicht komplementäre Daten sondern nur Einzeldaten überträgt.

Fig. 36 illustriert die Struktur eines Teils zum Erzeugen des Initialisierungsanweisungssignal INIT2. Unter Bezugnahme auf Fig. 36, eine Erzeugungsschaltung für ein Initialisierungsan weisungssignal INIT2 enthält eine Einmalpulserzeugungsschaltung 160 zum Erzeugen eines Pulses mit einer Pulsbreite, der für ei ne vorgeschriebene Zeit auf ein niedriges Niveau abfällt, als Reaktion auf einen Abfall eines Übertragungssteuersignals SW3. Diese Einmalpulserzeugungsschaltung 160 enthält eine ungerade Anzahl von Stufen (drei Stufen in Fig. 36) von Invertern zum Invertieren und Verzögern des Übertragungssteuersignals SW3, ein NOR-Gatter, das eine Ausgabe der letzten Stufe der Inverter und das Übertragungssteuersignal SW3 empfängt, und einen Inver ter zum Invertieren eines Ausgangssignals des NOR-Gatters. Die Betriebsabläufe der Einmalpulserzeugungsschaltung 160, die in Fig. 36 gezeigt ist, werden nun unter Bezugnahme auf das Zeitablaufdiagramm, das in Fig. 37 gezeigt ist, beschrieben.

In Taktzyklus 0 wird ein Lesebefehl geliefert und ein Datenle seanweisungssignal Φread wird in einen aktiven Zustand auf ei nem hohen Niveau für einen vorgeschriebenen Zeitraum gebracht. Entsprechend dieses Lesebefehls steigt das Übertragungssteuer signal SW3 in Synchronisation mit dem Abfall eines Taktsignals CLK vom Taktzyklus 0 an. Dieses Übertragungssteuersignal SW3 wird von einer Hauptsteuerschaltung erzeugt. In Synchronisation mit dem Abfall des Übertragungssteuersignals SW3 tritt das In itialisierungsanweisungssignal INIT2 in einen aktiven Zustand auf einem niedrigen Niveau für einen vorgeschriebenen Zeitraum ein. Derart leiten die MOS-Transistoren 150aa und 150ba, die in den Initialisierungsgattern 150a und 150b enthalten sind, und die Ausgabeknoten der Übertragungsgatter 104a und 104az werden auf das Stromversorgungsspannungsniveau vorgeladen.

Wenn das Initialisierungsanweisungssignal INIT2 auf ein hohes Niveau zurückkehrt, wird ein Lokalübertragungssteuersignal LSW1b auf ein hohes Niveau eines aktiven Zustands in Taktzyklus 1 ge bracht. Danach tritt das Initialisierungsanweisungssignal INIT2 in einen aktiven Zustand auf einem niedrigen Niveau in Synchro nisation mit dem Fall des Übertragungssteuersignals SW3 in je dem Taktzyklus ein. Nachdem das Initialisierungsanweisungs signal INIT2 in einen inaktiven Zustand zurückkehrt, tritt das Lokalübertragungssteuersignal LSW1b oder LSW2b in einen aktiven Zustand auf einem hohen Niveau ein. Nach der Vervollständigung der Datenübertragungsabläufe durch die Übertragungsgatter 106a und 106az werden daher die Initialisierungsgatter 150a und 150b aktiviert und die Ausgabeknoten der Übertragungsgatter 104a und 104az werden auf das Stromversorgungsspannungsniveau vorgela den, wonach die Übertragungsgatter 104a und 104az leiten. Der art können Signale bei hoher Geschwindigkeit bei der Übertra gung von komplementären Signalen übertragen werden.

Fig. 38 illustriert schematisch die Struktur eines Erzeugungs teils 170 für ein Initialisierungsanweisungssignal INIT3. Unter Bezugnahme auf Fig. 38, der Erzeugungsteil 170 für das Initia lisierungsanweisungssignal INIT3 enthält eine Verzögerungs schaltung 170a zum Verzögern eines Vorverstärkerfreigabesignals PAE für eine vorgeschriebene Zeit, eine Gatterschaltung 170b, die das Übertragungssteuersignal SW4 und ein Ausgangssignal der Verzögerungsschaltung 170a empfängt, eine Einmalpulserzeugungs schaltung 170c zum Erzeugen eines Einmalpulses mit einer Puls breite einer vorgeschriebenen Zeit als Reaktion auf den Abfall eines Ausgangssignals der Gatterschaltung 170b, eine Inverter schaltung 170d zum Invertieren des Ausgangssignals der Einmal pulserzeugungsschaltung 170c und eine UND-Schaltung 170e, die ein Ausgangssignal des Inverters 170d und das Übertragungssteu ersignal SW3 empfängt.

Ein Übertragungssteuersignal SW3T von der UND-Schaltung 170e wird einem Lokalübertragungssteuersignalerzeugungsteil jeder Bank anstelle des Übertragungssteuersignals SW3 geliefert. Näm lich, dieses Übertragungssteuersignal SW3 wird durch das Über tragungssteuersignal SWT ersetzt. Die Gatterschaltung 170b gibt ein Hochpegelsignal aus, wenn das Ausgangssignal der Verzöge rungsschaltung 170a auf einem niedrigen Niveau und das Übertra gungssteuersignal SW4 auf einem hohen Niveau ist. Ein Ausgangs signal SW4T der Gatterschaltung 170b wird den Übertragungsgat tern 6b und 6bz der Ausgabeschaltung 106g anstelle des Übertra gungssteuersignals SW4 geliefert. Die Struktur dieser Einmal pulserzeugungsschaltung 170c ist identisch zu derjenigen der Einmalpulserzeugungsschaltung 160, die zum Erzeugen des Initia lisierungsanweisungssignals INIT2 verwendet wurde, die in Fig. 36 gezeigt ist. Die Betriebsabläufe des Erzeugungsteils 170 für das Initialisierungsanweisungssignal, der in Fig. 38 gezeigt ist, werden nun unter Bezugnahme auf das Zeitablaufdiagramm, das in Fig. 39 gezeigt ist, beschrieben.

Wenn ein Lesebefehl in Taktzyklus 0 geliefert wird, wird das Vorverstärkerfreigabesignal PAE für eine vorgeschriebene Zeit als Reaktion auf den Anstieg des Taktsignals CLK in jedem Takt zyklus aktiviert. Die Verzögerungsschaltung 170a verzögert die ses Vorverstärkerfreigabesignal PAE um eine vorgeschriebene Zeit. Das Übertragungssteuersignal SW4 ist ein Signal, das syn chron mit dem Taktsignal CLK ist, welches in Synchronisation mit dem Anstieg des Taktsignales CLK ansteigt, wenn der Lesebe fehl geliefert ist. Derart gibt die Gatterschaltung 170b ein Pulssignal aus, das als Reaktion auf den Anstieg des Übertra gungssteuersignals SW4 ansteigt und auf niedrig geht, wenn das Verzögerungssignal des Vorverstärkerfreigabesignals PAE an steigt.

Wenn dieses Ausgangssignal SW4T der Gatterschaltung 170b ab fällt, erzeugt die Einmalpulserzeugungsschaltung 170c ein Puls signal, das eine vorgeschriebene zeitliche Breite aufweist. Derart wird das Initialisierungsanweisungssignal INIT3 von dem Inverter 170d für eine vorgeschriebene Zeit in einen aktiven Zustand auf einem niedrigen Niveau gebracht. Wenn die Übertra gungsgatter 6b und 6bz zum Durchführen von Übertragungsbe triebsabläufen aktiviert sind und danach nicht-leitende Zustän de erreichen, wird das Initialisierungsanweisungssignal INIT3 zum Vorladen der Eingabeknoten der Lesedatenregister 106ba und 106bb auf ein vorgeschriebenes Potential (Stromversorgungs spannungsniveau) aktiviert.

Während das Initialisierungsanweisungssignal INIT3 auf einem niedrigen Niveau ist, bleibt das Übertragungssteuersignal SW3T auf einem niedrigen Niveau. Wenn die Vorladebetriebsabläufe durch die Initialisierungsgatter 155a und 155b vervollständigt sind, kehrt das Initialisierungsanweisungssignal INTT3 auf ein hohes Niveau zurück. Derart steigt das Übertragungssteuersignal SW3T auf ein hohes Niveau entsprechend des Übertragungssteuer signals SW3 und des Hochpegel-Initialisierungsanweisungssignals INIT3 an. Dieser Betrieb wird in jedem Taktzyklus wiederholt.

Wenn in der Ausgangsschaltung 106g Daten durch die Übertra gungsgatter 6b und 6bz aufgenommen und durch die Verriegelungs schaltung 6d und 6dz verriegelt werden und dann die Übertra gungsgatter 6b und 6bz nicht-leitende Zustände erreichen, wer den daher die Eingangsknoten der Lesedatenregister 106ba und 106bb initialisiert. Nach der Vervollständigung dieser Initia lisierung wird das Übertragungssteuersignal SW3T aktiviert, die Übertragungssteuersignale SW3 und LSW3 werden als Reaktion ak tiviert und die Übertragungsgatter 106a und 106az leiten. Darum werden neue Daten zu den Lesedatenregistern 106ba und 106bb durch die Übertragungsgatter 106a und 106az nach der Vervoll ständigung des Initialisierungsbetriebes übertragen. Derart können Übertragungsdaten daran gehindert werden, durch den In itialisierungsbetrieb zerstört zu werden.

Wie beschrieben worden ist, können Daten, insbesondere komple mentäre Daten, durch Vorladen der entsprechenden Signalleitun gen auf vorgeschriebene Potentiale bei der Datenübertragung korrekt übertragen werden. Insbesondere in dem Fall des Empfan gens von komplementären Daten und des Erzeugens eines Ausgabe wertes in der Ausgabeschaltung 106g wird ein Signal einer Logik kaum durch das Vorladepotential geändert, und der Ausgabewert bzw. die Ausgabedaten können bei hoher Geschwindigkeit korrekt erzeugt werden.

Modifikation

Fig. 40 illustriert die Struktur einer Modifikation der Ausfüh rungsform 3 entsprechend der vorliegenden Erfindung. Diese Fig. 40 zeigt die Struktur eines Datenübertragungsteils eines ein zelnen Speicherfeldes. Unter Bezugnahme auf Fig. 40, der Daten übertragungsteil enthält ein Initialisierungsgatter 180aa zum Vorladen eines Eingangsknotens einer Verriegelungsschaltung 103a auf ein vorgeschriebenes Potential (Stromversorgungs spannungsniveau) als Reaktion auf die Aktivierung eines Initi ialisierungsanweisungssignals INIT1a, ein Initialisierungsgat ter 180ba, das als Reaktion auf die Aktivierung eines Inititia lisierungsanweisungssignals INIT1b aktiviert wird, zum Vorladen eines Eingangsknotens einer Verriegelungsschaltung 103b auf ein vorgeschriebenes Potential (Stromversorgungsspannungsniveau), ein Initialisierungsgatter 180ab zum Vorladen eines Eingangs knotens einer Verriegelungsschaltung 103az auf ein vorgeschrie benes Potential als Reaktion auf die Aktivierung des Inititia lisierungsanweisungssignals INIT1a und ein Initialisierungsgat ter 180bb zum Vorladen eines Eingangsknotens der Verriegelungs schaltung 103bz auf ein vorgeschriebenes Potential als Reaktion auf die Aktivierung des Inititialisierungsanweisungssignals INIT1b.

Die verbleibende Struktur ist identisch zu derjenigen, die in Fig. 35 gezeigt ist, und Teile, die denjenigen entsprechen, die in Fig. 35 gezeigt sind, werden durch dieselben Bezugszeichen bezeichnet und die Beschreibung derselben wird weggelassen. Die Initialisierungsgatter 180aa, 180ab, 180ba und 180bb, die in der Struktur zu den Initialisierungsgattern 150a, 150b, 155a und 155b identisch sind, werden zum Beispiel durch P-Kanal-MOS-Transistoren ausgebildet.

Wenn die Datenübertragungsbetriebsabläufe durch die Übertra gungsgatter 104a und 104az vervollständigt sind, werden die In itialisierungsgatter 180aa und 180ab für einen vorgeschriebenen Zeitraum als Reaktion auf einen Abfall eines Lokalübertragungs steuersignals LSW1b aktiviert. Wenn die Datenübertragungsbe triebsabläufe durch die Übertragungsgatter 104b und 104bz ver vollständigt sind, werden die Initialisierungsgatter 180ba und 180bb für einen vorgeschriebenen Zeitraum als Reaktion auf ei nen Abfall (Deaktivierung) eines Lokalübertragungssteuersignals LSW2b aktiviert. Derart können Daten von dem Leseverstärker 100 zu den Verriegelungsschaltungen 103a, 103b, 103az und 103bz durch die Übertragungsgatter 102a, 102b, 102az und 102bz bei hoher Geschwindigkeit übertragen werden, damit sie darin ver riegelt werden.

Fig. 41 illustriert die Struktur eines Teiles zum Erzeugen der Inititialisierungsanweisungssignale INIT1a und INIT1b, die in Fig. 40 gezeigt sind. Unter Bezugnahme auf Fig. 41, ein Initi tialisierungsanweisungssignalerzeugungsteil 182 enthält eine Einmalpulserzeugungsschaltung 182a zum Erzeugen eines Einmal pulses als Reaktion auf einen Abfall des Lokalübertragungssteu ersignals LSW1b, einen Inverter 182b zum Invertieren des Aus gangssignals der Einmalpulserzeugungsschaltung 182a, eine Ein malpulserzeugungsschaltung 182c zum Erzeugen eines Einmalpulses mit einer vorgeschriebenen zeitlichen Breite als Reaktion auf den Abfall des Lokalübertragungssteuersignals LSW2b und einen Inverter 182d zum Invertieren des Ausgangssignals der Einmal pulserzeugungsschaltung 182c.

Der Inverter 182b gibt das Initialisierungsanweisungssignal INIT1a aus, und der Inverter 182d gibt Initialisierungsanwei sungssignal INIT1b aus. Die Einmalpulserzeugungsschaltungen 182a und 182c sind in der Struktur ähnlich zu der Einmalpulser zeugungsschaltung 160 zur Erzeugung des Initialisierungsanwei sungssignals INIT2, die in Fig. 36 gezeigt ist. Die Betriebsab läufe des Initialisierungsanweisungssignalerzeugungsteils 182 werden nun unter Bezugnahme auf das Zeitablaufdiagramm, das in Fig. 42 gezeigt ist, beschrieben.

In Taktzyklus 0 wird ein Lesebefehl geliefert und ein Daten lesebetriebsanweisungssignal Φread wird für eine vorgeschriebe ne Zeit aktiviert. Wenn dieser Lesebefehl geliefert ist, werden die Lokalübertragungssteuersignale LSW1b und LSW2b alternierend in und nach Taktzyklus 1 aktiviert. Als Reaktion auf den Abfall des Lokalübertragungssteuersignals LSW1b erzeugt die Einmalpul serzeugungsschaltung 182a ein Pulssignal und das Initialisie rungsanweisungssignal INIT1 wird in einen aktiven Zustand auf einem niedrigen Niveau für eine vorgeschriebene Zeit entspre chend des Ausgangssignals des Inverters 182b gebracht. Als Re aktion werden die Initialisierungsgatter 180aa und 180ab akti viert, um die Eingangsknoten der Verriegelungsschaltungen 103a und 103az auf ein vorgeschriebenes Potential vorzuladen. Wenn das Lokalübertragungssteuersignal LSW2b in einem aktiven Zu stand ist, bringen andererseits die Einmalpulserzeugungsschal tung 182c und der Inverter 182d das Initialisierungsanweisungs signal INIT1b in einen aktiven Zustand auf einem niedrigen Ni veau für eine vorgeschriebene Zeit als Reaktion auf den Abfall des Lokalübertragungssteuersignals LSW2b. Derart werden die In itialisierungsgatter 180ba und 180bb, die in Fig. 40 gezeigt sind, aktiviert, und die Eingangsknoten der Verriegelungsschal tungen 103b und 103bz werden auf das vorgeschriebene Potential vorgeladen.

Nämlich, wenn die Lokalübertragungssteuersignale LSW1b und LSW2b alternierend vom Taktzyklus 1 an aktiviert werden, werden die Initialisierungsanweisungssignale INIT1a und INIT1b in ak tive Zustände auf niedrigen Niveaus für vorgeschriebene Zeiten entsprechend als Reaktion auf den Abfall der Lokalübertragungs steuersignale LSW1b und LSW2b gebracht. Nach der Vervollständi gung einer Datenübertragung durch die Übertragungsgatter 104a, 104b, 104az und 104bz werden die Eingangsknoten der Verriege lungsschaltungen 103a, 103b, 103az und 103bz auf das vorge schrieben Potential vorgeladen.

Wenn die CAS-Latenzzeit nicht gleich 4 ist, wird die Initiali sierung nur auf Wegen ausgeführt, die eine Datenübertragung ausführen. Wenn die CAS-Latenzzeit nicht gleich 4 ist, wird ein einzelnes Lokalübertragungssteuersignal in jedem Taktzyklus ak tiviert. Jedoch wird jedes Initialisierungsanweisungssignal ak tiviert, während die Lokalübertragungssteuersignale LSW1b und LSW2b in inaktiven Zuständen sind, wie aus dem Zeitablaufdia gramm, das in Fig. 42 gezeigt ist, klar zu verstehen ist, und es wird ebenfalls keine Kollision eines Initialisierungsbetrie bes und eines Datenverriegelungsbetriebes verursacht, wenn die CAS-Latenzzeit nicht gleich 4 ist.

Während auch in der in Fig. 40 gezeigten Struktur komplementäre Daten übertragen werden, kann die Struktur zum Vorladen jedes Verriegelungseingangsknotens auf ein vorgeschriebenes Potential ebenso im Fall des Übertragens von nur Einzeldaten verwendet werden.

Die Signalpotentiale können bei hoher Geschwindigkeit geändert werden und die Verriegelungszustände können bei hoher Geschwin digkeit verwirklicht werden, indem jeder Knoten auf ein vorge schriebenes Potential beim Datentransfer vorgeladen wird.

Ausführungsform 4

Fig. 43 illustriert die Struktur eines Hauptteils eines SDRAM entsprechend einer Ausführungsform 4 der vorliegenden Erfin dung. Diese Fig. 43 zeigt die Struktur einer Verriegelungs schaltung 190 eines Datenleseteils. Diese Verriegelungsschal tung 190 kann irgendeine von denjenigen sein, die bei dem Lese teil vorgesehen sind. Darum sind die Übertragungssteuersignale als Signale ΦSWa und ΦSWb angezeigt. Unter Bezugnahme auf Fig. 43, diese Verriegelungsschaltung 190 verriegelt einen Wert, der durch ein Übertragungsgatter 192 übertragen wird, das als Reak tion auf das Übertragungssteuersignal ΦSWa leitet. Der verrie gelte Wert der Verriegelungsschaltung 190 wird durch ein Über tragungsgatter 194, das als Reaktion auf das Übertragungssteu ersignal ΦSWb leitet, übertragen.

Die Verriegelungsschaltung 190 enthält getaktete CMOS-Inverter 190a und 190b, die als Reaktion auf das Übertragungssteuersi gnal ΦSWa und ein invertiertes Übertragungssteuersignal, das von einem Inverter 195 geliefert wird, aktiviert werden. Der getaktete CMOS-Inverter 190 invertiert den Wert, der durch das Übertragungsgatter 192 geliefert wird, zur Lieferung an das Übertragungsgatter 194, wenn er aktiviert ist. Der getaktete Inverter 190b invertiert das Ausgangssignal des getakteten CMOS-Inverters 190a zur Übertragung an einen Eingangsteil des getakteten Inverters 190a, wenn er aktiviert ist. Diese getak teten CMOS-Inverter 190a und 190b werden aktiviert, wenn das Übertragungssteuersignal ΦSWa in einem aktiven Zustand auf ei nem hohen Niveau ist. Wenn das Übertragungssteuersignal ΦSWa auf ein niedriges Niveau eines inaktiven Zustandes geht, werden die getakteten CMOS-Inverter 190a und 190b in Ausgabezustände hoher Impedanz gebracht.

Wenn ein Wert durch das Übertragungsgatter 192 geliefert wird, werden daher die getakteten CMOS-Inverter 190a und 190b zum Verriegeln des übertragenen Wertes aktiviert. Derart kann die Verriegelungsschaltung 190 zuverlässig gelieferte Daten bei ho her Geschwindigkeit verriegeln. Wenn das Übertragungssteuersignal ΦSWa deaktiviert ist, treten die getakteten CMOS-Inverter 190a und 190b in inaktive Ausgabezustände hoher Impedanz ein. Das Übertragungsgatter 194 ist in diesem Zustand noch nicht in einem leitenden Zustand, wodurch die Verriegelungsschaltung 190 den Wert ohne Problem verriegelt. Wenn eine Last einer Signal leitung für den durch das Übertragungsgatter 194 übertragenen Wert groß ist, können die Daten zuverlässig bei hoher Geschwin digkeit durch die Ausbildung des Übertragungsgatters 194 durch einen getakteten CMOS-Inverter übertragen werden.

Modifikation 1

Fig. 44 illustriert die Struktur einer Modifikation 1 der Aus führungsform 4 entsprechend der vorliegenden Erfindung. Unter Bezugnahme auf Fig. 44, eine Verriegelungsschaltung 190 enthält getaktete CMOS-Inverter 190c und 190d, die in Ausgabezustände hoher Impedanz gesetzt werden, wenn ein Übertragungssteuersi gnal ΦSWa in einem aktiven Zustand auf einem hohen Niveau ist. Der getaktete CMOS-Inverter 190c invertiert einen Wert, der durch ein Übertragungsgatter 192 übertragen wird. Der getaktete CMOS-Inverter 190d invertiert ein Ausgangssignal des getakteten CMOS-Inverters 190c zur Übertragung an einen Eingangsteil des getakteten CMOS-Inverters 190c.

Bei der Struktur, die in Fig. 44 gezeigt ist, sind die getakte ten CMOS-Inverter 190c und 190d in Ausgabezuständen hoher Impe danz, wenn das Übertragungsgatter 192 als Reaktion auf die Ak tivierung des Übertragungssteuersignals ΦSWa leitet. Wenn das Übertragungsgatter 192 in einem nicht-leitenden Zustand ge bracht wird, nachdem das Potential des Eingangsteils des getak teten CMOS-Inverters 190c durch einen Wert, der von einer Schaltung einer vorhergehenden Stufe (eine Verriegelungsschal tung oder ein Vorverstärker) geliefert wird, geändert ist, ar beiten die getakteten CMOS-Inverter 190c und 190d als Verriege lung zum zuverlässigen Halten des zugeführten Wertes. Darum kann die Verriegelungsschaltung 190 zuverlässig Daten nach der Vervollständigung einer Datenübertragung verriegeln. Externe Lesedaten können erzeugt und entsprechend stabil übertragener Speicherzellendaten ausgegeben werden, durch Verwenden der Struktur des fortlaufenden Verriegelns von Daten nach der Ver vollständigung der Datenübertragung zu der Verriegelungsschal tung, die in einer Ausgabepufferschaltung vorgesehen ist. Bei der Übertragung von Daten, die durch die Verriegelungsschaltung verriegelt sind, an eine nachfolgende Stufe, kann des weiteren der verriegelte Wert an die Schaltung der nachfolgenden Stufe bei hoher Geschwindigkeit durch die Treiberfähigkeiten der In verter übertragen werden.

Modifikation 2

Fig. 45 illustriert die Struktur einer Modifikation 2 der Aus führungsform 4 entsprechend der vorliegenden Erfindung. Bei der Struktur, die in Fig. 45 gezeigt ist, weist die Verriegelungs schaltung 190 einen CMOS-Inverter 190e zum Übertragen eines Wertes, der durch ein Übertragungsgatter 192 übertragen ist, und einen getakteten CMOS-Inverter 190f, der bei Aktivierung eines Übertragungssteuersignal ΦSWa aktiviert wird, zum Inver tieren eines Ausgangssignals des Inverters 190e zum Übertragen an einen Eingangsteil des Inverters 190e auf.

Bei der Struktur, die in Fig. 45 gezeigt ist, wird der getakte te CMOS-Inverter 190f nur dann aktiviert, wenn ein Wert durch das Übertragungsgatter 192 übertragen wird, und er wird in ei nen Ausgabezustand hoher Impedanz gebracht, wenn der Datenüber tragungsbetrieb durch das Übertragungsgatter 192 vervollstän digt ist. Wenn die Datenübertragung vervollständigt ist, hält der Inverter 190e den Wert der Verriegelungsschaltung 190 (ein Übertragungsgatter 194 ist in einem nicht-leitenden Zustand). Daher kann der Wert, der durch das Übertragungsgatter 192 über tragen wird, bei hoher Geschwindigkeit verriegelt werden und der verriegelte Wert der Verriegelungsschaltung 190 kann schnell in einen definierten Zustand gebracht werden, indem die Verriegelungsschaltung 190 zum Ausführen eines Verriegelungsbe triebes nur dann gebracht wird, wenn ein Wert durch das Über tragungsgatter 192 übertragen wird. Wenn der getaktete CMOS-Inverter 190f in einen Ausgabezustand hoher Impedanz gebracht wird, ist das Übertragungsgatter 194 immer noch in einem nicht leitenden Zustand und der Inverter 190e hält den verriegelten Wert korrekt.

In jeder der Strukturen, die in den Fig. 43 bis 45 gezeigt sind, ist das Übertragungsgatter 194 auf der Stufe, die der Verriegelungsschaltung 190 nachfolgt, vorgesehen. Wenn diese Verriegelungsschaltung 190 als Lesedatenregister einer letzten Stufe in einer Ausgabepufferschaltung verwendet wird, ist das Übertragungsgatter 194 natürlich nicht vorgesehen.

Bei der Struktur, die in Fig. 45 gezeigt ist, kann der getakte te CMOS-Inverter 190f bei Deaktivierung des Übertragungssteuer signals ΦSWa aktiviert werden. Bei dieser Struktur wird ein Wert durch den Inverter 190e verstärkt und übertragen, und der getaktete CMOS-Inverter 190f wird aktiviert und der Wert wird verriegelt, nachdem eine Datenübertragung durch das Übertra gungsgatter 192 vervollständigt ist. Auch bei dieser Struktur wird der Wert, der durch das Übertragungsgatter 192 übertragen ist, durch den Inverter 190e bei hoher Geschwindigkeit ver stärkt und verriegelt, der Verriegelungswert wird schnell in einen definierten Zustand gebracht und zuverlässig zur Übertra gung an die nachfolgende Stufe verriegelt.

Fig. 46A und 46B illustrieren die Struktur von Modifikationen der Übertragungsgatter 192 und 194. Wie in Fig. 46A gezeigt ist, wird ein Übertragungsgatter 200 (192 oder 194) durch ein CMOS-Übertragungsgatter gebildet, das als Reaktion auf ein Übertragungssteuersignal ΦSW und ein invertiertes Signal ΦZSW desselben leitet. Daten können ohne Signalübertragungsverlust durch Verwenden dieses CMOS-Übertragungsgatters als das Über tragungsgatter 200 übertragen werden.

Bei der Struktur, die in Fig. 46B gezeigt ist, enthält ein Übertragungsgatter 200 (192 oder 194) einen getakteten CMOS-Inverter, der bei Aktivierung eines Übertragungssteuersignals ΦSW und eines invertierten Signals ΦZSW desselben aktiviert wird. Wie in Fig. 46B gezeigt ist, kann eine Ausgangslast des Übertragungsgatters 200 bei hoher Geschwindigkeit getrieben werden und der Wert kann bei hoher Geschwindigkeit durch Ver wendung des getakteten CMOS-Inverters als das Übertragungsgat ter 200 übertragen werden.

Die Strukturen, die in den Fig. 43 bis 46B gezeigt sind, werden entsprechend der Position der Übertragungsgatter und der Ver riegelungsschaltungen entsprechend und geeignet miteinander kombiniert.

Die obige Beschreibung wurde unter Bezugnahme auf eine taktsyn chrone Halbleiterspeichervorrichtung zum Aufnehmen von externen Steuersignalen und Adreßsignalen in Synchronisation mit dem An stieg eines Taktsignales und zum Eingeben/Ausgeben von Daten ebenfalls in Synchronisation mit dem Taktsignal 01434 00070 552 001000280000000200012000285910132300040 0002019742700 00004 01315 gegeben. Jedoch kann die vorliegende Erfindung ebenso auf einen anderen Typ von Speicher angewendet werden, in dem interne Daten gelesen und in Synchronisation mit einem Taktsignal übertragen werden.

Entsprechend der vorliegenden Erfindung, die oben beschrieben worden ist, können Daten, die von einem Vorverstärker gelesen worden sind, aufeinanderfolgend durch alternierendes Aktivieren von zwei Datenübertragungswegen übertragen werden, wodurch die Daten bei jedem Taktzyklus übertragen werden können und eine Hochgeschwindigkeitsdatenübertragung ermöglicht wird.

Wenn die vorliegende Erfindung auf eine taktsynchrone Halblei terspeichervorrichtung angewendet wird, können Daten ohne eine Datenkollision bei jedem Taktzyklus auch dann übertragen wer den, wenn die CAS-Latenzzeit gleich 4 ist, wodurch eine Hochge schwindigkeitsdatenübertragung ermöglicht wird. Des weiteren können Daten zuverlässig bei hoher Geschwindigkeit entsprechend der CAS-Latenzzeit selbst dann ausgegeben werden, falls die An zahl der Bänke erhöht wird.

Obwohl die vorliegende Erfindung im Detail beschrieben und il lustriert worden ist, ist klar zu verstehen, daß dasselbe nur zum Zwecke der Illustration und des Beispiels dient und nicht als Begrenzung verstanden werden kann.

Claims

1. Halbleiterspeichervorrichtung mit
einer Mehrzahl von Bänken (MB0-MB3), die jeweils eine Mehrzahl von Speicherzellen enthalten und unabhängig voneinander in ak tive und inaktive Zustände getrieben werden,
eine Mehrzahl von Vorverstärkermitteln (40), die jeweils ent sprechend der Mehrzahl von Bänken vorgesehen sind, jeweils zum Verstärken eines Wertes einer ausgewählten Speicherzelle einer entsprechenden Bank, wenn sie aktiviert ist,
eine Mehrzahl von Leseregistermittel (2), die jeweils entspre chend der Mehrzahl von Vorverstärkermitteln zum Halten von Da ten eines entsprechenden Vorverstärkermittels vorgesehen sind, wobei jedes aus der Mehrzahl der Leseregistermittel eine Mehr zahl von parallelen Verriegelungsmitteln (2b, 2d) enthält, die parallel vorgesehen sind, zum aufeinander folgenden Verriegeln von Ausgangsdaten der entsprechenden Vorverstärkermittel als Reaktion auf die Aktivierung des entsprechenden Vorverstärker mittels,
eine Mehrzahl von Übertragungsmitteln (4; 4-0 bis 4-3), die je weils entsprechend der Mehrzahl der Leseregistermittel vorgese hen sind, zum aufeinanderfolgenden Auswählen und Übertragen von Werten, die durch die entsprechenden Leseregistermittel verrie gelt sind, als Reaktion auf die Aktivierung des entsprechenden Vorverstärkermittels, und
ein Ausgabemittel (6) zum Auswählen eines Wertes, der durch ein Übertragungsmittel übertragen wird, das aus der Mehrzahl der Übertragungsmittel durch ein Bankspezifizierungssignal (BE0 bis BEm, LSW3) spezifiziert ist, und zum externen Ausgeben des Wer tes als Reaktion auf das Bankspezifizierungssignal (LSW3).

2. Halbleiterspeichervorrichtung nach Anspruch 1, bei der das Ausgabemittel (6)
eine Datenverriegelung (6b), die gemeinsam für die Mehrzahl von Bänken (MB0 bis MB3) vorgesehen ist, zum Auswählen, Aufnehmen und Verriegeln von Ausgabedaten des Übertragungsmittels, das entsprechend der Bank vorgesehen ist, die entsprechend des Bankspezifizierungssignals aus der Mehrzahl der Bänke spezifi ziert ist, und
eine Ausgabepufferschaltung (6d, 6e) zum Verriegeln des Wertes von der Datenverriegelung zum externen Ausgeben aufweist.

3. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, bei der
das Ausgabemittel (6) ausgewählte Speicherzellendaten in Syn chronisation mit einem Taktsignal, das wiederholt von außerhalb der Halbleiterspeichervorrichtung geliefert wird, ausgibt, und jedes aus der Mehrzahl der Übertragungsmittel (4)
Mittel (4aa, 4ba; 24; 42-0 bis 42-4; 114a, 114b; 104a, 104b) zum Übertragen von Daten, die in entsprechenden Registermitteln (2) gespeichert sind, mit einer Verzögerung um einen Taktzyklus des Taktsignals als Reaktion auf die Aktivierung des entspre chenden Vorverstärkermittels
aufweist.

4. Halbleiterspeichervorrichtung nach Anspruch 2 oder 3, bei der das Ausgabemittel (6) ausgewählte Speicherzellendaten ex tern in Synchronisation mit einem Taktsignal ausgibt, und die Ausgabepufferschaltung (6c, 6d, 6e, 6f) Mittel (6c, 6d) zum Aufnehmen, Verriegeln und zum Ausgeben von Daten, die von der Datenverriegelung (6b) geliefert werden, nach einen Taktzyklus des Taktsignals nach einem Datenverriege lungsbetrieb der Datenverriegelung aufweist.

5. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 4, bei der jedes aus der Mehrzahl der Leseregistermittel (2; 102a, 103a, 102a, 104b; 112a, 113a, 112a, 113b; 102a, 102b, 103a, 103b) er ste und zweite Übertragungsverriegelungen (2b, 2d; 103a, 103b) aufweist, die parallel zueinander bezüglich eines entsprechen den Vorverstärkermittels zum alternierenden Aufnehmen und Ver riegeln zugeführter Daten als Reaktion auf die Aktivierung des entsprechenden Vorverstärkermittels vorgesehen sind.

6. Halbleiterspeichervorrichtung nach Anspruch 5, bei der jedes aus der Mehrzahl der Übertragungsmittel (4; 104a, 104b) erste und zweite Übertragungsschaltungen (4a, 4b; 104a, 104b) aufweist, die parallel zueinander entsprechend der ersten und zweiten Übertragungsverriegelungen ((2b, 2d); 103a, 103b) zum Übertragen von Verriegelungsdaten der ersten und zweiten Über tragungsverriegelung in einer Abfolge, die umgekehrt zu den Da tenaufnahmebetriebsabläufen der ersten und zweiten Übertra gungsverriegelungen ist, vorgesehen sind.

7. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 6, bei der
die Halbleiterspeichervorrichtung Daten extern in Synchronisa tion mit einem Taktsignal, das extern wiederholt zugeführt wird, ausgibt, und weiter
Mittel (10) zum Setzen von einem aus der Mehrzahl von paralle len Verriegelungsmitteln (2b, 2d; 103a, 103b), die in dem Lese registermittel (2) enthalten sind, das in der Mehrzahl der Leseregistermittel entsprechend des aktivierten Vorverstärker mittels vorgesehen ist, in einen Durchgangszustand zum Durchge ben eines zugeführten Wertes so wie er ist, während eine Daten aufnahme und Verriegelungsabläufe von verbleibenden Verriege lungsmitteln in Übereinstimmung mit einem CAS-Latenzzeit-Wert, der die Zyklusanzahl des Taktsignals von der Zuführung eines Datenleseanweisungssignals zur Ausgabe eines gültigen Wertes nach außerhalb der Halbleiterspeichervorrichtung anzeigt, ge stoppt wird,
aufweist.

8. Halbleiterspeichervorrichtung nach Anspruch 7, die weiter Mittel (10) zum Entscheiden eines Aktivierungszeitablaufs für die Mehrzahl von Übertragungsmitteln (4; 104a, 104b) und der Ausgabemittel (6) in Übereinstimmung mit dem CAS-Latenzzeit-Wert aufweist.

9. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 8, bei der jedes aus der Mehrzahl der Vorverstärkermittel (40, 100) Mittel (100i bis 100j) zum Erzeugen von zueinander komplementären Da ten und zum Übertragen derselben an entsprechende Leseregister mittel, wenn sie aktiviert sind, aufweist.

10. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 9, bei der jedes der Verriegelungsmittel (103a, 103b) von jedem aus der Mehrzahl der Leseregistermittel (2) einen getakteten Inverter (190c, 190d) enthält, der selektiv als Reaktion auf die Akti vierung eines entsprechenden Vorverstärkermittels einen Aus gangszustand hoher Impedanz annimmt.

11. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 10, bei der jedes Übertragungsmittel (4; 42-0 bis 42-3) Mittel (104a, 104b, 104az, 104bz; 114a, 114b) zum Übertragen von zueinander komple mentären Daten aufweist.

12. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 11, die weiter Mittel (150a, 150b), die an einem Ausgangsknoten des Übertra gungsmittels (104a, 104b, 104az, 104bz) vorgesehen sind, zum Initialisieren des Ausgangsknotens auf ein vorgeschriebenes Po tential als Reaktion auf die Vervollständigung einer Datenüber tragung des entsprechenden Übertragungsmittels aufweist.

13. Halbleiterspeichervorrichtung nach einem der Ansprüche 2 bis 12, die weiter Mittel (155a, 155b) zum Initialisieren eines Eingangsknotens der Datenverriegelung (106b) in dem Ausgabemittel (6) auf ein vorgeschriebenes Potential als Reaktion auf die Vervollständi gung einer Datenübertragung von der Datenverriegelung zu der Ausgabepufferschaltung aufweist.

14. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 13, die weiter Mittel (180aa, 180ab, 180ba, 180bb) zum Initialisieren eines Eingangsknotens jedes der parallelen Verriegelungsmittel (103a, 103b, 103az, 103bz) auf ein vorbestimmtes Potential als Reakti on auf eine Vervollständigung einer Datenübertragung durch ent sprechende Übertragungsmittel (104a, 104b, 104az, 104bz).

15. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 14, die weiter
eine Mehrzahl von Dekodern (30-0 bis 30-3), die entsprechend der Mehrzahl von Bänken vorgesehen sind, zum Auswählen adres sierter Speicherzellen aus entsprechenden Speicherbänken in Übereinstimmung mit gelieferten Adreßsignalen, wenn sie akti viert sind,
ein Mittel (50a), das gemeinsam für die Mehrzahl von Bänken vorgesehen ist, zum Erzeugen eines Dekoderfreigabesignals (Φcde) als Reaktion auf ein Zugriffsanweisungssignal, und eine Mehrzahl von Dekoderfreigabemitteln (50a bis 50d), die entsprechend der entsprechenden Mehrzahl von Dekodern vorgese hen sind, zum Aktivieren entsprechender Dekoder als Reaktion auf das Dekoderfreigabesignal (Φcde) und das Bankspezifierungs signal (BE0 bis BE3)
aufweist.

16. Halbleiterspeichervorrichtung nach Anspruch 15, bei der jede Bank (MBKA) aus der Mehrzahl von Bänken eine Mehrzahl von internen Datenbüssen (GIO0 bis GIO1) enthält und jedes aus der Mehrzahl der Vorverstärkermittel (40) eine Mehrzahl von Vorver stärkern (40-0 bis 40-9) enthält, die entsprechend für die Mehrzahl von internen Datenbussen aus einer entsprechenden der Bänke vorgesehen sind und entsprechend eines Busauswahlsignals (PAE0 bis PAE9), das von einem entsprechenden Dekoder geliefert wird, aktiviert werden.