DE3827287C2

DE3827287C2 -

Info

Publication number: DE3827287C2
Application number: DE3827287A
Authority: DE
Inventors: Tetsuya Matsumura; Masahiko Itami Hyogo Jp Yoshimoto
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-11-24
Filing date: 1988-08-11
Publication date: 1993-04-08
Also published as: DE3827287A1; US4935896A; JPH0713872B2; JPH01137491A

Description

Die Erfindung betrifft eine Halbleiterspeicherein richtung und ein Verfahren zum Zugreifen auf mindestens eine Speicherzelle in einer derartigen Halbleiterspeichereinrichtung.

Gemäß Fig. 1A weist eine Speicherzellenanordnung 61 eine Mehr zahl von in l Zeilen und m Spalten angeordneten Speicherzellen des Drei-Transistor-Typs auf. Eine Speicherzelle, in die Daten eingeschrieben werden sollen, wird von einem Schreibzeilenaus wahlringzeiger 62 und einem Schreibspaltenauswahlringzeiger 64 ausgewählt. Außerdem wird eine Speicherzelle, aus der Daten ausgelesen werden sollen, von einem Lesezeilenauswahlringzeiger 63 und einem Lesespaltenauswahlringzeiger 65 ausgewählt. Der Schreibspaltenauswahlringzeiger 64 weist eine Schreibsteuer schaltung auf, und der Lesespaltenauswahlringzeiger 65 weist eine Lesesteuerschaltung auf.

Ein Speicher mit sequentiellem Zugriff ist im allgemeinen einer, bei dem die Reihenfolge des Zugriffs zu Speicherzellen in einer Speicherzellenanordnung festgelegt ist. Bei diesem Speicher mit sequentiellem Zugriff erfolgt der Zugriff in der in Fig. 1B gezeigten Reihenfolge. Genauer gesagt erfolgt der Zugriff zu den Speicherzellen in der Reihenfolge von einer Speicher zelle in der ersten Zeile in der ersten Spalte bis zu einer Speicherzelle in der l-ten Zeile in der ersten Spalte. Dann erfolgt der Zugriff zu den Speicherzellen in der Reihenfolge von einer Speicherzelle in der ersten Zeile in der zweiten Spalte bis zu einer Speicherzelle in der l-ten Zeile in der zweiten Spalte. Bei der oben beschriebenen Weise erfolgt der Zugriff, wenn der Zugriff zu einer Speicherzelle in der l-ten Zeile in der m-ten Spalte abgeschlossen ist, in der Reihenfolge beginnend mit einer Speicherzelle in der ersten Zeile in der ersten Spalte in der gleichen Weise.

In Fig. 1A werden zunächst der Schreibzeilenauswahlringzeiger 62, der Schreibspaltenauswahlringzeiger 64, der Lesezeilenaus wahlringzeiger 63 und der Lesespaltenauswahlringszeiger 65 als Antwort auf ein Schreibrückstellsignal bzw. ein Leserück stellsignal , welche extern angelegt sind, angeregt. Als Ergebnis wird die erste Zeile in der ersten Spalte der Speicher zellenanordnung 61 bezeichnet. Anschließend werden die zweite Zeile, die dritte Zeile, . . ., die l-te Zeile in der ersten Spalte nacheinander bezeichnet, und dann werden die erste Zeile, die zweite Zeile, . . ., die l-te Zeile in der zweiten Spalte aufeinanderfolgend in Synchronisation mit einem Schreib takt WCLK und einem Lesetakt RCLK, die extern angelegt sind, bezeichnet. Nachdem die l-te Zeile in der m-ten Spalte bezeich net ist, wird die erste Zeile in der ersten Spalte bezeichnet. Dann wird der gleiche Adressiervorgang wiederholt, bis das Schreibrückstellsignal und das Leserückstellsignal eingegeben wird. Eingangsdaten DI werden durch eine Schreib steuerschaltung in eine vom Schreibzeilenauswahlringzeiger 62 und vom Schreibspaltenauswahlringzeiger 64 bezeichnete Spei cherzelle eingeschrieben. Information, die in einer vom Lese zeilenauswahlringzeiger 63 und vom Lesespaltenauswahlringszeiger 65 bezeichneten Speicherzelle gespeichert ist, wird von der Lesesteuerschaltung als Ausgangsdaten DO ausgelesen. Der Schreibbetrieb und der Lesebetrieb werden unabhängig vonein ander ausgeführt.

Eine Schreibbitleitung WB_k und eine Lesebitleitung RB_k sind für jede Spalte der Speicherzelleneinrichtung 61 vorgesehen, wobei k jede beliebige ganze Zahl zwischen 1 und m ist. Ein Schreibtreiber 11 ist mit jeder Schreibbitleitung WB_k verbun den, und eine Leseschaltung 13 ist mit jeder Lesebitleitung RB_k verbunden. Außerdem sind eine Schreibwortleitung WWL_n und eine Lesewortleitung RWL_n entsprechend jeder Zeile der Spei cherzellenanordnung 61 vorgesehen, wobei n eine beliebige ganze Zahl zwischen 1 und l ist. Ein Schreibauswahlgatter 12 mit einem AND-Gatter ist entsprechend für jede Speicherzelle 10 vorgesehen. Fig. 2 stellt Speicherzellen 10 in der n-ten Zeile, in der (n+1)-ten Zeile und in der (n+2)-ten Zeile in der k-ten Spalte und in der (k+1)-ten Spalte der Speicherzellen anordnung 61 dar. Jede der Speicherzellen 10 ist eine Spei cherzelle vom Drei-Transistor-Typ mit Transistoren 1, 2 und 3. Jeder der Transistoren 1, 2 und 3 weist einen n-Kanal-MOS- Feldeffekttransistor auf. Bezugszeichen 4 bezeichnet eine Spei cherkapazität.

Es sei nun die Speicherzelle 10 in der n-ten Zeile in der k-ten Spalte betrachtet. Der Transistor 3 ist mit seinem Gate mit der Schreibbitleitung WB_k über den Transistor 1 verbunden, sein Drain ist mit der Lesebitleitung RB_k über den Transistor 2 verbunden, und seine Source ist mit Masse verbunden. Der Tran sistor 1 ist mit seinem Gate mit einem Ausgang des Schreibaus wahlgatters 12 verbunden. Der Transistor 2 ist mit seinem Gate mit der Lesewortleitung RWL_n verbunden. Das Schreibauswahl gatter 12 ist mit einem Eingangsanschluß mit der Schreibwort leitung WWL_n verbunden. Die Schreibwortleitung WWL_n ist mit dem in Fig. 1 dargestellten Schreibzeilenauswahlringzeiger 62 verbunden. Die Lesewortleitung RWL_n ist mit dem Lesezeilenaus wahlringszeiger 63 verbunden.

Die Schreibauswahlgatter 12 in jeder Spalte haben jeweils andere Eingangsanschlüsse, die alle ein Schreibspaltenauswahl signal WBS_k durch den Schreibspaltenauswahlringzeiger 64 erhalten. Außerdem erhält die Leseschaltung 13 in jeder Spalte ein Lesespaltenauswahlsignal RBS_k durch den Lesespaltenauswahl ringzeiger 65.

Nun wird der Schreibbetrieb des Speichers mit sequentiellem Zugriff beschrieben.

Wenn zum Beispiel die Speicherzelle 10 in der n-ten Zeile in der (k+1)-ten Spalte von dem in Fig. 1A gezeigten Schreib zeilenauswahlringzeiger 62 und dem Schreibspaltenauswahlring zeiger 64 ausgewählt ist, steigt ein Potential auf der Schreib wortleitung WWL_n auf einen "H"-Pegel, und ein Schreibspalten auswahlsignal WBS_k+1 geht auf den "H"-Pegel. Somit erreicht ein Ausgangssignal des Schreibauswahlgatters 12 in der n-ten Zeile in der (k+1)-ten Spalte den "H"-Pegel, so daß der Tran sistor 1 durchgeschaltet wird. Als ein Ergebnis werden die vom Schreibtreiber 11 gepufferten Eingangsdaten DI in die Speicher kapazität 4 in der Speicherzelle 10 durch die Schreibbitleitung WB_k+1 eingeschrieben.

Da die Schreibspaltenauswahlsignale WBS in anderen Spalten als der (k+1)-ten Spalte und Potentiale in Schreibwortleitungen WWL in anderen Zeilen als der n-ten Zeile auf "L"-Pegel sind, sind zu diesem Zeitpunkt die Ausgänge der anderen Schreibaus wahlgatter 12 als dessen in der n-ten Zeile in der (k+1)-ten Spalte auf "L"-Pegel. Damit sind alle Transistoren 1 in den Speicherzellen 10 in anderen Spalten als der (k+1)-ten Spalte und in anderen Zeilen als der n-ten Zeile gesperrt, so daß die in den Speicherzeilen 10 gespeicherte Information nicht zer stört wird.

Nun wird der Lesebetrieb des Speichers mit sequentiellem Zu griff beschrieben.

Wenn zum Beispiel die Speicherzelle 10 in der n-ten Zeile in der (k+1)-ten Spalte vom Lesezeilenauswahlringzeiger 63 und vom Lesespaltenauswahlringszeiger 65 ausgewählt worden ist, steigt ein Potential auf der Lesewortleitung RWL_n auf den "H"- Pegel an. Zu dieser Zeit wird die gesamte in den Speicherzellen 10 in der n-ten Zeile gespeicherte Information zu den Lesebit leitungen RB₁ bis RB_m ausgelesen. Ausgegeben wird die Informa tion jedoch nur von der Leseschaltung 13 in der durch das Lese spaltenauswahlsignal RBS_k+1 ausgewählten (k+1)-ten Spalte.

Ein sogenannter FIFO-Speicher (first in first out), der eine der Arten von Speichern mit sequentiellem Zugriff ist und Spei cherzellen vom Drei-Transistor-Typ aufweist, ist in A. Mukherjee: "Introduc tion to NMOS and CMOS VLSI Systems Design", Prentice-Hall, Englewood Cliffs, New Jersey, 1986, Seiten 258 bis 273 beschrieben.

In der oben beschriebenen Halbleiterspeichereinrichtung mit Speicherzellen vom Drei-Transistor-Typ werden die Abmessungen einer Schaltung, da zum Auswählen einer Speicherzelle, in die Information eingeschrieben werden soll, eine Gatterschaltung erforderlich ist, durch die Gatterschaltung groß, und die zu belegende Fläche wird erhöht. Wenn zum Beispiel eine einzige CMOS-Gatterschaltung für jede 8-Bit-Speicherzelle (acht Spei cherzellen) vorgesehen ist, macht die durch die Gatterschaltung belegte Fläche etwa 35% der Fläche der gesamten Speicherzellen anordnung aus. Außerdem kann, wenn die Gatterschaltung ein CMOS- Bauelement aufweist, ein Verriegeln verursacht werden. Das Verriegeln ist eine Erscheinung, bei der ein Schaltungsfehler durch Wämreausstrahlung auftritt.

Aus der US-PS 40 25 907 ist eine Halbleiterspeichereinrichtung bekannt, die eine Mehrzahl von mindestens in einer Spalte angeordneten Speicherzellen zum Speichern von Information, mindestens ein Paar von der Spalte von Speicherzellen zugeordneten Schreibbitleitungen zum Schreiben von Information in die Speicherzellen, eine Mehrzahl von jeder Speicherzelle in der Spalte zugeordneten Auswahlleitungen und eine Auswahleinrichtung zum Anlegen eines Auswahlsignales an eine beliebige der Auswahlleitungen aufweist. Jede Speicherzelle weist eine erste Einrichtung zum Speichern eines Informationssignales und eine auf das Auswahlsignal reagierende zweite Einrichtung zum Übertragen eines Informationssignales von einer der beiden Schreibbitleitungen auf die erste Einrichtung zum Speichern darin auf. Die gleichen Bitleitungen werden sowohl zum Schreiben als auch zum Lesen benutzt. Daher kann Lesen und Schreiben nicht voneinander unabhängig durchgeführt werden.

Aus IBM Technical Disclosure Bulletin, Band 26, Nr. 10B, März 1984, Seiten 5401-5405 ist eine Halbleiterspeichereinrichtung mit einer Mehrzahl von Speicherzellen mit einer Schreibbitleitung, einer Lesebitleitung, einer ersten Auswahlleitung, einer zweiten Auswahlleitung bekannt. Da kein Paar von Schreibbitleitungen vorhanden ist, ist es nicht möglich, Speicherzellen, auf die nicht zum Schreiben zugegriffen wird, aufzufrischen.

Aufgabe der Erfindung ist es, eine Halbleiterspeichereinrichtung zur Verfügung zu stellen, bei der der Lesebetrieb und der Schreibbetrieb voneinander unabhängig durchgeführt werden können und davon unabhängig ein Auffrischbetrieb durchgeführt werden kann. Desweiteren soll ein Verfahren zum Zugreifen auf eine Speicherzelle in einer derartigen Halbleiterspeichereinrichtung angegeben werden.

Aufgabe der Erfindung ist es außerdem, eine Halbleiterspeichereinrichtung zur Verfügung zu stellen, bei der die Speicherkapazität erhöht werden kann und die Speicherzellen vom Drei- Transistor-Typ aufweist.

Diese Aufgabe wird gelöst durch eine Halbleiterspeichereinrichtung mit den Merkmalen des Anspruches 1.

Bevorzugte Ausgestaltungen der Halbleiterspeichereinrichtung sind in den zugehörigen Unteransprüchen ausgeführt.

In der Halbleiterspeichereinrichtung wird der Betrieb korrekt ohne Verwendung einer Gatterschaltung aus geführt, da die Schreibbitleitungen einen gefalteten Bitleitungsaufbau haben. Dadurch wird die zu belegende Fläche reduziert, und die Kapazität kann erhöht werden. Da die Halbleiterspeichereinrichtung Speicherzellen vom Drei-Transistor-Typ aufweist, können außerdem der Schreibbetrieb und der Lesebetrieb unabhängig voneinander erfolgen, und es kann Hochgeschwindigkeitsbetrieb durchgeführt werden.

Die Aufgabe wird auch gelöst durch ein Verfahren mit den Merkmalen des Anspruchs 11. Bevorzugte Ausgestaltungen des Verfahrens sind in den zugehörigen Unteransprüchen angegeben.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigt

Fig. 1A ein schematisches Blockschaltbild eines Speichers mit sequentiellem Zugriff;

Fig. 1B eine Darstellung zum Erläutern des Zugriffs in einem Speicher mit sequentiellem Zugriff;

Fig. 2 ein Diagramm, das den Aufbau von Hauptabschnitten eines Speichers mit sequentiellem Zugriff darstellt;

Fig. 3 ein Schaltbild, das den Aufbau von Hauptabschnitten eines Speichers mit sequentiellem Zugriff in einer Ausführungsform darstellt;

Fig. 4 ein Schaltbild eines in Fig. 3 gezeigten Schreibtreibers;

Fig. 5 ein Schaltbild eines in Fig. 3 gezeigten Lesever stärkers;

Fig. 6 ein Schaltbild einer in Fig. 3 gezeigten Lese schaltung;

Fig. 7 ein Schaltbild einer in Fig. 3 gezeigten Takt signalerzeugungsschaltung;

Fig. 8 ein Impulsdiagramm zum Erläutern des Auffrisch betriebes des in Fig. 3 gezeigten Speichers mit sequentiellem Zugriff;

Fig. 9 ein Impulsdiagramm zum Erläutern des Lesebetriebs des in Fig. 3 gezeigten Speichers mit sequentiel lem Zugriff; und

Fig. 10 ein Blockschaltbild, das den Aufbau einer Direkt zugriffs-Halbleiterspeichereinrichtung in einer weiteren Ausführungsform dar stellt.

Ein gesamter Aufbau des Speichers mit sequentiellem Zugriff ist der gleiche wie der des in Fig. 1 gezeigten Speichers mit sequentiellem Zugriff. Genauer gesagt, weist der Speicher mit sequentiellem Zugriff gemäß Fig. 3 eine Speicherzellenanordnung 61 mit einer Mehrzahl von in l Zeilen und m Spalten angeordneten Speicher zellen, einen Schreibzeilenauswahlringzeiger 62, einen Schreib spaltenauswahlringzeiger 64, einen Lesezeilenauswahlringzeiger 63 und einen Lesespaltenauswahlringzeiger 65 auf.

Gemäß Fig. 3 weist jede der Speicherzellen 10 Transistoren 1, 2 und 3 und eine Speicherkapazität 4 wie bei dem in Fig. 2 ge zeigten Speicher mit sequentiellem Zugriff auf. Ein Paar Schreibbitleitungen WB1_k und WB2_k und eine Lesebitleitung RB_k sind entsprechend für jede Spalte der Speicherzellenanordnung vorgesehen, wobei k eine beliebige ganze Zahl zwischen 1 und m ist. Außerdem sind eine Schreibwortleitung WWL_n und eine Lesewortleitung RWL_n entsprechend für jede Zeile der Speicher zellenanordnung vorgesehen, wobei n eine beliebige ganze Zahl zwischen 1 und l ist. Es sei angenommen, daß die Speicherzelle 10 in der n-ten Zeile und in der k-ten Spalte liegt. Der Tran sistor 3 ist mit seinem Gate mit der Schreibbitleitung WB1_k über den Transistor 1 verbunden, sein Drain ist über den Tran sistor 2 mit der Lesebitleitung RB_k verbunden, und seine Source ist mit Masse verbunden. Der Transistor 1 ist mit seinem Gate mit der Schreibwortleitung WWL_n verbunden. Der Transistor 2 ist mit seinem Gate mit der Lesewortleitung RWL_n verbunden.

Der Aufbau der Speicherzelle 10 ist in der (n+1)-ten Zeile in der k-ten Spalte ist der gleiche wie jener der Speicherzelle 10 in der n-ten Zeile in der k-ten Spalte, mit der Ausnahme, daß der Transistor 3 mit seinem Gate über den Transistor 1 mit der Schreibbitleitung WB2_k verbunden ist. Genauer gesagt, sind die Speicherzellen 10 in den ungeradzahligen Zeilen in jeder Spalte mit der einen der Schreibbitleitungen WB1_k und WB2_k ver bunden, und die Speicherzellen 10 in den geradzahligen Zeilen in jeder Spalte sind mit der anderen der Schreibbitleitungen WB1_k und WB2_k verbunden. Darunter soll verstanden werden, daß die Schreibbitleitungen WB1_k und WB2_k für einen Aufbau als ge faltete Bitleitungen ausgelegt sind.

Ein Schreibtreiber 20 und ein Leseverstärker 30 sind in jeder Spalte mit dem Paar Schreibbitleitungen WB1_k und WB2_k verbun den. Der Schreibtreiber 20 steuert das Paar Schreibbitleitungen WB1_k und WB2_k so, daß Eingangsdaten DI auf die Bitleitungen WB1_k und WB2_k gegeben werden. Der Leseverstärker 30 frischt die Speicherzellen 10 in jeder Spalte auf. Außerdem ist eine Leseschaltung 40 in jeder Spalte mit der Lesebitleitung RB_k verbunden. Die Leseschaltung 40 erfaßt und verstärkt an die Lesebitleitung RB_k ausgelesene Information und gibt dieselbe nach außen ab. Der Schreibtreiber 20, der Leseverstärker 30 und die Leseschaltung 40 werden durch eine Taktsignalerzeu gungsschaltung 50 gesteuert.

Gemäß Fig. 4 ist ein Dateneingangsanschluß a über einen ersten Drei-Zustands-Puffer 21 mit einer Schreibbitleitung WB1 ver bunden und über einen zweiten Drei-Zustands-Puffer 22 mit einer Schreibbitleitung WB2 verbunden. Der erste Drei-Zustands-Puffer 21 und der zweite Drei-Zustands-Puffer 22 werden durch ein Schreibfreigabesignal WE gesteuert. Wenn das Schreibfreigabe signal WE auf "H"-Pegel ist, sind der erste und der zweite Drei-Zustands-Puffer 21, 22 leitend, so daß die an den Daten eingangsanschluß a angelegten Eingangsdaten DI auf das Schreib bitleitungspaar WB1, WB2 gegeben werden. Wenn das Schreibfrei gabesignal WE auf einem "L"-Pegel liegt, befinden sich der er ste und der zweite Drei-Zustands-Puffer 21, 22 in einem hoch ohmigen Zustand.

Der Leseverstärker 30 weist gemäß Fig. 5 eine Verriegelungsschaltung mit p-Kanal-MOS-Transistoren 31, 32 und 33, n-Kanal-MOS-Transisto ren 34, 35 und 36 und einem ausgleichenden n-Kanal-MOS-Tran sistor 37 auf. Der Transistor 31 ist zwischen einem Knotenpunkt N1 und einer Schreibbitleitung WB2 verbunden, und der Transi stor 32 ist zwischen dem Knotenpunkt N1 und einer Schreibbit leitung WB1verbunden. Der Transistor 34 ist zwischen einem Knotenpunkt N2 und der Schreibbitleitung WB2 verbunden, und der Transistor 35 ist zwischen dem Knotenpunkt N2 und der Schreibbitleitung WB1 verbunden. Jeder der Transistoren 31 und 34 ist mit seinem Gate mit der Schreibbitleitung WB1 verbun den. Jeder der Transistoren 32 und 35 ist mit seinem Gate mit der Schreibbitleitung WB2 verbunden. Der Knotenpunkt N1 ist über den Transistor 33 an ein Spannungsversorgungspotential V_CC gekoppelt, und der Knotenpunkt N2 ist über den Transistor 36 mit Masse verbunden. Der Transistor 36 erhält an seinem Gate ein Lesefreigabesignal WSE. Der Transistor 33 erhält an seinem Gate ein invertiertes Signal des Lesefreigabesignals WSE. Außerdem ist der ausgleichende Transistor 37 zwischen den Schreibbitleitungen WB1 und WB2 verbunden und erhält an seinem Gate ein Ausgleichssignal EQ.

Wenn das Lesefreigabesignal WSE den "H"-Pegel erreicht, ver stärkt der Leseverstärker 30 den Potentialunterschied zwischen den Schreibbitleitungen WB1 und WB2 und verriegelt diesen. Wenn das Lesefreigabesignal WSE den "L"-Pegel erreicht, geht der Leseverstärker 30 in einen hochohmigen Zustand über. Wenn das Ausgleichssignal EQ den "H"-Pegel erreicht, wird außerdem der Transistor 37 leitend, so daß die Potentiale auf den Schreibbitleitungen WB1 und WB2 auf einen V_CC/2-Pegel ausge glichen werden.

Gemäß Fig. 6 ist eine Lesebitleitung RB über einen vorladenden n-Kanal-MOS-Transistor 41 mit einem Spannungsversorgungspoten tial V_CC verbunden. Der Transistor 41 nimmt an seinem Gate ein Vorladesignal PC auf. Außerdem ist die Lesebitleitung RB über eine Leseverriegelungsschaltung 42 und einen Drei-Zustands- Puffer 43 mit einem Datenausgangsanschluß b verbunden. Die Leseverriegelungsschaltung 42 weist einen n-Kanal-MOS-Tran sistor 44, zwei Inverter 45 und 46 und einen p-Kanal-MOS-Tran sistor 47 auf. Die Inverter 45 und 46 liegen in Reihe. Der Transistor 47 ist zwischen einem Eingang des Inverters 45 und einem Ausgang des Inverters 46 verbunden. Der Transistor 44 ist zwischen dem Eingang des Inverters 45 und der Lesebitlei tung RB verbunden. Der Ausgang des Inverters 46 ist mit einem Eingang des Drei-Zustands-Puffers 43 verbunden. Jeder der Tran sistoren 44 und 47 erhält an seinem Gate ein Lesefreigabesi gnal RSE. Weiterhin erhält der Drei-Zustands-Puffer 43 an einem Steueranschluß ein Lesespaltenauswahlsignal RBS.

Wenn das Vorladesignal PC den "H"-Pegel erreicht, wird der Transistor 41 leitend, so daß die Lesebitleitung RB auf ein Spannungsversorgungspotential V_CC-V_TH vorgeladen wird, wobei V_TH eine Schwellenspannung des Transistors 41 ist. Wenn ande rerseits das Lesefreigabesignal RSE auf den "H"-Pegel ansteigt, wird das Potential auf der Lesebitleitung RB durch die Lese verriegelungsschaltung 42 verstärkt. Außerdem wird der Drei- Zustands-Puffer 43 leitend gemacht, wenn das Lesespaltenaus wahlsignal RBS den "H"-Pegel erreicht, so daß von dem Drei- Zustands-Puffer 43 ein Ausgangssignal der Leseverriegelungs schaltung 42 an den Datenausgangsanschluß b abgeleitet wird. Wenn das Lesespaltenauswahlsignal RBS den "L"-Pegel den "L"-Pegel erreicht, geht der Drei-Zustands-Puffer 43 in einen hochohmigen Zustand über.

Die Taktsignalerzeugungsschaltung 50 arbei tet gemäß Fig. 7 in Antwort auf ein Schreibtaktsignal WCLK und ein durch den Schreibspaltenauswahlringzeiger 64 angelegtes Schreibspal tenauswahlsignal WBS zum Erzeugen eines Schreibfreigabesignals WE, eines Ausgleichssignals EQ und eines Lesefreigabesignals WSE in einer vorbestimmten Zeitfolge. Außerdem arbeitet die Taktsignalerzeugungsschaltung 50 in Antwort auf ein Lesetakt signal RCLK und ein vom Lesespaltenauswahlringszeiger 65 ange legte Lesespaltenauswahlsignal RBS zum Erzeugen eines Vorlade signals PC, eines Lesefreigabesignals RSE und eines Lesespal tenauswahlsignals RBS in einer vorbestimmten Zeitfolge.

Nun werden der Schreibbetrieb, der Auffrischbetrieb und der Lesebetrieb des Speichers mit sequentiellem Zugriff beschrie ben.

Nun wird der Schreibbetrieb mit Bezug auf die Fig. 3 bis 5 beschrieben. Der Schreibbetrieb erfolgt synchron mit dem Schreibtaktimpuls WCLK. Es sei angenommen, daß das Paar Schreib bitleitungen WB1 und WB2 als Antwort auf den "H"-Pegel des Ausgleichssignals EQ (in Fig. 5) ausgeglichen ist. Es sei bei spielsweise angenommen, daß die n-te Zeile in der (k+1)-ten Spalte der Speicherzellenanordnung 61 vom Schreibzeilenauswahl ringzeiger 62 und vom Schreibspaltenauswahlringszeiger 64 (siehe Fig. 1) ausgewählt ist. Das Schreibtaktsignal WCLK steigt an, und dann steigt das Schreibfreigabesignal WE auf den "H"-Pegel an, so daß die Eingangsdaten DI auf die Schreibbitleitungen WB1_k+1 und WB2_k+1 (in den Fig. 3 und 4) gegeben werden. Außerdem wird der Transistor 1 in der Speicherzelle 10 leitend, wenn ein Potential auf der Schreibwortleitung WWL_n auf den "H"- Pegel ansteigt, so daß die Information auf der Schreibbitlei tung WB1_k+1 in die Speicherkapazität 4 in der Speicherzelle 10 eingeschrieben wird. Der Auffrischbetrieb erfolgt hinsichtlich der mit der Schreibwortleitung WWL_n verbundenen Speicherzellen 10 in den anderen Spalten.

Nun wird der Auffrischbetrieb mit Bezug auf die Fig. 3 bis 5 und 8 beschrieben.

Es sei angenommen, daß die Schreibbitleitungen WB1 und WB2 als Antwort auf den "H"-Pegel des Ausgleichssignals EQ auf einen V_CC/2-Pegel ausgeglichen sind. Das Schreibtaktsignal WCLK steigt auf den "H"-Pegel an, und dann fällt das Ausgleichssignal EQ auf den "L"-Pegel. Weiterhin steigt ein Potential auf der Schreibwortleitung WWL_n auf den "H"-Pegel an (siehe Fig. 3 und 8). Dadurch wird die in jeder der Speicherzellen 10 der n-ten Zeile gespeicherte Information an die Schreibbitleitung WB1 in jede Spalte ausgelesen. Wenn Information mit "H"-Pegel in der Speicherzelle 10 gespeichert worden ist, ist ein Spei cherknoten in der Speicherzelle 10 auf einen V_CC-Pegel (=5 V) aufgeladen worden. Die im Speicherknotenpunkt gespeicherte La dung geht auf die Schreibbitleitung WB1 über, so daß ein Poten tial auf der Schreibbitleitung WB1 im Vergleich zum V_CC/2-Pegel leicht erhöht wird. Wenn andererseits Information des "L"- Pegels in der Speicherzelle 10 gespeichert ist, geht die Ladung auf der Schreibbitleitung WB1 zum Speicherknoten in der Spei cherzelle 10 über, so daß ein Potential auf der Bit-Leitung WB1 im Vergleich zum V_CC/2-Pegel leicht gesenkt wird. Während dieser Zeit bleibt ein Potential auf der anderen Schreibbitlei tung WB2 auf dem V_CC/2-Pegel. Wenn das an den Leseverstärker 30 angelegte Lesefreigabesignal WSE auf den "H"-Pegel ansteigt, werden die Transistoren 33 und 36 im Leseverstärker 30 leitend, so daß der Leseverstärker 30 betrieben wird (siehe Fig. 5). Wenn das Potential auf der Schreibbitleitung WB1 höher ist als das Potential auf der Schreibbitleitung WB2, steigt das Poten tial auf der Schreibbitleitung WB1 auf den V_CC-Pegel an, und das Potential auf der Schreibbitleitung WB2 fällt auf einen Massepegel ab, so daß die Potentiale durch die die Transistoren 31, 32, 34 und 35 aufweisenden Inverterpaare verriegelt wird. Dadurch steigt der Speicherknoten in der Speicherzelle 10 auf den V_CC-Pegel an. In der oben beschriebenen Weise wird der Auf frischbetrieb durchgeführt. Während dieser Zeit werden die Speicherzellen 10 in den anderen Zeilen nicht beeinflußt, da alle Potentiale auf den Schreibwortleitungen WWL in den anderen Zeilen auf dem "L"-Pegel liegen, selbst wenn die Potentiale auf den Schreibbitleitungen WB1 und WB2 sich ändern.

Danach werden, wenn das Potential auf der Schreibwortleitung WWL_n auf den "L"-Pegel abfällt, die Daten in der Speicherzelle 10 gehalten. Das Lesefreigabesignal WSE fällt ab, und dann steigt das Ausgleichssignal EQ auf den "H"-Pegel an, so daß die Schreibbitleitungen WB1 und WB2 ausgeglichen werden.

Damit wird während des Schreibbetriebs der Auffrischbetrieb hinsichtlich der anderen Speicherzellen in derselben Zeile wie bei der zu schreibenden Speicherzelle ausgeführt.

Nun wird der Lesebetrieb mit Bezug auf die Fig. 3, 6 und 9 beschrieben.

Der Lesebetrieb erfolgt synchron mit dem Lesetaktsignal RCLK. Es sei angenommen, daß die Lesebitleitung RB als Antwort auf den "H"-Pegel des Vorladesignals PC (siehe Fig. 6) auf ein Spannungsversorgungspotential (V_CC-V_TH) vorgeladen wird. Es sei zum Beispiel angenommen, daß die n-te Zeile in der (k+1)-ten Spalte der Speicherzellenanordnung 61 durch den Lesezeilenauswahlringzeiger 63 und den Lesespaltenauswahlring zeiger 65 (siehe Fig. 1) ausgewählt ist. Das Lesetaktsignal RCLK steigt an, und dann fällt das Vorladesignal PC auf den "L"- Pegel ab. Weiterhin steigt ein Potential auf der Lesewortlei tung RWL_n auf den "H"-Pegel an. Damit wird die Information aller Speicherzellen 10 in der n-ten Zeile auf die Lesebitlei tungen RB (siehe Fig. 3 und 9) ausgelesen. Wenn Information des "H"-Pegels in der Speicherzelle 10 in der n-ten Zeile in der (k+1)-ten Spalte gespeichert ist, werden die Transistoren 2 und 3 leitend, so daß Ladung auf die Lesebitleitung RB_k+1 abgegeben wird. Dadurch fällt das Potential auf der Lesebitlei tung RB_k+1 auf den "L"-Pegel ab. Wenn andererseits Information des "L"-Pegels in der Speicherzelle 10 gespeichert ist, wird der Transistor 3 nicht-leitend gemacht, so daß die Ladung nicht auf die Lesebitleitung RB_k+1 gegeben wird. Damit bleibt das Potential auf der Lesebitleitung RB_k+1 auf dem "H"-Pegel. Genauer gesagt erscheint auf der Lesebitleitung RB_k+1 Infor mation, die zu der in die Speicherzelle 10 eingeschriebenen Information komplementär ist, aber vernachlässigt werden kann, wenn die Information durch einen Inverter oder dergleichen in vertiert wird.

Wenn dann das an die Leseverriegelungsschaltung 42 angelegte Lesefreigabesignal RSE auf den "H"-Pegel ansteigt, wird die Information auf der Lesebitleitung RB_k+1 (siehe Fig. 6) ver stärkt. Gleichzeitig ist der Drei-Zustands-Puffer 43 leitend gemacht worden, da das Lesespaltenauswahlsignal RBS in der (k+1)-ten Spalte auf dem "H"-Pegel lag. Damit wird die von der Leseverriegelungsschaltung 42 verstärkte Information auf der Lesebitleitung RB_k+1 als Ausgangsdaten DO an den Datenaus gangsanschluß b gegeben.

Da das Lesespaltenauswahlsignal RBS auf dem "L"-Pegel liegt, ist der Drei-Zustands-Puffer 43 in den anderen Spalten in einem hochohmigen Zustand. Damit wird die Information auf der Lese bitleitung RB in den anderen Spalten nicht an Datenausgangs anschlüsse b gegeben.

Anschließend fällt das Lesefreigabesignal RSE auf den "L"-Pegel. Als Reaktion darauf fällt ein Potential auf der Lesewortlei tung WBL_n ab. Wenn das Vorladesignal PC auf den "H"-Pegel an steigt, werden die Lesebitleitungen RB vorgeladen.

Wie vorstehend beschrieben ist, wird der normale Schreibbetrieb in dem Speicher mit sequentiellem Zugriff in der erfindungs gemäßen Ausführungsform ohne Benutzung einer Gatterschaltung durchgeführt. Damit ist die zu belegende Fläche reduziert und die Kapazität erhöht. Der oben beschriebene Speicher mit se quentiellem Zugriff eignet sich für einen in der Videosignal verarbeitung benötigten Leitungsspeicher, da der Lesebetrieb und der Schreibbetrieb unabhängig voneinander und mit hoher Geschwindigkeit ausgeführt werden können.

Obwohl in dem oben beschriebenen Ausführungsbeispiel ein Fall beschrieben worden ist, bei dem die Erfindung auf einen Spei cher mit sequentiellem Zugriff angewendet wird, können der Schreibzeilenauswahlringzeiger 62, der Lesezeilenauswahlring zeiger 63, der Schreibspaltenauswahlringzeiger 64 und der Lese spaltenauswahlringzeiger 65 (siehe Fig. 1) durch einen Schreib zeilendecodierer 72, einen Lesezeilendecodierer 73, einen Schreibspaltendecodierer 74 und einen Lesespaltendecodierer 75 (siehe Fig. 10) ersetzt werden, wodurch ein Direktzugriffs speicher erhalten wird. Da der Direktzugriffsspeicher Speicher zellen vom Drei-Transistor-Typ aufweist, kann der Betrieb im Vergleich mit einem Direktzugriffsspeicher mit Speicherzellen vom Ein-Transistor-Typ mit höherer Geschwindigkeit durchgeführt werden.

Obowohl in der oben beschriebenen Ausführungsform ein allgemei ner Schreibtreiber, ein Leseverstärker und eine Leseschaltung verwendet werden, kann eine andere Schaltung, die die gleiche Operation ausführt, verwendet werden.

Da, wie oben beschrieben ist, der Schreibbetrieb erfindungs gemäß ohne Verwendung einer Gatterschaltung korrekt ausgeführt wird, wird eine Halbleiterspeichereinrichtung großer Kapazität erhalten, bei der die zu belegende Fläche klein ist. Und es ist kaum wahrscheinlich, daß ein Verriegeln auftritt.

Claims

1. Halbleiterspeichereinrichtung,
mit einer Mehrzahl von in mindestens einer Spalte angeordneten Speicherzellen (10) zum Speichern von Information,
mit mindestens einem Paar von der Spalte von Speicherzellen (10) zugeordneten Schreibbitleitungen (WB1, WB2) zum Schreiben von Information in die Speicherzellen (10) und
mindestens einer der Spalte von Speicherzellen (10) zugeordneten Lesebitleitung (RB) zum Lesen von in den Speicherzellen (10) gespeicherter Information,
mit einer Mehrzahl von jeder Speicherzelle (10) in der Spalte zugeordneten ersten Auswahlleitungen (WWL) und
einer Mehrzahl von jeder Speicherzelle (10) in der Spalte zugeordneten zweiten Auswahlleitungen (RWL),
mit einer ersten Auswahleinrichtung (62, 72) zum Anlegen eines ersten Auswahlsignal an eine beliebige der ersten Auswahlleitungen (WWL) und
einer zweiten Auswahleinrichtung (63, 73) zum Anlegen eines zweiten Auswahlsignals an eine beliebige der zweiten Auswahlleitungen (RWL),
wobei jede Speicherzelle (10)
eine erste Einrichtung (3) zum Speichern eines Informationssignals sowie
eine auf das erste Auswahlsignal reagierende zweite Einrichtung (1) zum Übertragen eines Informationssignals von einer der beiden Schreibbitleitungen (WB1, WB2) auf die erste Einrichtung (3) zum Speichern darin und
eine auf das zweite Auswahlsignal reagierende dritte Einrichtung (2) zum Übertragen des in der ersten Einrichtung (3) gespeicherten Informationssignals auf die Lesebitleitung (RB) aufweist.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
die erste Einrichtung einen ersten Transistor (3) zum Speichern von Information aufweist,
daß
die zweite Einrichtung einen zweiten Transistor (1) aufweist, der zwischen der einen Leitung des Paares Schreibbitleitungen (WB1, WB2) und dem ersten Transistor (3) verbunden ist und auf das an die ersten Auswahlleitungen (WWL) angelegte erste Auswahlsignal reagiert zum Übertragen von Information auf den ersten Transistor (3), die von der einen Leitung des Paares Schreibbitleitungen (WB1, WB2) angelegt ist, und daß
die dritte Einrichtung einen dritten Transistor (2) aufweist, der zwischen der Lesebitleitung (RB) und dem ersten Transistor (3) verbunden ist und auf ein an die zweite Auswahlleitung (RWL) angelegtes zweites Auswahlsignal reagiert zum Übertragen von im ersten Transistor (3) gespeicherter Ladung auf die Lesebitleitung (RB).

3. Halbleiterspeichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß
der erste Transistor (3) einen an ein vorbestimmtes Potential gekoppelten ersten Leistungsanschluß, einen zweiten Leitungsanschluß und einen Steueranschluß aufweist, daß
der zweite Transistor (1) einen mit einer Leitung des Paars Schreibbitleitungen (WB1, WB2) verbundenen ersten Leitungsanschluß, einen mit dem Steueranschluß des ersten Transistors (3) verbundenen zweiten Leitungsanschluß und einen mit der ersten Auswahlleitung (WWL) verbundenen Steueranschluß aufweist und daß
der dritte Transistor (2) einen mit der Lesebitleitung (RB) verbundenen ersten Leitungsanschluß, einen mit dem anderen Leitungsanschluß des ersten Transistors (3) verbundenen zweiten Leitungsanschluß und einen mit der zweiten Auswahlleitung (RWL) verbundenen Steueranschluß aufweist.

4. Halbleiterspeichereinrichtung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß der erste Transistor (3), der zweite Transistor (1) und der dritte Transistor (2) einen MOS- Feldeffekttransistor aufweisen.

5. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß
die erste Auswahleinrichtung eine erste sequentiell auswählende Einrichtung (62) zum sequentiellen Anlegen des ersten Auswahlsignals an die Mehrzahl von ersten Auswahlleitungen (WWL) aufweist und daß
die zweite Auswahleinrichtung eine zweite sequentiell auswählende Einrichtung (63) zum sequentiellen Anlegen des zweiten Auswahlsignals an die Mehrzahl von zweiten Auswahlleitungen (RWL) aufweist.

6. Halbleiterspeichereinrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die erste sequentiell auswählende Einrichtung (62) und die zweite sequentiell auswählende Einrichtung (63) einen Ringzeiger (62, 63) aufweisen.

7. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Halbleiterspeichereinrichtung einen mit jeder Leitung des Paares von Schreibbitleitungen (WB1, WB2) verbundenen auffrischenden Leseverstärker (30) aufweist zum Verstärken der Information auf dem Paar von Schreibbitleitungen (WB1, WB2), das nicht für eine Schreibtätigkeit benutzt wird.

8. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Speicherzellen (10) in ungeradzahligen Zeilen in jeder Spalte mit der einen Leitung des Paares von Schreibbitleitungen (WB1, WB2) verbunden sind und daß die Speicherzellen (10) in geradzahligen Zeilen in jeder Spalte mit der anderen Leitung des Paares von Schreibbitleitungen (WB1, WB2) verbunden sind.

9. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Halbleiterspeichereinrichtung einen mit jeder Leitung des Paares von Schreibbitleitungen (WB1, WB2) verbundenen Schreibtreiber (20) aufweist.

10. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß
die erste Auswahleinrichtung einen auf ein extern angelegtes erstes Adressiersignal reagierenden ersten Decodierer (72) zum Anlegen des ersten Auswahlsignals an eine beliebige Leitung der ersten Auswahlleitungen (WWL) aufweist und daß
die zweite Auswahleinrichtung einen auf ein extern angelegtes zweites Adressiersignal reagierenden zweiten Decodierer (73) zum Anlegen des zweiten Auswahlsignals an eine beliebige Leitung der zweiten Auswahlleitungen (RWL) aufweist.

11. Verfahren zum Zugreifen auf mindestens eine Speicherzelle (10) in einer Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 10, mit den Schritten: Anlegen eines ersten Auswahlsignals der ersten Auswahleinrichtung (62, 72) an eine beliebige Leitung der Mehrzahl von ersten Auswahlleitungen (WWL) und
Anlegen eines zweiten Auswahlsignals der zweiten Auswahleinrichtung (63, 73) an eine beliebige Leitung der Mehrzahl von zweiten Auswahlleitungen (RWL).

12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß
das erste Auswahlsignal sequentiell an die Mehrzahl von ersten Auswahlleitungen (WWL) angelegt wird und daß
das zweite Auswahlsignal sequentiell an die Mehrzahl von zweiten Auswahlleitungen (RWL) angelegt wird.

13. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß
das erste Auswahlsignal als Antwort auf ein extern angelegtes erstes Adressiersignal an eine beliebige Leitung der ersten Auswahlleitungen (WWL) angelegt wird und daß
das zweite Auswahlsignal als Antwort auf ein extern angelegtes zweites Adressiersignal an eine beliebige Leitung der zweiten Auswahlleitungen (RWL) angelegt wird.