DE69012395T2 - DRAM mit gegen Diaphonie abgeschirmten Bitleitungen. - Google Patents

Description

DRAM MIT GEGEN DIAPHONIE ABGESCHIRMTEN BITLEITUNGEN
• Diese Erfindung betrifft Direktzugriffsspeicherfelder und insbesondere Leseverstärkerschaltungen und den Aufbau solcher Schaltungen, um den Verlust von Datensignalen durch Übersprechen zwischen Datenbitleitungen infolge der Kopplungskapazität zwischen Elektroden zu vermeiden.
• Die Technologie der dynamischen MOS-Speicher ist seit ihren kommerziellen Anfängen durch die regelmäßige Erhöhung der Speicherdichte kontinuierlich vorangeschritten. Da sich die DRAM- Bausteine zu Dichten von 16 MBit und darüber entwickeln, wurden die in der Technologie der integrierten Schaltungen verwendeten physischen Anordnungen kontinuierlich angepaßt, um den Anforderungen an die Dichte zu genügen.
• Die DRAM-Entwicklung hat die Auswirkungen der dynamischen Kopplung zwischen Leitungen auf das nominal verfügbare Datenlesesignal seit langem erkannt. Für den Aufbau von 256-kBit-, 1- MBit-, 4-MBit- und 16-MBit-DRAM-Bausteinen wurden Anordnungen mit gefalteten Bitleitungen - siehe zum Beispiel RE 32 708, Erfinder Itoh - verwendet, um Gleichtaktrauschen zu unterdrücken, das durch Wortleitungsrauschen sowie Störungen durch Schwingungen in Platine und Substrat verursacht wird. Der Abstand zwischen den Bitleitungen ist von 3 Mikrometer bei der 1- MBit-Generation auf weniger als 0,5 Mikrometer bei einem 64- MBit-Aufbau geschrumpft. Bei der Verkleinerung der Aufbauten werden auch die der Technologie eigenen elektrischen Effekte vermindert. In einigen Fällen gibt es ein paar Variablen, bei denen diese Anpassung nicht im gleichen Ausmaß wie bei den anderen möglich ist. Zur Behebung dieses Problems läßt sich eine vertikale Verkleinerung nicht in vollem Umfang einsetzen, da Überlegungen hinsichtlich Widerstand und Elektromigration das Ausmaß begrenzen, in dem sich die Verkleinerung von Leitern ausführen läßt. Dieses mangelnde Verkleinerungsvermögen führt dazu, daß vormals unwesentliche Parameter zu einem immer größeren Problem werden. Mit der Reduzierung der physischen Abmessungen in den Sub-Mikrometer-Bereich werden Faktoren wie das kapazitive Koppeln zwischen Leitungen zu einer wesentlichen Ursache für den Verlust von Datenlesesignalen und müssen im Schaltungsaufbau kompensiert werden. In der Geschichte der DRAM-Technologie wurde eine Reihe von neuartigen Schaltungen verwirklicht, die z. B. Pseudo- oder Referenzzellen, differentielles Lesen und gefaltete Bitleitungen verwenden. All diese Merkmale haben eine entscheidende Rolle bei DRAM-Aufbauten erlangt.
• Bei der Entwicklung von 16- und 64-MBit-Aufbauten wurde deutlich, daß das früher ignorierte kapazitive Rauschen zwischen den Leitungen das Signal wesentlich beeinträchtigt. Auch wenn das Material und somit die physische Gestalt bzw. Form der Datenbitleitungen die Kopplung zwischen den Leitungen wesentlich beeinflussen kann, besitzt der physische Abstand dieser Leitungen den wesentlichsten Einf luß auf das Rauschen. Cottrell und Buturla haben in ihrem Artikel "VLSI wiring capacitance" in IBM J. RES. DEVELOP. BD. 29, Mai 1985, auf den Seiten 277-288 gezeigt, daß sich die Kapazität zwischen Leitungen bei einem Leitungsabstand von 1,0 Mikrometer auf über 45% der Leitungsgesamtkapazität belaufen kann. Da die Fortschritte in der Lithografie die Herstellung von Leitern mit Sub-Mikrometer-Abständen erlauben, hat die kapazitive Kopplung zwischen den Leitungen in der Technologie der DRAM-Speicher drastisch zugenommen. Diese verstärkte dynamische Kopplung zwischen Leitungen wurde zu einem hauptsächlichen Rauschproblem bei der Entwicklung von DRAM-Feldern, und um maximale Signalpegel und Leseverstärkerempfindlichkeit bei sehr schnellen DRAM-Bausteinen zu erhalten, benötigt man neue Schaltungsverfahren.
• Eines der ersten Verfahren zur Reduzierung des Übersprechens zwischen benachbarten Bitleitungen wird in dem Artikel "FET Stray Coupling Capacitance Equalization Technique" von Sonoda im IBM Technical Disclosure Bulletin, Bd. 17, Nr. 5, Oktober 1974, S. 1355 beschrieben. Diese als Architektur mit verdrillten Bitleitungen bekannte Architektur überkreuzt physisch benachbarte komplementäre Datenbitleitungen, so daß gleiche Anteile eines benachbarten Bitleitungspaars sich gegenseitig kompensierendes Kopplungsrauschen erhalten. Verdrillte Leitungen werden auch zur Reduzierung des Übersprechens zwischen Datenleitungen eingesetzt. Alle Verfahren mit verdrillten Leitungen beinhalten das Konzept physisch alternierend angeordneter Bitleitungspaare, um eine unterschiedlich große Unterdrückung des Gleichtaktrauschens zu erhalten. Eine dieser Lösungen, die modifizierte verdrillte Bitleitung, überkreuzt zum gleichen Datenbit gehörige Bitleitungen sowie zu anderen Datenbits gehörige Bitleitungen, so daß das Verdrillen Rauschen zwischen Bitleitungspaaren und Rauschen zwischen aneinandergrenzenden Bitleitungen von benachbarten Bitleitungspaaren unterdrückt. Diese Methoden erfordern mehrere Verbindungsebenen und die dazugehörige Kontaktfläche. Diese Verfahren werden allgemein in dem Artikel "Twisted Bit Line Architectures for Multi-Megabit DRAM's" von H. Hidaka et al. in IEBE J. Solid-State Circuits, Bd. 24, Nr. 1, Februar 1989, S. 21-27 beschrieben.
• In der Praxis gibt es bei der Umsetzung der Architektur mit verdrillten Bitleitungen gewisse Schwierigkeiten. Eines dieser Probleme besteht darin, daß drei Leiterverbindungsebenen vorhanden sein müssen, um die für das Verdrillen nötigen Überkreuzungen zu erhalten. Wenn die Überkreuzungen jedoch nicht die Zelldichte des Felds beeinträchtigen sollen, müssen sie bei minimalem Leiterabstand ausgeführt sein. Falls die erforderlichen Bitleitungsverdrillungen physisch ausführbar sind, gibt es aufgrund der zur Durchführung der Verdrillungen erforderlichen regulären, normalerweise vier, Unterbrechungen im Feldbereich mit an Sicherheit grenzender Wahrscheinlichkeit ungenützte Siliciumflächen. Durch die aufwendigere Verdrahtung und durch die größere Anzahl von Kontaktf lächen wird die Verläßlichkeit ernsthaft beeinträchtigt.
• Schließlich wird die tatsächliche Kapazität der Bitleitungen durch verdrillte Bitleitungen erhöht, was ihren Nutzen etwas mindert.
• Die anspruchsgemäße Erfindung löst die mit der Abnahme des Bitleitungsabstands beim Voranschreiten der DRAM-Technologie verbundenen Probleme, insbesondere das Problem einer zunehmenden Kapazität zwischen Leitungen, ohne den von anderer Seite vorgeschlagenen Verdrahtungsaufwand. Die offenbarte Architektur mit Feldern aus abgeschirmten Bitleitungen (shielded bit line, SBL) unterdrückt das Signalentwicklungsrauschen und das Stellrauschen des Leseverstärkers, die ihre Ursache in der dynamischen Kopplung zwischen Leitungen haben, ohne daß dabei wie bei der Architektur der verdrillten Bitleitungen Dichte und Ausbeute beeinträchtigt werden. Das nutzbare Signal der SBL wird weiter verbessert, da das richtige Setzen eines Lese-Speicherflipflops in einem SBL-Feld 76% weniger Signal als das gefaltete Feld braucht.
• Daher besteht ein Hauptvorteil dieser Erfindung darin, daß das Signal/Rausch-Verhältnis von Datensignalen in DRAM-Bausteinen mit sehr hoher Dichte verbessert wird, oder mit anderen Worten, daß das verfügbare nutzbare Signal in DRAM-Leseschaltungen erhöht wird.
• Im allgemeinen wird die Zuverlässigkeit von DRAM-Bausteinen mit sehr großer Dichte verbessert, indem der für einen zuverlässigen Betrieb nötige Verdrahtungsaufwand für das Feld vermindert wird.
• Die Erfindung wird in den Ansprüchen 1 und 11 offenbart. Sie stellt die Architektur für einen Leseverstärker zur Verfügung, bei dem ausgelesene Datenbitleitungen bzw. Spaltenleitungen durch die Verwendung nicht-aktiver Bitleitungen als Wechselstrom-Massebus elektrisch isoliert und von ihren unmittelbar angrenzenden aktiven Nachbarn abgeschirmt werden. In ihrer einfachsten Ausführung beeinhaltet die Architektur der abgeschirmten Bitleitungen (SBL) zwei Paare entgegengesetzter Bitleitungen, die zu einem gemeinsamen Leseverstärker gehören. Jeweils eines der Bitleitungspaare wird durch Multiplexen einem Leseverstärker zugeführt, und das andere, nicht-aktive Bitleitungspaar wird auf Wechselstrommasse gehalten, um das aktivierte Bitleitungspaar von sämtlichen dynamischen Kopplungen zwischen den Bitleitungen abzuschirmen.
• Der Fachmann wird die Erfindung durch die folgende, eingehendere Beschreibung der in den bei liegenden Zeichnungen dargestellten Ausführungsbeispiele der Erfindung besser verstehen.
• FIGUR 1 ist eine schematische Darstellung der in DRAM-Feldern vorhandenen verschiedenen Verbindungen und Kapazitäten.
• FIGUR 2 ist eine schematische Darstellung eines aktivierten Bitleitungspaars und seiner isolierten, benachbarten Bitleitungen, wie sie in der Erfindung verwendet werden.
• FIGUR 3 ist eine schematische Schaltung, die ein Ausführungsbeispiel der Erfindung mit einem asymmetrischen Leseschema zeigt.
• FIGUR 4 ist ein Phasenablaufdiagramm, das die Beziehungen der verschiedenen Taktphasen des Betriebs der Schaltung aus FIGUR 3 zeigt.
• FIGUR 5 ist eine schematische Schaltung, die ein zweites Ausführungsbeispiel der Erfindung in einem Leseschema mit zentralem Zugriff zeigt.
• FIGUR 6 ist ein Phasenablaufdiagramm, das die Beziehungen der verschiedenen Taktphasen des Betriebs der Schaltung in FIGUR 5 zeigt.
• FIGUR 1 zeigt die allgemeine Anordnung eines typischen DRAM- Felds, bei dem ein aus Spalten und Reihen aufgebautes Feld aus Speicherzellen durch eine Spalte mit Leseverstärkern LESEVERST. geteilt ist. In der Figur werden folgende Bezeichnungen verwendet. REF bezeichnet die Pseudo- oder Referenzzellen, die bei ihrer Aktivierung ein Standard-Referenzsignal Q/2 an eines der zum Lesen gewählten Bitleitungspaare liefert. Q stellt die maximale Ladung, die eine Speicherzelle (nicht abgebildet) speichern kann, dar. P-SPEICHERFLIPFLOP bezeichnet die Pull-Up-Bausteine vom p-Typ, die normalerweise mit den Bitleitungen in CMOS-DRAM- Bausteinen verbunden sind, um als Pull-Up-Bausteine zu fungieren. RS bezeichnet die Rückstellbausteine, die die Bitleitungen vor der Einleitung eines Lesevorgangs wieder auf ein festgelegtes Potential - gewöhnlich Vdd oder Vdd/2 - bringen. CB stellt die Kapazität zwischen den Bitleitungen und dem Halbleitersubstrat, auf dem sie verlaufen, dar. CL bezeichnet die Kapazität zwischen benachbarten Bitleitungen. Bei früheren DRAM-Aufbauten, deren kleinste physische Abmessungen wesentlich größer als ein Mikrometer sind und deren Dichte in der Größenordnung von bis zu 4 MBit beträgt, hatte CL einen unbedeutenden Einfluß auf die in den zu lesenden Bitleitungen vorhandenen Signale.
• In der Vergangenheit hatte man angenommen, daß das zu lesende Signal in typischen DRAM-Aufbauten nur eine Funktion der Kapazität CS der Speicherzelle und der Kapazität CB der Bitleitung gemäß folgender Beziehung ist
• VSignal = f(CS/(CB+CS)).
• Diese Beziehung wird gewöhnlich als Übertragungsverhältnis bezeichnet. Es wurden große Anstrengungen unternommen, um für ein möglichst großes Übertragungsverhältnis zu sorgen.
• In den letzten Jahren wurde die Bedeutung der Kopplungskapazität CL zu einem immer größeren Faktor bei der Entwicklung ausgelesener Datensignale. Über Computersimulationen wurden für verschiedene Leseverstärker das Ausmaß des Rauschens durch das Setzen von benachbarten Leseverstärkern bestimmt. Aufgrund der großen Spannungsänderungen in den benachbarten Bitleitungen, führt die Kopplung zwischen den Leitungen zu Übersprechen, was wiederum zu höheren Anforderungen an die Signale führt, damit der Speicherflipflop in einem bestimmten Leseverstärker richtig gesetzt wird. Dieses Problem des Übersprechens besitzt dann die größte Bedeutung, wenn ein schwaches Signal von einem nicht perfekten Leseverstärker gelesen wird und die umgebenden Leseverstärker mit den Sollbedingungen gesetzt werden. Das Feldschema in Figur 1 wurde analysiert, wobei die Kanallängen um 0,05 Mikrometer nicht paßten, um die unerwünschte aber vermeidbare Beta- und VT-Abweichung zu simulieren, die bei einem Routineherstellungsprozeß beobachtet wird. Die Ergebnisse weisen darauf hin, daß aufgrund der Kapazität CL zwischen den Leitungen ein wesentlicher Signalverlust auftritt. Es zeigt sich, daß die verfügbare Ladung in dem an einen einzigen Leseverstärker angeschlossenen Bitleitungspaar wie folgt beschrieben werden kann:
• Für die Bitleitung, die zu der angesprochenen Speicherzelle gehört -
• Q = (VDaten x CB) + (VDaten(n) - VRef(n-1))2CL = CS x VSpeicher.
• Für die Referenzbitleitung -
• Q = (VRef x CB) + (VRef(n) - VDaten(n+1)2CL = (CS x VSpeicher)/2.
• Das zum Lesen verfügbare Signal lautet:
• VDaten(n)-VRef(n)=1/2(CS x VSpeicher(n))/(CB + 4CL).
• Wobei Vdaten und VRef die Spannung der Daten- bzw. der Referenzbitleitung sind,
• CB die Bitleitungskapazität außer der Kapazität CL zwischen den Leitungen ist,
• CL die Kapazität zwischen den Leitungen ist, VSpeicher die Speicherspannung der angesprochenen Zelle ist,
• n der Index der angesprochenen Bitleitung ist,
• (n-1) der Index der nächstunteren Bitleitung ist,
• (n+1) der Index der nächsthöheren Bitleitung ist.
• Bei der erfindungsgemäßen Architektur mit abgeschirmten Bitleitungen lautet das ausgelesene Signal:
• VDaten(n) - VRef(n) = 1/2(CS x VSpeicher(n))/(CB + 2CL).
• Bei Aufbauten, bei denen CL bis zu 15% der Bitleitungs-Gesamtkapazität darstellt, liefert die Architektur mit den abgeschirmten Bitleitungen ein um 23% größeres verfügbares Signal.
• Die Vorteile der erfindungsgemäßen Architektur mit abgeschirmten Bitleitungen (SBL) sind in FIGUR 2 dargestellt, die ein elektrisches Aquivalent der Anordnung während eines Lesevorgangs darstellt. Als Beispiel sollen Daten aus Spalte BL2 in der linken Hälfte des Felds gelesen werden. Der Zugriff auf das Spaltenleitungspaar BL2 und BL2' wird durch n-Kanal-Bitleitungsisolierungsbausteine 3 und 4 erleichtert, die einen Pfad mit niedriger Impedanz zu den komplementären Knoten des Leseverstärkers 10 bilden. Zwischen den aktiven Bitleitungen liegen inaktive Bitleitungen BL1, BL1', BL3 und BL3'. Damit das Isolationsschema gegen die Übersprechkopplung wirksam sein kann, sind die inaktiven Bitleitungen von ihrem jeweiligen Leseknoten dadurch isoliert, daß die Isolationsvorrichtungen 1,2,5 und 6 in einen Zustand hoher Impedanz versetzt, d. h. ausgeschaltet werden. Die inaktiven Bitleitungen sind zwar vom Leseverstärker isoliert, sind aber über (in FIGUR 2 nicht dargestellte) Bausteine mit einer festgelegten Potentialquelle VD3 verbunden, die als Masse für Wechselstromsignale fungiert. Die inaktiven Bitleitungen werden wirksam auf dem Potential einer festen Potentialquelle gehalten, vorzugsweise dieselbe, die zum Vorladen der Bitleitungen vor dem Lesen verwendet wird. Im Gegensatz zum Stand der Technik, wo alle Spalten- oder Bitleitungen innerhalb eines ausgewählten Feldteils gleichzeitig aktiv sind, zum Beispiel bei einer Anordnung mit gefalteten Bitleitungen, sind somit nur abwechselnde Leitungen aktiv. Die inaktiven Leitungen besitzen folgende Merkmale. Da sie erstens inaktiv sind, reduzieren sie von Natur aus das Übersprechrauschen, da die Leitungen keine Datensignale tragen. Da die Leitungen zweitens an eine feste Potentialquelle angeschlossen sind, schließen die Leitungen das zu jeder gelesenen Bitleitung zugehörige kapazitive Netzwerk ab.
• Drittens fungieren die inaktiven Bitleitungen als teilweiser Faraday'scher Käfig für die aktiven Leitungen und begrenzen das Ausmaß, in welchem andere aktive Bitleitungen beim Lesen Rauschen verursachen können.
• FIGUR 3 zeigt ein bevorzugtes Ausführungsbeispiel der Erfindung, wie sie in CMOS-Technik ausgeführt ist. Das SBL-Feld verwendet einen gemultiplexten N-Kanal-Lese-Speicherflipflop 10, der das linke und das rechte, P-Kanal-Feld bedient. In beiden Feldhälften befinden sich Vollkondensator-Referenzzellen mit halber Spannung, die, wie abgebildet, auf die Eingangssignale R1 und R2 ansprechen, zusammen mit Rückstell- und Entzerrer-Bausteinen für Bitleitungen, die, wie abgebildet, ansprechen, um den Takt RS rückzustellen bzw. den Takt EQ zu entzerren. Wie in herkömmlichen CMOS-Speicherflipflops werden Pull-Up-Bausteine vom P-Typ verwendet. Streuverluste und Substratrauschen werden minimiert, indem die Feldzellen und Referenzzellen in einer N-Wanne mit einer Vorspannung von ungefähr 4,3 V angeordnet werden. Die Bitschalter-Paar-Bausteine 7 und 8 befinden sich an einem Ende der Schaltung und bilden für den Hochgeschwindigkeits-Datentransfer zur (nicht dargestellten) Eingabe/Ausgabe-Schaltung einen differentiellen Pfad zu und vom Leseverstärker 10. Die Taktphasenleitungen ISOA und ISOB steuern die N-Kanal-Bitleitungsisolierungsbausteine 1, 2, 3 und 4 und werden während der Zeit, in der die Bitleitungen rückgestellt werden, auf dem Potential Vdd der Drain-Versorgung, nominal 5,0 Volt, gehalten, Das Feld wird mit der Spannung VD3, nominal 3,3 Volt, betrieben. Bei einem Aufbau mit Vdd = 3,3 V könnten N-Kanal-Bausteine vom Verarmungstyp als Isolationsbausteine verwendet werden. Die Gates der p-Kanal-Bausteine 9, 11, 12 und 14 werden ebenfalls mit dem decodierten Isolationstakt ISOA und ISOB versorgt, damit die inaktiven Bitleitungen in jedem Lesezyklus auf dem festgelegten Potential VD3 gehalten werden können.
• Der Betrieb der Schaltung in FIGUR 3 wird nun in Verbindung mit FIGUR 4 beschrieben. Zu Beginn eines Zugriffszyklus, nach dem Rückstellen aller Bitleitungen und anderer innerer Knoten, wird der Rückstelltakt RS inaktiv. Bevor eine spezielle Wortleitung ausgewählt wird, fällt ein decodierter Takt ISOA bzw. ISOB auf Systemmasse ab. Falls beispielsweise auf die Speicherzelle, die auf die auf Bitleitung BL2 links vom Leseverstärker gelegene Wortleitung WL anspricht, zugegriffen werden soll, geht der Isolationstakt ISOA auf niedrigen Pegel, wodurch die Isolationsbausteine 1 und 2 sperren. Es ist zu beachten, daß der Abfall von ISOA dazu dient, die p-Kanal-Klemmbausteine 9 und 11 durchzuschalten, die die inaktiven Bitleitungssegmente BL1 und BL1', die nun vom Leseverstärker isoliert sind, mit dem Feldversorgungspotential VD3 verbinden. Wenn die gewählte Wortleitung WL und die entsprechende Referenz-Wortleitung R2' aktiv werden, werden die Daten- und Referenzsignale mit den aktiven Bitleitungssegmenten BL2 und BL2' verbunden. Auf diese Weise werden Signale, die sowohl auf den Ref erenz- als auch auf den Datenbitleitungen entstehen, von jeglicher dynamischer Kopplung zwischen den Leitungen abgeschirmt. Jedes aktive Bitleitungspaar unterliegt den zuvor in Verbindung mit FIGUR 2 beschriebenen Bedingungen. Wenn die Taktphase SET aktiv wird und damit beginnt, eine Hälfte aller gewählter Bitleitungen auf Masse zu entladen, stört der rasche Wechsel der abfallenden Bitleitung den benachbarten Leseverstärker aufgrund der aktiv festgehaltenen Abschirmleitung nicht. Es versteht sich, daß der (die) in der Praxis vorhandene(n) zusätzliche(n) phasengesteuerte(n) Takt(e) an den SET-Knoten angelegt werden können. Sobald der Leseverstärker gesetzt worden ist, wird ISOA wieder auf 5 Volt gelegt und die Referenz-Wortleitung R1 wird aktiviert, was es den nunmehr aufgebauten Pegeln im Leseverstärker ermöglicht, die zuvor inaktiven Bitleitungen zu entladen. Die Daten sind nun differentiell auf beiden Bitleitungspaaren verfügbar. Die Bitschaltleitung BSP wird auf 5 Volt angehoben, wodurch die Daten an die nicht abgebildeten E/A-Puffer gelegt werden können. Es wird sich zeigen, daß die zu Zellen in der anderen Bitleitungshälfte gehörenden Daten durch die Aktivierung von ISOA und das Erden von ISOB während des Lesevorgangs gelesen werden können.
• FIGUR 5 zeigt ein zweites Ausführungsbeispiel der Erfindung, bei dem gelesene Daten in der Mitte des Felds verfügbar sind. Hier sind die Bitleitungen rechts bzw. links des Leseverstärkers, im Gegensatz zu den gegenüberliegenden Knoten wie im Ausführungsbeispiel in FIGUR 3, beide mit demselben Leseknoten verbunden. Baugruppen mit ähnlichen Funktionen wie diejenigen in FIGUR 3 besitzen gleiche Bezugsnummern. Es sind folgende zusätzliche Bausteine vorgesehen. Es ist ein zusätzlicher Entzerrer-Baustein 16 vorgesehen, um auf allen Bitleitungen gleiche Vorladungspegel zu gewährleisten und um während der Rückstelldauer die Ladung zu erhalten. Ein einzelnes Paar p-Kanal-Pull-Up-Bausteine 18 und 20 ersetzt die beiden Paare im anderen Ausführungsbeispiel. Der Betrieb der Schaltung in FIGUR 5 wird in Verbindung mit dem Ablaufdiagramm in FIGUR 6 beschrieben. Zu Beginn eines Lesetakts ist der Rückstelltakt aktiv, um sicherzustellen, daß alle Bitleitungen und Leseknoten auf das Feldversorgungspotential VD3 vorgeladen sind. Nachdem RS inaktiv geworden ist, wird einer der beiden decodierten Isolationstakte, ISOA oder ISOB, auf niedrigen Pegel (inaktiv) gelegt. Wenn zum Beispiel ISOA deaktiviert wird, sperren die Bausteine 1 und 2 und isolieren die Bitleitungen BL1 und BL1' vom Leseverstärker 10. Die Aktivierung einer Wortleitung WL bewirkt, daß die Daten einer gewählten Speicherzelle auf Bitleitung BL2 gelegt werden. Der Leseverstärker wird dann gesetzt, indem der Knoten SET auf niedrigen Pegel gelegt wird. Sobald sich der Leseverstärker stabilisiert hat, werden die Bitschaltbausteine 7 und 8 aktiviert, damit sie die gelesenen Daten an die Eingabe/Ausgabe-Schaltung legen.
• Der Fachmann wird erkennen, daß die spezielle Feldanordnung, die verwendet wird, um Daten von Leseverstärkern zu lesen, vom gewählten Aufbau abhängt. Die folgenden Veröffentlichungen bieten sämtliche speziellen Ausführungen, die in der obigen Beschreibung möglicherweise fehlen. Zum asymmetrischen Datenzugriff siehe den Artikel "A High Performance Sense Amplif ier for a 5 V Dynamic RAM" von J.J. Barnes et al. in IEEE J. Solid-State Circuits, Bd. SC-15, Nr. 5, Oktober 1980, S. 831-839 oder die US-Patentschrift 4 Q85 457, Erfinder Itoh. Zum zentralen Datenzugriff siehe den Artikel "High-density one-device dynamic MOS memory cells", von K. Itoh et al. in IEEE PROC., Bd. 130, Nr. 3, Juni 1983, S. 127-135.
• Wenngleich die Erfindung im Hinblick auf eine begrenzte Anzahl von Ausführungsbeispielen beschrieben worden ist, wird der Fachmann erkennen, daß sie in vielerlei Hinsicht verändert und erweitert werden kann, ohne den vorgesehenen Bereich der Erfindung zu verlassen. Beispielweise können Bausteine vom n-Typ und vom p-Typ beliebig ausgetauscht werden. Das spezielle Datenzugriffsverfahren, das zum Herausholen der gelesenen Daten aus den Leseverstärkern verwendet wird, wird vom Anwender gewählt.

Claims (13)

1. Speichersystem mit Ladungsspeicherung, das folgendes umfaßt:

eine Vielzahl von in Spalten und Reihen angeordneten Speicherzellen, wobei jede Zelle mit einer entsprechenden Spaltenleitung aus einer Vielzahl von Spaltenleitungen verbunden werden kann, Mittel zur Wahl der Reihe für den Zugriff auf Speicherzellen, eine Vielzahl von Leseverstärkern zum Lesen gespeicherter Informationen, die zu Speicherzellen in bestimmten Spalten gehören,

eine erste Vielzahl von äbwechselnden Spaltenleitungen (z. B. BL1, BL1'), die zu einer Vielzahl von Leseverstärkern (10) gehören,

eine zweite Vielzahl von äbwechselnden Spaltenleitungen (z. B. BL2, BL2'), wobei jede Spaltenleitung so angeordnet ist, daß sie physisch neben mindestens einer Spaltenleitung aus der ersten Vielzahl von abwechselnden Spaltenleitungen liegt,

Mittel zum Lesen von Informationen in der ersten Vielzahl von abwechselnden Spaltenlei tungen, und

Mittel zum Verbinden der zweiten Vielzahl von abwechselnden Spaltenleitungen mit einer gemeinsamen, bestimmten Potentialcuelle (z. B. VD3) zumindest während der Zeitspanne, in der die in der ersten Vielzahl von abwechselnden Spaltenleitungen vorhandenen Informationen gelesen werden.

2. Speichersystem gemäß Anspruch 1, wobei folgendes vorgesehen ist:

Mittel zum alternativen Lesen von Informationen, die in der zweiten Vielzahl von abwechselnden Spaltenleitungen vorhanden sind, und

Mittel zum Verbinden der ersten Vielzahl von abwechselnden Spaltenleitungen mit einer gemeinsamen, bestimmten Potentialquelle zumindest während der Zeitspanne, in der die in der zweiten Vielzahl von abwechselnden Spaltenleitungen vorhandenen Informationen gelesen werden.

3. Speichersystem gemäß Anspruch 1 oder 2, wobei die erste Vielzahl von abwechselnden Spaltenleitungen selektiv mit den Mitteln zum Lesen verbunden wird.

4. Speichersystem gemäß einem der vorhergehenden Ansprüche, wobei physisch benachbarte Spaltenleitungspaare zu einem einzelnen Mittel zum Lesen gehören.

5. Speichersystem gemäß einem der vorhergehenden Ansprüche, wobei die Mittel zum Lesen ein kreuzgekoppeltes Speicherflipflop umfassen, das auf Eingangssignale anspricht, die in einem Paar komplementärer Eingangsknoten vorhanden sind.

6. Speichersystem gemäß Anspruch 5, wobei zu jedem kreuzgekoppelten Speicherflipflop mindestens vier verschiedene Spaltenleitungen gehören.

7. Speichersystem gemäß einem der vorhergehenden Ansprüche, wobei das bestimmte Potential, auf das die abwechselnden Spaltenleitungen gelegt werden, gleich dem Potential ist, auf das alle Spaltenleitungen vor dem Betrieb der Mittel zur Wahl der Reihe vorgeladen werden.

8. Speichersystem gemäß einem der vorhergehenden Ansprüche, wobei das bestimmte Potential im wesentlichen gleich dem an das Speicherfeld angelegten Versorgungspotential (VD3) ist.

9. Speichersystem gemäß einem der vorhergehenden Ansprüche, wobei die Spaltenleitungen (z. B. BL1, BL2) auf einer Seite eines Leseverstärkers (10) mit gegenüberliegenden Leseknoten dieses Leseverstärkers verbunden sind.

10. Speichersystem gemäß einem der Ansprüche 1 bis 8, wobei die Spaltenleitungen (z. B. BL1, BL2) auf einer Seite eines Leseverstärkers (10) mit demselben Leseknoten dieses Leseverstärkers verbunden sind (Fig. 5).

11. Verfahren zum Lesen von Daten in einem Feld aus kapazitiven, in Reihen und Spalten angeordneten Speicherzellen, das Mittel zum Wählen von Reihen einschließt, um Zugriff auf eine Vielzahl von Zellen zu bieten, die zu einer Vielzahl von Spaltenleitungen gehören, wobei jede Spaltenleitung wenigstens einem Leseverstärker zugeordnet ist, wobei das Verfahren folgende Schritte einschließt:

Auswählen einer bestimmten Anzahl von Speicherzellen, auf die zugegriffen werden soll,

Lesen von Daten, die in einer Vielzahl von aktiven abwechselnden Spaltenleitungen (z. B. BL2, BL2' in Fig. 2) vorhanden sind, während eine zweite Vielzahl von dazwischenliegenden abwechselnden inaktiven Spaltenleitungen (z. B. BL1, BL1' und/oder BL3, BL3') auf einem bestimmten Potential (z. B. VD3) gehalten wird, so daß von den aktiven Spaltenleitungen erzeugtes Signalrauschen durch die dazwischenliegenden Leitungen isoliert wird.

12. Verfahren gemäß Anspruch 11, wobei das Lesen von Daten in aktiven abwechselnden Spaltenleitungen den Schritt einschließt, daß diese Spaltenleitungen selektiv durch Multiplexbetrieb an die jeweiligen Leseverstärker angeschlossen werden.

13. Verfahren gemäß Anspruch 11 oder 12, wobei der Schritt, in welchem eine bestimmte Anzahl von Speicherzellen gewählt wird, im wesentlichen gemeinsam mit dem Schritt geschieht, in welchem die zweite Vielzahl von inaktiven Spaltenleitungen auf dem bestimmten Potential gehalten wird.