JPH02294990A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ．産業上の利用分野 本発明は、ランダム・アクセス・メモリ・アレイに関し
、さらに具体的には、電極間結合キャパシタンスにより
生じるデータ・ビット線間のクロストークによるデータ
信号損失を避けるためのセンス・アンプ回路とそのよう
な回路の設計に関する。

Ｂ．従来の技術 動的ＭＯＳメモリ技術は、その市販が始まって以来、記
憶密度の周期的増大により引続き発展してきた。ＤＲＡ
Ｍが１６Ｍビット以上の密度に移行するにつれて、集積
回路技術で用いられる物理的構造は、密度要求にあうよ
うに引続き寸法が縮小されてきた。

利用可能な公称データ・センス信号に対する動的線間結
合の効果は、ＤＲＡＭ設計において久しく以前から認識
されてきた。ワード線などによって生じる共通モード・
ノイズを除去するために、折返し型ビッ１・線構造（た
とえば、米国再発行特許第３２７０８号明細書参照）が
、２５６Ｋビット、ＩＭビッｌ−、４Ｍビット、１６Ｍ
ビットのＤＲＡＭ設計で使用されてきた。ビット線間の
距離は、ＩＭビットの場合の３ミクロンから６４Ｍビッ
ト設計では０．５ミクロン以下へと縮小された。

構造の縮小に応じて、当技術で固脊の電気的効果も大幅
に減少した。場合によっては、他のものと同じ程度には
減少できないいくつかの変数がある。

垂直スケーリングを利用してこの問題を十分に解決する
ことはできない。というのは、抵抗及び電気移動上の問
題点により、導体のスケーリングが実施できる程度が制
限されるからである。そのようなスケーリングの可能性
がないと、従来は重要でなかったパラメータがますます
問題になってくる。物理的寸法がザブミクロン範囲に減
少するとき、線間容■結合などのファクタが、センス信
号損失の重要な原因となってくるので、回路設計におい
てこれを補償しなければならない。ダミーや基準セル、
差動センンングや折返し型ビッｌ・線などの特徴を含む
多くの回路改良技術が、ＤＲＡＭ技術の歴史を通じて実
施されてきた。これらの特徴は、すべてＤＲＡＭ設計に
おいて不可欠になってきている。

１６Ｍビットと６４Ｍビソ１・用の設計が企画されたと
き、以前は無視できた線間キャパシタンス・ノイズが主
要な信号劣化因子となることが明らかになった。データ
・ビッ１・線の４４’ｆ−４、Ｌたがって物理的形状と
プロフィルが線間結合に重大な影響を及ぼすことがあり
得るが、これらの線の物理的間隔がノイズに最も重大な
影響を及ぼす。コットレル（Ｃｏｔｔｒｅｌ　ｌ）　　
とバターラ　（Ｂｕｔｕｒｌａ）　　の論文ｒＶＬＳＩ
配線キャパシタンス（ＶＬＳＩ　ｗｉｒｉｎｇｃａｐａ
ｃｉｔａｎｃｅ）Ｊ　Ｉ　ＢＭ　　Ｊ　．　ＲＥ　Ｓ．
　Ｄ　ＥＶＥ　ＬＯＰ．　、Ｖｏ　１．２９　（１９８
５年５月）、ｐｐ．２７７−２８８には、線間隔が１．
０ミクロンの場合の線間キャパシタンスは、線の全キャ
パシタンスの４５％以上になることが開示されている。

リソグラフィの改良により、間隔がサブミクロン級の導
体が製造できるようになるにつれて、ＤＲＡＭメモリ技
術において、容量性線間結合が急激に増大してきた。こ
の動的線間結合の増大は、ＤＲＡＭアレイ設計において
ノイズに関する主要な問題になっており、高速度ＤＲＡ
Ｍにおいて最大の信号レベルとセンス増幅器感度を得る
ための新しい回路技術が求められている。

隣接するビッｌ・線間のクロストークを減少させるため
の初期の技術の１つが、ソノダの論文「ＦＥＴ漂遊結合
キャパシタンスの等化技術（ＦＥＴＳｔｒａｙ　Ｃｏｕ
ｐｌｉｎｇ　Ｃａｐａｃｉｔａｎｃｅ　Ｅｑｕａｌｉｚ
ａｔｉｏｎＴｅｃｈｎｉｑｕｅ）Ｊ　Ｉ　ＢＭテクニカ
ル・ディスクロージャ’プル−７７、ＶＯＩ．１７Ｎ　
Ｎｏ．５　（１９７４年１０月）、ｐ．１３５５に記載
されている。

この技術はツイスト・ビッ１・線構造と呼ばれるもので
、隣接したビット線対の等しい部分が補償結合ノイズを
受け取るように、隣接した相補データ・ビット線を物理
的に交換または交差させる。ツイス１・線は、また、デ
ータ線クロストークを減少させるのにも使用されてきた
。あらゆるツイスト技術は、ビッ１・線対の物理的位置
を交替にして共通モードのノイズ除去度を変える概念を
含んでいる。

これらの手法の１つ修正ツイスト・ビット線は、ねじれ
によってビッｌ・線対の間及び近くのビット線対のうち
の隣接するビッ１・線からのノイズがキヤンセルてきる
ように、同じデータ・ビットに関連するビット線を交差
させ、また異なるデータ・ビソトを有するビット線を交
差させるものである。このような方式では、多数の相互
接続及び関連する接触領域が必要である。これらの技術
は、一般に、Ｈ．ヒダカ他の論文「数メガビットＤＲＡ
Ｍ用ツイスト・ビット線構造（Ｔｗｉｓｔｅｄ　Ｂｉｔ
　Ｌｉｎｅ八ｒｃｈｉｔｅｃｔｕｒｅｓ　　ｆｏｒ　　
ｌイｕｌｔｉ−Ｍｅｇａｂｉｔ　　ＤＲＡＭ’ｓ）　　
ＪＩＥＥＥ　Ｊ．　Ｓｏｌｉｄ−Ｓｔａｔｅ　Ｃｉｒｃ
ｕｉｔｓｔ　Ｖ　ｏ　１　．　２　４、Ｎｏ．１　（１
９８９年２月）、ｐｐ．２１−２７に記載されている。

実際には、ツイス１・・ビッ１・線構造を実施する際に
、いくつかの問題がある。そのような問題の１つは、ツ
イストを行なうのに必要なクロスオーバを実施するのに
、３段の導体相互接続が必要なことである。クロスオー
バがアレイ・セル密度に影響を与えない場合は、最小の
導体ピッチでそれを実施しなければならない。必要なビ
ット線ツイス１・を物理的に実施する場合、ツイストを
実施するために規則的な通常４個所の中断がアレイ領域
に必要となるので、ほとんど確実にシリコン領域が浪費
されることになる。配線がより複雑になり、接触インタ
フェースの数が増すので、信顆性が重大な影響を受ける
。

最後にビット線ツイストを実施すると、ビット線の実際
のキャパシタンスが増加し、その利点が幾分打ち消され
る。

Ｃ．発明が解決しようとする課題 本発明の１つの目的は、高密度ＤＲＡＭにおけるデータ
信号／ノイズ比を改良することにある。

本発明の他の目的は、ＤＲＡＭセンシング回路における
利用可能な信号マージンを増加させることにある。

本発明の他の目的は、信頼できる動作を実施するのに必
要なアレイ配線の複雑さを減少させることにより、高密
度ＤＲＡＭの信顆性を向上させることにある。

Ｄ．課題を解決するための手段 本発明の目的は、非選択ビット線を交流接地バスとして
利用することにより、検出されたデータ・ビット線また
は列線が、それらにすぐ隣接する活動状態の隣接線から
電気的に絶縁されシールドされるという、センス増幅器
構成によって達成される。その最も簡単な実施例では、
シールド・ビット線（ＳＢＬ）構造は、共通センス増幅
器に関連する２対の対向するビット線を含む。ビット線
対の一方が、センス増幅器に多重化され、他方の非選択
ビット線対は、選択ビット線対をすべての動的線間結合
からシールドするために、交流アースにクランプされる
。

このようにして、本発明によれば、ＤＲＡＭ技術の発展
に伴なってビット線の間隔を減少することに関する問題
、特に線間キャパシタンスの増加の問題が、従来の複雑
な配線技術なして容易に解決される。開示されたシール
ド・ビット線アレイ構造は、ツイスト・ビット線構造で
見られるような密度及び歩留りに対する影響なしに、動
的線間結合によって生じる信号発生ノイズとセンス増幅
器セット・ノイズを除去する。ＳＢＬアレイの信号マー
ジンは、ＳＢＬアレイ内のセンス・ラッチを正確にセッ
１・するのに折返し型アレイより７６％少ない信号しか
必要としないために、さらに向」ニする。

Ｅ．実施例 第３図には、列と行で構成されたメモリ・セルのアレイ
がセンス増幅器Ｓ　Ｅ　Ｎ　Ｓ　Ｅ　　Ａ　Ｍ　Ｐ　（
Ｄ　列によって分割された、代表的なＤＲＡＭアレイの
一般的構成を示す。図面では、次の名称を使用する。Ｒ
ＥＦは、アクセスされると、検出すべく選択されたビッ
ト線対の一方にＱ／２の基準信号を供給する、ダミー・
セルすなわち基桑セルを表す。

Ｑは、記憶セル（図示せず）が記憶できる最大の電荷を
表す。ＰＬＡＴＣＨは、通常はＣＭＯＳＤＲＡＭ内のビ
ット線に結合されてプルアップ・デバイスとしてｉ＜、
ｐ型プルアップ・デバイスを表す。ＲＳは、検出操作の
開始前に、ビット線を所定の電位、普通はＶ　ａ　ａあ
るいはＶ　ａａ７２に復元する、復元装置を表す。ＣＢ
は、ビット線とビッ）・線がその上を通過する半導体基
板との間のキャパシタンスを表す。ＣＬは、隣接するビ
ット線間のキャパンタンスを表す。最大４Ｍビッ１・程
度の密度を存する、１ミクロンよりずっと大きな最小物
理寸法に基づいた従来のＤＲＡＭの設計では、ＣＬが検
出されるビッ１・線上の信号に及ぼす影響はとるにたり
ないものであった。

従来の典型的なＤＲＡＭの設計では、検出される信号は
、 Ｖｓｌｇｎａ＋　＝　ｆ　（Ｃ　Ｓ／（Ｃ　Ｂ　＋　Ｃ
　Ｓ）．の関係式で表される、メモリ・セルのキャパシ
タンスＣＳとビット線のキャパシタンスＣＢのみの関数
であると考えられていた。この関数は通常、転送率と呼
ばれている。転送率をできるだけ大きくするために大き
な努力が払われてきた。

最近、結合キャパシタンスＣＬの重要性が、検出される
データ信号の発生において、大きな要素となってきてい
る。隣接したセンス増幅器のセッティングからのノイズ
の量を測定するために、様々なセンス増幅器構成につい
てコンピュータ・シミュレーションが行なわれてきた。

隣接するビット線」二に大きな電圧変化が生じるとき、
線間結合は、クロストークを生じて、特定のセンス増幅
器内でラッチを正しくセッｌ・するために必要な信号レ
ベルを増大させる。このクロストークの問題は、弱い信
号が不完全なセンス増幅器によって検出され、周囲のセ
ンス増幅器は正常状態でセッｌ・されているときに最も
重要である。日常的製造工程で見られる望ましくないが
避けられないベータ及びＶＴ不整合をシミュレートする
ために、チャンネル長さが０．０５ミクロンだけ不整合
な場合について、第３図のアレイ方式が分析された。そ
の結果、線間キャパシタンスＣＬのために重大な信号損
失が生じることがわかった。１つのセンス増幅器に結合
された一対のビッｌ・線」二で利用可能な電荷は、次の
ように記述できる。

アクセスされるメモリ・セルに関連するビット線では、 Ｑ　＝　（Ｖｄａ＋ｎ　ｘ　Ｃ　Ｂ）　＋（Ｖ．＋ａ＋
ａ（ｎ）Ｖｒａｒ（ｎ　　１　））　２　Ｃ　Ｌ−Ｃ　
Ｓ　Ｘ　Ｖ＝ｔｏｒｅ−基準ビット線では、 Ｑ　＝　（Ｖ−。ｒ　Ｘ　Ｃ　Ｂ）　＋　（Ｖｒａｒ（
ｎ）Ｖｄａｔａ（ｎ　＋　１））　２　Ｃ　Ｌ＝（Ｃ　
Ｓ　ＸＶｓ＋ｏｒｏ）／２．検出するのに何効な信号は
次に示される。

Ｖ　ｄａ　ｔ　ａ　（　ｎ　）　−　Ｖ　ｒ　ｏｔ　（
　ｎ　）１／２（Ｃ　Ｓ　ｘｖｓｔ０ｒ．（ｎ）／（Ｃ
　Ｂ　＋　４　Ｃ　Ｌ）．ここでＶ　ｄ　ａ　ｔ　ａ及
び■，。，はデータ・ビット線電圧及び基準ビット線電
圧であり、 ＣＢ（ｘ）は線間キャパシタンスＣＬ以外のビット線キ
ャパシタンスであり、 ＣＬは線間キャパシタンスであり、 Ｖ　ｓ　Ｉ。，。はアクセスされるセルの記憶電圧であ
り、 ｎはアクセスされるビッ１・線のパラメータであり、 （ｎ−１）は次の隣接した下位側のビット線のパラメー
タであり、 （ｎ＋１）は次の隣接した上位側のビット線のパラメー
タである。

本発明のシールド・ビッ１・線構成では、検出される信
号は、 Ｖｄａｔａ（ｎ）−Ｖ，。ｒ（ｎ）＝ １／２（Ｃ　Ｓ　Ｘ　Ｖ，ｔｏｒ．（ｎ）／（Ｃ　Ｂ　
＋　２　Ｃ　Ｌ）．てある。

ＣＬが全ビッ１・線キャパシタンスの１５％ヲ占める設
計では、シールド・ビット線構成は、利用可能な信号を
２３％増加させる。

本発明のシールド・ビット線（ＳＢＬ）構成の利点が、
第４図に示されている。第４図は、検出操作中の配置の
電気的等価回路を示す。例を示すと、データは列線ＢＬ
２によりアレイの左半分から検出される。列線対ＢＬ２
及びＢＬ２“へのアクセスは、センス増幅器１０の相補
ノードへの低インピーダンス・パスをもたらすｎ−チャ
ンネル・ビット線分離装置３と４によって容易となる。

非活動状態のビット線ＢＬＩ、ＢＬＩ“　ＢＬ３、ＢＬ
３“は、活動状態のビット線と互い違いに配置されてい
る。このクロストーク結合分離方式を有効にするため、
分離装置１、２、５、６を高インピーダンス状態、すな
わちオフ状態にすることによって、非活動ビット線を当
該のセンス・ノードから分離する。非活動ビット線はセ
ンス増幅器から分離されるが、交流信号に対するアース
として俄く所定の電位源ＶＤ３に、装置（第４図には図
示せず）によって結合される。非活動ビッｌ・線１／１ は、固定した電位源、好ましくは検出前にビッｌ・線を
事前帯電さぜるために使用される固定電位源に有効にク
ランプされる。たとえば折返し型ビット線環境において
、アレイの選択した部分内にあるすべての列線またはビ
ッ１・線が、同時に活動状態になる従来の技術とは違っ
て、線が１本置きにだけ活動状態になる。非活動線は、
次の属性を存する。第１に、非活動状態にあるとデータ
信号が線に印加されないので、クロストーク・ノイズが
必然的に減少する。第２に、線は固定電位源に結合され
ているので、検出される各ビッ１・線に関連ずる容量性
ネッｌ・ワークを終端させる。第３に、非活動ビット線
は、活動線に対する部分的ファラデー遮蔽として作用し
、他の活動ビット線が検出中にノイズを発生する範囲を
限定する。

次に第１図を参照すると、ＣＭＯＳ技術で実施される本
発明の好ましい実施例が示されている。

ＳＢＬアレイは、左右のＰチャンネル・アレイにザービ
スする多重Ｎチャンネル・センス・ラッチ１０を使用す
る。入力信号Ｒ１とＲ２に応答する全コンデンサ半電圧
基準セルが、それぞれ復元クロソクＲＳ及び等化し、ク
ロックＥＱに応答するビット線復元装置及び等化装置と
共に、アレイの両半分中に配置されている。Ｐ型プルア
ップ装置は、通常のＣＭＯＳラッチ内と同様に使用され
る。

アレイ・セルと基準セルを約４．３Ｖのバイアスを受け
たＮウェル内に置くことにより、漏洩と基板ノイズが最
小になる。ビット・スイッチ対装置７と８が、回路の一
端に配置され、入出力回路（図示せず）への高速度デー
タ転送を行なうためにセンス増幅器１０との間に差動経
路をもたらす。

クロック位相線ＩＳＯＡとＩ　ＳＯＢは、Ｎチャンネル
・ビッ１・線分離装置１、２、３、４を制御し、ビット
線が復元される間、公称５．０ボルトのドレイン電圧Ｖ
　ｄｄに保持される。アレイ動作は、公称３．３ボル１
・のＶＤ３で行なわれる。Ｎチャンネル・デプリーショ
ン装置が、３．３ボルトの■ｄｄ設計の分離装置として
使用できる。復号された分渾１クロツクＩＳＯＡとＩ　
ＳＯＢはまた、それぞれのセンス・サイクル中に非活動
ビット線を所定の電位ＶＤ３にクランプさせるために、
Ｐチャンネル・デバイス９、１１、１２、１４のゲーｌ
・にも供給される。

次に第２図を参照して、第１図の回路の動作について説
明する。ビット線と他の内部ノードすべての復元に続く
アクセス・サイクルの始めに、クロック復元信号ＲＳが
非活動状態になる。特定のワード線を選択する前に、復
号されたクロック■ＳＯＡやＩＳＯＢが、システム接地
電圧へと下降する。たとえば、ビット線ＢＬ２上のセン
ス増幅器の左側にあるワード線ＷＬに応答するメモリ・
セルにアクセスする場合、分離クロックＩＳＯＡは、下
降して、分離装置１と２をオフにする。工ＳＯＡが下降
すると、Ｐチャンネル・クランプ装置９と１１がオンに
なって、このときセンス・アンプから分離されている非
活動ビット線セグメン｝ＢＬＩとＢＬＩ゜をアレイ電源
電位ＶＤ３に結合するように作用することに留意された
い。選択されたワード線ＷＬ及び対応する基準ワード線
Ｒ２゛が活動状態になると、データ及び基準信号が、活
動ビット線セグメントＢＬ２とＢＬ２“に結合される。

このようにして、基準ビット線及ひデータ・ビット線」
二に発生する信号が、すべての動的線間結合からシール
ドされる。各活動ビット線対は、第４図に関連して先に
述べた条件に従う。クロック位相ＳＥＴが活動状態にな
って、選択された全ビッｌ・線の半分を接続電位に向け
て放電し始めるとき、下降ビット線の速い遷移は、活動
的にクランプされたシールド線のために、隣接するセン
ス増幅器を妨害しない。実際には、さらに１つあるいは
複数の位相クロソクをＳＥＴノードに印加てきることを
理解されたい。センス増幅器がセットされると、■ＳＯ
Ａは５■に戻り、基阜ワード線Ｒ１が活動化されて、セ
ンス増幅器内にこのとき確立されているレベルによって
以前に非活動状態であったビッｌ・線が放電される。こ
のとき両方のビット線対でデータが差動的に得られる。

ビット・スイッチ線ＢＳＰが５ボルｌ・に」二がって、
データがデータ人出力バッファ（図示せず）に結合され
る。ビット線の他の半分ＢＬＩＪ二のセルと関連］８ するデータは、センス操作中にＩＳＯＡを選択しＩ　Ｓ
ＯＢを接地することによって実現できる。

次に、第５図を参照すると、検出されたデータがアレイ
内の中央の位置から得られるという、本発明の第２の実
施例が示されている。ここで、センス増幅器の左右のビ
ッｌ・線は、第１図の実施例の対向するノードとは違っ
て、両方共同じセンス・ノードに結合されている。第１
図の機能と同じ機能をイ１する要素は、同じ参照番号で
示してある。

下記の追加装置が設けられる。すべてのビット線上で等
しい事前帯電レベルを確立し、復元時間中電荷を保存す
るために、追加の等化装置１６が設けられる。１対のＰ
チャンネル・プルアップ装置１８と２０が、他の実施例
の２対の装置の代わりに使用される。第６図のタイミン
グ図を参照しながら、第５図の回路の操作について説明
する。センス・サイクルの始めに、クロック復元信号が
活動状態になって、ビット線とセンス・ノードのすべて
を、アレイ電源電位ＶＤ３に事前帯電させる。

ＲＳが非活動状態になった後、２つの復号された分離ク
ロツクＩＳＯＡまたはＩ　ＳＯＢのうちの１つが、選釈
されて低レベル（非活動状態）になる。

たとえば、■ＳＯＡが選択されない場合、装置１と２は
オフになって、ビッ１・線ＢＬ１とＢＬＩ’をセンス増
幅器から分離する。ワード線Ｗ　Ｌを選択すると、選択
されたメモリ・セルからのデータがビット線ＢＬ２に結
合される。次に、ノードＳＥＴを低レベルに駆動するこ
とにより、センス増幅器がセッ１・される。センス増幅
器が安定化すると、ビッ１・・スイッチ装置７と８が動
作可能になって、検出されたデータをデータ入出力回路
に結合する。

当業者なら了解できるように、センス増幅器からのデー
タにアクセスするのにどんなアレイ構成を使用するかは
、設計の選択の問題である。上記の説明に欠けている特
定の教示を提供するために、下記の刊行物を引用により
本明細柵に合体する。

単端データ・アクセスについてハ、丁ＥＥＥ　Ｊ　Ｓｏ
ｌｊｄＳｔａｔｅ　Ｃｉｒｃｕｉｔｓ１Ｖ　ｏ　］　．
　　Ｓ　Ｃ　−　１　５、ＮＯ．５（１９８０年１０月
）の１）Ｉ）．８３１．−８３９に所載のＪ．Ｊ．バー
ンズ（１３ａｒｎｅｓ）他の論文ｒ５Ｖ動的ＲＡＭ用高
性能センス増幅器（Ａ　ＨｉｇｈＰｅｒｆｏｒｍａｎｃ
ｅ　Ｓｅｎｓｅ　Ａｍｐｌｉｆｉｅｒ　ｆｏｒ　ａ　５
Ｖ　ＤｙｎａｍｉｃＲＡＭ）　Ｊ　、あるイハ米国特許
第４０８５４５７号明細書を参照されたい。中央データ
・アクセスについては、ＩＥＥ　　ＰＲＯＣ．、Ｖｏｌ
．１３０、Ｎｏ．３　（１９８３年６月）のｐｐ．１２
７−１３５に所載のＫ．イトー他の論文「高密度１デバ
イス・動的ＭＯＳ　　メモリ・セル（Ｉｌｉｇｈ−ｄｅ
ｎｓｉｔｙｏｎｅ−ｄｅｖｉｃｅ　ｄｙｎａｍｉｃ　Ｍ
ＯＳ　ｍｅｍｏｒｙ　ｃｅｌｌｓ）　Ｊを参照されたい
。

【図面の簡単な説明】

第１図は、単端センシング方式である本発明の実施態様
を示す、概略回路図である。 第２図は、第１図の回路の動作に関する様々なクロック
位相の関係を示す、位相タイミング図である。 第３図は、ＤＲＡＭアレイ内にある様々な結合とキャパ
シタンスを示す概略図である。 第４図は、本発明によって実施されるような、選択され
たビッｌ・線とそれらに絶縁されて隣接したビット線の
概略図である。 第５図は、中央アクセス・センシング方式による本発明
の第２の実施例を示す、概略回路図である。 第６図は、第５図の回路の動作のための様々なクロック
位相の関係を示す位相タイミング図である。 １〜６・・・・分離装置、７、８・・・・ビット・スイ
ッヂ装置、９、１１、１２、１４・・・・Ｐチャネル・
デバイス、１０・・・・センス増幅器、１６・・・・等
化装置、１８、２０・・・・プルアップ装置。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　山　　本　　仁　　朗（外１名）

Claims (4)

【特許請求の範囲】
1. （１）各セルが複数の列線のそれぞれ１つに結合できる
   、列と行に配列された複数のメモリ・セルと、メモリ・
   セルにアクセスするための行選択手段と、所定の列内の
   メモリ・セルに関連する記憶された情報を検出するため
   の複数のセンス増幅手段を有する、電荷記憶式メモリ装
   置であって、 複数のセンス増幅手段に関連する第１の複数の列線と、 上記第１の複数の列線の少なくとも一部の列線に対して
   互い違いに配列された第２の複数列線と、上記第１の複
   数の列線上で得られる情報が検出される間、上記第２の
   複数の列線を、所定の電位に結合するための手段と、 を有することを特徴とする電荷記憶式メモリ装置。
2. （２）上記第２の複数の列線上で得られる情報を検出す
   るためのセンス増幅手段と、 上記第２の複数の列線上で得られる情報が検出される間
   、上記第１の複数の列線を所定の電位に結合するための
   手段と、 を有することを特徴とする特許請求の範囲第１項に記載
   のメモリ装置。
3. （３）上記第１の複数の列線が選択的にセンス増幅手段
   に結合されることを特徴とする特許請求の範囲第１項ま
   たは第２項に記載のメモリ装置。
4. （４）物理的に隣接した列線対が、単一のセンス増幅手
   段に関連付けられていることを特徴とする特許請求の範
   囲第１項、第２項、あるいは第３項に記載のメモリ装置
   。