JPH0467496A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は大規模半導体集積回路に係り、特に高集積化に
適した半導体メモリに関する。

〔従来の技術〕

近年半導体メモリの高集積化がますます推し進められて
おり、特に１トランジスタ１キヤパシタ型メモリセルな
どのダイナミックタイプのメモリセルからなる半導体メ
モリではメモリセルを構成する素子数が少ないため高い
集積度が得られている。このような高集積半導体メモリ
のメモリアレー構成の概念を第２図に示す。メモリセル
ＭＣ（ＭＣ□１．ＭＣ，２など）はワード線Ｗ４〜Ｗ１
とデータ線ｄ１〜ｄ、の交点にマトリックス状に配置さ
れている。この構成において読出し動作は以下のように
して行われる。まず１本のワード線５例えばＷ４が選択
され、これによりこのワード線に接続されるメモリセル
から各データＩＩＡｄ工〜ｄ、、に読出し信号が現われ
る。この信号は通常微小な信号であるため、各データ線
に設けられた信号検出手段ＳＡ、〜ＳＡ、、に入力され
記憶情報として検出される。その後これらの記憶情報の
一つが選択されチップ外部に読出される。ここで１トラ
ンジスタ１キヤパシタメモリセルのように記憶情報の読
出しが破壊的であるメモリセルで構成した場合、再書込
みする必要があり、信号検出手段により検出された結果
を用いて各メモリセルに再書込みされる。

またリフレッシュ動作は、まず読出し動作と同様に各デ
ータ線にメモリセルから信号を読出し、信号検出手段で
それを検出する。その結果を用いて各メモリセルに再書
込みされ、メモリセルの記憶情報がリフレッシュされる
。

さらに書込み動作も、まず各データ線にメモリセルから
信号を読出し、信号検出手段でそれを検出する。その後
チップ外部から入力された情報が書込み手段（図示せず
）により選択的に所望のメモリセルに書込まれる。一方
残りのメモリセルについては、信号検出手段の検出結果
を用いて元の記憶情報が再書込みされる。

このように各動作とも、ある１本のワード線が選択され
ると、そのワード線に接続される全メモリセルから各デ
ータ線に信号が読出され、それを信号検出手段により検
出し、その結果を用いて再書込みする必要がある。この
ため従来の構成では。

信号検出手段を、あるいは信号検出手段が再書込み機能
を有しない場合は信号検出手段と再書込み手段の両者を
、各データ線に設けていた。しかし、この信号検出手段
や再書込み手段の占有面積はメモリセルに比べ極めて大
きく、またメモリセルを近年立体的構造にすることによ
りさらに占有面積を小さくしているため、ますます信号
検出手段や再書込み手段の相対的な占有面積が大きくな
り、高集積化の障害となっている。またデータ線のピッ
チが小さくなることにより、そのピッチに合わせてこれ
らの手段をレイアウトすることが困鼾となっている。こ
のため、１９８９年アイ・イー・イー・イー、インター
ナショナル　ソリッド　ステート　サーキッツ　カンフ
ァレンス、ダイジェスト　オブ　テクニカル　ペーパー
ズ、　第２４８頁から第２４９頁（１９８９ＩＥＥＥ　
ｌ５ＳＣＣＤｉｇｅｓｔｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐ
ａｐｅｒｓ、　ｐ　ｐ、２４８−２４９）などに記載さ
れているように信号検出手段をデータ線の両端に交互に
配置し、信号検出手段のレイアウトピッチを緩和する方
法もとられている。しかしこの方法では信号検出手段の
レイアウトピッチをデータ線の２倍に緩和できてもそれ
以上の改善ははかれない。

〔発明が解決しようとする課題〕

本発明は従来のこのような問題点を解決するためになさ
れたものである。すなわち本発明の目的は、信号検出手
段や再書込み手段の相対的な占有面積を小さくし、また
これらの手段のレイアウトを容易にすることにより、高
集積な半導体メモリを実現することにある。

〔課題を解決するための手段〕

上記目的は、複数のワード線と複数のデータ線の所望の
交点にマトリックス状に配置されたメモリセルに共通に
１個の信号検出手段、あるいは信号検出手段と再書込み
手段の両者を設け、各データ線とこれらの手段との接続
をスイッチ機能を有する信号伝達手段を介して行い、ワ
ード線に電気的に接続されたメモリセルの信号を順次信
号検出手段により検出することにより達成される。

〔作用〕

選択された１本のワード線に接続された複数のメモリセ
ルから同時に各データ線に信号を読出す。

スイッチ機能を有する信号伝達手段を次々と選択するこ
とにより、同時に複数のデータ線に読出された複数の信
号を１個の信号検出手段を用いて時系列に順次検出して
いく。再書込みも、信号検出手段の検呂結果をもとに、
信号伝達手段を介して次々と再書込みする。このように
、従来各データ線毎に設けていた信号検出手段、あるい
は信号検出手段と再書込み手段の両方を複数のデータ線
で共用することにより、これらの手段の数を低減できる
とともに、これらの手段のレイアウトピッチを緩和する
ことができる。したがって高集積な半導体メモリを実現
することができる。

〔実施例〕

以下、本発明を実施例により説明する。

第１図（ａ）は、本発明による半導体メモリのメモリア
レー構成の概念を示す。メモリセルＭＣ（ＭＣ１１，Ｍ
Ｃ１，など）はワード線Ｗ工〜Ｗ、とデータ線ｄ１〜ｄ
ｌ、の交点にマトリックス状に配置されている。ＳＡは
信号検出手段で、データ線ｄ工〜ｄ、に共通に設けられ
、各データ線毎に設けたスイッチ機能を有する信号伝達
手段５Ｗ（ＳＷ、〜ＳＷ、）を介して各データ線に接続
する。また図面の簡略化のため図には記載してないが、
信号検出手段ＳＡが再書込み機能を持たない手段である
場合は別途再書き込み手段をデータ線ｄ工〜ｄｎに共通
に設ける。ここでｃｄは信号検出手段ＳＡと各信号伝達
手段ＳＷとを接続するための共通データ線である。

この構成において読出し動作は第１図（ｂ）に示すよう
に行う。なおここでは信号検出手段が再書込み機能を有
するとして説明するが、再書込み手段を別途設けた場合
はこの手段により再書込みを行う以外は基本的な動作は
同じである。まず１本のワード線、例えばＷ工が選択さ
れ、これによりこのワード線に接続されるメモリセルか
ら各データ線ｄ工〜ｄ、に読出し信号が同時に現われる
。

その後１個の信号伝達手段、例えばＳＷｏを選択し、デ
ータ線ｄ４に読出された信号を信号検出手段ＳＡに入力
し検出する。次に別の信号伝達手段、例えばＳＷ２を選
択し、データ線ｄ２に読出されている信号を信号検出手
段ＳＡに入力し検出する。

以下同様にしてデータ線に読出されている信号を順次信
号検出手段ＳＡで検出する。またメモリセルが１トラン
ジスタｌキヤパシタ型メモリセルのように記憶情報の読
出しが破壊的であり、再書込みする必要があるメモリセ
ルでは、信号検出手段によりデータ線上の信号を検出す
る度に、その結果を用いてデータ線に情報を再書込みす
る。すなわち、信号の検出、データ線への再書込み、信
号の検出、データ線への再書込み、を繰り返して行う。

全てのデータ線上の信号の検出とデータ線への再書込み
を終った後、ワード線を非選択状態にして各メモリセル
への再書込みを完了する。

リフレッシュ動作は、ワード線１本単位で行う。

すなわち１本のワー下線を選択し、各データ線にメモリ
セルから信号を□同時に読出す。次に信号伝達手段を１
つ選択することにより、データ線上の読出し信号を検出
し、その結果をもとにデータ線に情報を再書込みする。

信号伝達手段を順次選択することによりこの動作を繰返
す。全てのデータ線についてこの動作を繰返した後、ワ
ード線を非選択状態にしてこのワード線に接続された各
メモリセルの記憶情報のリフレッシュを完了する。

また書込み動作は、リフレッシュ動作と同様に１本のワ
ード線が選択されることにより読出された各データ線上
の信号を順次検出していき、所望のメモリセルに対応す
る信号伝達手段が選択された時、チップ外部より入力さ
れた情報を信号伝達手段を介してデータ線に書込む。そ
して全てのデータ線上の信号の検出とデータ線への再書
込みを終った後、ワード線を非選択状態にすると、所望
のメモリセルには新たに入力された記憶情報が、また残
りのメモリセルには元の記憶情報が格納され書込み動作
を完了する。

さて以上の説明では、信号伝達手段をＳＷｌ。

ＳＷ２・・・・　というように順次選択していくような
説明をした。この選択方法は、選択の順番が決まってい
るため、制御が簡単であるという利点がある。しかし、
信号伝達手段の選択はこの方法に限定されるものではな
い。例えば信号伝達手段の選択をランダムに行ってもよ
いし、一番最初に選択される信号伝達手段のみをランダ
ムに選択し、その次からは順次選択するようにしてもよ
い。後者の方法として、例えばｓ　Ｗ１坤Ｓ　Ｗ、　ａ
・・・・・・：＞５Ｗ１１＝＞ＳＷ□というように循環
的な順番を決めておき、一番最初の信号伝達手段をラン
ダムに選択、例えばＳＷ、を選択した後は、ＳＷ、Ｒ５
Ｗ４Ｒ・・・・・埠ｓ　ｗｉ＝＞　ｓ　ｗ２という順に
順次選択することなどが考えられる。このように信号伝
達手段の選択に柔軟性を持たせると、後述するように、
チップ外部への情報の読出しに柔軟性を持たせることが
できる。すなわち、情報の順番を変えたり、あるいは高
速な読出しが可能となる。

以上述べたように本発明では、同時に複数のデータ線に
読出された信号を１つの信号検出手段により次々と検出
していくわけであるが、このようにして検出される情報
をチップ外部に読出す方法は種々ある。例えば信号検出
手段で順次検出される情報を一つの情報の塊と考え、信
号検出手段により検出される毎にチップ外部に読出して
もよい。

この場合情報はシリアルな情報として順次読出され、−
度のワード線の選択動作で多数の情報を出力することが
できる。もちろんチップ外部に情報を読出す前にシリア
ルな情報をパラレルな情報に変換して一度に出力しても
よい。

また前述したような、一番最初に選択される信号伝達手
段のみをランダムに選択し、その次からは順次信号伝達
手段を選択する方法と組み合わせると、一連のシリアル
な情報を任意の情報を先頭にした情報に並びかえること
ができる。さらに信号伝達手段の選択をランダムに行う
方法では、シリアルな情報を任意な順番に並びかえるこ
とができる。すなわちメモリのユーザがチップに入力す
るアドレス信号を任意に設定することによりシリアルな
情報の順番を任意に設定することが可能となる。しかも
このシリアルな情報は一度のワード線の選択動作で読出
されるので、高速な読出しが可能となる。

また信号検出手段により次々と検出される情報のうち任
意の情報だけを読出すこともできる。すなわち情報をシ
リアルな情報として扱うのではなく、任意の情報だけを
選択的に読出す、いわゆるランダムアクセスメモリとし
て構成することも可能である。この方法として例えば、
信号検出手段で順次検出される情報のうち所望の情報が
検出された時、その情報をチップ外部に読出すようにす
れば、任意の情報だけを読出すことができる。しかしこ
の場合所望の情報をチップ外部に読出す時間、いわゆる
アクセス時間がメモリセルによって異なってしまう。す
なわちｓｗｌ、ｓｗ、、・・・・・・ＳＷｏというよう
な順番で信号伝達手段が選択された場合、メモリセルＭ
Ｃ１１とＭＣ，。ではアクセス時間が異なり、ＭＣｉイ
の方が遅くなってしまう。

そこで所望の情報のアクセス時間がばらつかないように
するには、前述したような、一番最初に選択される信号
伝達手段のみをランダムに選択し、その次からは順次信
号伝達手段を選択する方法と組み合わせるとよい。すな
わち所望の情報を記憶しているメモリセルに対応する信
号伝達手段を一番最初に選択し、信号検出手段で検出し
た情報をチップ外部に読出す。その後順次信号伝達手段
を選択していく。このようにすれば常に所望の情報が一
番最初に信号検出手段で検出されるため、アクセス時間
のばらつきもなく、またアクセス時間を速くすることが
できる。

さて第１図に示した信号伝達手段ＳＷ１〜ＳＷｎを制御
する信号は信号伝達手段の個数分必要となる。その信号
線の配線方法としては、ワード線に平行な方向に配線し
てもよいし、データ線に平行な方向に配線してもよい。

ワード線方向に配線した場合、信号線数が多いとき信号
伝達手段部に大きな配線領域を必要とする欠点があるが
、メモリセルの並んでいる領域を通過させる必要がない
ので、■ワード線と同じ配線層を用いることができる、
■データ線やワード線との結合容量がない、などの利点
がある。

一方、データ線方向に配線した場合、■データ線やワー
ド線と異なる配線層を用意する必要があり、工程数が増
える、■データ線やワード線との結合容量がある（すな
わち信号線からデータ線やワード線に結合雑音を誘起す
るなどの可能性がある）、などの欠点があるが、メモリ
セルの並んでいる領域を通過させるため、データ線やワ
ード線と異なる配線層を用いれば、信号配線のための面
積増加はない。なおデータ線と信号線との間の結合雑音
は、特開昭５９−２３１８５２に記載されている方法、
すなわち信号線を複数のデータ線と交差させるようにす
れば低減できる。またデータ線あるいはワード線との間
にシールド層となるような導電層を設ければ結合雑音は
防止できる。

このようにいずれの方向にも利点、欠点があるので、配
線層数、配線層間の絶縁膜厚などのプロセス技術や信号
線数などを考慮して最適な方を選択すればよい。

次に信号伝達手段について説明する。信号伝達手段とし
ては、例えばＭＯＳトランジスタ１個で構成することが
できる。ＭＯＳトランジスタのソース、ドレインにデー
タ線及び共通データ線を接続し、ゲートに信号伝達手段
を制御する信号を印加することによりスイッチの機能を
持たせることができる。この場合信号伝達手段がＭＯＳ
トランジスタ１個と簡単な構成となり、信号伝達手段部
の占有面積を小さくできる。

また、信号伝達手段として別な構成をとることもできる
。例えば、特願昭６３−９１５４１に記載されているよ
うな信号伝達手段を用いることもできる。

この構成ではデータ線はＭＯＳトランジスタのゲートに
接続されており、データ線に読出された電圧信号は電流
信号に変換されて共通データ線に伝達される。したがっ
て１トランジスタ１キヤパシタメモリセルにこの信号伝
達手段を用いると、共通データ線の寄生容量の影響を受
けなくなり、その分メモリセルからの信号電圧を大きく
できる。

書き込み動作は上記ＭＯＳトランジスタ１個で構成した
時と同様にＭＯＳトランジスタにより共通データ線とデ
ータ線を接続することにより行われる。

以上述べたように、本実施例によれば信号検出手段を複
数のデータ線で共用することにより、信号検出手段の数
を低減できるため、チップ面積の低減がはかれる。また
信号検出手段のレイアウトピッチを緩和することができ
るため、メモリセルの高密度を行っても信号検出手段と
のレ−イアウト上の整合性がとれる。したがって高集積
な半導体メモリを実現することができる。一方、本発明
による半導体メモリでは、−度のワード線の選択動作で
読出される情報を時系列に検出するため、メモリのサイ
クル時間が従来の半導体メモリに比べ長くなる。したが
ってこのサイクル時間の増加は許容できるが、多量の情
報を記憶しておく必要がある装置に本発明による半導体
メモリを用いるとよい。その−例として、多量の情報を
記憶しておくファイル装置がある。従来ファイル装置に
は磁気ディスクが主に用いられているが、その動作速度
（アクセス時間）は半導体メモリに比べ格段に遅い。し
たがって、本発明による半導体メモリを用いると、上記
サイクル時間の増加があっても。

ファイル装置の処理速度を速くすることができる。

また別な応用として、音声情報用の記憶装置が考えられ
る。ディジタル化された音声情報を記憶するには多量の
記憶容量を必要とするが、そのデータレートは通常数十
〜百キロビット／秒であり、本発明による半導体メモリ
で十分対応できる速度である。しかも磁気テープや磁気
ディスクを用いた装置に比べ、機械部分がないため装置
を小型。

軽量化することができる。

第３図は本発明の他の実施例である。第１図の実施例で
は、読出し、リフレッシュ、書込みの各動作において、
各データ線に読出された信号を信号検出手段により検出
する毎に、その結果を用いて再書込みのために記憶情報
をデータ線に書込んでいった。−古本実施例では、全て
のデータ線上の信号を検出した後、検出した全ての結果
をもとに信号伝達手段を介して次々に再書込みするよう
にした。このために、信号検出手段により検出した結果
を一時的に記憶しておくレジスタＲ５を信号検出手段部
に設けた。動作は以下の通りである。

まず、各データ線ｄ□〜ｄ、に同時に読出された信号を
、信号伝達手段ＳＷ１〜ＳＷｏを次々と選択することに
より、信号検出手段ＳＡで検出する。ここで信号を検出
する毎にその結果をレジスタＲ８）に蓄えていく。次に
全てのデータ線ｄ１〜ｄｌ、上の信号を検出した後、再
び信号伝達手段ＳＷ１〜ＳＷｎを次々と選択することに
より、レジスタＲ５に蓄えられた結果をもとに、信号検
出手段（あるいは信号検出手段が再書込み機能を持たな
い場合は再書込み手段（図示せず））によりデータ線に
再書込み情報を書込んでいく。最後にワード線Ｗ１〜Ｗ
、を非選択状態にすることで動作が終了する。書込み動
作の場合は、このレジスタの情報を書き換えることによ
り、データ線に書込まれる情報はチップ外部から入力さ
れた新しい情報となる。

本実施例では、全てのデータ線上の信号を検出し、その
結果をレジスタに一時的に記憶しておくため、チップ外
部への記憶情報の読出しをこのレジスタから行うことが
できる。したがってレジスタに蓄えられたある特定の情
報や一連の情報を何度も読出したい場合、このレジスタ
から情報を読出すことができ、高速、低消費電力で読出
しが可能となる。また第３図に示したメモリアレー構成
を多数個設けておき、各メモリアレー内のワード線をそ
れぞれ１本同時に選択し、各メモリアレーに設けたレジ
スタに情報を一度読出しておけば、より多数の情報を高
速にチップ外部に読出すこともできる。

第４図は本発明の他の実施例で、第１図に示したメモリ
アレー（ＭＡ）を複数個設け（同図ではに個）、これら
に共通に信号検出手段を設けた例である。なお同図では
ワード線方向にはメモリアレーが１個しか示されていな
いが、第４図に示したメモリアレー構成をワード線方向
に複数個配置することでメモリチップが構成される。

第４図に示した実施例の読出し動作は以下の通りである
。まず複数本あるワード線の内の１本、例えばメモリア
レーＭＡ工内のワード線Ｗ８が選択され、これによりこ
のワード線に接続されるメモリセルからメモリアレーＭ
Ａ１内の各データ線ｄ工〜ｄ、に同時に読出し信号が現
われる。その後メモリアレーＭＡ、内の１個の信号伝達
手段、例えばＳＷユを選択し、データ線ｄ１に読出され
た信号を共通データ線ｃｄを介して信号検出手段ＳＡに
入力し信号を検出する。次に、別の信号伝遣手段、例え
ばＳＷ２を選択し、データ線ｄ２に読出されている信号
を信号検出手段ＳＡで検出する。以下同様にしてデータ
線に読出されている信号を順次信号検出手段ＳＡで検出
する。またメモリセルが１トランジスタ１キヤパシタメ
モリセルのように記憶情報の読出しが破壊的であり、再
書込みする必要があるメモリセルでは、第１図の実施例
で述べたのと同様に、信号検出手段によりデータ線上の
信号を検出する度に、その結果を用いて信号検出手段（
あるいは再書込み手段）により、共通データ線、信号伝
達手段を介しデータ線に情報を再書込みする。全てのデ
ータ線上の信号の検出とデータ線への再書込みを終った
後、ワード線を非選択状態にして各メモリセルへの再書
込みを完了する。

リフレッシュ動作は、第１図の実施例と同様にワード線
１本単位で行う。すなわち１つのメモリアレー、例えば
ＭＡ１内の１本のワード線を選択し、このメモリアレー
内の各データ線にメモリセルから同時に信号を読出す。

次に信号伝達手段を１つ選択することにより、データ線
上の読出し信号を検出し、その結果をもとにデータ線に
情報を再書込みする。信号伝達手段を順次選択すること
によりこの動作を繰返す。メモリアレーＭＡ工内の全て
のデータ線についてこの動作を繰返した後、ワード線を
非選択状態にしてこのワード線に接続された各メモリセ
ルの記憶情報のリフレッシュを完了する。メモリアレー
ＭＡ工内の他のワード線、さらに他のメモリアレー内の
ワード線についても、同様の動作を行うことにより、す
べてのメモリセルの記憶情報のリフレッシュを行うこと
ができる。

また書込み動作は、リフレッシュ動作と同様に１つのメ
モリアレー内の１本のワード線が選択されることにより
読出された各データ線上の信号を順次検出していき、所
望のメモリセルに対応する信号伝達手段が選択された時
、チップ外部より入力された情報を信号伝達手段を介し
てデータ線に書込む。そしてメモリアレー内の全てのデ
ータ線上の信号の検出とデータ線への再書込みを終った
後、ワード線を非選択状態にすると、所望のメモリセル
には新たに入力された記憶情報が、また残りのメモリセ
ルには元の記憶情報が格納され書込み動作を完了する。

本実施例では、複数のデータ線で信号検出手段を共用し
ているのに加え、複数のメモリアレーで信号検出手段を
共用できるため、さらに信号検出手段の相対的な占有面
積を小さくすることができる。

また場合によっては第４図で示した実施例において、別
な動作をさせることもできる。すなわち、各メモリアレ
ーＭＡ□〜ＭＡ　ｋ内のワード線をそれぞれ１本選択し
、各メモリアレー内の各データ線に信号を同時に読出し
ておく。次に１つのメモリアレー内のデータ線上の信号
を前述したように時系列に信号検出手段で検出する。こ
のメモリアレー内の全てのデータ線上の信号を検出した
後、別なメモリアレー内のデータ線上の信号を時系列に
検出する。このような動作を全てのメモリアレーについ
て行う、このように動作させると、−度の複数のワード
線の選択動作でより多数の信号を読出すことができるの
で、多数のシリアルな情報を扱う場合に好適である。

また第４図で示した実施例では共通データ線に多数の信
号伝達手段が接続されるため、その寄生容量が大きくな
り、Ｓ／Ｎや動作速度の点で問題になる場合がある。そ
の場合には第５図に示したように、共通データ線を分割
し、それぞれの寄生容量を低減することもできる。同図
では共通データ線をメモリアレーに共通な共通データ線
ｃｄ２と各メモリアレー内の共通データ線ｃｄｌに分割
し、それらを信号伝達手段ＳＷ２を介して接続している
。この信号伝達手段ＳＷ２としては第１図で説明した信
号伝達手段ＳＷと同じものが使用できる。したがって信
号伝達手段ＳＷと信号伝達手段ＳＷ２の組合せとして例
えば、比較的多数個設けられる信号伝達手段ＳＷをＭＯ
Ｓトランジスタ１個で構成し、信号伝達手段ＳＷ２を第
１図で説明した、読出し時には電圧信号が電流信号に変
換されるタイプのもので構成することができる。この場
合比較的多数個設けられる信号伝達手段ＳＷの占有面積
を小さくし、かつ共通データ線ｃｄｌとｃｄ２の寄生容
量を読出し時には完全に分離できるため高Ｓ／Ｎで高速
な読出しが可能となる。

次に本発明を１トランジスタ１キヤパシタメモリセルを
用いてさらに詳しく説明する。

第６図及び第７図は本発明の他の実施例であり、１トラ
ンジスタ１キヤパシタで構成されるメモリセルからの信
号を差動で検出する場合に好適な例である。第６図はデ
ータ対線を折り′返し形で、第７図はデータ対線を開放
形で構成した実施例を示す。両図において、ＤＷよ、Ｄ
Ｗ２はダミーワード線を、ＤＣよ、、ＤＣｌ、などはダ
ミーセルを示している。読出し動作は以下のようにして
行う。まず１本のワード線と１本のダミーワード線を選
択する。ワード線とダミーワード線の組合せは、対とな
るデータ線にメモリセル信号とダミーセルからの参照信
号がそれぞれ出力されるように選択する。

例えばワード線Ｗ□を選択した場合、ダミーワード線Ｄ
Ｗ、を選択する。これにより、データ線ｄ□〜ｄ、ｌに
はメモリセルＭＣ□、〜ＭＣ，ｎの信号が、データ線ｄ
１〜ｄｌ、にはダミーセルＤＣ１２〜ＤＣｎ２の信号が
同時に読出される１次に対となるデータ線、例えばｄ工
、■に接続された信号伝達手段ＳＷ□（第７図ではＳＷ
ｌ、とＳＷ１□）を選択し、データ対線ｄ４．ｄ、に読
出された信号を差動信号として信号検出手段ＳＡに入力
し増幅する。また増幅された信号は信号伝達手段ＳＷ、
（第７図ではＳＷ、１とＳＷ１□）を介してデータ対線
ｄ工＋　ｄｘに書込まれる。その後信号伝達手段ＳＷ工
（第７図ではＳＷ工、とＳＷ１□）を非選択状態にし、
次の信号伝達手段を選択する。以下同様にして信号伝達
手段を順次選択し、各データ対線に読出された信号を増
幅していく。全てのデータ対線についてこの動作を繰り
返すと、全てのデータ対線には増幅された信号が書込ま
れることになる。そしてワード線を非選択状態にすると
各メモリセルには増幅された信号が再書込みされ、読出
し動作を完了する。

リフレッシュ動作も読出し動作と同様に行われる。

書込み動作も読出し動作と同様の動作を行うが、所望の
メモリセルに対応する信号伝達手段が選択されたとき、
チップ外部より入力された情報を信号伝達手段を介して
データ線に書き込むことにより行う。

本実施例によれば、メモリセルを高密度な１トランジス
タ１キヤパシタで構成しても、信号検出手段を複数のデ
ータ対線で共用化しているため信号検出手段のレイアウ
トも容易となる。また信号を差動で検出しているため高
Ｓ／Ｎでかつ高速な動作が可能となる。また第６図に示
した実施例ではデータ対線を折り返し形で構成している
ため、さらに高Ｓ／Ｎな動作が可能となる。−力筒７図
に示した実施例では、Ｓ／Ｎの点で第６図に示した実施
例より劣るが、データ線とワード線の交点に必ずメモリ
セルが配置されている、いわゆる１交点配置となってい
るためメモリセル面積を小さくできる。従来このメモリ
セルの配置方法では信号検出手段をデータ線１本当りの
ピッチでレイアウトする必要があり、レイアウトが困難
であったが、本発明によればその問題を解決することが
できる。

第８図は本発明の他の実施例で、第４図に示した実施例
のように複数のメモリアレーで信号検出手段を共用化し
た例である。各メモリアレーの構成は第６図で示した構
成で、データ対線を折り返し形で構成し、メモリセルか
らの信号を差動で検出する場合を示している。本実施例
では第４図で述べたように信号検出手段の相対的な占有
面積を小さくできるとともに、信号を差動で扱っている
ため高Ｓ／Ｎで高速な動作が可能となる。

第９図は本発明の他の実施例である。本実施例はメモリ
セルの配置は前述した１交点配置であるが、共通データ
対線は信号検出手段からみて折り返し形となっている例
を示す。各メモリアレーは複数のワード線とデータ線の
交点にメモリセルがマトリックス状に配置された１交点
配置となっており、またダミーセルとダミーワード線が
各メモリアレーに設けられている。したがって各メモリ
アレーは第７図に示したメモリアレー構成の左半分と同
様の構成となっている。各データ線は信号伝達手段ＳＷ
　（ＳＷ、、、、ＳＷ露、□など）を介して共通データ
線ｃｄ、ｃｄのいずれかに接続されており、メモリアレ
ーＭＡ１１とＭ　Ａ、、は共通データ線ｃｄに、メモリ
アレーＭ　Ａ１２とＭＡ、□はｃｄに接続されている。

この構成において読出し動作は以下のようにして行う。

まず１本のワード線と、そのワード線が属さないメモリ
アレーに属するダミーワード線を選択する。例えばワー
ド線Ｗ工とダミーワード線ＤＷ２を選択する。これによ
りワード線Ｗ１に接続されたメモリセルからメモリアレ
ーＭＡ□、及びＭＡ１□内の各データ線に信号が読出さ
れる。一方ダミーワード線ＤＷ２に接続されたダミーセ
ルからメモリアレーＭＡ、□及びＭＡ２□内の各データ
線に参照信号が読出される。次にメモリアレーＭＡ□１
あるいはＭＡ１□内の１つの信号伝達手段を選択し、ま
たその選択された信号伝達手段が接続されない共通デー
タ線に接続されているメモリアレーＭＡ２□あるいはＭ
Ａ、□内の信号伝達手段を選択する。すなわちメモリア
レーＭＡよ、内の１つの信号伝達手段を選択した場合、
同時にメモリアレーＭＡ２□内の１つの信号伝達手段を
選択する。あるいはメモリアレーＭＡ□２内の１つの信
号伝達手段を選択した場合、同時にメモリアレーＭ　Ａ
２．内の１つの信号伝達手段を選択する。例えばＳＷよ
９）とＳＷえ□、２という組合せで選択する。この結果
共通データ対線ｃｄ、ｃｄにメモリセル信号と参照信号
が読出される。例えばＳＷ工２）とＳＷ１ヤ２，２とい
う組合せで選択した場合、共通データ線ｃｄにはメモリ
セルＭＣ１□から読出された信号が、共通データ線ｃｄ
にはダミーセルＤ　Ｃａｃｔ　１２　から読出された参
照信号が、それぞれ読出され、信号検出手段ＳＡに差動
信号として入力され、その後増幅される。

その増幅された信号を共通データ線、信号伝達手段を介
してデータ線ｄ１，１）ｄ、ヤ１，２に書込み、信号伝
達手段ＳＷ１．、とＳ　Ｗｔ＋ｔ＋ｚを非選択状態にす
る。次に別な信号伝達手段の組合せが選択され、同様に
して信号が増幅される。以下同様にして各メモリセルか
ら読出された信号が順次増幅されるとともに、各データ
線には再書込みのために情報が書込まれる。最後にワー
ド線を非選択状態にすることでメモリセルへの再書き込
みを終り、読出し動作を完了する。リフレッシュ動作は
読出し動作と同様にして行うことができる。

また書き込み動作は、所望のメモリセルに対応する信号
伝達手段が選択された時に、チップ外部より入力された
情報を共通データ線、信号伝達手段を介してデータ線に
書き込むことにより行うことができる。

本実施例では、メモリセルをデータ線とワード線の各交
点に配置する１交点配置としたため、高密度化が可能と
なる。これは、本発明により信号検出手段の数の低減と
レイアウトピッチの緩和ができるためである。また、共
通データ対線が折り返し形の構成となっているため、共
通データ線とワード線間の寄生容量による雑音などを除
去することができ、共通データ対線について折り返し形
構成の高Ｓ／Ｎ化の特長を持たせることができる。

第１０図は本発明の他の実施例で、第９図と同様に１ト
ランジスタ１キヤパシタ型メモリセルの配置は１交点配
置とし、またメモリセル信号が読出されたデータ線と、
信号検出時に対となる参照信号が読出されたデータ線と
が同一のワード線と交差するように構成した例である。

すなわち１交点配置の高密度化と、データ線の折り返し
形構成の高Ｓ／Ｎ化の両方の特長を活かそうとする構成
である。そのために本実施例ではメモリセルが接続され
たデータ線とは別にダミーセル（ＤＣよ、。

ＤＣ１２など）だけが接続されたデータ線、すなわちダ
ミーデータ線ｄｄ１．ｄｄ２を複数のデータ線に共通に
設け、信号伝達手段５Ｗｄ１，５Ｗｄｚを介して共通デ
ータ線ｃｄ、ｃｄに接続している。またダミーセルはメ
モリセルと同一のワード線に接続されている。ここで、
ダミーデータ線は、後述するように、信号検出時にデー
タ線と対となるので、寄生容量値などの電気的特性がデ
ータ線とバランスするように構成する必要がある。また
ダミーセルは、メモリセルに蓄えられた１′１”０”の
情報がメモリセルから読出された場合のデータ線上の両
型圧のほぼ中間レベルをダミーデータ線に出力するよう
なものを用いる。このダミーデータ線とダミーセルの具
体的構成例については後で述べる。

この構成において読出し動作は以下のようにして行う。

まず１本のワード線、例えばＷ工を選択し、これにより
このワード線に接続されたメモリセルから各データ線ｄ
０〜ｄｎにメモリセル信号を同時に読出す。また同時に
ダミーセルＤＣ１□。

ＤＣ１□からダミーデータ線ｄｄ工、ｄｄ、に参照信号
を読出す。次に信号伝達手段を順次選択し、各データ線
上の信号を増幅するわけであるが、その方法はメモリア
レーＭＡ工内のダミーデータ線ｄｄ１に読出された参照
信号を用いて、まずメモリアレーＭＡ、内の各データ線
に読出されたメモリセル信号を全て増幅する。次にメモ
リアレーＭＡ、内のダミーデータ線ｄｄ２に読出された
参照信号を用いて、メモリアレーＭＡ１内の各データ線
に読出されたメモリセル信号を全て増幅する。

というように行う。具体的には、ダミーデータ線ｄｄ１
に接続された信号伝達手段Ｓ　ｗ、を選択し、ダミーデ
ータ線ｄｄ工上の参照信号を共通データ線ｃｄに読出す
。またメモリアレーＭＡ、内のデータ線ｄｍ＋ｘに接続
された信号伝達手段Ｓ　Ｗ　ｔ　＋工を選択し、データ
線ｄｔ＋ｘ上のメモリセル信号を共通データ線ｃｄに読
出す。これらの共通データ線に読出された信号は信号検
出手段ＳＡに入力され。

差動増幅される。そしてその結果を用いて、データ線ｄ
、十□には再書込み手段ＲＷ２により再書き込み情報が
共通データ線ｃｄ、信号伝達手段ＳＷ露や、を介して書
込まれる。同様にしてメモリアレーＭＡ２内にあるデー
タ線に読出された信号を、共通データ線ｃｄに読出され
た参照信号を用いて次々と差動増幅し、データ線に再書
き込み情報を書き込んでいく。この時重要なことは共通
データ線ｃｄに読出された参照信号を、メモリアレーＭ
Ａ２内にあるデータ線に読出された信号を全て増幅し終
るまで保持しておくことである。さてメモリアレーＭＡ
、内にあるデータ線に読出された信号を全て増幅し、デ
ータ線に再書き込み情報を書き込んでいった後、次にダ
ミーデータ線ｄｄ２に接続された信号伝達手段Ｓｗ、を
選択し、ダミーデータ線ｄｄ２上の参照信号を共通デー
タ線ｃｄに読出す。またデータ線ｄ１に接続された信号
伝達手段ＳＷ□を選択し、データ線ｄ１上のメモリセル
信号を共通データ線ｃｄに読出す。これらの信号は信号
検出手段ＳＡに入力され、差動増幅する。そしてその結
果を用いて、再書き込み情報を再書込み手段ＲＷ１によ
り共通データ線ｃｄ、信号伝達手段ＳＷ工を介してデー
タ線ｄ□に書き込む。同様にしてメモリアレーＭＡ□内
にあるデータ線に読出された信号を、共通データ線ｃｄ
に読出された参照信号を用いて次々と差動増幅し、デー
タ線に再書き込み情報を書き込んでいく。全てのデータ
線に再書き込み情報を書き込んだ後、最後にワード線を
非選択状態にしてデータ線に書き込まれた情報をメモリ
セルに格納し読出し動作を終了する。

リフレッシュ動作は読出し動作と同様にして行うことが
できる。また書込み動作も読出し動作と同様にして行い
、所望のメモリセルに対応する信号伝達手段が選択され
たとき、チップ外部より入力された情報を共通データ線
、信号伝達手段を介してデータ線に書込むことにより行
うことができる。但しこのときも、読出し動作における
再書込みと同様、所望のメモリセルが接続された共通デ
ータ線と対となる共通データ線上の参照信号は保持して
おく必要がある。

なお上記の説明ではメモリアレーＭＡ、内の信号を先に
増幅する場合を説明したが、メモリアレーＭＡ１内の信
号をまず増幅し、その後メモリアレーＭＡ２内の信号を
増幅してもかまわないのはもちろんである。また各メモ
リアレー内の信号を増幅する順番は第１図の実施例で説
明したように任意に設定すればよい。

さて本実施例では前述したように、一方の共通データ線
に読出された参照信号を、もう片方の共通データ線に接
続されたメモリアレー内のデータ線上の信号を全て増幅
し終るまで保持しておく必要がある。したがって信号検
出手段としてＭＯＳダイナミックランダムアクセスメモ
リでよく用いられているＣＭＯＳインバータを交差結合
させたような回路（例えば１９８７年アイ・イー・イー
・イー、インターナショナル　ソリッド　ステート　サ
ーキッツ　カンファレンス、ダイジェストオン　テクニ
カル　ペーパーズ、第１８頁から第１９頁（１９８７Ｉ
ＥＥＥ　ｌ５ＳＣＣＤｉｇｅｓｔ　ｏｆＴｅｃｈｎｉｃ
ａｌ　Ｐａｐｅｒｓ、　ｐ　ｐ　、　１８−１９　）に
記載されている）を用いることはできない。この回路で
は共通データ線を充放電することにより、共通データ線
上の信号を増幅するため、増幅された信号がそのままデ
ータ線にも書き込まれる。すなわち再書込み機能を有す
るが、本実施例には不適当である。そこで信号検出手段
としては入力端子力稍ＯＳトランジスタのゲートとなっ
ているような、例えばＭＯＳスタティックランダムアク
セスメモリでよく用いられているカレントミラー型の増
幅器（例えば１９８２年アイ・イー・イー・イー、イン
ターナショナル　ソリッド　ステート　サーキッツ　カ
ンファレンス、ダイジェスト　オン　テクニカル　ペー
パーズ、第２５６頁から第２５７頁（１９８２１ＥＥＥ
　ｌ５ＳＣＣＤｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ
Ｐａｐｅｒｓ、ｐ　ｐ、２５６−２５７）に記載されて
いる）などのように、入力信号を増幅動作により変化さ
せないようなものを用いることができる。またこの種の
信号検出手段は再書込み機能を持たないので、信号検出
手段の増幅結果を受けて各データ線に再書込み情報を書
込む、再書込み手段（第１０図ではＲＷｌ、ＲＷ２）を
設ける必要がある。

本実施例では、信号検出手段及び再書込み手段を複数の
データ線で共用化したことにより、データ線のピッチに
とられれることなくこれらの手段をレイアウトすること
が可能となり、メモリセルの配置を高密度化が可能なｌ
交点配置とすることができる。しかもダミーデータ線を
複数のデータ線で共用化し、信号検出時に対となるデー
タ線とダミーデータ線とが同一のワード線と交差するよ
うに構成したので、高Ｓ／Ｎな動作が可能となる。

第１１図は本発明の他の実施例である。第１０図で示し
た実施例では共通データ対線が信号検出手段からみて両
側に開いた、すなわち開放形の構成となっている。本実
施例はこの点を改善したもので、対となる共通データ線
ｃｄ、ｃｄを近接して配置し、雑音源からの雑音ができ
るだけ等しくなるようにしたものである。動作は第１０
図と同様にして行うことができる。

さて以上第６図から第１１図で述べてきた実施例では、
データ線への再書込みは、データ線に読出された信号が
信号検出手段に入力され増幅される毎に、その結果を用
いてデータ線に再書込み情報を書込むことで説明してき
た。しかしデータ線。

のピッチが小さくなってくると、データ線間の結合容量
による雑音に注意する必要がある。例えば第７図におい
て、データ線ｄ１上の信号を増幅し、データ線ｄ１に再
書込み情報を書込むとする。その時データ線ｄ２にはま
だ増幅されていない信号があるとすると、データ線ｄ１
に再書込み情報を書込む時にデータ線ｄ□ｔ　ｄｉ間の
結合容量によりデータ線ｄ２に大きな雑音を誘起するこ
とになり、その結果データ線ｄ２上の信号を信号検出手
段により検出するとき誤って検出する場合がある。

しかしこの問題は、例えばアイ・イー・イー・イー　ト
ランザクション　オン　エレクトロンデバイシズ、第３
７巻、３　（１９９０年３月）第７３７頁から第７４３
頁（ＩＥＥＥ、　Ｔｒａｎｓ、　ｏｎＥｌｅｃｔｒｏｎ
　Ｄｅｖｉｃｅｓ、　ｖｏｌ、　３７　、　ｎｏ、　３
　（Ｎａｒｃｈ１９９０）ｐｐ、７３７−７４３）に記
載されているような、データ線間を別の導電層でシール
ドすることによりデータ線間の結合容量を小さくしたよ
うなメモリセルを用いることにより回避することができ
る。

また別な方法として、第３図と同様な構成をとることで
解決できる。すなわち、信号検出手段により増幅した結
果を一時的に記憶しておくレジスタＲ８と、そのレジス
タの内容をもとに各データ線に再書込み情報を書込む再
書込み手段を信号検出手段部に設ける。そして各データ
線に読出された信号を信号検出手段により検出する毎に
、その情報をレジスタに蓄えていく。全てのデータ線上
の信号を検出した後、レジスタに蓄えられた情報をもと
に再書込み手段により次々とデータ線に再書込み情報を
書き込んでいく。最後にワード線を非選択状態にするこ
とで再書込みを終了する。この方法では、まず全てのデ
ータ線上の信号を検出し、その後再書込みを行うので、
信号検出手段として第１０図の実施例で述べたような、
増幅動作により入力信号を変化させないような回路を用
いることにより、上記の問題を回避することができる。

なお、最後に検出された情報は検呂後すぐに再書込み手
段によりデータ線に再書込みしてもよいので、レジスタ
の数は信号検出手段により検呂される情報の数より１つ
少ない数でよい。例えば第６図に示した実施例ではｎ−
１個でよい。

さらに上記のデー、夕線間の結合容量による雑音の問題
を回避する別な方法として、第６図に示したような折り
返し形データ線構成をとる場合には。

１９８８年アイ・イー・イー・イー、インターナショナ
ル　ソリッド　ステートサーキッツ　カンファレンス、
ダイジェスト　オフ　テクニカルペーパーズ、第２３８
頁から第２３９頁（１９８８ＩＥＥＥ　ｌ５ＳＣＣＤｉ
ｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ、
　ｐ　ｐ　。

２３８−２３９）に記載されているように、対となるデ
ータ線を交差させることにより回避することもできる。

データ線を交差させることにより、隣接するデータ線か
らの雑音を対となるデータ線で等しくすることができる
ので上記問題を回避できる。

また上記雑音の問題を回避する別な方法として、各デー
タ線に読出された信号を増幅する増幅器を各データ線に
設けることもできる。この場合隣接するデータ線への再
書き込みにより生じる雑音を受けても誤動作しない程度
に増幅すればよい。この増幅器はできるだけ簡単な構成
のものを用いる必要がある。例えば第６図に示したよう
な折り返し形データ線構成をとる場合には、１９８０年
アイ・イー・イー・イー、インターナショナル　ソリッ
ド　ステート　サーキッツ　カンファレンス。

ダイジェスト　オフ　テクニカル　ペーパーズ。

第２２８頁から第２２９頁（１９８０ＩＥＥＥ　ＩＳＳ
ＣＣＤｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐ
ｅｒｓ、　ｐ　ｐ　、　２２８−２２９）に記載されて
いるような、２個のＮＭＯＳトランジスタを交差結合さ
せたダイナミックタイプの増幅器を設ければよい。通常
メモリセルや前述した信号伝達手段はＮＭＯ５で構成さ
れており、この増幅器を用いると同じ導電タイプのＭＯ
Ｓトランジスタだけで構成できるため、ＣＭＯ８で構成
された増幅器のようにｎ型ウェルを必要せず、ウェル分
離のための面積を必要としない。したがって占有面積を
小さくできる。

以上本発明の実施例をいくつか述べてきたが、以下では
より具体的な実施例について説明する。

第１２図は本発明のより具体的な実施例で、第６図で説
明した実施例に対応する。同図においてＰＤは各データ
対線を所定の電位ＶＰＣにプリチャージするプリチャー
ジ回路で、信号ＰＣＤで制御される。信号伝達手段ＳＷ
工〜ＳＷｎはＮＭＯＳトランジスタ２個で構成し、信号
ＧＣ，〜ＧＣｎでオン、オフが制御される。ＰＳは共通
データ対線ｃｄ、ｃｄを所定の電位Ｖｐｃにプリチャー
ジするプリチャージ回路で、信号ＰＣ８で制御される。

信号検出手段ＳＡは交差結合したＣＭＯＳインバータで
構成した例を示した。信号Ｃ８Ｐ、Ｃ８Ｎで動作が制御
される。ｙｓｗは信号検出手段で増幅された情報を入出
力対線ｒｏ、ｒ○に読出すための回路で、信号ＹＳで制
御される。またこの回路はチップ外部からの書込み情報
をデータ線に書き込むためにも用いられる。また同図で
はＶＰＣとして電源電圧Ｖ　ｃ　ｃの半分の電圧、すな
わちＶ　ｃ　ｃ　／２プリチャージ方式を仮定し、ダミ
ーセルを省略した例を示した。ダミーセルが必要な場合
でもダミーセルを付加することは容易にできる。本実施
例の動作を各メモリセルに高電位が蓄積されている場合
を例に第１３図を用いて説明する。

まず信号ＰＣＤ、ＰＣ３を高電位にすることにより、各
データ対線、共通データ対線を予めＶ　ｐ　ｃ（：ＶＣ
Ｃ／２）にプリチャージしておく。次に複数あるワード
線の内の１本、ここではＷｌ　を選択し、その電位を高
電位にする。これによりデータ線ｄ工〜ｄｎにメモリセ
ルから信号が読みだされる。

また信号伝達手段の内の１つ、ここではＳＷ、を選択し
、信号ＧＣ１を高電位にすることにより共通データ線に
も信号が読出され、信号ｃｓｐ。

Ｃ８Ｎにより信号検出手段を動作させるとその信号は増
幅される。増幅された信号は信号伝達手段を通してデー
タ線ｄ４にも伝達される。その後信号ＧＣ工を低電位に
し、信号伝達手段ＳＷ１をオフし、データ対線ｄ工、ｄ
□と共通データ対線を切り離す。そして信号Ｐｃｓを高
電位にし、再び共通データ対線をＶｐｃにプリチャージ
した後、信号ＰＣ８を低電位にする。その後別な信号伝
達手段を選択し、その制御信号を高電位にすることによ
りデータ線に読出された信号を共通データ線に読みだし
増幅する。このような動作を繰返し、全てのデータ線の
信号を増幅、再書込みした後、ワード線の電位を低電位
にし、その後信号ＰＣＤ。

ＰＯ２を高電位にし最初の状態に戻る。

本実施例では、各データ対線毎に設ける必要のある回路
は、データ対線をプリチャージする回路と信号伝達手段
だけであり、これらはいずれもＭＯＳトランジスタ数個
で構成でき、レイアウトは容易である。一方複雑な構成
となる信号検出手段は複数のデータ対線で共用したので
このレイアウトも容易となる。

なお第１２図では、各データ対線にプリチャージ回路Ｐ
Ｄを設けたが、これを省き、共通データ対線のプリチャ
ージ回路ＰＳで各データ対線をプリチャージすることも
できる。すなわち、予め信号ＧＣ，〜ＧＣｎ及びＰＯ２
を高電位にし、プリチャージ回路ＰＳにより共通データ
対線をプリチャージするとともに、信号伝達手段ＳＷを
介して各データ対線をプリチャージしておく。そして信
号ＧＣ工〜ＧＣｎ及びＰＯ２を低電位にした後、ワード
線を選択すればよい。動作終了後は、再び信号ＧＣ□〜
ＧＣｎ及びＰＯ２を高電位にし、プリチャージ回路ＰＳ
により共通データ対線と各データ対線をプリチャージす
る。こうすることにより、各データ対線にプリチャージ
回路を設ける必要がなく、チップ面積を小さくできる。

第１４図は本発明の他の具体的実施例で、第８図で示し
た実施例に対応する。また第１４図に示した実施例では
さらに、第５図で述べたように、信号伝達手段ＳＷ２　
（ＳＷ２□、ＳＷ２□など）を設け、共通データ対線を
ｃ　ｄ　１．ｃ　ｄ　１（ｃ　ｄ　１□５ｃｄ１□など
）とｃｄ２．ｃｄ２に分離した例を示している。同図に
おいてメモリアレーＭＡ１゜ＭＡ２などは第１２図に示
したメモリアレーＭＡに対応する。信号伝達手段ＳＷ２
　（ＳＷ２１゜ＳＷ２□など）は特願昭６３−９１５４
１　に記載されているような信号伝達手段で構成した例
を示した。

第１４図の動作を、各メモリセルに高電位が蓄積されて
いる場合を例に第１５図を用いて説明する。

第１３図で説明したように共通データ対線ｃｄｌ□、ｃ
ｄｌ、に信号を読出した後、信号ＲＧ１を高電位にする
と、共通データ対線ｃ　ｄ　１ｉｔｃｄ１１の電位に応
じて共通データ対線ｃｄ２゜ｃｄ２から接地電位に電流
が流れ、共通データ対線ｃｄ２．ｃｄ２の電位に差が生
じる。その電位差を信号検出手段ＳＡで増幅した後、信
号ｗＧ１を高電位にし、共通データ対線ｃｄｌ□、ｃｄ
ｌ□及び信号伝達手段ＳＷ工を介してデータ対線に増幅
した信号を伝達する。その後信号ＧＣ工を低電位にし、
データ対線と共通データ対線ｃｄｌ□。

ｃｄｌｌ　を切り離した後、プリチャージ回路ＰＳを動
作させ、共通データ対線ｃｄ２．ｃｄ２及び信号伝達手
段５Ｗ２１を介して共通データ対線ｃｄ１１．ｃｄｌ□
をプリチャージする。そしてプリチャージ回路ＰＳを非
活性にするとともに信号ＷＧ□　を低電位にし、別なデ
ータ線の信号を読出し、増幅する。このような動作を繰
り返し、全てのデータ線の信号を増幅した後、ワード線
を低電位にし、各メモリセルへの再書込みを完了する。

そして信号ＰＣＤ、ＰＣ３を高電位にし、プリチャージ
回路によりデータ対線、共通データ対線をプリチャージ
する。

なお第１４図で示した実施例においても、第１２図の実
施例で述べたように、各データ対線にあるプリチャージ
回路ＰＤを省き、共通データ対線のプリチャージ回路Ｐ
Ｓで各データ対線をプリチャージすることもできる。ま
た第１４図で示した実施例では、共通データ対線ｃｄｌ
□、ｃｄｌ工をプリチャージする回路を設けず、信号伝
・達手段ＳＷ２を介してプリチャージ回路ＰＳによりプ
リチャージする例を示したが、共通データ線ｃｄｌ、。

ｃｄｌｌにこれをプリチャージする回路を設けてもよい
。さらに本実施例では、信号検出手段ＳＡとしてダイナ
ミックタイプの増幅器の例を示したが、信号伝達手段Ｓ
Ｗ２は共通データ線ｃｄｌ□。

ｃｄｌｌに電位差として現われた信号を電流に変換する
回路であるので、その電流を検出するような回路を用い
てもよい。

本実施例では、信号伝達手段ＳＷ２として信号の読出し
時には共通データ対線ｃｄｌ□、ｃｄｌ。

からみた入力インピーダンスが大きい回路を用いている
ため、共通データ対線ｃｄ１１．ｃｄｌ、とｃ　ｄ　２
．ｃ　ｄ　２の゛寄生容量を分離することができ、共通
データ対線ｃｄｌ□、ｃｄｌ、に読出す信号を大きくす
ることができる。したがって高Ｓ／Ｎな動作が可能とな
る。

第１６図は本発明の他の具体的実施例で、第１１図に示
した実施例に対応する。本実施例の動作を、各メモリセ
ルに高電位が蓄積されている場合を例に第１７図を用い
て説明する。まず信号ＰＣＤ、ＰＣ５，ＰＣ８Ｂ、ＰＣ
Ｉにより各部をプリチャージしておき、ワード線を選択
し、データ線ｄ１〜ｄｒｌにメモリセル信号を、ダミー
データ線ｄｄ１．ｄｄ２に参照信号を読出す。そして信
号伝達手段ＳＷ１及びＳＷｄ□をオンにし、データ線ｄ
１上の信号及びダミーデータ線ｄｄ２上の参照信号を共
通データ線ｃｄ、ｃｄにそれぞれ読出す。

その後信号検出手段ＳＡを信号ＳＡＮ、ＳＡＰにより動
作させると、信号を増幅した姑果が端子ａ。

ｂに現われる。次に信号ＷＤを高電位にし、この端子ａ
の増幅信号を再書込み手段ＲＷ１により共通データ４！
ｃｄに書込み、さらにデータｇｄ、に書込む。この時信
号ＷＤＢは低電位に保っておき。

再書込み手段ＲＷ、は非活性とし、共通データ線ｃｄ上
の参照信号は保持しておく、データ線ｄ１に増幅信号を
書込んだ後、ＳＷ工をオフにし、さらに信号検出手段Ｓ
Ａを非活性にするとともに、信号ＰＣ８により共通デー
タ線ｃｄを、信号ＰＣＩにより信号検出手段ＳＡ内の端
子をプリチャージする。次に別なデータ線上の信号を共
通データ線ｃｄに読みだし、先程保持しておいた共通デ
ータ線ｃｄ上の参照信号を用いて増幅する。このような
動作を繰返し、共通データ線ｃｄに接続されるデータ線
上の信号を全て増幅した後、共通データ線ｃｄ、ｃｄの
両方をプリチャージし、共通データ線ｃｄにそれに接続
されるデータ線上の信号を。

また共通データ線ｃｄにダミーデータ線ｄｄ□上の参照
信号を読出し、上記と同様の動作を繰返し。

共通データ線ｃｄに接続されるデータ線上の信号を全て
増幅する。

なお第１６図で示した実施例では、各データ線及びダミ
ーデータ線にプリチャージ回路ＰＤを設けたが、第１２
図の実施例で述べたように、これを省き、共通データ線
のプリチャージ回路ＰＳで各データ線及びダミーデータ
線をプリチャージすることもできる。

さてこれまでダミーデータ線及びダミーセルの構成方法
について述べなかったが、ここで本実施例に好適なダミ
ーデータ線及びダミーセルの構成方法について説明する
。第１０図で述べたように。

ダミーデータ線は、信号検出時にデータ線と対となるの
で、寄生容量値などの電気的特性がデータ線とバランス
するように構成する必要がある。またダミーセルとして
、メモリセルに蓄えられた“１”ＯＩＴの情報がメモリ
セルから読出された場合のデータ線上の両電圧のほぼ中
間レベルをダミーデータ線に８力するようなものが必要
となる。これを実現する一つの方法として、ダミーセル
にメモリセルと同じものを用い、ダミーセル内の端子に
は、メモリセル内の１′″　　０′″の情報に対する電
圧の中間値の電圧を蓄えておく方法がある。この方法に
ついて第１６図を用いてもう少し詳しく説明する。

第１６図においてダミーセルＤＣをメモリセルＭＣと同
じもので構成する。そして予めダミーセル内の端子に、
情報（（１７１１１０９１の中間の電圧、すなわちメモ
リセル内の高電位をＶｃｃ、低電位を０■とするとＶｃ
ｃ／２を蓄えておく　（この方法については後述する）
。この状態でワード線を選択すると、データ線には情報
１１１　＃ｌ　　　１１０　ｔ″に対応した電圧がメモ
リセル信号として、ダミーデータ線にはそのほぼ中間の
電圧が参照信号として出力される。その後前述したよう
に読出し動作を行う。

そして全てのデータ線上の信号を増幅すると、各データ
線は情報１１１　ｊｊ　、　　４４　Ｑ　７１に対応し
て高電位ＶＣＣあるいは低電位Ｏｖとなる。この状態で
、信号ＧＣ工〜ＧＣ，を全て低電位にし、信号伝達手段
ＳＷ１〜ＳＷ、ｌを全てオフ状態にする。−力信号Ｇ　
Ｃａｌ−Ｇ　Ｃａ□は高電位にし、信号伝達手段Ｓ　Ｗ
ａ４．　Ｓ　Ｗａｚをオン状態にする。その後信号ＰＣ
８，ＰＣ６Ｂを高電位にしプリチャージ回路ＰＳを動作
させると、ダミーデータ線ｄｄ工。

ｄｄ２は信号伝達手段ＳＷ、□、５Ｗｄ−を介して電圧
Ｖｐｃ　（＝　Ｖｃｃ／　２　）にプリチャージされる
。この状態でワード線を非選択状態にすると、メモリセ
ルには情報″１”　　１′０″′に対応した電圧が、ダ
ミーセルにはＶｃｃ／２が格納されることになる。

このように、ダミーセルとしてメモリセルと同じものを
用いると、ダミーデータ線はデータ線と同じ構造となり
、電気的特性をデータ線とバランスさせることができる
。また、ダミーセル内の端子には情報“ｇ　１　ｔ＋　
　　ｕ　Ｏｔｐの中間の電圧が蓄えられているので、ワ
ード線を選択するとダミーデータ線には、データ線に出
力される情報″１”“０″の電圧の中間レベルを出力す
ることができる。さらにこの方法では、ダミーセルに蓄
えられた中間電圧は、メモリセルへの情報の書込みと同
時に行われた後は、次の選択時まで放置される。

すなわちメモリセル内に蓄えられた高電位側の情報と同
様にメモリセル内のリーク電流により時間とともに減衰
していく。したがって、従来のダミーセルの構成法、例
えば１９８０年アイ・イー・イー・イー、インターナシ
ョナル　ソリッド　ステート　サーキッツ　カンファレ
ンス、ダイジェスト　オン　テクニカル　ペーパーズ、
第２３４頁から第２３５頁（１９８０ＩＥＥＥ　ｌ５Ｓ
ＣＣＤｉｇｅｓｔｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅ
ｒｓ、　ｐ　ｐ、２３４−２３５）に記載されているよ
うな、ダミーセルにダミーセル内の端子を所望の電位に
設定する回路を付加し、プリチャージの期間その電位に
固定しておく方法などに比べ、高電位側の情報が減衰し
低電位側の情報として誤判定されるまでの時間、すなわ
ちデータ保持時間を長くすることができる。このことは
、メモリセルをリフレッシュする時間間隔を長くできる
ことであり、システムにとって半導体メモリがリフレッ
シュ動作を行っている時間を短く、逆に言うと半導体メ
モリを使用できる時間を長くできる。またこのことによ
り、リフレッシュに要する消費電力を小さくできるため
、半導体メモリをバッテリーでバックアップするときに
バッテリーの持続時間を長くできるなどの利点がある。

なおダミーデータ線及びダミーセルの構成方法はこの方
法以外にも種々考えられる。例えばこれまでの実施例で
述べた。データ線をＶｃｃ／２にプリチャージする方式
では、プリチャージ電圧を参照信号として用いることが
できる。そこでダミーセルとしてメモリセルと同じ形状
のものを用いるが、ダミーセルのトランジスタはワード
線が選択されてもオン状態にならないようにすればよい
。

これは１例えばダミーセルのトランジスタのチャネル部
にイオンを打込み、トランジスタのしきい値電圧を高く
することなどにより、実現できる。

この方法でも、ダミーデータ線とデータ線の電気的特性
をバランスさせることができる。またこの方法では、プ
ロセス工程が複雑になるが、前述した方法のようにダミ
ーセル内の端子を中間電圧に設定する必要がないので、
動作の制御が簡単になる。

以上述べたように、第１６図に示した実施例ではダミー
データ線を複数のデータ線で共用する構成となっており
、そのためメモリセルの配置を１交点配置にでき、しか
も読みだし動作はデータ線折り返し形構成と同様にして
行っているので、高密度化と高Ｓ／Ｎ化が可能となる。

以上本発明をいくつかの実施例を示しながら説明してき
たが１本発明は発明の趣旨を逸脱しないかぎりここで述
べた実施例に限定されるものではない・例えば第１２図
などの実施例では信号検８手段としてＣＭＯ８で構成さ
れた回路を示したが、これをバイポーラあるいはバイポ
ーラとＣＭＯＳで構成した回路としてもよい。一般にこ
れらで構成された回路はＣＭＯ３だけで構成した回路に
比べその占有面積が大きくなる傾向にあり、本発明を適
用することによりメモリセル部とのレイアウト上の整合
性をとりやすくなる。

またここではメモリセルとして１トランジスタ１キヤパ
シタメモリセルを用いて説明したが、他のタイプのメモ
リセルについても適用できる。例えばＣＯＤ　（電荷転
送素子）により構成されたメモリにおいても本発明を適
用することができる。

その１例を第１８回に示す。同図においてＭＣＤ（ＭＣ
Ｄよ、など）がＣＣＤにより構成されたメモリセルで、
そこに電荷量として蓄えられている情報は駆動１１ＤＲ
（ＤＲよなと）により左の方から右の方へと転送されて
いく。このようなメモリセルについては、例えばエレク
トロニクス（１９７８年６月２２日）第１３３頁から第
１３７頁（Ｅｌｅｃｔｒｏｎｉｃｓ　（Ｊｕｎｅ　２２
　、１９７８）　ｐ　ｐ　。

１３３−１３７）に記載されている。このＣＣＤにより
構成されたメモリの特長として、■メモリセルがシリコ
ン基板上に電極が形成された簡単な構造であるため、プ
ロセス工程が簡単である、■１トランジスタ１キャパシ
タメモリセルでは、メモリセル内の蓄積電荷がデータ線
の寄生容量との間で電荷再配分されることによりメモリ
セル信号が読出されるので、大きなデータ線の寄生容量
のため信号電圧は小さくなってしまうが、ＣＣＤメモリ
では蓄積電荷がメモリセルを転送されていくため、信号
伝達手段へ入力されるメモリセルからの信号電圧を大き
くでき、高Ｓ／Ｎな読出しが可能となる、などがある。

さて第１８図に示した例では、駆動線を駆動することに
より、ｎ個の情報が同時に右の端まで転送される。この
複数の情報を信号伝達手段５Ｗ（ＳＷ、など）、ＳＷ２
を介して時系列に共通データ線ｃｄ２に読出し、信号検
出手段ＳＡに入力、増幅するわけである。具体的には、
右の端まで転送されたｎ個の情報のうち。

信号伝達手段ＳＷの１つを選択することにより、その情
報を信号伝達手段ＳＷ２に伝達する。このとき、ＣＣＤ
メモリセルでは情報が電荷量として蓄えられているので
、その情報は信号伝達手段ＳＷ２の入力端子の電位変化
として現われる。その後信号ＲＧよを高電位にすると、
信号伝達手段ＳＷ２が動作し、情報は信号伝達手段ＳＷ
２をながれる電流量に変換される。この情報は共通デー
タ線ｃｄ２を介して信号検出手段ＳＡに入力され、検出
される。その後、その結果を用いて再書込み情報が共通
データ線を介して書き込み側の信号伝達手段５ＷＷ（Ｓ
ＷＷｌなど）に伝達され、選択された信号伝達手段ＳＷ
と同じ列に属する信号伝達手段ＳＷＷを選択することに
よりメモリセルに書込まれる０次に別な信号伝達手段Ｓ
Ｗを選択し、同様な動作を繰り返し、ｎ個の情報を次々
と検出していく。このようにＣＣＤにより構成されたメ
モリにおいても本発明を適用することにより、信号検出
手段のレイアウトを容易にすることができる。また第１
８図に示したようにメモリセルの配列をＭＡｌ、ＭＡ、
などのようにブロック化することにより情報の転送経路
となるメモリセルの数を小さくできるため転送時に生じ
る電荷損失も小さくできる。さらに第１８図に示した実
施例のように、信号伝達手段ＳＷ２として入力端子がＭ
ＯＳトランジスタのゲートとなっている回路を用いると
、メモリセルからの信号電圧が共通データ線ｃｄ２の寄
生容量の影響を受けなくなり、高Ｓ／Ｎな読出しが可能
となる。

以上のように本発明を１トランジスタ１キヤパシタメモ
リセル、ＣＣＤメモリセルに適用できることを説明した
が、本発明の適用範囲はメモリセルとしてその化１度の
選択動作で複数の微小信号が読出されるようなメモリセ
ルなら何でもよい。

［発明の効果〕 本発明によ゛れば信号検出手段あるいは再書込み手段の
数を低減できるとともに、これらの手段のレイアウトピ
ッチを緩和することができる。したがって高集積な半導
体メモリを実現することができる。

【図面の簡単な説明】

第１図（ａ）は本発明による半導体メモリのメモリアレ
ー回路図、第１Ｎ　（ｂ）は第１図（ａ）の動作を説明
するための動作タイミング図、第２図は従来の半導体メ
モリのメモリアレー回路図、第３図は信号検出手段部に
レジスタを設けた実施例を示す図、第４図及び第５図は
本発明による他の実施例を示す図、第６図から第１１図
は本発明による１トランジスタ１キヤパシタメモリセル
で構成された半導体メモリのメモリアレー回路図、第１
２図は第６図のより具体的な実施例を示す図、第１３図
は第１２図の動作を説明するための動作タイミング図、
第１４図は第８図のより具体的な実施例を示す図、第１
５図は第１４図の動作を説明するための動作タイミング
図、第１６図は第１１図のより具体的な実施例を示す図
、第１７図は第１６図の動作を説明するための動作タイ
ミング図、第１８図は本発明によるＣＯＤメモリのメモ
リアレー回路図である。 ＭＣ，ＭＣ１□、ＭＣ，ｔｌなど・・・メモリセル、Ｄ
Ｃ。 ＤＣ□１．ＤＣ２１１など・・・ダミーセル、Ｗ、、Ｗ
、など・・・ワード線、ＤＷｘ、ＤＷ、・・・ダミーワ
ード線、ｄｌ、ｄ□、ｄｎ、ｄｎなど・・・データ線、
ｄ　ｄ、。 ｄｄ２・・・ダミーデータ線、ＳＷ工、５Ｗｌｌ、ＳＷ
２など・・・信号伝達手段、ＳＡ・・・信号検出手段、
ＲＷ、、ＲＷ、−・・再書込み手段、ｃｄ、ｃｄ、ｃｄ
ｌ。 ｃｄｌ、ｃｄ２．ｃｄ２など・・・共通データ線。 第１図 （ａ） 第２図 Ｗ＋ ｆｆ１ （ｂ） 第３図 ：：：：（＝コー ｆｆｌ 第４図 第５図 第８図 Ａ 第６図 第７図 第９図 第１０図 第１２図 第１１図 ｌｌｌ 第１３図 ＰＯ 第１６図 第１７図

Claims (1)

1. 【特許請求の範囲】 １）複数のワード線と、これらに交差するごとく配置さ
   れた複数のデータ線と、該複数のワード線と該複数のデ
   ータ線の所望の交点に設けられた複数のメモリセルと、
   上記複数のデータ線に共通に設けられた信号検出手段と
   、該信号検出手段と上記複数のデータ線の各々と接続す
   るためのスイッチ機能を有する複数の信号伝達手段とを
   有し、上記ワード線を選択することにより該ワード線に
   接続されたメモリセルから上記複数のデータ線に読出さ
   れた複数の信号を上記複数の信号伝達手段を順次選択す
   ることにより上記信号検出手段で検出することを特徴と
   する半導体メモリ。 ２）特許請求の範囲第１項記載の半導体メモリにおいて
   、上記メモリセルがリフレッシュ動作を必要とするメモ
   リセルであって、全てのメモリセルをリフレッシュする
   のに必要なサイクル数が上記１つの信号検出手段に対し
   て設けられたメモリセル数より小さいことを特徴とする
   半導体メモリ。 ３）特許請求の範囲第１項又は第２項記載の半導体メモ
   リにおいて、上記メモリセルが読出し動作、書込み動作
   、及びリフレッシュ動作の少なくとも１つの動作におい
   て再書込みを必要とするメモリセルであって、上記信号
   検出手段により検出された情報を用い、上記複数の信号
   伝達手段を選択することにより、メモリセルへの再書込
   みを行うことを特徴とする半導体メモリ。 ４）特許請求の範囲第３項記載の半導体メモリにおいて
   、信号検出手段により検出された情報を一時的に蓄えて
   おく少なくとも一つ以上のレジスタを有することを特徴
   とする半導体メモリ。 ５）特許請求の範囲第４項記載の半導体メモリにおいて
   、上記レジスタの数が信号検出手段により検出する信号
   の数より一つ少ない数であることを特徴とする半導体メ
   モリ。 ６）特許請求の範囲第１項乃至第５項のいずれかに記載
   の半導体メモリにおいて、ダミーセルを設け、信号検出
   手段を該ダミーセルとメモリセルとの差動信号を検出す
   る手段としたことを特徴とする半導体メモリ。 ７）特許請求の範囲第６項記載の半導体メモリにおいて
   、メモリセルとダミーセルが接続されるデータ線は異な
   り、メモリセルの接続されるデータ線にはダミーセルが
   接続されず、ダミーセルの接続されるデータ線にはメモ
   リセルが接続されないことを特徴とする半導体メモリ。 ８）特許請求の範囲第７項記載の半導体メモリにおいて
   、上記メモリセルと上記ダミーセルは同一の信号の印加
   されるワード線に接続されていることを特徴とする半導
   体メモリ。９）特許請求の範囲第８項記載の半導体メモ
   リにおいて、上記ダミーセルの接続されたデータ線をメ
   モリセルの接続された複数のデータ線に共通に設け、複
   数のデータ線に読出された信号の検出を上記共通に設け
   たダミーセルの接続されたデータ線上の信号との差動で
   行うことを特徴とする半導体メモリ。 １０）特許請求の範囲第９項記載の半導体メモリにおい
   て、上記ダミーセルはメモリセルと同一形状のものを用
   いたことを特徴とする半導体メモリ。 １１）特許請求の範囲第１項乃至第１０項のいずれかに
   記載の半導体メモリにおいて、メモリセルが１つのトラ
   ンジスタと１つのキャパシタとからなることを特徴とす
   る半導体メモリ。