KR20000057971A - 셀 액세스 라인을 구비한 메모리 셀 - Google Patents

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Abstract

듀얼 포트 SRAM에서 그 크기가 감소되고 러너(runner)의 간격이 근접해짐에 따라 비트라인들 간의 용량성 결합은 설계시에 중요한 문제점으로 대두된다. 본 발명에서는 이러한 용량성 결합을 줄이는 기법이 기술되고 있다. 판독 비트라인과 기록 비트라인 간에 위치되고 VDD또는 VSS에 접속된 차폐된 러너에 의해 불필요한 혼신을 거의 줄이고 있다. 워드 라인들도 마찬가지로 분리될 수 있다.

Description

셀 액세스 라인을 구비한 메모리 셀{SHIELDED BITLINES FOR STATIC RAMS}
본 발명은 랜덤 액세스 메모리 장치에 관한 것으로, 특히 다중 액세스 라인쌍을 갖는 다중 포트형 스태틱 RAM에 관한 것이다.
듀얼 포트 SRAM 셀은 기본적으로 그 셀 내로 제 2 판독 또는 기록 경로(또는 판독 경로 및 기록 경로 모두를)를 갖도록 설계된 제 2 액세스 장치를 포함하고 있다는 점에서 종래의 SRAM 셀 장치와는 상이하다. 셀은 전형적으로 실리콘 기판의 동일 레벨 상에 위치한 모든 능동 장치와 함께 평탄하다. 이러한 것은 각 셀의 모든 상호접속체의 적어도 일부분이 공통의 상호접속체 레벨을 점유할 것을 요구하고 있다. SRAM 셀 장치의 사이즈가 축소됨에 따라, 전도체 간의 간격은 러너들 간의 혼신이 설계시에 중요한 문제점으로 대두되는 포인트까지 감소된다. 이러한 문제점은 동일한 셀 영역 내에 적어도 하나의 제 2 액세스 러너 쌍을 갖는 듀얼 포트 디바이스에서는 악화된다.
통상의 듀얼 포트 SRAM에서, 제 2 액세스 라인 쌍은 비트라인이다. 이 셀에 대한 상호접속체의 레이아웃은 셀당 네 개의 필수적인 비트라인과 두 개의 판독 라인에 대해 비대칭적이다. 소정의 설계 룰에 따른 최소의 셀 사이즈를 유지하기 위해, 상기 네 개의 비트라인은 전반적으로 그 간격이 가장 근접한 것일 것이다. 워드라인은 그 간격이 가장 넓은 것으로서, 불필요한 용량성 작용을 피하기에는 통상 충분하다. 그러나, 전기적 관점에서, 이 간격은 바람직하지 않은데, 그 이유는 워드라인 전압의 스윙이 큰 반면 판독 비트라인의 전압은 상대적으로 작기 때문이다. 따라서 불필요한 용량성 결합에 가장 민감한 라인들은 다른 라인, 즉 통상적으로 기록 비트라인에 대해 그 간격이 근접해 있는 판독 비트라인이 된다.
듀얼 포트 SRAM에서 근접하게 팩킹(packing)된 러너들 간의 용량성 결합을 감소시키는 수단을 통해 셀 디멘젼의 최적화와 설계 유연성을 높일 수 있다.
따라서, 본 발명자는 액세스 라인 간의 용량성 결합을 감소시킨 듀얼 포트 SRAM을 설계했다. 이러한 것은 비트라인에 대해 매우 효과적으로 구현된다.
이러한 듀얼 포트 SRAM은 고정된 전압 러너들과 함께 비트라인을 차폐하는 것을 포함한다. 러너들은 레벨간 접지에 접속될 수 있거나 상호접속체를 통해 공급 전압에 접속될 수 있으며, 따라서 그 자체가 셀 내의 "데드 엔드(dead end)"가 될 수 있다. 워드라인은 마찬가지의 방식으로 차폐될 수 있다.
도 1은 전형적인 듀얼 포트 SRAM의 개략적인 회로도,
도 2는 표준 비트라인 배열을 나타내는 전형적인 SRAM 셀의 레이아웃의 형태도,
도 3은 본 발명의 일실시예에 따른 차폐된 비트라인을 나타내는 SRAM셀의 레이아웃의 형태도,
도 4는 표준 워드라인 배열을 나타내는 SRAM 셀의 레이아웃의 형태도,
도 5는 본 발명에 따라 차폐된 워드라인을 나타내는 SRAM 셀의 레이아웃의 형태도.
도면의 주요 부분에 대한 부호의 설명
11: 판독 워드라인 12: 기록 워드라인
31-39: 트랜지스터 41: 차폐된 러너
도 1을 참조하면, 판독 워드라인(RW)(11)과 기록 워드라인(WW)(12)을 갖는 셀의 레이아웃을 개략적으로 도시하고 있다. VDD는 14로 도시되고, VSS는 15로 도시된다. 제 1 비트라인 쌍은 18로 도시된 기록 비트(WB) 액세스 라인과 19로 도시된 판독 비트(RB) 액세스 라인으로서 도면의 좌측부에 도시되며, 제 2 비트라인 쌍은 21로 도시된 제 2 기록 비트(WWB) 액세스 라인과 22로 도시된 제 2 판독 비트(RRB) 액세스 라인으로서, 도면의 우측부에 도시된다. 이러한 도면에서, 트랜지스터(31, 32)는 p 채널 장치이며, 나머지 트랜지스터(33 내지 39)는 n 채널 장치이다. 트랜지스터 구조체는 통상적인 것이며, 셀 설계 자체도 통상적인 것이다. 간략화하기 위해, 셀의 설계 특징부는 상세하게 도시되지 않는데, 그 이유는 본 발명이 셀 상호접속체와 관련되기 때문이다.
도 1에 도시된 회로에 대한 적당한 셀 레이아웃은 도 2에 도시되어 있다. 명확성을 기하기 위해, 비트 및 워드 라인과 VDD및 VSS라인에 대한 상호접속체들만이 도시된다. 이 레이아웃에서, 이러한 것은 금속 레벨 Ⅱ와 Ⅲ에서 발생된다. 금속 레벨 0은 게이트 레벨이며, 금속 레벨 Ⅰ은 소스/드레인 상호접속 레벨이다. 본 발명에 의해 해결되는 문제점은 금속 레벨 Ⅱ로 도시된 레벨에서 나타난다. 가장 심각한 용량성 결합 문제는 도 2에서 도시되는 비트라인 때문에 발생한다. 이 액세스 라인은 도 1에서와 동일한 참조 부호를 가지며, 콘택트 패드는 가상적으로, 가령 25로 도시된다. 본 기술분야의 당업자라면, 라인(22, 18)과 라인(19, 21)이 특히 과도한 용량성 결합에 민감하다는 것을 이해할 수 있을 것이다.
이러한 문제점은 본 발명에 따라 민감한 비트라인들 사이에 차폐 러너를 부가하여 차폐 러너에 고정 전위, 가령 VDD혹은 VSS를 인가함으로써 해결된다. 이것을 행하기 위한 적당한 레이아웃을 도 3에 도시하고 있다. RBB 라인(22)과 WB 라인(18) 사이에 차폐물을 제공하는 부가된 비트라인 차폐물은 31로 도시되며, RBB 라인(22)과 WB 라인(18) 사이에 차폐물을 제공하는 부가된 비트라인 차폐물은 33으로 도시된다. 이러한 차폐 러너들은 비트라인과 동일한 구조를 가질 수 있으며, 동일한 공정 단계를 사용하여 동일한 금속 레벨로 생성될 수 있다. 따라서 차폐 러너를 생성하는데 부가적인 공정이 필요없게 된다. VDD혹은 VSS에 대해 차폐 러너의 레벨간 상호접속이 가능하게 하는 콘택트 패드(35)가 도시된다. VDD혹은 VSS는 차폐 러너를 접속하기 위해 도시된 셀 구조체 내의 편리한 고정 전위들이다. 그러나, 상대적으로 고정된 전위를 갖는 다른 노드들이 사용될 수도 있다.
도 2 및 도 3의 비교로부터, 셀 디멘젼 및 전체 셀 설계물은 비교적 불변된다는 것을 알 수 있다. 여러 셀 설계에 있어서 차폐 러너용 공간은 셀 설계물 내에 구축될 수 있다. 즉, 비트라인은 라인들간의 과도한 용량성 결합을 방지하기 위해 설계 룰 허용치보다 넓은 간격으로 이루어질 수 있다. 그러한 경우, 비트라인 간격은 실제로 본 발명의 차폐 라인에 의해 줄어들 수 있다.
또한 도면으로부터 콘택트 패드는 "데드 엔드" 차폐 러너를 이용하기 위해 재위치지정될 수 있다. 도시된 배열은 전적으로 스케일링할 필요는 없지만 이 배열에서 인접한 비트라인의 50% 이상이 차폐된다. 대안으로, 러너는 비트라인의 전체 길이를 확장시킬 수 있으며 전체 비트라인을 필수적으로 차폐시킬 수 있다.
워드라인을 전기적으로 차폐하는데 유사한 방법이 사용될 수 있다. 용량성 결합 문제는 워드라인 혼신의 경우보다 덜 심각할 수도 있으며, 일부의 회로 설계에서는 워드라인을 갖는 본 발명을 구현함으로써 이점을 가질 수도 있다. 비교를 위해 표준 워드라인 레이아웃이 도 4에 도시된다. 이 레이아웃은 바람직한 장치 구성에서의 금속 Ⅲ용으로 사용된다. 그러나, 원한다면, 액세스 라인 구조는 반전되어 금속 Ⅱ에는 워드라인이 금속 Ⅲ에는 비트라인이 패터닝될 수 있다. 또한, 도 4에는 도 1 내지 도 3에서의 유사 구성요소에 해당하는 공통의 참고 번호가 사용된다. 판독 워드라인(11)은 참고 번호 14의 VDD버스와 참고 번호 15의 VSS버스와 함께 기록 워드라인(12)에 인접하게 도시되어 있다. 본 발명에 따른 워드라인 차폐를 구현하는 것이 도 5에 도시되며, 여기서 워드라인은 VDD에 접속되어 있는 차폐 러너(41)에 의해 차폐된다. 워드라인 콘택트 패드(42)는 효율적인 레이아웃을 제공하고 차폐 러너를 수용하기 위해 변형된다. 도 5의 셀의 전체 사이즈는 도 4와 동일하다.
비트라인 전극간의 상호 캐패시턴스와 접지 구조에 대한 비트라인의 전체 캐패시턴스를 측정함으로써 비차폐 셀 구조와 차폐 셀 구조의 결합 및 부하 캐패시턴스를 비교할 수 있다.
고 K 플루오이드(high K fluid)를 유전체 매체로서 사용하여 대략 13㎜×13㎜(대략 2200배)의 사이즈를 갖는 본 발명의 모델 장치에 대해 측정을 행했다. 이 방법은 브릿지 장치(bridge device)를 사용하여 정확한 비교 측정값용으로 충분한 것 이상의 크기의 캐패시턴스를 제공한다. 에틸렌 글리콜 및 글리세롤에 대해 기준 측정값이 만들어졌다. 이러한 것은 대략 44(이는 텍스트북 값과 유사함)의 비교 유전체 상수를 생성했다.
금속 Ⅰ 및 금속 Ⅱ 하부와 접지 기판 상부 간의 모든 층들과 그 구조체의 효과를 설명할 목적으로 두 개의 조건을 두었다. 이러한 것은 접지면을 효율적으로 상승시키는 판을 삽입함으로써 행하였다. 실제의 접지면은 그 사이의 임의의 위치에 놓여져야 한다. 전술한 두 개의 조건은 근사(near) 및 원사(far) 조건으로 지칭된다.
하부의 표 1, 표 2, 및 표 3은 절대 측정값과 비교 효과를 나타내고 있다.
표 3으로부터, 차폐 러너를 추가하게 되면 접지에 대한 전체 캐패시턴스의 증가보다는 상호 캐패시턴스의 감소가 보다 더 크다는 것을 알 수 있다. 분리의 개선 정도는 대략 30% 내지 50%이다. 전체 캐패시턴스의 영향은 기록 비트라인 구동기에서의 구동기 세기의 증가에 의해 쉽게 설명된다. 판독 비트라인 부하에서의 5% 내지 8%의 증가는 판독출력 경로에서의 약간의 지연의 증가나 혹은 감지 증폭기의 이득의 증가에 의해 설명될 수 있다.
본 발명은 듀얼 포트 메모리 장치에 적용되지만 다중 포트 장치, 즉 적어도 두 개의 포트 혹은 각 셀에 제공되는 적어도 두 개의 액세스 라인 쌍이 존재하는 장치에도 적용될 수 있는 것으로 하여 상세히 기술되었다.
본 발명은, 데이터가 셀에 기록되도록 셀 구동 신호를 전달하는 전도체들 중의 하나의 전도체와, 그 셀 내로부터의 신호를 전달하여 소정의 조건을 반영하는 다른 도체를 구비한 인접한 전도체 쌍에 가장 효과적으로 적용된다. 전술한 신호들은 전형적으로 매우 상이한 신호 세기를 가지며, 가장 방해가 되는 혼신에 영향을 가장 많이 받는다.
본 발명에 따르면, 듀얼 포트 SRAM에서 근접하게 팩킹(packing)된 러너들 간의 용량성 결합을 감소시키는 수단을 통해 셀 디멘젼의 최적화와 설계 유연성을 높일 수 있다.
본 발명의 다른 추가적 변형예는 본 기술 분야의 당업자에게는 당연하다. 본 기술이 적용된 원리 및 그 등가물에 기본적으로 의존하는 본 명세서의 특정 개시사항으로부터의 모든 변형예는 본 발명의 범주 내의 것으로 간주된다.

Claims (6)

  1. x-y 평면의 셀 액세스 라인을 갖는 메모리 셀에 있어서,
    (a) x 방향으로 연장되는 판독 워드라인 및 기록 워드라인과,
    (b) y 방향으로 연장되는 한 쌍의 기록 비트라인 및 한 쌍의 판독 비트라인―적어도 하나의 비트라인은 판독 비트라인에 인접함―과,
    (c) 상기 기록 비트라인과 상기 판독 비트라인 사이에 연장되어 있는 차폐 러너와,
    (d) 상기 차폐 러너를 고정 전위에 접속하기 위한 수단을 포함하는
    메모리 셀.
  2. 제 1 항에 있어서,
    상기 고정 전위는 VDD인 메모리 셀.
  3. 제 1 항에 있어서,
    상기 고정 전위는 VSS인 메모리 셀.
  4. 제 1 항에 있어서,
    상기 차폐 러너는 상기 판독 비트라인의 길이의 적어도 50%정도로 연장되어 있는 메모리 셀.
  5. 제 1 항에 있어서,
    (a) 상기 판독 워드라인과 상기 기록 워드라인 사이에 연장되어 있는 워드라인 차폐 러너와,
    (b) 상기 워드라인 차폐 러너와 고정 전위를 접속하기 위한 수단을 더 포함하는 메모리 셀.
  6. x-y 평면의 셀 액세스 라인을 갖는 메모리 셀에 있어서,
    (a) x 방향으로 연장되는 적어도 한 쌍의 비트라인과,
    (b) y 방향으로 연장되는 판독 워드라인 및 기록 워드라인과,
    (c) 상기 판독 워드라인과 상기 기록 워드라인 사이에 연장되어 있는 차폐 러너와,
    (d) 상기 차폐 러너를 고정 전위에 접속하기 위한 수단을 포함하는
    메모리 셀.
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