KR100370145B1 - 비트 라인 프리차지 회로 - Google Patents

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KR100370145B1
KR100370145B1 KR10-2000-0065923A KR20000065923A KR100370145B1 KR 100370145 B1 KR100370145 B1 KR 100370145B1 KR 20000065923 A KR20000065923 A KR 20000065923A KR 100370145 B1 KR100370145 B1 KR 100370145B1
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Abstract

본 발명은 프리차지(Precharge) 능력을 향상시키기 위한 비트 라인 프리차지 회로에 관한 것으로, 비트 라인에 대응하여 형성되며 프리차지 제어 신호에 따라서 프리차지 전압을 비트 라인 및 비트 라인 바에 인가하는 단위 비트 라인 프리차지 회로들과, 한쪽 전극은 한쪽에서 이웃한 단위 비트 라인 프리차지 회로의 비트 라인 바에 연결되고 다른쪽 전극은 다른쪽에서 이웃한 단위 비트 라인 프리차지 회로의 비트 라인에 연결되며 상기 프리차지 제어 신호에 따라서 비트 라인 신호와 비트 라인 바 신호를 등가화시키는 제 1 트랜지스터와, 한쪽 전극은 상기 한쪽에서 이웃한 단위 비트 라인 프리차지 회로의 비트 라인 바에 연결되고 다른쪽 전극은 프리차지 전압에 연결되어 상기 프리차지 제어 신호에 따라서 상기 한쪽에서 이웃한 단위 비트 라인 프리차지 회로의 비트 라인 바를 프리차지 전압으로 등가화시키는 제 2 트랜지스터와, 한쪽 전극이 상기 프리차지 전압에 연결되고 다른쪽 전극이 상기 다른쪽에서 이웃한 단위 비트 라인 프리차지 회로의 비트 라인에 연결되어 상기 프리차지 제어 신호에 따라서 상기 다른쪽에서 이웃한 단위 비트 라인 프리차지 회로의 비트 라인을 프리차지 전압으로 등가화시키는 제 3 트랜지스터로 구성된다.

Description

비트 라인 프리차지 회로{Circuit for Precharging of Bit Line}
본 발명은 반도체 회로에 관한 것으로 특히, 프리차지(Precharge) 능력을 향상시키기 위한 비트 라인 프리차지 회로에 관한 것이다.
주기적인 리프레쉬(Refresh) 동작을 필요로 하는 메모리 셀(Memory Cell)에서 단위 비트 라인 프리차지 회로의 비트 라인 쌍(BL,)은 대기 상태(Stand by)에서 레퍼런스 전압(VBLR)으로 프리차지(Precharge)되었다가 비트 라인(Bit line)에는 선택된 워드라인(Word line)의 전하가 인가되고 비트 라인 바()는 레퍼런스 전압(VBLR)을 유지하게 된다.
그리고, 센스 앰프(Sense Amplifier)는 이 비트 라인(BL)과 비트 라인 바()사이의 전위차를 증폭하고 센싱(Sensing)하여 데이터를 읽고 쓰도록 한다.
이러한 동작이 끝나면 다음의 읽기/쓰기 동작에 대비하여 상기 비트 라인 쌍(BL,)을 프리차지(Precharge)시켜야 한다.
이렇게 비트 라인(BL)과 비트 라인 바()를 프리차지시키는 것이 비트 라인 프리차지 회로이다.
이하, 첨부된 도면을 참조하여 종래의 비트 라인 프리차지 회로를 설명하면 다음과 같다.
도 1은 종래 기술에 따른 단위 비트 라인 프리차지 회로를 나타낸 도면이다.
단위 비트 라인 프리차지 회로란, 하나의 비트 라인쌍(BL,)을 레퍼런스(Reference) 전압으로 프리차지(Precharge)시키기 위한 회로로써 복수개의 비트 라인을 프리차지시키기 위해서는 비트 라인의 개수만큼의 단위 비트 라인 프리차지 회로가 필요하다.
종래 기술의 단위 비트 라인 프리차지 회로는 1에 도시된 바와 같이, 이퀄라이즈 트랜지스터(11)와 제 1 프리차지 트랜지스터(12) 및 제 2 프리차지 트랜지스터(13)로 구성된다.
그리고, 상기 이퀄라이즈 트랜지스터(11)는 비트 라인(BL)에 한쪽 전극이 연결되고 다른 쪽 전극은 비트 라인 바()에 연결되며 게이트 전극에는 프리차지 제어 신호(BLEQB)가 인가된다.
여기서, 프리차지 제어 신호(BLEQB)는 비트 라인을 프리차지 시키기 위한 신호이다.
그리고, 상기 제 1 프리차지 트랜지스터(12)는 비트 라인(BL)에 한쪽 전극이 연결되고 게이트 전극에는 상기 프리차지 제어신호(BLEQB)가 인가된다.
그리고, 상기 제 2 프리차지 트랜지스터(13)는 한쪽 전극이 상기 제 1 프리차지 트랜지스터(12)의 다른쪽 전극에 연결되고 다른쪽 전극은 상기 비트 라인 바()에 연결되며 게이트 전극에는 상기 프리차지 제어신호(BLEQB)가 인가된다.
그리고, 상기 제 1 프리차지 트랜지스터(12)의 다른쪽 전극 및 상기 제 2 프리차지 트랜지스터(13)의 한쪽 전극에는 레퍼런스(Reference) 전압(VBLR)이 인가된다.
상기 레퍼런스 전압(VBLR)은 단위 비트 라인 프리차지 회로가 프리차지 되었을 때의 상기 비트 라인(BL) 및 비트 라인 바()의 전압이다.
그리고, 도 2는 종래 비트 라인 프리차지 회로의 이상적인 레이아웃(Layout)도이고, 도 3은 종래 비트 라인 프리차지 회로의 실제 레이아웃(Layout)도이다.
도 2에 도시된 바와 같이, 상기 이퀄라이즈 트랜지스터(11) 및 제 1, 제 2 프리차지 트랜지스터(12, 13)의 게이트 전극(22)은 T자 구조를 이루고 있으며, 이웃한 단위 비트 라인 프리차지 회로들은 필드 영역(21b)을 통해 서로 분리되어 형성된다.
도면의 21a는 활성영역이고, 상기 게이트 전극(22)으로 나누어지는 23, 24, 25는 각각 비트 라인영역 및 비트 라인 바 영역 그리고, 프리차지 전압 영역이다.
여기서 상기 T자형 게이트 전극(22)의 연결 부위는 근접효과로 두터워지기 쉬우므로 실제적으로는 도 3과 같은 형태를 갖게된다.
근접효과란 어떤 패턴을 웨이퍼에 형성할 때 인접한 다른 패턴의 영향으로 모양이 변형되는 것을 말한다.
결과적으로, 상기 이퀄라이즈 트랜지스터(11) 및 제 1, 제 2 프리차지 트랜지스터(12, 13)의 폭(Width)은 줄어들게 된다.
그러나, 상기와 같은 종래의 비트 라인 프리차지 회로는 다음과 같은 문제점이 있다.
첫째, 이퀄라이즈 트랜지스터 및 프리차지 트랜지스터의 폭(Width)이 줄어듦에 따라서 프리차지 능력이 저하된다.
둘째, 프리차지 능력을 향상시키기 위해서는 트랜지스터의 크기를 증가시켜야 하기 때문에 집적도를 저해시키는 원인이 된다.
셋째, 이웃한 단위 비트 라인 프리차지 회로가 필드영역으로 절연되어 있으므로 각각의 비트 라인 쌍들을 독립적으로 이퀄라이즈(Equalize)시켜야 한다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 프리차지 능력 및 공정의 용이성을 향상시킬 수 있는 비트 라인 프리차지 회로를 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따른 단위 비트 라인 프리차지 회로를 나타낸 도면
도 2는 종래의 단위 비트 라인 프리차지 회로의 이상적인 레이 아웃도
도 3은 종래 단위 비트 라인 프리차지 회로의 실제 레이 아웃도
도 4는 본 발명의 실시예에 따른 단위 비트 라인 프리차지 회로를 나타낸 도면
도 5는 본 발명의 실시예에 따른 단위 비트 라인 프리차지 회로의 레이 아웃도
도면의 주요 부분에 대한 부호 설명
41 : 이퀄라이즈 트랜지스터 42 : 제 1 프리차지 트랜지스터
43 : 제 2 프리차지 트랜지스터 51a : 활성영역
51b : 필드영역 52 : 게이트 전극
53 : 비트 라인 영역 54 : 비트 라인 바 영역
55 : 프리차지 전압 영역
상기와 같은 목적을 달성하기 위한 본 발명의 비트 라인 프리차지 회로는
이하, 첨부된 도면을 참조하여 본 발명의 비트 라인 프리차지 회로를 설명하면 다음과 같다.
도 4는 본 발명의 실시예에 따른 단위 비트 라인 프리차지 회로를 나타낸 도면이고, 도 5는 본 발명의 실시예에 따른 단위 비트 라인 프리차지 회로의 레이아웃(Layout)도이다.
본 발명의 비트 라인 프리차지 회로는 이웃한 단위 비트 라인 프리차지 회로 사이에 보조 비트 라인 프리차지 회로를 만들어 트랜지스터의 폭(Width)을 증가시키고, 게이트 전극을 Y자 구조로 형성하여 근접효과를 줄이는 구조를 갖는다.
도 4에 도시된 바와 같이, 본 발명의 비트 라인 프리차지 회로는 단위 비트 라인쌍(BL,)을 프리차지(Precharge)시키기 위한 단위 비트 라인 프리차지 회로들과, 이웃한 단위 비트 라인 프리차지 회로의 사이에 형성되는 보조 비트 라인 프리차지 회로(A)로 구성된다.
여기서, 단위 비트 라인 프리차지 회로는 한쪽 전극이 비트 라인(BL)에 연결되고 다른쪽 전극이 비트 라인 바()에 연결되며 게이트 전극에 비트 라인 프리차지 회로의 동작을 제거하기 위한 신호인 프리차지 제어신호(BLEQB)가 인가되는 이퀄라이즈 트랜지스터(41)와, 상기 비트 라인(BL)에 한쪽 전극이 연결되고 게이트 전극에는 상기 프리차지 제어신호(BLEQB)가 인가되는 제 1 프리차지 트랜지스터(42)와, 한쪽 전극이 상기 제 1 프리차지 트랜지스터(42)의 다른쪽 전극에 연결되고 다른쪽 전극이 상기 비트 라인 바()에 연결되며 게이트 전극에 상기 프리차지 제어신호(BLEQB)가 인가되는 제 2 프리차지 트랜지스터(43)로 구성된다.
그리고, 상기 보조 비트 라인 프리차지 회로는 단위 비트 라인 프리차지 회로와 동일한 구성을 가지며, 한쪽에서 인접하는 단위 비트 라인 프리차지 회로의 비트 라인(BL)을 공유하고 다른 쪽에서 인접하는 단위 비트 라인 프리차지 회로의 비트 라인 바()를 공유한다.
상기한 본 발명의 비트 라인 프리차지 회로의 레이아웃도는 도 5에 도시된 바와 같이, 단위 비트 라인 프리차지 회로 사이를 활성영역(51a)으로 형성하고, 이 활성영역(51a)에 보조 비트 라인 프리차지 회로(A)를 구성하였다.
그리고, 게이트 전극(52)의 연결부위에서 발생되는 근접 효과를 줄이기 위하여 게이트 전극(52)의 구조를 Y자 형태로 형성하였다.
그리고, 게이트 전극(52) 나누어지는 활성영역(51a)인 53, 54, 55는 각각 비트 라인 영역, 비트 라인 바 영역 그리고 프리차지 전압 영역이다.
상술한 바와 같이, 게이트 전극(52)을 Y자 구조로 형성하므로 상기 이퀄라이즈 트랜지스터(41) 및 제 1, 제 2 프라차지 트랜지스터(42, 43)의 폭(Width)이 증가된다.
상기와 같은 본 발명의 비트 라인 프리차지 회로는 다음과 같은 효과가 있다.
첫째, 보조 비트 라인 프리차지 회로의 폭만큼 비트 라인 프리차지 회로의 폭이 증가되므로 비트 라인을 레퍼런스 전압으로 프리차지시키는 속도를 향상시킬 수 있다.
둘째, 게이트 전극의 형태를 Y자 모양으로 형성하여 근접효과로 인하여 게이트 연결 부위가 두꺼워지는 현상을 방지할 수 있으므로 비트 라인 프리차지 회로의 폭을 증가시킬 수 있고 공정의 용이성을 향상시킬 수 있다.
셋째, 단위 비트 라인 프리차지 회로 사이에 보조 비트 라인 프리차지 회로를 구성하므로 인접한 비트 라인 쌍을 동시에 프리차지시킬 수 있다.

Claims (3)

  1. 비트 라인에 대응하여 형성되며 프리차지 제어 신호에 따라서 프리차지 전압을 비트 라인 및 비트 라인 바에 인가하는 단위 비트 라인 프리차지 회로들과;
    한쪽 전극은 한쪽에서 이웃한 단위 비트 라인 프리차지 회로의 비트 라인 바에 연결되고 다른쪽 전극은 다른쪽에서 이웃한 단위 비트 라인 프리차지 회로의 비트 라인에 연결되며 상기 프리차지 제어 신호에 따라서 비트 라인 신호와 비트 라인 바 신호를 등가화시키는 제 1 트랜지스터와;
    한쪽 전극은 상기 한쪽에서 이웃한 단위 비트 라인 프리차지 회로의 비트 라인 바에 연결되고 다른쪽 전극은 프리차지 전압에 연결되어 상기 프리차지 제어 신호에 따라서 상기 한쪽에서 이웃한 단위 비트 라인 프리차지 회로의 비트 라인 바를 프리차지 전압으로 등가화시키는 제 2 트랜지스터와;
    한쪽 전극이 상기 프리차지 전압에 연결되고 다른쪽 전극이 상기 다른쪽에서 이웃한 단위 비트 라인 프리차지 회로의 비트 라인에 연결되어 상기 프리 차지 제어 신호에 따라서 상기 다른쪽에서 이웃한 단위 비트 라인 프리차지 회로의 비트 라인을 프리차지 전압으로 등가화시키는 제 3 트랜지스터로 구성됨을 특징으로 하는 비트 라인 프리차지 회로.
  2. 제 1 항에 있어서, 상기 단위 비트 라인 프리차지 회로는 비트 라인과 비트 라인 바 사이에 연결되며 게이트 전극에 인가되는 프리차지 제어 신호에 따라서 상기 비트 라인과 비트 라인 바를 등가화시키는 제 4 트랜지스터와;
    한쪽 전극이 상기 비트 라인에 연결되며 다른쪽 전극에 상기 프리차지 전압이 인가되어 게이트 전극에 인가되는 상기 프리차지 제어 신호에 따라서 상기 비트 라인을 프리차지 전압으로 등가화시키는 제 5 트랜지스터와;
    한쪽 전극에 상기 프리차지 전압이 인가되고 다른쪽 전극에 상기 비트 라인 바가 연결되어 게이트 전극에 인가되는 상기 프리차지 제어 신호에 따라서 상기 비트 라인 바를 프리차지 전압으로 등가화시키는 제 6 트랜지스터로 구성됨을 특징으로 하는 비트 라인 프리차지 회로.
  3. 비트 라인에 대응하여 반도체 기판에 형성되는 복수개의 활성영역들과;
    상기 활성영역들을 포함한 반도체 기판에 형성되며 각 활성영역에서 Y자 구조를 갖는 게이트와;
    상기 Y자 구조의 게이트 하부 일측의 활성영역에 형성되는 비트 라인 영역과;
    상기 Y자 구조의 게이트 하부 타측의 활성영역에 형성되는 비트 라인 바 영역과;
    상기 Y자 구조의 게이트 상부의 활성영역에 형성되는 프리차지 전압 인가 영역과;
    상기 비트 라인에 대응되어 형성되는 활성영역 사이에 형성되며 이웃한 활성영역에 형성된 비트 라인 영역 및 비트 라인 바 영역 그리고, 프리차지 전압인가영역을 공유하는 보조 프리차지 영역을 포함하여 구성됨을 특징으로 하는 비트 라인 프리차지 회로.
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JPH1139896A (ja) * 1997-07-16 1999-02-12 Texas Instr Japan Ltd 半導体記憶デバイス
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