KR100761854B1 - 비트라인 이퀄라이저 및 이를 구비하는 반도체 메모리장치, 그리고 비트라인 이퀄라이저의 제조 방법 - Google Patents

비트라인 이퀄라이저 및 이를 구비하는 반도체 메모리장치, 그리고 비트라인 이퀄라이저의 제조 방법 Download PDF

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Abstract

비트라인 이퀄라이저 및 이를 구비하는 반도체 메모리 장치, 그리고 비트라인 이퀄라이저의 제조 방법이 개시된다. 본 발명의 실시예에 따른 비트라인 이퀄라이저는 반도체 메모리 장치의 비트라인쌍들을 프리차지 및/또는 이퀄라이즈하며, 제 1 및 제 2 게이트 폴리, 그리고 복수의 이퀄라이즈 트랜지스터들을 구비한다. 제 1 및 제 2 게이트 폴리는 소정의 간격을 두고 서로 이웃하도록 제 1 방향으로 형성된다. 복수의 이퀄라이저 트랜지스터들은 상기 제 1 게이트 폴리와 상기 제 2 게이트 폴리를 따라 제 2 방향으로 형성되며, 대응하는 비트라인쌍을 이퀄라이즈한다. 또한 상기 복수의 이퀄라이즈 트랜지스터들은 상기 제 1 게이트 폴리와 상기 제 2 게이트 폴리에 인접하여 교대로 형성된다. 본 발명의 실시예에 따른 비트라인 이퀄라이저는 이퀄라이즈 트랜지스터의 폭을 셀 피치에 관계 없이 가변시킬 수 있으며, 이에 따라 이퀄라이즈 시간을 개선시킬 수 있는 장점이 있다.

Description

비트라인 이퀄라이저 및 이를 구비하는 반도체 메모리 장치, 그리고 비트라인 이퀄라이저의 제조 방법{Bit-line equalizer and semiconductor memory device comprising it, and method for manufacturing the bit-line equalizer}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 비트라인 이퀄라이저의 회로도이다.
도 2는 도 1의 비트라인 이퀄라이저의 레이아웃이다.
도 3은 본 발명의 실시예에 따른 비트라인 이퀄라이저의 레이아웃이다.
본 발명은 반도체 메모리 장치에 관한 것으로서, 메모리 셀의 피치에 관계없이 이퀄라이즈 트랜지스터의 폭을 가변시킬 수 있는 비트라인 이퀄라이저 및 이를 구비하는 반도체 메모리 장치, 그리고 비트라인 이퀄라이저의 제조 방법에 관한 것이다.
일반적으로 DRAM(dynamic random access memory)과 같은 반도체 메모리 장치는 데이터를 저장하는 복수의 메모리 셀들로 이루어지는 복수의 메모리 셀 어레이 들, 복수의 메모리 셀 어레이들 사이에 배치되어 메모리 셀에 저장된 데이터를 센싱하여 증폭하는 복수의 감지증폭기들을 구비한다. 각각의 감지증폭기들은 비트라인과 반전비트라인에 연결되며, 비트라인과 반전비트라인 상의 데이터 신호를 감지하여 증폭한다. 감지증폭기에서 데이터 신호가 감지되어 증폭되는 동작을 좀 더 설명하면 다음과 같다.
워드라인이 인에이블되기 전 비트라인과 반전비트라인은 소정의 비트라인 전압으로 프리차지된다. 워드라인이 인에이블되면 메모리 셀의 셀 트랜지스터가 턴-온(turn-on)되고 메모리 셀의 셀 커패시터와 비트라인 간의 전하-공유(charge-sharing)에 의해 비트라인에는 셀에 저장된 데이터에 대응하는 데이터 신호가 인가된다.
감지증폭기는 프리차지된 반전비트라인 상의 비트라인 전압과 비트라인 상의 데이터 신호와의 차이를 감지하여 증폭함으로써 메모리 셀에 저장된 데이터를 독출한다.
이 때 감지되는 비트라인 전압과 데이터 신호의 차이는 작은 값이므로, 워드라인이 인에이블되기 전에 비트라인과 반전비트라인에는 동일한 비트라인 전압이 프리차지되어 유지될 필요가 있다. 이를 위해 감지증폭기는 비트라인과 반전비트라인을 동일한 비트라인 전압으로 유지하기 위한 비트라인 이퀄라이저(bit-line equalizer)를 구비한다.
도 1은 비트라인 이퀄라이저의 회로도이다. 도 1에서는 비트라인 이퀄라이저(EQ)가 오픈 비트라인 구조를 이용하는 반도체 메모리 장치에 구비되는 것을 나 타내었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 도 1의 비트라인 이퀄라이저가 다른 구조를 이용하는 반도체 메모리 장치에 구비될 수 있다는 점을 이해할 수 있을 것이다.
비트라인 이퀄라이저(EQ)는 비트라인(BL0, BL2, … )과 반전비트라인(/BL0, /BL2, … )으로 이루어지는 각각의 비트라인쌍에 대응하는 복수의 서브이퀄라이저들(EQ0, EQ2, … )을 구비한다. 각각의 서브이퀄라이저들(EQ0, EQ2, … )은 이퀄라이즈 인에이블 신호(EQ_EN)에 의해 제어되는 세 개의 MOS 트랜지스터들(N1 내지 N3)을 구비한다.
도 1의 서브이퀄라이저(EQ0)를 참조하면, 서브이퀄라이저(EQ0)는 프리차지 트랜지스터들(N1 및 N2)과 이퀄라이즈 트랜지스터(N3)를 구비한다. 프리차지 트랜지스터들(N1 및 N2)은 이퀄라이즈 인에이블 신호(EQ_EN)에 응답하여 비트라인(BL0) 및 반전비트라인(/BL0)을 비트라인 전압(VBL)으로 프리차지시킨다.
이퀄라이즈 트랜지스터(N3)는 이퀄라이즈 인에에블 신호(EQ_EN)에 응답하여 비트라인(BL0) 및 반전비트라인(/BL0)을 이퀄라이즈(equalize)시킴으로써 비트라인(BL0) 및 반전비트라인(/BL0)이 비트라인 전압(VBL)으로 동일하게 유지되도록 한다.
도 2는 도 1의 비트라인 이퀄라이저의 레이아웃이다. 참고로 도 2의 오른쪽은 메모리 셀 어레이 영역(MEM_AREA)이고, 왼쪽은 센싱 및 증폭이 이루어지는 영역(SA_AREA)이다.
비트라인 이퀄라이저는 트랜지스터의 액티브영역(ACTIVE), 액티브영 역(ACTIVE) 상에 형성되는 게이트폴리(GP), 비트라인쌍들(BL0와 /BL0, BL2와 /BL2, … ), 그리고 비트라인쌍들(BL0와 /BL0, BL2와 /BL2, … )과 액티브영역(ACTIVE)을 연결하기 위한 복수의 콘택홀들(DC1)과 비트라인 전압(VBL)을 액티브영역(ACTIVE)에 공급하기 위한 복수의 콘택홀들(DC2)을 구비한다.
도 2에 도시된 바와 같이, 비트라인(BL0)과 반전비트라인(/BL0)을 이퀄라이즈시키는 이퀄라이즈 트랜지스터(N3)는 비트라인(BL0)과 반전비트라인(/BL0) 사이에 배치된다. 이에 따라, 트랜지스터(N3)의 폭(width)은 감지증폭기의 크기와는 관계없이 셀 피치(cell pitch, 즉 비트라인(BL0)과 반전비트라인(/BL0) 간의 폭)에 의존하게 된다.
한편 반도체 메모리 장치의 성능이 향상됨에 따라 반도체 메모리 장치의 속도 또한 빨라지게 되고, 이에 따라 비트라인과 반전비트라인 간의 이퀄라이즈 시간 또한 단축시킬 필요가 있다. 반면 반도체 메모리 장치의 용량이 계속 증가하는데 따라 반도체 메모리 장치의 메모리 셀의 크기(즉, 셀 피치)는 점점 감소된다.
이퀄라이즈 시간을 단축시키기 위해서는 이퀄라이즈 트랜지스터(N3)의 폭을 증가시켜야 하는데 반해 셀 피치는 고정된 값을 가지므로, 결국 도 2의 레이아웃을 이용하는 경우 이퀄라이즈 시간을 개선할 수 없는 문제점이 있다.
또한 도 1 및 도 2에 도시된 바와 같이, 도 2의 레이아웃을 이용하는 경우에는 이웃하는 비트라인(BL0와 BL2, /BL0와 /BL2, BL2와 BL4, /BL2와 /BL4 … ) 간에 기생 트랜지스터(PATR)가 형성되며, 이러한 기생 트랜지스터에 의해 전류 누설(current leakage)이 발생하는 문제점도 있다.
본 발명이 이루고자하는 기술적 과제는 메모리 셀의 피치에 관계없이 이퀄라이즈 트랜지스터의 폭을 가변시킬 수 있는 비트라인 이퀄라이저 및 이를 구비하는 반도체 메모리 장치를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 메모리 셀의 피치에 관계없이 이퀄라이즈 트랜지스터의 폭을 가변시킬 수 있는 비트라인 이퀄라이저의 제조 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 비트라인 이퀄라이저는 반도체 메모리 장치의 비트라인쌍들을 프리차지 및/또는 이퀄라이즈하며, 제 1 및 제 2 게이트 폴리, 그리고 복수의 이퀄라이즈 트랜지스터들을 구비한다. 제 1 및 제 2 게이트 폴리는 소정의 간격을 두고 서로 이웃하도록 제 1 방향으로 형성된다. 복수의 이퀄라이저 트랜지스터들은 상기 제 1 게이트 폴리와 상기 제 2 게이트 폴리를 따라 제 2 방향으로 형성되며, 대응하는 비트라인쌍을 이퀄라이즈한다. 또한 상기 복수의 이퀄라이즈 트랜지스터들은 상기 제 1 게이트 폴리와 상기 제 2 게이트 폴리에 인접하여 교대로 형성된다.
또한 본 발명의 실시예에 따른 비트라인 이퀄라이저는 상기 제 1 게이트 폴리와 상기 제 2 게이트 폴리 사이에 형성되어 상기 제 1 게이트 폴리와 상기 제 2 게이트 폴리를 연결시키는 적어도 하나의 게이트 폴리 탭을 더 구비할 수 있다.
상기 복수의 이퀄라이저 트랜지스터들 각각은 트랜지스터 액티브 영역 및 게 이트 전극을 구비한다. 트랜지스터 액티브 영역은 상기 비트라인쌍을 구성하는 비트라인 및 반전비트라인과 연결된다. 게이트 전극은 상기 제 1 또는 제 2 게이트 폴리에 연결되며, 상기 액티브 영역 상에 형성된다.
상기 트랜지스터 액티브 영역 및 상기 게이트 전극의 폭은 상기 제 2 방향으로 가변적이다.
상기 트랜지스터 액티브 영역은 다이렉트 컨택(direct contact)을 통해 상기 비트라인 및 상기 반전비트라인과 각각 연결된다.
한편, 본 발명의 실시예에 따른 비트라인 이퀄라이저는 상기 제 1 게이트 폴리와 상기 제 2 게이트 폴리 사이에 형성되는 비트라인 전압 액티브 영역을 더 구비할 수도 있다.
상기 비트라인 전압 액티브 영역은 상기 트랜지스터 액티브 영역과 연결된다. 또한 상기 비트라인 전압 액티브 영역에는 다이렉트 컨택을 통해 비트라인 전압이 인가된다.
상기 제 1 게이트 폴리와 제 2 게이트 폴리의 폭은 상기 제 2 방향으로 가변적이다.
상기 제 1 방향과 상기 제 2 방향은 서로 수직이며, 상기 제 1 방향은 상기 반도체 메모리 장치의 워드라인 방향이고, 상기 제 2 방향은 상기 반도체 메모리 장치의 비트라인 방향인 것이 바람직하다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 비트라인 이퀄라이저는 반도체 메모리 장치의 비트라인쌍들을 프리차지 및/또는 이퀄라이즈 하며, 제 1 및 제 2 게이트 폴리, 적어도 하나의 폴리 탭, 그리고 복수의 이퀄라이즈 트랜지스터들을 구비한다. 제 1 및 제 2 게이트 폴리는 소정의 간격을 두고 제 1 방향으로 서로 평행하게 형성된다. 적어도 하나의 게이트 폴리 탭은 상기 제 1 게이트 폴리와 상기 제 2 게이트 폴리 사이에 형성되어 상기 제 1 게이트 폴리와 상기 제 2 게이트 폴리를 연결시킨다. 복수의 이퀄라이즈 트랜지스터들은 상기 제 1 게이트 폴리와 상기 제 2 게이트 폴리를 따라 제 2 방향으로 형성되며, 대응하는 비트라인쌍을 이퀄라이즈하며, 상기 제 1 게이트 폴리와 상기 제 2 게이트 폴리에 인접하여 교대로 형성되고 상기 복수의 이퀄라이즈 트랜지스터들의 게이트 전극은 상기 제 1 게이트 폴리 또는 상기 제 2 게이트 폴리에 연결된다.
상기 복수의 이퀄라이저 트랜지스터들 각각은 트랜지스터 액티브 영역 및 게이트 전극을 구비한다. 트랜지스터 액티브 영역은 상기 비트라인쌍을 구성하는 비트라인 및 반전비트라인과 연결된다. 게이트 전극은 상기 액티브 영역 상에 형성된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 비트라인 이퀄라이저의 제조 방법은, 반도체 메모리 장치의 비트라인쌍들을 프리차지 및/또는 이퀄라이즈하는 비트라인 이퀄라이저를 제조하는 방법으로서, 비트라인 전압 액티브 영역을 제 1 방향으로 형성하고, 대응하는 비트라인쌍을 이퀄라이즈하는 복수의 이퀄라이즈 트랜지스터들의 트랜지스터 액티브 영역을 상기 비트라인 전압 액티브 영역의 양쪽 측면을 따라 교대로 제 2 방향으로 형성하는 단계, 소정의 간격을 두고 이웃하여 상기 제 1 방향으로 형성됨으로써, 상기 비트라인 전압 액티브 영역 이 사이에 위치하도록 제 1 및 제 2 게이트 폴리를 형성하고, 상기 제 1 게이트 폴리와 상기 제 2 게이트 폴리가 연결되도록 상기 제 1 게이트 폴리와 상기 제 2 게이트 폴리 사이에 적어도 하나의 게이트 폴리 탭을 형성하고, 그리고 상기 트랜지스터 액티브 영역 상에 상기 제 2 방향으로 게이트 전극을 형성하는 단계, 및 상기 비트라인쌍을 구성하는 비트라인 및 반전비트라인과 상기 트랜지스터 액티브 영역을 연결하는 다이렉트 콘택을 형성하고, 상기 비트라인 전압 액티브 영역에 비트라인 전압을 인가하기 위한 다이렉트 컨택을 형성하는 단계를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
이하의 설명에서는 비트라인 이퀄라이저가 오픈 비트라인 구조를 이용하는 반도체 메모리 장치의 감지증폭기에 구비되어, 비트라인쌍을 이퀄라이즈하는 동작을 중심으로 설명할 것이나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 이하에서 설명되는 상세한 설명에 의해 본 발명이적용될 수 있는 범위가 제한되지 않음을 알 수 있을 것이다. 또한 본 발명에서 특별히 설명하는 것을 제외하고는, 본 발명과 관련된 동작은 일반적인 반도체 메모리 장치의 동작과 동일하다.
도 3은 본 발명의 실시예에 따른 비트라인 이퀄라이저의 레이아웃이다. 비트 라인 이퀄라이저(300)는 비트라인 감지증폭기(미도시) 내에 구비된다. 도 3에서는 비트라인 이퀄라이저(300)의 오른쪽에 메모리 셀 어레이(미도시)가 위치하며, 왼쪽에는 감지 및 증폭이 이루어지는 영역이 존재하는 것으로 가정한다. 또한 반전비트라인(/BL0, /BL2, … )은 오른쪽의 메모리 셀 어레이(미도시)와 연결되고, 비트라인(BL0, BL2, … )은 비트라인 이퀄라이저(300)가 구비되는 감지증폭기(미도시)의 왼쪽에 위치하는 메모리 셀 어레이(미도시)와 연결되는 것으로 가정한다.
또한, 도 3에서 실선인 사선으로 표시된 부분은 배선이 형성되는 부분이며, 점선인 사선으로 표시된 부분은 게이트 폴리 또는 게이트 전극이 형성되는 부분이다. 또한 이중점선으로 구분되는 영역은 액티브 영역이다. 이하 도 3을 참조하여 본 발명의 실시예에 따른 비트라인 이퀄라이저의 구조에 대해 설명한다.
종래기술에서 설명한 바와 같이, 비트라인 이퀄라이저는 반도체 메모리 장치(미도시)의 비트라인쌍들(BL0와 /BL0, BL2와 /BL2, … )을 프리차지 및/또는 이퀄라이즈한다. 본 발명의 실시예에 따른 비트라인 이퀄라이저(300) 또한 동일한 기능을 수행한다.
비트라인 이퀄라이저(300)는 제 1 및 제 2 게이트 폴리(GP1 및 GP2), 그리고 트랜지스터 액티브 영역(ACTIVE_RT) 영역들에 형성되는 복수의 이퀄라이즈 트랜지스터들을 구비한다. 또한 비트라인 이퀄라이저(300)는 적어도 하나의 게이트 폴리 탭(GP_TAP)을 더 구비할 수 있으며, 비트라인 전압 액티브 영역(ACTIVE_VBL)을 더 구비할 수도 있다. 적어도 하나의 게이트 폴리 탭(GP_TAP) 또는 비트라인 전압 액티브 영역(ACTIVE_VBL)을 더 구비하는 구성에 대해서는 관련되는 부분에서 후술하 기로 한다.
제 1 및 제 2 게이트 폴리(GP1 및 GP2)는 소정의 간격을 두고 제 1 방향으로 형성된다. 도 3에 도시된 바와 같이, 제 1 및 제 2 게이트 폴리(GP1 및 GP2)는 서로 이웃하도록 배치되는 것이 바람직하며, 서로 평행하게 배치되는 것이 더욱 바람직하다.
한편, 제 1 및 제 2 게이트 폴리(GP1 및 GP2)가 형성되는 제 1 방향(도 3의 세로 방향)은 반도체 메모리 장치(미도시)에 구비되는 메모리 셀 어레이(미도시)의 워드라인 방향인 것이 바람직하나, 본 발명이 이러한 방향배치에 의해 제한되는 것은 아니다. 또한 종래기술에서 살펴본 바와 같이, 제 1 및 제 2 게이트 폴리(GP1 및 GP2)에는 이퀄라이즈 제어신호가 인가된다.
종래기술에서 살펴본 바와 같이, 복수의 이퀄라이즈 트랜지스터들은 대응하는 비트라인쌍(BL0와 /BL0, BL2와 /BL2, … )을 이퀄라이즈한다. 도 3에 도시된 바와 같이, 본 발명의 실시예에서 복수의 이퀄라이즈 트랜지스터들은 트랜지스터 액티브 영역(ACTIVE_RT)에 형성되는데, 제 1 게이트 폴리(GP1)와 제 2 게이트 폴리(GP2)를 따라 제 2 방향으로 교대로 형성된다.
좀 더 상세히 설명하면, 복수의 이퀄라이즈 트랜지스터들은 제 1 게이트 폴리(GP1)와 제 2 게이트 폴리(GP2) 사이가 아닌 그 반대 방향으로 형성되며, 제 1 게이트 폴리(GP1)와 제 2 게이트 폴리(GP2)에 인접하여 교대로 형성된다.
예를 들어, 첫 번째 비트라인쌍(BL0와 /BL0)을 이퀄라이즈하기 위한 이퀄라이즈 트랜지스터는 제 2 게이트 폴리(GP2)의 오른쪽으로 형성된다. 한편, 두 번째 비트라인쌍(BL2와 /BL2)을 이퀄라이즈하기 위한 이퀄라이즈 트랜지스터는 제 1 게이트 폴리(GP1)의 왼쪽으로 형성된다.
즉, 홀수 번째 비트라인쌍을 이퀄라이즈하기 위한 이퀄라이즈 트랜지스터는 제 2 게이트 폴리(GP2)의 오른쪽으로 형성되고, 짝수 번째 비트라인쌍을 이퀄라이즈하기 위한 이퀄라이즈 트랜지스터는 제 1 게이트 폴리(GP1)의 왼쪽에 형성되는 방식으로, 이퀄라이즈 트랜지스터들이 제 1 게이트 폴리(GP1)와 제 2 게이트 폴리(GP2)를 따라 교대로 형성된다.
각각의 이퀄라이즈 트랜지스터들의 구조를 좀 더 상세히 설명하면, 복수의 이퀄라이즈 트랜지스터들 각각은 트랜지스터 액티브 영역(ACTIVE_TR) 및 게이트 전극(GATE)을 구비한다. 트랜지스터 액티브 영역(ACTIVE_RT)은 비트라인쌍을 구성하는 비트라인 및 반전비트라인과 연결되며, 이퀄라이즈 트랜지스터의 소스와 드레인을 구성한다.
이 때, 트랜지스터 액티브 영역과 비트라인 및 반전비트라인과 다이렉트 컨택(direct contact)을 통해 각각 연결된다. 도 3에서 다이렉트 컨택은 비트라인 또는 반전비트라인과 트랜지스터 액티브 영역(ACTIVE_TR)이 겹치는 부분에 사각형으로 표시되어 있다.
게이트 전극(GATE)은 제 1 또는 제 2 게이트 폴리(GP1 또는 GP2)에 연결된다. 이퀄라이즈 트랜지스터가 제 1 게이트 폴리(GP1) 왼쪽에 형성되는 경우 게이트 전극(GATE)은 제 1 게이트 폴리(GP1)에 연결되며, 이퀄라이즈 트랜지스터가 제 2 게이트 폴리(GP2) 오른쪽에 형성되는 경우 게이트 전극(GATE)은 제 2 게이트 폴 리(GP2)에 연결된다. 한편 본 발명의 실시예에서 게이트 전극(GATE)은 트랜지스터 액티브 영역 상에 형성되는 것이 바람직하나, 이러한 위치관계에 의해 본 발명이 제한되는 것은 아니다.
상술한 바와 같이, 본 발명의 실시예에서 이퀄라이즈 트랜지스터들은 제 1 및 제 2 게이트 폴리(G1 및 G2)를 따라 교대로 배치되므로, 이웃하는 비트라인 또는 반전비트라인 사이에 기생 트랜지스터가 형성될 염려가 없다. 즉 도 3에 도시된 바와 같이, 이퀄라이즈 트랜지스터들 사이에는 비트라인 및/또는 반전비트라인 형성되어 있으며, 이들 비트라인 및/또는 반전비트라인에는 다이렉트 컨택이 형성되어 있지 아니하므로, 본 발명의 실시예에 따른 비트라인 이퀄라이저의 구조에서는 기생 트랜지스터가 형성될 여지가 없다.
또한 도 3에 도시된 바와 같이, 이퀄라이즈 트랜지스터의 각 단자들(즉, 게이트, 드레인 소스)은 제 2 방향(도 3의 가로방향)으로 형성되어 있다. 따라서 비트라인 이퀄라이저가 구비되는 감지증폭기의 크기를 제 2 방향으로 가변시킴으로써 이퀄라이즈 트랜지스터가 형성되는 영역의 폭을 가변시킬 수 있다.
즉 본 발명의 실시예에 따른 비트라인 이퀄라이저에서는 이퀄라이즈 트랜지스터의 트랜지스터 액티브 영역(ACTIVE_TR)과 게이트 전극(GATE)의 폭이 셀 피치(비트라인과 반전비트라인 간의 폭)와 무관하게, 제 2 방향(도 3의 가로방향)으로 가변적이다. 따라서 본 발명의 실시예에서는 셀 피치에 관계없이, 감지증폭기 영역을 증가시킴으로써 이퀄라이즈 트랜지스터의 폭 또한 증가시킬 수 있으며, 이에 따라 이퀄라이즈 시간을 개선시킬 수 있다. 한편, 본 발명에서 제 2 방향은 제 1 방 향과 수직인 비트라인 방향인 것이 바람직하나, 이러한 방향관계에 의해 본 발명이 제한되는 것은 아니다.
상술한 바와 같이, 본 발명의 실시예에 따른 비트라인 이퀄라이저에서는 제 1 및 제 2 게이트 폴리(GP1 및 GP2)를 제 1 방향으로 서로 이웃하게 형성함으로써 기생 트랜지스터의 형성을 방지하며, 또한 이퀄라이즈 트랜지스터의 폭을 감지증폭기 영역의 크기에 따라 가변시킬 수 있었다.
한편, 본 발명의 실시예에서 제 1 및 제 2 게이트 폴리(GP1 및 GP2)가 도 2의 게이트 폴리(GP)와 같은 역할을 하기 위해서는, 제 1 및 제 2 게이트 폴리(GP1 및 GP2)는 적어도 도 2의 게이트 폴리와 동일한 폭으로 형성되어야 할 것이다. 즉 본 발명의 실시예에 따른 비트라인 이퀄라이저는 이퀄라이저가 형성되는 면적이 증가할 가능성이 있다. 또한 2개의 게이트 폴리가 분리되어 있는 것으로 인해 2개의 게이트 폴리로 입력되는 이퀄라이즈 제어신호가 겪는 저항이 증가할 가능성도 있다.
본 발명에서는 적어도 하나의 게이트 폴리 탭으로 제 1 게이트 폴리(GP1)와 제 2 게이트 폴리(GP2)를 연결함으로써 제 1 및 제 2 게이트 폴리의 폭을 줄이고 또한 이퀄라이즈 제어신호가 겪는 저항을 감소시킨다.
도 3에 도시된 바와 같이, 본 발명의 실시예에 따른 비트라인 이퀄라이저(300)는 제 1 게이트 폴리(GP1)와 제 2 게이트 폴리(GP2) 사이에 형성되어 제 1 게이트 폴리(GP1)와 제 2 게이트 폴리(GP2)를 연결시키는 적어도 하나의 게이트 폴리 탭(GP_TAP)을 더 구비할 수 있다.
즉 본 발명의 실시예에서는, 적어도 하나의 게이트 폴리 탭(GP_TAP)을 이용하여 제 1 및 제 2 게이트 폴리(GP1 및 GP2)를 연결함으로써 제 1 및 제 2 게이트 폴리(GP1 및 GP2)가 최소의 폭으로 형성되도록 할 수 있으며, 이에 따라 비트라인 이퀄라이저가 구비되는 감지증폭기의 면적을 줄일 수 있다. 또한 이러한 본원발명의 구조에 의해 제 1 게이트 폴리(GP1)와 제 2 게이트 폴리(GP2)의 폭이 제 2 방향으로 가변적일 수도 있을 것이다.
또한 제 1 및 제 2 게이트 폴리(GP1 및 GP2)를 서로 연결함으로써 제 1 및 제 2 게이트 폴리(GP1 및 GP2)로 인가되는 이퀄라이즈 제어신호가 겪는 저항을 감소시킬 수 있다.
한편, 본 발명의 실시예에 따른 비트라인 이퀄라이저는 제 1 게이트 폴리(GP1)와 제 2 게이트 폴리(GP2) 사이에 형성되는 비트라인 전압 액티브 영역(ACTIVE_VBL)을 더 구비할 수도 있다. 비트라인 전압 액티브 영역(ACTIVE_VBL)에는 다이렉트 컨택(도 3에서 비트라인 전압 액티브 영역(ACTIVE_VBL)에 형성되는 사각형으로 표시)을 통해 비트라인 전압(VBL)이 인가된다. 참고로, 비트라인 전압 액티브 영역(ACTIVE_VBL)에 실선인 사선으로 표시된 부분은 비트라인 전압의 인가를 위해 형성되는 금속배선이다.
비트라인 전압 액티브 영역(ACTIVE_VBL)은 트랜지스터 액티브 영역과 연결되며, 이러한 연결에 의해 비트라인과 반전비트라인을 비트라인 전압으로 차지시키기 위한 트랜지스터들(도 1의 N1 및 N2)이 형성된다.
이하에서는 본 발명의 실시예에 따른 비트라인 이퀄라이저를 제조하는 방법 에 대해 설명한다. 본 발명의 실시예에서는 먼저 액티브 영역을 먼저 형성하고, 액티브 영역 상에 게이트 폴리를 형성한 후 비트라인 등의 금속 배선을 형성하고, 마지막으로 액티브 영역과 금속 배선을 연결하기 위한 다이렉트 콘택(direct contact)을 형성하는 것이 바람직하다. 이하 본 발명의 실시예에 따른 비트라인 이퀄라이저의 제조 방법에 대해 상세히 설명한다.
먼저 비트라인 전압 액티브 영역(ACTIVE_VBL)과 트랜지스터 액티브 영역(ACTIVE_TR)이 함께 형성된다. 비트라인 전압 액티브 영역(ACTIVE)은 제 1 방향(도 3의 세로방향), 즉 워드라인 방향으로 형성된다.
한편 트랜지스터 액티브 영역(ACTIVE_TR)은 복수의 이퀄라이즈 트랜지스터들 액티브 영역을 형성하는데, 복수의 이퀄라이즈 트랜지스터들은 대응하는 비트라인쌍을 이퀄라이즈한다. 트랜지스터 액티브 영역(ACTIVE_TR)은 비트라인 전압 액티브 영역(ACTIVE_VBL)의 양쪽 측면을 따라 교대로 제 2 방향(도 3의 가로방향), 즉 비트라인 방형으로 형성된다.
다음으로, 제 1 및 제 2 게이트 폴리(GP1 및 GP2), 게이트 전극(GATE), 및 게이트 폴리 탭(GP_TAP)이 형성된다. 제 1 및 제 2 게이트 폴리(GP1 및 GP2)는 소정의 간격을 두고 이웃하여 제 1 방향으로 형성되는데, 비트라인 전압 액티브 영역(ACTIVE_VBL)이 제 1 게이트 폴리(GP1)와 제 2 게이트 폴리(GP2)사이에 위치하도록 형성된다.
게이트 폴리 탭(GP_TAP)은 제 1 게이트 폴리(GP1)와 제 2 게이트 폴리(GP2)가 연결되도록 제 1 게이트 폴리(GP1)와 제 2 게이트 폴리(GP2) 사이에 형성된다. 본 발명의 실시예에서는 적어도 하나의 게이트 폴리 탭(GP_TAP)이 형성된다. 게이트 전극(GATE)은 트랜지스터 액티브 영역(ACTIVE_TR) 상에 제 2 방향으로 형성된다. 다음으로 비트라인쌍을 형성하기 위한 금속배선과 비트라인 전압을 인가하기 위한 금속배선이 형성된다.
마지막으로, 비트라인쌍을 구성하는 비트라인 및 반전비트라인과 트랜지스터 액티브 영역을 연결하는 다이렉트 콘택 및 비트라인 전압 액티브 영역에 비트라인 전압을 인가하기 위한 다이렉트 컨택이 형성된다.
이상에서는 본 발명의 실시예가, 오픈 비트라인 구조를 이용하는 반도체 메모리 장치에서 감지증폭기 내에 구비되어 비트라인쌍을 프리차지 및/또는 이퀄라이즈 하는 구조 및 동작에 대해 설명하였다. 그러나 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는, 임의의 두 신호라인을 프리차지 및/또는 이퀄라이즈 하는 경우에도 본 발명이 적용될 수 있음을 알 수 있을 것이다.
또한 이상에서는 본 발명의 실시예가 감지증폭기 내에 구비되는 것에 대해 설명되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 메모리 셀 어레이 내의 비트라인쌍들, 글로벌 입출력 라인들을 포함하는 임의의 신호선쌍을 프리차지 및/또는 이퀄라이즈 하는 경우에도 본 발명이 적용될 수 있음을 알 수 있을 것이다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사 용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 비트라인 이퀄라이저는 이퀄라이즈 트랜지스터의 폭을 셀 피치에 관계 없이 가변시킬 수 있으며, 이에 따라 이퀄라이즈 시간을 개선시킬 수 있는 장점이 있다.
또한, 본 발명에 따른 비트라인 이퀄라이저는 이웃하는 비트라인 간에 기생 트랜지스터가 형성되는 것을 방지하여 전류 누설(current leakage)을 방지할 수 있는 장점이 있다.

Claims (22)

  1. 반도체 메모리 장치의 비트라인쌍들을 프리차지 및/또는 이퀄라이즈하는 비트라인 이퀄라이저에 있어서,
    소정의 간격을 두고 서로 이웃하도록 제 1 방향으로 형성되는 제 1 및 제 2 게이트 폴리; 및
    상기 제 1 게이트 폴리와 상기 제 2 게이트 폴리를 따라 제 2 방향으로 형성되며, 대응하는 비트라인쌍을 이퀄라이즈하는 복수의 이퀄라이즈 트랜지스터들을 구비하며,
    상기 복수의 이퀄라이즈 트랜지스터들은 상기 제 1 게이트 폴리와 상기 제 2 게이트 폴리에 인접하여 교대로 형성되는 것을 특징으로 하는 비트라인 이퀄라이저.
  2. 제 1 항에 있어서,
    상기 제 1 게이트 폴리와 상기 제 2 게이트 폴리 사이에 형성되어 상기 제 1 게이트 폴리와 상기 제 2 게이트 폴리를 연결시키는 적어도 하나의 게이트 폴리 탭을 더 구비하는 것을 특징으로 하는 비트라인 이퀄라이저.
  3. 제 1 항에 있어서, 상기 복수의 이퀄라이저 트랜지스터들 각각은,
    상기 비트라인쌍을 구성하는 비트라인 및 반전비트라인과 연결되는 트랜지스 터 액티브 영역; 및
    상기 제 1 또는 제 2 게이트 폴리에 연결되며, 상기 액티브 영역 상에 형성되는 게이트 전극을 구비하는 것을 특징으로 하는 비트라인 이퀄라이저.
  4. 제 3 항에 있어서,
    상기 트랜지스터 액티브 영역 및 상기 게이트 전극의 폭은 상기 제 2 방향으로 가변적인 것을 특징으로 하는 비트라인 이퀄라이저.
  5. 제 3 항에 있어서,
    상기 트랜지스터 액티브 영역은 다이렉트 컨택(direct contact)을 통해 상기 비트라인 및 상기 반전비트라인과 각각 연결되는 것을 특징으로 하는 비트라인 이퀄라이저.
  6. 제 3 항에 있어서,
    상기 제 1 게이트 폴리와 상기 제 2 게이트 폴리 사이에 형성되는 비트라인 전압 액티브 영역을 더 구비하며,
    상기 비트라인 전압 액티브 영역은 상기 트랜지스터 액티브 영역과 연결되는 것을 특징으로 하는 비트라인 이퀄라이저.
  7. 제 6 항에 있어서,
    상기 비트라인 전압 액티브 영역에는 다이렉트 컨택을 통해 비트라인 전압이 인가되는 것을 특징으로 하는 비트라인 이퀄라이저.
  8. 제 1 항에 있어서,
    상기 제 1 게이트 폴리와 제 2 게이트 폴리의 폭은 상기 제 2 방향으로 가변적인 것을 특징으로 하는 비트라인 이퀄라이저.
  9. 상기 제 1 방향과 상기 제 2 방향은 서로 수직인 것을 특징으로 하는 비트라인 이퀄라이저.
  10. 제 1 항에 있어서,
    상기 제 1 방향은 상기 반도체 메모리 장치의 워드라인 방향이고, 상기 제 2 방향은 상기 반도체 메모리 장치의 비트라인 방향인 것을 특징으로 하는 비트라인 이퀄라이저.
  11. 반도체 메모리 장치의 비트라인쌍들을 프리차지 및/또는 이퀄라이즈하는 비트라인 이퀄라이저에 있어서,
    소정의 간격을 두고 제 1 방향으로 서로 평행하게 형성되는 제 1 및 제 2 게이트 폴리;
    상기 제 1 게이트 폴리와 상기 제 2 게이트 폴리 사이에 형성되어 상기 제 1 게이트 폴리와 상기 제 2 게이트 폴리를 연결시키는 적어도 하나의 게이트 폴리 탭; 및
    상기 제 1 게이트 폴리와 상기 제 2 게이트 폴리를 따라 제 2 방향으로 형성되며, 대응하는 비트라인쌍을 이퀄라이즈하는 복수의 이퀄라이즈 트랜지스터들을 구비하며,
    상기 복수의 이퀄라이즈 트랜지스터들은 상기 제 1 게이트 폴리와 상기 제 2 게이트 폴리에 인접하여 교대로 형성되고, 상기 복수의 이퀄라이즈 트랜지스터들의 게이트 전극은 상기 제 1 게이트 폴리 또는 상기 제 2 게이트 폴리에 연결되는 것을 특징으로 하는 비트라인 이퀄라이저.
  12. 제 11 항에 있어서, 상기 복수의 이퀄라이저 트랜지스터들 각각은,
    상기 비트라인쌍을 구성하는 비트라인 및 반전비트라인과 연결되는 트랜지스터 액티브 영역; 및
    상기 액티브 영역 상에 형성되는 상기 게이트 전극을 구비하는 것을 특징으로 하는 비트라인 이퀄라이저.
  13. 제 12 항에 있어서,
    상기 트랜지스터 액티브 영역 및 상기 게이트 전극의 폭은 상기 제 2 방향으로 가변적인 것을 특징으로 하는 비트라인 이퀄라이저.
  14. 제 1 항에 있어서,
    상기 제 1 게이트 폴리 및 상기 제 2 게이트 폴리의 폭은 상기 제 2 방향으로 가변적인 것을 특징으로 하는 비트라인 이퀄라이저.
  15. 제 1 항의 비트라인 이퀄라이저를 구비하는 반도체 메모리 장치.
  16. 반도체 메모리 장치의 비트라인쌍들을 프리차지 및/또는 이퀄라이즈하는 비트라인 이퀄라이저를 제조하는 방법에 있어서,
    비트라인 전압 액티브 영역을 제 1 방향으로 형성하고, 대응하는 비트라인쌍을 이퀄라이즈하는 복수의 이퀄라이즈 트랜지스터들의 트랜지스터 액티브 영역을 상기 비트라인 전압 액티브 영역의 양쪽 측면을 따라 교대로 제 2 방향으로 형성하는 단계;
    소정의 간격을 두고 이웃하여 상기 제 1 방향으로 형성됨으로써, 상기 비트라인 전압 액티브 영역이 사이에 위치하도록 제 1 및 제 2 게이트 폴리를 형성하고, 상기 제 1 게이트 폴리와 상기 제 2 게이트 폴리가 연결되도록 상기 제 1 게이트 폴리와 상기 제 2 게이트 폴리 사이에 적어도 하나의 게이트 폴리 탭을 형성하고, 그리고 상기 트랜지스터 액티브 영역 상에 상기 제 2 방향으로 게이트 전극을 형성하는 단계; 및
    상기 비트라인쌍을 구성하는 비트라인 및 반전비트라인과 상기 트랜지스터 액티브 영역을 연결하는 다이렉트 콘택을 형성하고, 상기 비트라인 전압 액티브 영 역에 비트라인 전압을 인가하기 위한 다이렉트 컨택을 형성하는 단계를 구비하는 것을 특징으로 하는 제조 방법.
  17. 제 16 항에 있어서,
    상기 트랜지스터 액티브 영역은 상기 비트라인 전압 액티브 영역에 연결되는 것을 특징으로 하는 제조 방법.
  18. 제 16 항에 있어서,
    상기 게이트 전극은 상기 제 1 게이트 폴리 또는 제 2 게이트 폴리에 연결되는 것을 특징으로 하는 제조 방법.
  19. 제 16 항에 있어서,
    상기 트랜지스터 액티브 영역 및 상기 게이트 전극의 폭은 상기 제 2 방향으로 가변적인 것을 특징으로 하는 제조 방법.
  20. 제 16 항에 있어서,
    상기 제 1 게이트 폴리와 제 2 게이트 폴리의 폭은 상기 제 2 방향으로 가변적인 것을 특징으로 하는 제조 방법.
  21. 제 16 항에 있어서,
    상기 제 1 방향과 상기 제 2 방향은 서로 수직인 것을 특징으로 하는 제조 방법.
  22. 제 16 항에 있어서,
    상기 제 1 방향은 상기 반도체 메모리 장치의 워드라인 방향이고, 상기 제 2 방향은 상기 반도체 메모리 장치의 비트라인 방향인 것을 특징으로 하는 제조 방법.
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