KR19990048397A - 인접 칼럼간에 서로 다른 스트레스 전위를 인가하는 수단을구비한 메모리장치 - Google Patents

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Abstract

인접 칼럼 간에 웨이퍼 번-인 테스트를 위한 스트레스 전위를 서로 다르게 인가할 수 있는 메모리 장치를 기재하고 있다. 접힘(folded) 비트라인 방식의 메모리 장치에 있어서, 홀수번째 위치한 비트라인쌍들에 배치된 비트라인 등화기들과 짝수번째 위치한 비트라인쌍들에 배치된 비트라인 등화기들 각각은, 전기적으로 분리된 서로 다른 스트레스 전위 인가선과 연결되거나, 전기적으로 분리된 서로 다른 등화 신호 인가선과 연결된다.

Description

인접 칼럼 간에 서로 다른 스트레스 전위를 인가하는 수단을 구비한 메모리 장치
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 인접 칼럼 간에 웨이퍼 번-인 테스트를 위한 스트레스 전위를 서로 다르게 인가할 수 있도록 전기적으로 분리된 스트레스 전위 인가선이나 등화 신호 인가선을 갖는 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치의 초기 결함을 조기에 발견하고, 제품 수명에 대한 신뢰성을 확보하기 위해 번-인 테스트 방법이 사용되고 있다. 번-인 테스트는, 전체 메모리 장치에 대해 전압과 주위 온도를 실제 사용 조건보다도 더욱 가혹한 조건으로 인가하여 테스트하는 방법으로서, 웨이퍼 상태에서 진행되는 웨이퍼 번-인 테스트와, 칩의 어셈블리(assembly)후 패키지(package) 상태에서 진행되는 패키지 번-인 테스트로 구분된다. 이중 패키지 번-인 테스트는, 불량 검출을 목적으로하는 일반적인 테스트에 비해 장시간의 테스트 시간이 요구된다. 따라서, 테스트하는데 소요되는 시간을 단축시키고 불량 제품을 조기에 검출하기 위해, 패키지 레벨 테스트에서 웨이퍼 레벨 테스트로 점차 전환되는 추세에 있다.
웨이퍼 번-인 테스트는 패키지 번-인 테스트와는 달리 다수개의 워드라인을 동시에 활성화시키기 때문에, 테스트에 소요되는 시간이 획기적으로 단축된다. 즉, 외부에서 인가하는 스트레스 전압에 의해 다수개의 워드라인들이 인에이블되고, 인에이블된 워드라인들에 할당되어 있는 메모리 셀에 스트레스 전위가 동시에 인가된다.
도 1은 종래 일반적인 웨이퍼 번-인 테스트 동작을 설명하기 위해 도시한 블록도로서, 다수개의 워드라인들(WL)이 웨이퍼 번-인 인에이블 신호(WBE)와 웨이퍼 번-인 신호(ΦWBI)에 의해 동시에 선택되고, 등화 신호(ΦEQ)에 의해 활성화되는 비트라인 등화기(BLE)를 통해 스트레스 전위(Vstr)가 메모리 셀들(10), 특히 비트라인쌍(BL, )에 인가됨을 보여준다.
도시된 바와 같이, 외부에서 인가되는 상기 스트레스 전위(Vstr)는, 선택된 워드라인들에 할당된 메모리 셀들(10)로 동시에 인가되어 선택된 워드라인의 모든 셀들은 동일 전위를 유지하게 된다.
양질의 메모리 제품은 테스트 패턴과는 무관하게 항상 정상 동작을 하여야 하므로, 다양한 테스트 패턴 하에서 메모리 제품을 테스트하여 이를 검증하는 것이 필요하다.
그러나, 언급된 바와 같은 종래의 웨이퍼 레벨에서의 번-인 테스트는 다수개의 워드라인들과 메모리 셀들을 동시에 활성화하여야 하는 관계로, 다양한 테스트 패턴 구현에 제약을 받는다. 특히, 이웃한 칼럼 간의 브리지성 불량에 대한 검출이 미약한데, 이는 동일 워드라인에 할당되어 있는 모든 메모리 셀에 가해지는 스트레스 전위가 동일하여, 인접한 칼럼에 위치한 비트라인쌍에 전위차 없이 항상 동일한 스트레스 전위가 인가되기 때문이다.
이웃한 칼럼에 대한 불량 검출 여부는 특히, 비트라인과 메모리 셀의 드레인이 패드 도전층을 통해 연결되는 메모리 소자에 있어서 그 신뢰성에 더욱 심각한 영향을 끼친다. 이는, 패드 도전층이 비트라인보다 크게 형성되어 이웃한 패드 도전층 사이에 브리지성 불량이 발생될 가능성이 상대적으로 높기 때문이다.
언급된 바와 같이, 종래의 웨이퍼 번-인 테스트 방법으로는 이웃한 칼럼간에 전위차를 갖게 할 수 없기 때문에 테스트 패턴 구현에 제약을 받는다.
본 발명이 이루고자 하는 기술적 과제는, 인접 칼럼 간에 웨이퍼 번-인 테스트를 위한 스트레스 전위를 서로 다르게 인가할 수 있는 메모리 장치를 제공하는 것이다.
도 1은 종래 일반적인 웨이퍼 번-인 테스트 동작을 설명하기 위해 도시한 블록도이다.
도 2는 본 발명의 제1 실시예에 따른 스트레스 전위 인가선들의 배치를 보여주는 회로도이다.
도 3은 본 발명의 제2 실시예에 따른 등화 신호 인가선들의 배치를 보여주는 회로도이다.
도 4는 도 3에 도시된 등화 신호를 조절하는 신호인 등화 제어신호 발생 수단의 일 예를 보여주는 회로도이다.
도 5는 도 3에 도시된 등화 신호 발생 수단의 일 예를 보여주는 회로도이다.
상기 과제를 이루기 위한 본 발명에 따른 메모리 장치는, 비트라인과 상보 비트라인으로 구성된 각 비트라인쌍에 동일한 전압을 공급하도록 배치되고, 비트라인 등화 신호에 의해 제어되는 복수개의 비트라인 등화기들과, 상기 비트라인 등화기의 활성화에 의해 상기 비트라인쌍에 웨이퍼 번-인 테스트를 위한 스트레스 전위를 공급하도록 배치된 적어도 두 개의 전기적으로 분리된 스트레스 전위 인가선들을 구비하고, 홀수번째 위치한 비트라인쌍들에 배치된 상기 비트라인 등화기들과 짝수번째 위치한 비트라인쌍들에 배치된 상기 비트라인 등화기들 각각은, 서로 다른 스트레스 전위 인가선과 연결되어, 서로 다른 스트레스 전위가 인접 비트라인쌍에 인가될 수 있도록 배치된다.
상기 스트레스 전위 인가선들은 상기 메모리 셀 어레이 블록을 기준으로 좌·우에 분리되어 배치되며, 상기 스트레스 전위 인가선들 각각에 스트레스 전위를 공급할 수 있도록 상기 스트레스 전위 인가선들과 연결된 적어도 두 개의 스트레스 전위 인가 패드들을 더 구비할 수 있다.
상기 과제를 달성하기 위한 본 발명에 따른 메모리 장치는 또한, 비트라인과 상보 비트라인으로 구성된 각 비트라인쌍에 동일한 전압을 공급하도록 각 비트라인쌍에 배치되고, 비트라인 등화 신호에 의해 제어되는 복수개의 비트라인 등화기들과, 상기 비트라인 등화기들을 활성화하는 등화 신호를 공급하도록 배치된 적어도 두 개의 전기적으로 분리된 등화 신호 인가선들을 구비하고, 홀수번째 위치한 비트라인쌍들에 배치된 상기 비트라인 등화기들과 짝수번째 위치한 비트라인쌍들에 배치된 상기 비트라인 등화기들 각각은, 서로 다른 등화 신호 인가선과 연결된다.
상기 등화신호 인가선들은 상기 메모리 셀 어레이 블록을 기준으로 좌·우에 분리되어 배치되고, 홀수번째와 짝수번째 비트라인 등화기들과 연결된 상기 등화 신호 인가선들 각각은, 내부적으로 발생된 로우 어드레스 신호들과 등화 제어신호를 입력하여, 정상 동작시에는, 입력되는 로우 어드레스 신호들을 조합한 논리값을 출력하고, 웨이퍼 번-인 동작시에는 상기 등화 제어신호와 동일한 논리값을 출력하도록 논리 조합하여 구성된 등화 신호 발생 수단의 출력단과 연결된다.
여기서, 상기 등화 신호 발생 수단은, 입력되는 로우 어드레스 신호들이 모두 하이 레벨인 경우에만 하이 레벨의 신호를 출력하는 논리 게이트와, 상기 등화 제어신호를 반전시키는 인버터와, 상기 논리 게이트와 인버터의 출력 신호를 입력하여, 두 입력신호가 모두 하이 레벨인 경우에만 로우 레벨의 신호를 출력하는 낸드 게이트를 구비한다.
홀수번째와 짝수번째 비트라인 등화기들과 각각 연결된 상기 등화 신호 발생 수단들로 입력되는 상기 등화 제어 신호들은, 웨이퍼 번-인 테스트를 인에이블 시키는 웨이퍼 번-인 인에이블 신호와 어드레스 신호들을 외부 패드로부터 입력하여, 정상 동작시에는 로우 레벨의 신호를 출력하고, 웨이퍼 번-인 테스트시에는 입력되는 어드레스 신호의 역전된 논리 레벨을 각각 출력하도록 구성된 등화 제어 신호 발생 수단으로부터 출력되는 신호들이다.
상기 등화 제어 신호 발생 수단은, 일 입력단에 하이 레벨의 신호가 입력되면, 타 입력단으로 입력되는 신호에 무관하게 로우 레벨의 신호를 출력하고, 일 입력단에 로우 레벨의 신호가 입력되면, 타 입력단으로 입력되는 신호에 따라 출력 레벨이 결정되는 논리 게이트를 구비한다.
상기 등화 제어 신호 발생 수단은 또한, 웨이퍼 번-인 인에이블 신호를 반전시키는 인버터와, 상기 인버터의 출력 신호를 공통으로 입력하고, 외부 패드로부터 어드레스 신호를 입력하여, 두 입력 신호가 로우 레벨인 경우에만 하이 레벨 신호를 출력하는 적어도 두 개의 노아 게이트를 구비할 수 있다.
이와 같이, 홀수번째와 짝수번째 스트레스 전위 인가선이 분리되거나, 홀수번째와 짝수번째 등화 신호 인가선이 전기적으로 분리되어 있으므로, 인접한 칼럼에 서로 다른 스트레스 전위가 인가될 수 있다. 따라서, 종래보다 용이하게 인접한 칼럼 간에 발생되는 불량을 검출할 수 있으며, 보다 다양한 테스트 패턴 구현이 가능하다.
이하, 첨부 도면들을 통하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 2는 본 발명의 제1 실시예에 따른 웨이퍼 번-인 테스트 회로도로서, 메모리 셀 어레이와 스트레스 전위(Vstr1, Vstr2) 인가선(100, 110)들의 배치를 보여준다.
본 발명의 제1 실시예에 따른 메모리 셀 어레이 블록(50)은 도시된 바와 같이, 접힘 비트라인(folded bit line) 방식으로 배열되고, n 개의 워드라인들(WL1∼WLn)에 수직한 m 개의 비트라인쌍들(BL1, 1∼BLm, m)을 가진다. 또한, 워드라인들과 비트라인들의 교차점들에 메모리 셀들(55)이 위치되며, 상기 비트라인쌍들 각각에는 비트라인 증폭기(BLA1∼BLAm)와 비트라인 등화기(BLE1∼BLEm)가 배치된다.
상기 비트라인 증폭기들(BLA1∼BLAm)과 비트라인 등화기들(BLE1∼BLEm)은 셀 어레이 블록(50)을 기준으로 좌·우에 교번하여 배치된다. 예를 들면, 홀수번째 위치한 비트라인쌍들의 경우 셀 어레이 블록(50)의 우측에, 짝수번째 위치한 비트라인 쌍들의 경우 셀 어레이 블록(50)의 좌측에, 상기 비트라인 증폭기들과 비트라인 등화기들이 배치된다. 홀수번째 위치한 비트라인쌍들에 배치된 상기 등화기들(BLE1, BLE3)과 짝수번째 위치한 비트라인쌍들에 배치된 등화기들(BLE2, BLEm)은 각각 서로 다른 스트레스 전위(Vstr1, Vstr2) 인가선(100, 110)과 접속되어 있다. 상기 스트레스 전위(Vstr1, Vstr2) 인가선들(100, 110)은 상기 등화기들과 마찬가지로, 상기 셀 어레이 블록(50)의 좌·우에 서로 전기적으로 분리되도록 배치된다.이를 위해 상기 스트레스 전위 인가선(100, 110)들 각각은 서로 다른 스트레스 전위 인가 패드들(105, 115)과 연결되고 따라서, 서로 다른 스트레스 전위(Vstr1, Vstr2)가 인접 비트라인쌍에 인가될 수 있다.
상기 비트라인 등화기(BLE1∼BLEm)들은 등화 신호(ΦEQ)에 의해 활성화되고, 외부로부터 인가되는 스트레스 전위를 비트라인쌍으로 전달하여 비트라인쌍이 동일 전압을 갖도록 한다. 상기 비트라인 등화기들은 각각, 두 개의 등화 트랜지스터들(Q11, Q12∼Qm1, Qm2)을 구비하며, 상기 등화 트랜지스터들은 그 드레인들이 스트레스 전위 인가선과 접속되고, 그 소오스들 각각은 비트라인(BL)과 상보 비트라인( )에 연결되며, 그 게이트는 상기 등화 신호(ΦEQ)에 의해 게이팅된다.
칩 내의 다수의 워드라인들(WL1∼WLn)은, 웨이퍼 번-인시 외부로부터 인가되는 웨이퍼 번-인 인에이블 신호(WBE)에 의해 동시에 인에이블될 수 있도록 서로 접속된다.
계속해서, 상기 도면을 참조하여 본 발명의 제1 실시예에 따른 스트레스 전위 인가 방법을 살펴본다.
웨이퍼 번-인 인에이블 신호(WBE)가 논리 '하이'로 인에이블되어 메모리 장치가 웨이퍼 번-인 테스트 모드로 진입하면, 웨이퍼 번-인 신호(ΦWBI)가 인에이블 되어 다수개의 워드라인들이 동시에 활성화된다. 등화 신호(ΦEQ)가 논리 '하이'로 활성화되면, 비트라인 등화기(BLE1∼BLEm)를 구성하는 등화 트랜지스터들(Q11, Q12∼Qm1, Qm2)이 활성화되고, 선택된 다수개의 워드라인들에 할당된 메모리 셀에 스트레스 전위(Vstr1, Vstr2)가 외부 패드(105, 115)를 통해 인가된다. 여기서, 홀수번째 위치한 비트라인쌍과 짝수번째 위치한 비트라인쌍들에 인가되는 상기 두 스트레스 전위(Vstr1, Vstr2)는 서로 다른 값을 갖는 것이 바람직하며, 경우에 따라서 동일한 값을 가질수도 있다.
이와 같이 본 발명의 제1 실시예에 따르면, 모든 셀이 동시에 동전위의 스트레스 전위로 인가되던 종래와는 달리, 홀수번째와 짝수번째 스트레스 전위 인가선이 전기적으로 분리되어 이원화되어 있으므로 인접한 칼럼에 서로 다른 스트레스 전위가 인가될 수 있다. 따라서, 이웃한 칼럼의 상호 간섭 여부에 대한 불량 검출이 가능하다.
도 3은 본 발명의 제2 실시예에 따른 웨이퍼 번-인 테스트 회로도로서, 메모리 셀 어레이와 등화 신호(ΦEQ1, ΦEQ2) 인가선들(120, 130)의 배치를 보여준다. 상기 제2 실시예는 스트레스 전위(Vstr) 인가선 대신 등화 신호 인가선을 이원화하는 것을 제외하고는 상기 제1 실시예와 동일하며, 도 3에 있어서 도 2와 동일 참조부호는 동일 부재를 나타낸다.
도 3에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 메모리 셀 어레이 블록(50)은 제1 실시예와 마찬가지로 접힘 비트라인 방식으로 배열되고, n 개의 워드라인들(WL1∼WLn)에 수직한 m 개의 비트라인쌍들(BL1, 1∼BLm, m)을 가진다. 또한, 워드라인들과 비트라인들의 교차점들에 메모리 셀들(55)이 위치되며, 상기 비트라인쌍들 각각에는 비트라인 증폭기(BLA1∼BLAm)와 비트라인 등화기(BLE1∼BLEm)가 배치된다. 상기 비트라인 증폭기들(BLA1∼BLAm)과 비트라인 등화기들(BLE1∼BLEm)은 제1 실시예에서와 마찬가지로 셀 어레이 블록(50)을 기준으로 좌·우에 교번하여 배치된다. 또한, 제1 실시예에서와 마찬가지로, 칩 내의 다수의 워드라인들(WL1∼WLn)은, 웨이퍼 번-인시 외부로부터 인가되는 웨이퍼 번-인 인에이블 신호(WBE)에 의해 동시에 인에이블될 수 있도록 서로 접속된다.
그러나, 두 개의 스트레스 전위 인가선을 통해 메모리 셀에 스트레스 전위를 인가하는 제1 실시예와는 달리, 하나의 스트레스 전위(Vstr) 인가선을 통해 각 메모리 셀에 스트레스 전위가 인가된다. 또한, 홀수번째 위치한 비트라인쌍들에 배치된 상기 등화기들(BLE1, BLE3)과 짝수번째 위치한 비트라인쌍들에 배치된 등화기들(BLE2, BLEm) 각각은 서로 다른 등화 신호(ΦEQ1, ΦEQ2) 인가선(120, 130)과 접속된다. 즉, 셀 어레이 블록(50)의 좌우에 배치된 두 개의 등화 신호(ΦEQ1, ΦEQ2) 인가선들(120, 130)은 서로 전기적으로 분리되어, 홀수번째와 짝수번째 등화기를 구성하는 등화 트랜지스터들(Q11, Q12∼Qm1, Qm2)의 온/오프를 제어한다. 홀수번째와 짝수번째 칼럼에 위치한 등화기의 온/오프를 분리하여 제어함으로써, 홀수번째와 짝수번째에 위치한 비트라인쌍의 스트레스 전위를 서로 다르게 유지할 수 있다.
예를 들어, 홀수번째 비트라인쌍에 공급되는 제1 등화 신호(ΦEQ1)를 하이 레벨로, 짝수번째 비트라인쌍에 공급되는 제2 등화 신호(ΦEQ2)를 로우 레벨로 입력하면, 홀수번째 칼럼에는 스트레스 전위(Vstr)가 인가되고, 짝수번째 칼럼에는 전위가 인가되지 않는다. 이와 반대로 제1 및 제2 등화 신호를 로우 및 하이 레벨로 각각 입력하면, 홀수번째 칼럼에는 전위가 인가되지 않으며, 짝수번째 칼럼에는 스트레스 전위(Vstr)가 인가된다. 이와 같이, 제1 및 제2 등화 신호의 입력 레벨을 서로 다르게함으로써 인접한 칼럼의 전위를 다르게 유지할 수 있다. 뿐만 아니라, 제1 및 제2 등화 신호(ΦEQ1 및 ΦEQ2)를 모두 로우 레벨 또는 모두 하이 레벨로 동일하게 입력하여 인접한 칼럼의 전위를 동일하게 유지할 수도 있다. 따라서, 제1 및 제2 등화 신호의 입력 레벨에 따라 4 개의 테스트 패턴이 구현된다. 상기 제1 및 제2 등화 신호(ΦEQ1, ΦEQ2)는 외부에서 인가되는 어드레스 신호를 이용하여 발생될 수 있으며, 이를 위한 회로의 일 예가 도 4 및 도 5에 도시되어 있다.
도 4는 도 3에 도시된 등화 신호(ΦEQ1, ΦEQ2)를 조절하는 신호인 등화 제어신호(ΦEQC1, ΦEQC2) 발생 수단(60)의 일 예를 보여준다.
도 4를 참조하면, 본 발명에 따른 등화 제어신호(ΦEQC1, ΦEQC2) 발생 수단(60)은, 외부 패드로부터 어드레스 신호(Ai, Aj)와 웨이퍼 번-인 인에이블 신호(WBE)를 입력하여, 정상 동작시에는 로우 레벨의 신호를 등화 제어신호로서 출력하고, 웨이퍼 번-인시에는 입력되는 어드레스 신호(Ai, Aj)에 의존하는 논리 레벨을 출력하도록 논리 조합하여 구성된다. 도시된 바와 같이, 본 실시예에서는 웨이퍼 번-인시 입력되는 어드레스 신호(Ai, Aj)의 역전된 논리 레벨을 출력하도록 구성되었다.
상기 등화 제어신호 발생 수단(60)은 구체적으로, 일 입력단에 하이 레벨의 신호가 입력되면 타 입력단에 입력되는 신호와 무관하게 로우 레벨의 신호를 출력하고, 일 입력단에 로우 레벨의 신호가 입력되면, 타 입력단으로 입력되는 신호에 따라 출력 레벨이 결정되는 논리 게이트, 예를 들면 노아(이하 NOR) 게이트들(64, 70)과, 인버터들(62, 66, 68, 72, 74)로 구성된다.
예를 들어, 웨이퍼 번-인 동작시, 외부 패드를 통해 웨이퍼 번-인 인에이블 신호(WBE)로서 하이 레벨의 전위가 입력되면, 웨이퍼 번-인 신호(ΦWBI)가 '하이'로 인에이블되고, 입력된 하이 레벨 전위는 인버터(62)를 통해 반전되어 로우 레벨로 NOR 게이트들(64, 70)로 입력된다. 따라서, NOR 게이트들(64, 70)은 타 입력단에 입력되는 신호, 즉 어드레스 신호들(Ai, Aj)에 따라 그 출력 레벨이 결정된다. 예컨대, 어드레스 신호들(Ai, Aj)이 각각 하이 레벨과 로우 레벨로 입력되는 경우, NOR 게이트들(64, 70)은 로우 레벨과 하이 레벨의 신호를 각각 출력하게 되고, 상기 등화 제어신호 발생수단(60)을 통해 등화 제어신호(ΦEQC1, ΦEQC2)로서 로우 레벨과 하이 레벨의 신호가 각각 출력된다. 즉, 웨이퍼 번-인 동작시 상기 등화 제어신호 발생수단(60)은, 입력되는 어드레스 신호의 역전된 논리 위상을 출력하며, 입력되는 두 어드레스 신호(Ai, Aj)의 조합에 의해 4 가지 상태의 등화 제어 신호(ΦEQC1, ΦEQC2)가 발생된다.
한편, 웨이퍼 번-인 상태가 아닌 정상 동작시에는, 웨이퍼 번-인 인에이블 신호(WBE)가 입력되지 않으므로 플로팅 방지용 트랜지스터(M)를 통해 상기 등화 제어신호 발생수단(60)의 일 입력단은 로우 레벨이 된다. 따라서, 상기 NOR 게이트들(64, 70)로는 인버터(62)를 통해 하이 레벨의 신호가 입력되고, 상기 NOR 게이트들(64, 70)은 어드레스 신호들(Ai, Aj)과는 무관하게 항상 로우 레벨 신호를 출력하게 된다. 이처럼, 정상 동작시 상기 등화 제어신호 발생수단(60)은 등화 제어신호(ΦEQC1, ΦEQC2)로써 항상 로우 레벨 신호를 출력한다.
도 5는 도 3에 도시된 등화 신호(ΦEQ1, ΦEQ2) 발생 수단(80)의 일 예를 보여주는 도면이다.
도 5를 참조하면, 본 발명에 따른 등화 신호(ΦEQ1, ΦEQ2) 발생 수단(80)은, 상기 도 4에 도시된 등화 제어신호 발생수단으로부터 발생된 등화 제어신호(ΦEQC1, ΦEQC2)와, 내부적으로 발생되는 로우 어드레스 신호들(RAk, RAl, RAm)을 입력하여, 정상 동작시에는 입력되는 로우 어드레스 신호들(RAk, RAl, RAm)에 의존하는 논리 레벨을, 웨이퍼 번-인시에는 상기 등화 제어신호(ΦEQC1, ΦEQC2)에 의존하는 논리 레벨을 출력하도록 논리 조합하여 구성된다.
상기 로우 어드레스 신호들(RAk, RAl, RAm)은 메모리 셀 어레이 블록을 선택하는 목적으로 사용되는 어드레스 신호들이며, 메모리 장치가 웨이퍼 번-인 테스트모드로 진입하면 모두 하이 레벨의 논리값을 갖는 신호들이다.
구체적으로, 상기 등화 신호 발생 수단(80)은, 일 입력단에 로우 레벨 신호가 입력되면, 타 입력단에 무관하게 하이 레벨 신호를 출력하고, 일 입력단에 하이 레벨 신호가 입력면, 타 입력단에 입력되는 신호에 따라 출력 레벨이 결정되는 논리 게이트, 예를 들면 낸드(이하 NAND) 게이트들(82, 88)과, 인버터들(84, 86, 90, 92)로 구성될 수 있다.
웨이퍼 번-인 동작시 예를 들어, 상기 로우 어드레스 신호들(RAk, RAl, RAm)이 모두 하이 레벨로 입력되면, 2-입력 NAND 게이트(88)의 일 입력단에는 하이 레벨 신호가 인가 되므로, 상기 2-입력 NAND 게이트(88)의 출력 레벨은 상기 등화 제어신호(ΦEQC1 또는 ΦEQC2)의 논리 상태에 따라 결정된다. 즉, 등화 제어신호(ΦEQC1, ΦEQC2)로써 하이 레벨 신호가 입력되는 경우, 하이 레벨인 등화 신호(ΦEQ1, ΦEQ2)가 출력되고, 등화 제어신호(ΦEQC1, ΦEQC2)로써 로우 레벨 신호가 입력되는 경우, 로우 레벨의 등화 신호(ΦEQ1, ΦEQ2)가 출력된다. 이와 같이, 입력되는 두 어드레스 신호(Ai, Aj)의 조합에 의해 4 가지 상태의 등화 제어 신호(ΦEQC1, ΦEQC2)가 발생되므로, 결과적으로 웨이퍼 번-인 동작시 4 가지 상태의 등화 신호(ΦEQ1, ΦEQ2)가 발생된다.
이와는 달리, 정상 동작시에는, 도 4에 도시된 등화 제어신호 발생수단(60)을 통해 항상 로우 레벨의 등화 제어신호(ΦEQC1, ΦEQC2)가 발생되므로, 상기 등화 신호 발생수단(80)으로 입력되는 로우 어드레스 신호들(RAk, RAl, RAm)의 조합에 의해 등화 신호(ΦEQ1, ΦEQ2)의 논리 레벨이 결정된다.
표 1은 외부로부터 입력되는 어드레스 신호들의 상태에 따른 등화 제어신호(ΦEQC1, ΦEQC2)와 등화 신호(ΦEQ1, ΦEQ2)의 상태를 보여준다.
언급된 바와 같이 정상 동작시에는, 입력되는 어드레스(Ai, Aj)에 무관하게 로우 레벨의 등화 제어신호(ΦEQC1, ΦEQC2)가 발생되므로, 등화 신호(ΦEQ1, ΦEQ2)는 메모리 셀 어레이 블록 선택에 사용되는 로우 어드레스 신호들(RAk, RAl, RAm)을 조합한 논리값에 의존하는 값을 가진다.
또한, 웨이퍼 번-인 테스트 동작시에는, 입력되는 입력되는 두 어드레스 신호(Ai, Aj)의 조합에 의해 4 가지 상태의 등화 제어 신호(ΦEQC1, ΦEQC2)가 발생되고, 이와 동일한 4 가지 상태의 등화 신호(ΦEQ1, ΦEQ2)가 발생된다. 이와 같이 발생된 등화 신호(ΦEQ1, ΦEQ2)는, 도 3에 도시된 웨이퍼 번-인 테스트 회로의 등화기(BLE1∼BLEm)를 제어하는 신호로 제공된다. 즉, 본 발명의 제2 실시예에 따르면, 이웃한 칼럼에 위치한 등화기(BLE1∼BLEm)의 온/오프 상태가 4 가지 상태의 등화 신호(ΦEQ1, ΦEQ2) 조합으로써 결정되기 때문에, 제1 및 제2 등화 신호의 입력 상태에 따라 4 개의 테스트 패턴이 구현될 수 있다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
상술한 바와 같이 본 발명에 따르면, 홀수번째와 짝수번째 스트레스 전위 인가선이 분리되거나, 홀수번째와 짝수번째 등화 신호 인가선이 전기적으로 분리되어 있으므로, 인접한 칼럼에 서로 다른 스트레스 전위가 인가될 수 있다. 따라서, 종래보다 용이하게 인접한 칼럼 간에 발생되는 불량을 검출할 수 있으며, 보다 다양한 테스트 패턴 구현이 가능하다.

Claims (12)

  1. 비트라인과 상보 비트라인이 병렬로 하나의 비트라인 감지 증폭기에 연결된 접힘(folded) 비트라인 방식의 메모리 셀 어레이 블록을 갖는 메모리 장치에 있어서,
    비트라인과 상보 비트라인으로 구성된 각 비트라인쌍에 동일한 전압을 공급하도록 배치되고, 비트라인 등화 신호에 의해 제어되는 복수개의 비트라인 등화기들; 및
    상기 비트라인 등화기의 활성화에 의해 상기 비트라인쌍에 웨이퍼 번-인 테스트를 위한 스트레스 전위를 공급하도록 배치된 적어도 두 개의 전기적으로 분리된 스트레스 전위 인가선들을 구비하고,
    홀수번째 위치한 비트라인쌍들에 배치된 상기 비트라인 등화기들과 짝수번째 위치한 비트라인쌍들에 배치된 상기 비트라인 등화기들 각각은, 서로 다른 스트레스 전위 인가선과 연결되어, 서로 다른 스트레스 전위가 인접 비트라인쌍에 인가될 수 있도록 배치된 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 스트레스 전위 인가선들은 상기 메모리 셀 어레이 블록을 기준으로 좌·우에 분리되어 배치된 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 메모리 장치는,
    상기 스트레스 전위 인가선들 각각에 스트레스 전위를 공급할 수 있도록 상기 스트레스 전위 인가선들과 연결된 적어도 두 개의 스트레스 전위 인가 패드들을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 비트라인 등화기들은 각각,
    그 드레인들이 스트레스 전위 인가선과 전기적으로 연결되고, 그 소오스들이 각각 비트라인과 상보 비트라인에 전기적으로 연결되며, 그 게이트가 비트라인 등화신호에 의해 게이팅되는 두 개의 등화 트랜지스터들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 비트라인과 상보 비트라인이 병렬로 하나의 비트라인 감지 증폭기에 연결된 접힘(folded) 비트라인 방식의 메모리 셀 어레이 블록을 갖는 메모리 장치에 있어서,
    비트라인과 상보 비트라인으로 구성된 각 비트라인쌍에 동일한 전압을 공급하도록 각 비트라인쌍에 배치되고, 비트라인 등화 신호에 의해 제어되는 복수개의 비트라인 등화기들; 및
    상기 비트라인 등화기들을 활성화하는 등화 신호를 공급하도록 배치된 적어도 두 개의 전기적으로 분리된 등화 신호 인가선들을 구비하고,
    홀수번째 위치한 비트라인쌍들에 배치된 상기 비트라인 등화기들과 짝수번째 위치한 비트라인쌍들에 배치된 상기 비트라인 등화기들 각각은, 서로 다른 등화 신호 인가선과 연결된 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 등화신호 인가선들은 상기 메모리 셀 어레이 블록을 기준으로 좌·우에 분리되어 배치된 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서, 홀수번째와 짝수번째 비트라인 등화기들과 연결된 상기 등화 신호 인가선들 각각은,
    내부적으로 발생된 로우 어드레스 신호들과 등화 제어신호를 입력하여, 정상 동작시에는, 입력되는 로우 어드레스 신호들을 조합한 논리값을 출력하고, 웨이퍼 번-인 동작시에는 상기 등화 제어신호와 동일한 논리값을 출력하도록 논리 조합하여 구성된 등화 신호 발생 수단의 출력단과 연결된 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 등화 신호 발생 수단은,
    입력되는 로우 어드레스 신호들이 모두 하이 레벨인 경우에만 하이 레벨의 신호를 출력하는 논리 게이트;
    상기 등화 제어신호를 반전시키는 인버터; 및
    상기 논리 게이트와 인버터의 출력 신호를 입력하여, 두 입력신호가 모두 하이 레벨인 경우에만 로우 레벨의 신호를 출력하는 낸드 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제7항에 있어서, 홀수번째와 짝수번째 비트라인 등화기들과 각각 연결된 상기 등화 신호 발생 수단들로 입력되는 상기 등화 제어 신호들은,
    웨이퍼 번-인 테스트를 인에이블 시키는 웨이퍼 번-인 인에이블 신호와 어드레스 신호들을 외부 패드로부터 입력하여, 정상 동작시에는 로우 레벨의 신호를 출력하고, 웨이퍼 번-인 테스트시에는 입력되는 어드레스 신호의 역전된 논리 레벨을 각각 출력하도록 구성된 등화 제어 신호 발생 수단으로부터 출력되는 신호들인 것을 특징으로 하는 반도체 메모리 장치.
  10. 제8항에 있어서, 상기 등화 제어 신호 발생 수단은,
    일 입력단에 하이 레벨의 신호가 입력되면, 타 입력단으로 입력되는 신호에 무관하게 로우 레벨의 신호를 출력하고, 일 입력단에 로우 레벨의 신호가 입력되면, 타 입력단으로 입력되는 신호에 따라 출력 레벨이 결정되는 논리 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 등화 제어 신호 발생 수단은,
    웨이퍼 번-인 인에이블 신호를 반전시키는 인버터; 및
    상기 인버터의 출력 신호를 공통으로 입력하고, 외부 패드로부터 어드레스 신호를 입력하여, 두 입력 신호가 로우 레벨인 경우에만 하이 레벨 신호를 출력하는 적어도 두 개의 노아 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제5항에 있어서, 상기 비트라인 등화기는 각각,
    그 드레인들에 스트레스 전위가 인가되고, 그 소오스들이 각각 비트라인과 상보 비트라인에 전기적으로 연결되며, 그 게이트가 비트라인 등화신호에 의해 게이팅되는 두 개의 등화 트랜지스터들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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