KR100464946B1 - 번-인 테스트 방법 - Google Patents

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Abstract

본 발명은 반도체 메모리소자에서의 불량 발생을 조기에 검출해내기 위해 사용하는 테스트 방법인 번-인 테스트 방법에 관한 것으로, 특히 모드 레지스터 세팅시 추가로 발생시킨 테스트 제어신호에 의해 웨이퍼 상에서의 테스트 실현을 가능하게 하고, 인접한 셀에 각기 다른 데이터를 직접 라이트하는 방법에 의해 페일 확인을 고속화시킬 수 있도록 한 번-인 테스트 방법에 관한 것이다.
이를 위해 본 발명에 따른 번-인 테스트 방법은 모드 레지스터의 세팅시 어드레스 조합에 의해 웨이퍼 상의 번-인 테스트 모드로의 진입을 알리는 제1 제어신호와 라이트 드라이버로의 데이터 입력을 위한 제2 제어신호를 발생시키는 제어신호 발생과정과,
상기 신호 발생과정에서 발생시킨 제1 제어신호에 의해 해당 메모리 셀 내의 모든 워드라인 및 컬럼 선택라인을 활성화시키는 활성화 과정과,
상기 제1 제어신호에 의해 활성화되어 상기 제2 제어신호에 따른 전위레벨이 결정되는 데이터 신호를 라이트 드라이버를 거쳐 로컬 데이터 버스라인에 직접 라이트시키는 라이트 과정을 구비한다.

Description

번-인 테스트 방법{Burn-in test method}
본 발명은 반도체 메모리소자에서의 불량 발생을 조기에 검출해내기 위해 사용하는 테스트 방법인 번-인 테스트 방법에 관한 것으로, 보다 상세하게는 패키지 상이 아니 웨이퍼 상에서 데이터를 직접 라이트하는 방법에 의해 테스트 시간을 대폭 감소시킬 수 있도록 한 번-인 테스트 방법에 관한 것이다.
일반적으로, 페일이 발생된 불량 디램 소자를 조기에 가려내기 위해서 스크리닝 테스트(screening test)를 실시하게 되는데, 주로 고온 고전압에서의 테스트 방법인 번-인 테스트 모드를 이용한다. 번-인 테스트에서는 실제 사용하는 조건보다 더욱 심한 고온, 고전압 등을 사용해 가혹한 조건에서 디램을 동작시킴으로써 단시간 내에 잠재적 결함을 노출시키도록 제어하게 된다. 예를 들어, 실제 메모리 소자에서의 사용조건인 2.5V, 25℃보다 혹독한 조건인 5V, 125℃를 인가하여 얼마나 빨리 메모리 소자를 파괴시키게 되는가를 환산하게 된다. 이러한 번-인 테스트 실시 후, 메모리 소자의 불량률이 일정값 이하로 되기 위한 번-이 테스트 시간을 산정하여 이 시간 동안 번-인 테스트를 실시하게 된다.
도 1은 종래 기술에 따른 번-인 테스트시 발생되는 주된 페일의 양상을 도시한 셀 구성도로, 'A'로 도시된 인접 셀간의 2비트 페일 모드가 전체 페일의 약 95%를 차지하며, 그 밖의 다른 페일 양상으로는 각각 'B'와 'C'로 도시된 워드라인 게이트 페일과 셀 접합 페일이 약 2% 정도의 비율로 발생하고 있다.
통상적으로, 이러한 번-인 테스트는 메모리 소자가 페키지 상태가 된 후에실시되며, 테스트 시간 또한 적지 않은 시간(약 12시간)이 요구되고 있어 소자의 제품 생산의 경쟁력을 저하시키는 주 원인으로 작용하는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 모드 레지스터 세팅시 추가로 발생시킨 테스트 제어신호에 의해 웨이퍼 상에서의 테스트 실현을 가능하게 하고, 인접한 셀에 각기 다른 데이터를 직접 라이트하는 방법에 의해 페일 확인을 고속화시킬 수 있도록 한 번-인 테스트 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 번-인 테스트 방법은 모드 레지스터의 세팅시 어드레스 조합에 의해 웨이퍼 상의 번-인 테스트 모드로의 진입을 알리는 제1 제어신호와 라이트 드라이버로의 데이터 입력을 위한 제2 제어신호를 발생시키는 제어신호 발생과정과,
상기 신호 발생과정에서 발생시킨 제1 제어신호에 의해 해당 메모리 셀 내의 모든 워드라인 및 컬럼 선택라인을 활성화시키는 활성화 과정과,
상기 제1 제어신호에 의해 활성화되어 상기 제2 제어신호에 따른 전위레벨이 결정되는 데이터 신호를 라이트 드라이버를 거쳐 로컬 데이터 버스라인에 직접 라이트시키는 라이트 과정을 구비하는 것을 특징으로 한다.
도 1은 종래 기술에 따른 번-인 테스트시 발생되는 주된 페일의 양상을 도시한 셀 구성도
도 2는 본 발명에 따른 번-인 테스트 방법이 적용되는 메모리 소자의 블록 구성도
도 3은 본 발명에 따른 번-인 테스트 방법에서의 워드라인 및 컬럼 라인 활성화 과정을 설명하기 위한 센스앰프 동작 제어도
도 4a 및 도 4b는 본 발명에 따른 번-인 테스트 방법에서의 라이트 과정을 설명하기 위한 라이트 동작 제어부 및 라이트 드라이버 각각의 구성도
<도면의 주요부분에 대한 부호의 설명>
10: 모드 레지스터 세팅기 20: 로오 제어부
30: 컬럼 제어부 40: 로오 디코더
50: 컬럼 디코더 60: 라이트 드라이버
70: 라이트 동작 제어부
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 2는 본 발명에 따른 번-인 테스트 방법이 적용되는 메모리 소자의 블록 구성도를 도시한 것으로, 우선 모드 레지스터 세팅기(10)로 입력된 어드레스신호의 조합에 의해 웨이퍼 상의 번-인 테스트 모드로의 진입을 알리는 제어신호(tm_wbin)와 라이트 드라이버로의 데이터 입력을 위한 라이트입력 제어신호(tm_wbin_data)가 각각 발생된다(제어신호 발생과정).
이때, 테스트 시퀀스는 먼저 파워-업시킨 후, 웨이퍼 상의 번-인 모드와 데이터 신호를 '로직로우'로 쓰고 모드 레지스터를 세팅하며, 그 후 데이터를 '로직하이'로 바꾸는 모드 레지스터 세팅동작을 하면 되며, 번-인 테스트 모드를 빠져나가기 위해서는 메모리 소자를 전부 프리차지하면 된다.
이 후, 상기 모드 레지스터 세팅기(10)에서 발생시킨 제어신호(tm_wbin)는 로오 제어부(20) 및 컬럼 제어부(30)로 전달되어 해당 메모리 셀 내의 모든 워드라인(WL) 및 컬럼 선택라인(Yi)의 활성화를 위해 로오 디코더(40) 및 컬럼 디코더(50)를 각각 활성화시키게 된다(워드라인 및 컬럼라인 활성화 과정).
한편, 상기 제어신호 발생과정을 거쳐 발생된 제어신호(tm_wbin)에 의해 활성화되어 상기 라이트 입력 제어신호(tm_wbin_data)에 따른 전위레벨이 결정되는 데이터 신호를 라이트 드라이버(60)를 거쳐 로컬 데이터 버스라인(LIO, /LIO)에 직접 라이트시키게 된다(라이트 과정).
상기 과정을 거쳐, 번-인 테스트시 가장 큰 비율(전체 페일 발생율의 약 95%)을 갖고 발생되는 셀 간 페일발생을 인접한 셀에 각기 다른 데이터를 라이트하는 방법으로 페키지 상이 아닌 웨이퍼 상에서의 번-인 테스트를 고속으로 수행할 수 있게 되는 것이다.
도 3은 본 발명에 따른 번-인 테스트 방법에서의 워드라인 및 컬럼라인 활성화 과정을 설명하기 위한 센스앰프 동작 제어도를 도시한 것으로, 동 도면을 참조하며 웨이퍼상의 번-인 테스트 모드를 시작하기 위한 동작을 자세히 살펴보기로 한다.
우선, 모든 워드라인(WL)을 액티브시키는 동작을 하기 위해, 모드 레지스터 세팅기(10)에서 발생된 제어신호(tm_wbin)를 사용하여 모든 워드라인 선택신호(px, bxa08) 및 뱅크 선택신호(bxa9B)를 인에이블시킴과 동시에, 비트라인 분리신호(blsh, blsl)는 모두 Vext 전위레벨로 인에이블시키는 한편, 비트라인 등화신호(bleq)는 디스에이블시키게 된다. 그리고, 노멀 및 리페어 블록 선택신호(blknb, blkrb)는 인에이블시킴으로써, 모든 로오 디코더를 액티브시켜 워드라인을 활성화시키게 된다.
한편, 모듬 컬럼 선택라인(Yi)을 액티브 시켜 라이트 동작을 수행하기 위해서는, 리드, 라이트 관련 제어신호(rd13wt12b: 로직로우, wt8rt7b: 로직하이)를 상기 모드 레지스터 세팅기를 거쳐 발생된 제어신호(tm_wbin)신호를 사용해 라이트 모드로 설정해 놓고, 데이터 라인을 프리차지하는 신호는 디스에이블시키며, 컬럼 선택라인을 활성화시키는 신호를 인에이블시키게 된다. 또한, 컬럼라인을 선택하는 신호(bay37)도 모두 인에이블시키고, 노멀 및 리페어 컬럼 라인을 선택하는 신호(yi12st, ydec)도 모두 인에이블시킴으로써, 모든 컬럼 디코더를 액티브시켜 컬럼 선택라인을 전부 활성화시켜 띄우게 된다.
도 4a 및 도 4b는 본 발명에 따른 번-인 테스트 방법에서의 라이트 과정을 설명하기 위한 라이트 동작 제어부및 라이트 드라이버의 구성도를 각각 도시한 것으로, 동 도면을 참조하며 마지막 라이트 과정을 살펴보기로 한다.
우선, 도 4a에 도시된 라이트 동작 제어부는 모드 레지스터의 세팅시 어드레스 조합에 의해 웨이퍼 상의 번-인 테스트 모드로의 진입을 알리며 초기에 '로직하이'로 세팅되는 제어신호(tm_wbin)의 반전신호(/tm_wbin)와 라이트 드라이버로의 데이터 입력을 위한 제어신호(tm_wbin_data)를 각각 전달받아 오아 조합하는 제1 논리부(73)와, 라이트 드라이버로의 데이터 입력을 위한 제어신호(tm_wbin_data)의반전신호와 상기 제어신호(tm_wbin)의 반전신호(/tm_wbin)를 전달받아 오아조합하는 제2 논리부(75)를 구비하여 구성한다.
상기 구성에 의해, 테스트 모드로의 진입 초기 코드 레지스터 세팅에 의해 '로직하이'로 유지되는 제어신호(tm_wbin)의 반전신호(/tm_wbin)는 '로직로우'의 전위를 갖고 노아게이트의 일측 입력신호로 전달되기 때문에, 상기 제1 및 제2 논리부(73, 75)의 각 출력신호(wbin0, wbin1)는 라이트 드라이버로 입력될 상기 라이트 입력신호(tm_wbin_data)의 전위 상태에 따라 결정된다. 따라서, 처음에 상기 라이트 입력신호(tm_wbin_data)는 '로직로우'이기 때문에 라이트동작 제어부(70)의 양측 출력신호(wbin0, wboin1)는 각각 '로직로우'와 '로직하이'로 발생된다.
이와 같이 발생된 신호는 도 4b에 도시된 라이트 드라이버의 풀-업 및 풀-다운 드라이버 구동 제어부('A'와 'B'의 점선으로 도시된 부분)로 각각 전달되어, 최종적으로 로컬 데이터 라인(LIO)을 '로직로우' 만들게 되면서, '로직로우'의 데이터를 라이트하게 된다. 여기서, 도 4b에 도시된 라이트 드라이버는 이미 공지된 사항이므로, 이의 자세한 구성 설명 및 동작 설명은 생략하기로 한다.
이 후, 다음번 모드 레지스터 세팅에 의해 상기한 라이트 입력신호(tm_wbin_data)가 '로직하이'로 전이되면, 상기 라이트 동작 제어부(70)의 일측 출력신호(wbin0)를 '로직하이'로 전이시키게 되면서, 타측 출력신호(wbin1)도 '로직로우'로 전이를 변화시켜 출력하게 된다. 이에 따라, 로컬 데이터 버스라인(LIO)에 로직하이의 데이터를 싣게 되어 셀내 '로직하이' 의 데이터를 라이트하여 웨이퍼 상의 번-인 테스트를 수행하게 되는 것이다.
이상에서 설명한 바와 같이 본 발명에 따른 번-인 테스트 방법에 의하면, 패키지 상태에서의 장시간의 테스트 시간이 요구되던 것을 웨이퍼 상에서의 테스트 실현으로 테스트 시간을 대폭 감소시켜, 메모리 생산기간 및 비용을 크게 줄일 수 있게 되는 매우 뛰어난 효과가 있다.
또한, 테스트시 주어지는 조건의 제어와 테스트 시간이 조절이 자유로와져 제품 생산시의 경쟁력을 크게 향상시킬 수 있게 되는 매우 뛰어난 효과가 있다.
아울러, 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며,당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정, 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (1)

  1. 모드 레지스터의 세팅시 어드레스 조합에 의해 웨이퍼 상의 번-인 테스트 모드로의 진입을 알리는 제1 제어신호와 라이트 드라이버로의 데이터 입력을 위한 제2 제어신호를 발생시키는 제어신호 발생과정과,
    상기 신호 발생과정에서 발생시킨 제1 제어신호에 의해 해당 메모리 셀 내의 모든 워드라인 및 컬럼 선택라인을 활성화시키는 활성화 과정과,
    상기 제1 제어신호에 의해 활성화되어 상기 제2 제어신호에 따른 전위레벨이 결정되는 데이터 신호를 라이트 드라이버를 거쳐 로컬 데이터 버스라인에 직접 라이트시키는 라이트 과정을 구비하는 것을 특징으로 하는 번-인 테스트 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100515055B1 (ko) * 2002-12-12 2005-09-14 삼성전자주식회사 모든 칼럼 선택 트랜지스터들을 선택할 수 있는 칼럼 프리디코더를 갖는 플레쉬 메모리 장치와 그 스트레스 테스트방법
KR100900786B1 (ko) 2007-06-27 2009-06-02 주식회사 하이닉스반도체 번-인 테스트모드를 갖는 반도체메모리소자
KR100894107B1 (ko) * 2008-03-28 2009-04-20 주식회사 하이닉스반도체 로컬 입출력 라인의 테스트 장치 및 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960002369A (ko) * 1994-06-08 1996-01-26 김광호 반도체 메모리장치의 웨이퍼 번-인 테스트 회로
JPH10106296A (ja) * 1996-09-23 1998-04-24 Samsung Electron Co Ltd 半導体メモリ装置のテスト回路
KR19990048397A (ko) * 1997-12-09 1999-07-05 윤종용 인접 칼럼간에 서로 다른 스트레스 전위를 인가하는 수단을구비한 메모리장치
KR20000011195A (ko) * 1998-07-10 2000-02-25 다니구찌 이찌로오, 기타오카 다카시 반도체기억장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960002369A (ko) * 1994-06-08 1996-01-26 김광호 반도체 메모리장치의 웨이퍼 번-인 테스트 회로
JPH10106296A (ja) * 1996-09-23 1998-04-24 Samsung Electron Co Ltd 半導体メモリ装置のテスト回路
KR19990048397A (ko) * 1997-12-09 1999-07-05 윤종용 인접 칼럼간에 서로 다른 스트레스 전위를 인가하는 수단을구비한 메모리장치
KR20000011195A (ko) * 1998-07-10 2000-02-25 다니구찌 이찌로오, 기타오카 다카시 반도체기억장치

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