JP5072429B2 - セルアレイにビットライン均等化部を備えたメモリ装置及びビットライン均等化部をセルアレイに配置する方法 - Google Patents

Description

本発明は、メモリ装置に関し、さらに詳しくは、メモリ装置においてデータを格納するセルアレイ部及びビットライン対の電圧を増幅してデータをセンシングするビットラインセンスアンプ部に関する。

図１は、従来のセルアレイ部がビットラインセンスアンプ部を共有するメモリ装置の構造を示すブロック図である。

同図に示すように、従来のメモリ装置は、ブロックを選択する複数のブロック選択部ＢＬＯＣＫ ＳＥＬＥＣＴＩＯＮ ＵＮＩＴ、ビットライン対電圧均等化信号を出力する複数の電圧均等化信号調節部ＢＬＥＱ ＳＩＧＮＡＬ ＧＥＮＥＲＡＴＩＯＮ ＵＮＩＴ、データを格納する複数のセルアレイ部ＣＥＬＬ ＡＲＲＡＹ及びビットライン対の電圧差を増幅してデータをセンシングする複数のビットラインセンスアンプ部ＢＬＳＡを備える。同図に示すメモリ装置は、１つのセルアレイ部当り、２つのビットラインセンスアンプ部を割り当てる。前記電圧均等化信号は、当該ビットラインセンスアンプ部に入力され、ビットライン対ＢＬ，ＢＬＢの電圧の均等化のために用いられる。

図２は、図１のセルアレイ部及びビットラインセンスアンプ部を詳しく示す構成図である。同図は、図１の第２ビットラインセンスアンプ部ＢＬＳＡ １、第１セルアレイ部ＣＥＬＬＡＲＲＡＹ ０及び第２セルアレイ部ＣＥＬＬＡＲＲＡＹ １を詳しく示したものであって、ビットライン対の電圧差を増幅するビットラインセンスアンプ２０１、ビットライン対電圧均等化信号ＢＬＥＱによってビットライン対の電圧を均等化するビットライン均等化部２０２Ｕ，２０２Ｄ、ビットライン対をプリチャージするプリチャージ部２０３、選択されなかったビットライン対をビットラインセンスアンプ部ＢＬＳＡ １と遮断するビットライン対孤立化部２０４Ｕ，２０４Ｄ、及びカラムアドレスによって生成される信号ＹＩに応答してデータを出力端ＳＩＯ，ＳＩＯＢに出力する出力部２０５を備える。

仮りに、アクティブ動作の際、第１セルアレイ部ＣＥＬＬ ＡＲＲＡＹ ０が選択されると、図１の第１ブロック選択信号ｂｓ＿０がイネーブルされる。第１ブロック選択信号ｂｓ＿０がイネーブルされると、第１電圧均等化信号調節部ＢＬＥＱ ＳＩＧＮＡＬ ＧＥＮＥＲＡＴＩＯＮ ＵＮＩＴ ０及び第２電圧均等化信号調節部ＢＬＥＱ ＳＩＧＮＡＬ ＧＥＮＥＲＡＴＩＯＮ ＵＮＩＴ １においては、第１ビットライン対電圧均等化信号ＢＬＥＱ ０及び第２ビットライン対電圧均等化信号ＢＬＥＱ １を「ロー」にディセーブルさせる。したがって、選択された第１セルアレイ部ＣＥＬＬ ＡＲＲＡＹ ０に接続された第１ビットラインセンスアンプ部ＢＬＳＡ ０及び第２ビットラインセンスアンプ部ＢＬＳＡ １では、ビットライン対に対する電圧均等化動作が行われない。詳しくは、前記ビットライン対電圧均等化信号ＢＬＥＱを受信する図２のビットライン均等化部２０２Ｕ，２０２ＤのＭＯＳトランジスタＭ０，Ｍ３がターンオフ（ｔｕｒｎ−ｏｆｆ）され、ビットライン対に対する電圧均等化動作を行わない。このとき、選択されなかった電圧均等化信号は、「ハイ」を維持する。また、プリチャージ動作を行う際、ビットライン対電圧均等化信号ＢＬＥＱは、再び「ハイ」となるため、図２のビットライン均等化部２０２Ｕ，２０２Ｄ及びプリチャージ部２０３を構成するトランジスタＭ０，Ｍ１，Ｍ２，Ｍ３が再びターンオンされ、ビットライン対に対する電圧均等化動作を行う。

上記のように、第１セルアレイ部ＣＥＬＬ ＡＲＲＡＹ ０が選択され、アクティブ動作が行われると、第１ビットラインセンスアンプ部ＢＬＳＡ ０及び第２ビットラインセンスアンプ部ＢＬＳＡ １は、ビットライン対に対する電圧均等化動作を行わないが、このとき、第２ビットラインセンスアンプ部ＢＬＳＡ １に接続されたビットライン対ＢＬＤ，ＢＬＢＤは、図２の第２ビットライン対孤立化部２０４Ｄによって遮断され、フローティング状態でアクティブ動作が終了する時点まで維持される。

選択されなかった第２セルアレイ部ＣＥＬＬ ＡＲＲＡＹ １に位置するビットライン対ＢＬＤ，ＢＬＢＤは、プリチャージ動作の初期においては、ビットラインプリチャージ電圧レベルを有する。しかし、選択された第１セルアレイ部ＣＥＬＬ ＡＲＲＡＹ ０のアクティブ動作が長期化する場合、選択されなかった第２セルアレイ部ＣＥＬＬ ＡＲＲＡＹ １のビットライン対ＢＬＤ，ＢＬＢＤは周辺のトランジスタなどの漏れ電流の発生により、その電圧レベルが順次低減する。上記のような場合、ビットラインセンスアンプ部がプリチャージ動作を行うと、フローティングされた第２セルアレイ部ＣＥＬＬ ＡＲＲＡＹ １のビットライン対ＢＬＤ，ＢＬＢＤの低い電圧レベルのため、プリチャージ動作の実行にかかる時間が長くなる。

また、近年のメモリ装置は、次第に高容量化する傾向があるため、メモリ装置において、セルアレイ部のサイズは、ビットラインセンスアンプ部のサイズより相対的にはるかに大きい。したがって、図２に示すように、ビットラインセンスアンプ部でのみ、ビットラインセンスアンプ部からセルアレイ部まで続くビットライン対の電圧を均等化させるには長い時間がかかり、非効率的であるという問題があった。
特開２００２−００８３７８

本発明は、上記の従来技術の問題を解決するためになされたものであって、その目的は、ビットライン対の電圧の均等化に、長時間を要し、かつ、非効率的であるという問題を改善することにある。

本発明の他の目的は、データを読み出すように選択されなかったセルアレイ部側のビットライン対がフローティングされる問題を解決することにある。

上記の目的を達成するための本発明メモリ装置は、電圧均等化信号がアクティブになることによってビットライン対を電圧均等化させるビットライン均等化部を有するセルアレイ部を備える。

好ましくは、前記電圧均等化信号は、前記ビットライン均等化部と隣り合うビットラインセンスアンプ部の電圧均等化信号であることを特徴とする。また、前記ビットライン均等化部は、自体と隣り合うビットラインセンスアンプ部の電圧均等化信号に接続したダミーワードラインの電圧が印加されて電圧均等化することを特徴とする。また、前記ビットライン均等化部は、前記セルアレイ部のビットライン対終端に位置することを特徴とする。
本発明ビットライン均等化部をセルアレイに配置する方法は、ビットライン均等化部をセルアレイ部に配置するステップと、電圧均等化信号を前記ビットライン均等化部に印加するステップとを含む。

すなわち、第一の発明としては、複数のビットライン対及び複数のビットライン均等化部を含む１つ以上のセルアレイと、前記複数のビットライン対に交互に接続され、それぞれのビットライン均等化信号を受信する第１ビットラインセンスアンプ部及び第２ビットラインセンスアンプ部とを備え、前記複数のビットライン均等化部が、信号線を介して互いに接続されることを特徴とするメモリ装置を提供する。

第二の発明としては、前記第１ビットラインセンスアンプ部及び第２ビットラインセンスアンプ部が、前記セルアレイの上部及び下部に位置することを特徴とするメモリ装置を提供する。

第三の発明としては、前記複数のビットライン均等化部のそれぞれが、前記ビットライン対の片方の終端に位置し、前記ビットライン対の別の終端は、前記第１ビットラインセンスアンプ部及び第２ビットラインセンスアンプ部のうちの１つに接続されることを特徴とするメモリ装置を提供する。

第四の発明としては、前記複数のビットライン均等化部のそれぞれが、前記信号線を介して前記第１ビットラインセンスアンプ部及び第２ビットラインセンスアンプ部のうち、別の１つに入力されるビットライン均等化信号を受信することを特徴とするメモリ装置を提供する。

第五の発明としては、前記信号線が、ダミーワードラインであることを特徴とするメモリ装置を提供する。

第六の発明としては、前記ビットライン均等化部が、ゲートを介して前記ビットライン均等化信号を受信し、前記ビットライン対のビットラインとビットラインバーとを接続する１つのトランジスタとして構成されることを特徴とするメモリ装置を提供する。

第七の発明としては、前記トランジスタが、前記セルアレイ部に用いられるセルトランジスタと同じ工程によって製造されるトランジスタであることを特徴とするメモリ装置を提供する。

第八の発明としては、前記ビットライン均等化部が、前記ビットライン均等化信号をそれぞれのゲートを介して受信する２つのトランジスタを備え、前記２つのトランジスタが、前記ビットライン対のビットラインとビットラインバーとの間に直列に接続され、２つのトランジスタの互いの接続端子にビットラインプリチャージ電圧が印加されることを特徴とするメモリ装置を提供する。

第九の発明としては、前記２つのトランジスタが、前記セルアレイ部に用いられるセルトランジスタと同じ工程によって製造されるトランジスタであることを特徴とするメモリ装置を提供する。

第十の発明としては、前記ビットライン均等化部が、前記ビットライン均等化信号を、ゲートを介して受信し、前記ビットライン対のビットラインとビットラインバーとの間に接続された第１トランジスタと、前記ビットライン均等化信号を、ゲートを介して受信し、前記ビットライン対の前記ビットラインと前記ビットラインバーとの間に直列で接続され、互いに接続端子にビットラインプリチャージ電圧が印加される第１トランジスタ及び第２トランジスタを備えたことを特徴とするメモリ装置を提供する。

第十一の発明としては、前記第１〜第３トランジスタが、前記セルアレイ部に用いられるセルトランジスタと同じ工程によって製造されるトランジスタであることを特徴とするメモリ装置を提供する。

第十二の発明としては、前記第１ビットラインセンスアンプ部及び第２ビットラインセンスアンプ部のそれぞれが、前記ビットライン均等化信号に応答して当該ビットライン対を均等化する複数のビットライン均等化部を備えたことを特徴とするメモリ装置を提供する。

第十三の発明としては、それぞれ複数のビットライン対及び信号線を介して互いに接続される複数のビットライン均等化部を備えた複数のセルアレイ部と、それぞれ隣接する２つのセルアレイ部によって共有される複数のビットラインセンスアンプ部とを備え、前記ビットライン均等化部が、当該ビットライン対を均等化し、前記セルアレイ部に当該する互いに隣接する２つのビットラインセンスアンプ部は、前記ビットライン対に交互に接続され、それぞれビットライン均等化信号を受信することを特徴とするメモリ装置を提供する。

第十四の発明としては、前記ビットライン均等化部のそれぞれが、前記信号線を介して前記隣接する２つのビットラインセンスアンプのうちの１つに入力されるビットライン均等化信号を受信することを特徴とするメモリ装置を提供する。

第十五の発明としては、前記ビットライン均等化部のそれぞれが、該ビットライン対の片方の終端に位置し、前記ビットライン対の別の終端は、前記隣に位置する２つのビットラインセンスアンプ部のうちの１つと接続されることを特徴とするメモリ装置を提供する。

第十六の発明としては、前記ビットライン均等化部のそれぞれが、前記隣接する２つのビットラインセンスアンプ部のうち、別の１つに入力される前記ビットライン均等化信号を受信することを特徴とするメモリ装置を提供する。

第十七の発明としては、前記信号線が、ダミーワードラインであることを特徴とするメモリ装置を提供する。

第十八の発明としては、前記ビットライン均等化部が、ゲートを介して前記ビットライン均等化信号を受信し、前記ビットライン対のビットラインとビットラインバーを接続する１つのトランジスタとして構成されることを特徴とするメモリ装置を提供する。

第十九の発明としては、前記トランジスタが、前記セルアレイ部に用いられるセルトランジスタと同じ工程によって製造されるトランジスタであることを特徴とするメモリ装置を提供する。

第二十の発明としては、前記ビットライン均等化部が、前記ビットライン均等化信号をそれぞれのゲートを介して受信する２つのトランジスタを備え、前記２つのトランジスタが、前記ビットライン対のビットラインとビットラインバーとの間に直列で接続され、２つのトランジスタの互いの接続端子にビットラインプリチャージ電圧が印加されることを特徴とするメモリ装置を提供する。

第二十一の発明としては、前記２つのトランジスタが、前記セルアレイ部に用いられるセルトランジスタと同じ工程によって製造されるトランジスタであることを特徴とするメモリ装置を提供する。

第二十二の発明としては、前記ビットライン均等化部が、前記ビットライン均等化信号を、ゲートを介して受信し、前記ビットライン対のビットラインとビットラインバーとの間に接続された第１トランジスタと、前記ビットライン均等化信号を、ゲートを介して受信し、前記ビットライン対の前記ビットラインと、前記ビットラインバーの間に直列で接続され、互いに接続端子にビットラインプリチャージ電圧が印加される第１トランジスタ及び第２トランジスタを備えたことを特徴とするメモリ装置を提供する。

第二十三の発明としては、前記第１〜第３トランジスタが、前記セルアレイ部に用いられるセルトランジスタと同じ工程によって製造されるトランジスタであることを特徴とするメモリ装置を提供する。

第二十四の発明としては、前記ビットラインセンスアンプ部のそれぞれが、前記ビットライン均等化信号に応答して当該ビットライン対を均等化する複数のビットライン均等化部を備えたことを特徴とするメモリ装置を提供する。

以下、本発明の最も好ましい実施形態を添付した図面を参照しながら説明する。図３は、本発明によるセルアレイにビットライン均等化部を備えたメモリ装置の実施形態を示す構成図である。

同図に示すように、本発明のセルアレイにビットライン均等化部を有するメモリ装置は、ブロックを選択する複数のブロック選択部、ビットライン対電圧均等化信号を出力する複数の電圧均等化信号調節部、データを格納する複数のセルアレイ部、及びビットライン対の電圧差を増幅してデータをセンシングする複数のビットラインセンスアンプ部を備える。図１に示した従来のメモリ装置に比べて、本発明のメモリ装置は、セルアレイ部内に複数のセルビットライン均等化部３１０を有する。当該セルビットライン均等化部３１０は、自分と隣接するビットラインセンスアンプ部の電圧均等化信号を受信して動作する。すなわち、図３の第３セルアレイ部ＣＥＬＬ ＡＲＲＡＹ ０上にあるセルビットライン均等化部３１０は、自己の位置が第４ビットラインセンスアンプ部ＢＬＳＡ ３０に近いため、第４電圧均等化信号ＢＬＥＱ３０信号を受信して動作する。その反面、前記セルビットライン均等化部３１０と同様に第３セルアレイ部ＣＥＬＬ ＡＲＲＡＹ ２０に位置するセルビットライン均等化部３２０は、その位置が第３ビットラインセンスアンプ部ＢＬＳＡ ２０に近いため、第３電圧均等化信号ＢＬＥＱ ２０を受信して動作する。

通常、セルアレイ部は、ダミーワードラインを有する。したがって、セルビットライン均等化部３１０が電圧均等化信号を受信するために新たに配線をする必要なく、ダミーワードラインに電圧均等化信号を接続し、前記ダミーワードラインを前記セルビットライン均等化部３１０に印加することができる。電圧均等化信号を受信したダミーワードラインは、図面ではＢＬＥＱ＿ＷＬと表示されている。

セルビットライン均等化部３１０をセルアレイ部に配置する理由は、ビットライン対の電圧均等化信号が行われる位置を分散し、ビットライン対電圧均等化信号の効率を高めるためである。したがって、セルビットライン均等化部３１０は、図に示すように、セルアレイ部のビットライン対の終端に位置することが好ましい。すなわち、セルビットライン均等化部３１０は、当該ビットライン対と接続された第３ビットラインセンスアンプ部ＢＬＳＡ ２０と最も遠く離れたビットライン対の終端に位置する。

図４は、図３の第２ビットラインセンスアンプ部と第１セルアレイ部及び第２セルアレイ部の詳しい構成図である。

同図に示すように、本発明のメモリ装置の第２ビットラインセンスアンプ部ＢＬＳＡ １０は、従来の構成と同様にビットライン対の電圧を増幅するビットラインセンスアンプ４０１、ビットライン対電圧均等化信号ＢＬＥＱによってビットライン対をプリチャージするプリチャージ部４０３、選択されないセルアレイ部側のビットライン対を遮断するビットライン対孤立化部４０４Ｕ，４０４Ｄ、カラムアドレスによって生成される信号ＹＩにより、データを出力端ＳＩＯ，ＳＩＯＢに出力する出力部４０５、及びビットラインセンスアンプ部のビットライン均等化部４０２Ｕ，４０２Ｄを備える。

また、本発明のメモリ装置のセルアレイ部は、上述したように、その内部にセルビットライン均等化部４１０，４２０を有する。

図５Ａ〜図５Ｃは、図４に示したセルビットライン均等化部の構成を示す回路図である。
セルビットライン均等化部４１０，４２０は、ビットライン対を接続する１つ以上のトランジスタで構成され得る。

図５Ａに示すセルビットライン均等化部は、ビットラインＢＬ及びビットラインバーＢＬＢを接続する１つのトランジスタで構成され、図に示すように、トランジスタのゲートにダミーワードラインＢＬＥＱ＿ＷＬの電圧が印加される。

図５Ｂに示すセルビットライン均等化部は、ビットラインＢＬとビットラインバーＢＬＢとの間に直列接続された２つのトランジスタで構成され、図に示すように、各トランジスタのゲートにダミーワードラインＢＬＥＱ＿ＷＬの電圧が印加される。また、２つのトランジスタの接続ノードを介してビットラインプリチャージ電圧ＶＢＬＰの印加を受けることのできるように構成され得る。この場合、セルビットラインの均等化動作の際、セルアレイ部からビットラインプリチャージ電圧ＶＢＬＰを直接供給することができるという長所があり、データを読み出すように選択されなかったセルアレイ部側のビットライン対がフローティングされる問題を防止することができる。

図５Ｃに示すセルビットライン均等化部は、ビットラインＢＬとビットラインバーＢＬＢとの間に３つのトランジスタで構成される。第１トランジスタは、ビットラインＢＬ及びビットラインバーＢＬＢを接続し、ダミーワードラインＢＬＥＱ＿ＷＬの電圧がゲートに印加される。第２トランジスタ及び第３トランジスタは、ビットラインＢＬとビットラインバーＢＬＢとの間に直列接続されており、その接続ノードを介してビットラインプリチャージ電圧ＶＢＬＰが印加されるように構成され得る。また、前記ダミーワードラインＢＬＥＱ＿ＷＬの電圧をゲートにそれぞれ印加する。

上記図５Ａ〜図５Ｃに示すように、トランジスタを用いてセルビットライン均等化部を構成する場合、前記トランジスタとして、セルアレイ部のセル処理に用いられるセルトランジスタを用いることができる。すなわち、セル処理でＮＭＯＳトランジスタが用いられる場合、ビットライン均等化部にも同じ処理によって製造されるＮＭＯＳトランジスタを用いることができ、この場合、製造がさらに容易になるという長所がある。

図３〜図５Ｃを参照して第１セルアレイ部ＣＥＬＬ ＡＲＲＡＹ ００が選択された場合の動作について説明する。

アクティブ動作の際、図３の第１ブロック選択部ＢＬＯＣＫ ＳＥＬＥＣＴＩＯＮ ＵＮＩＴ ００で第１セルアレイ部ＣＥＬＬ ＡＲＲＡＹ ００が選択されると、第１ブロック選択信号ｂｓ＿００がアクティブになり、第１電圧均等化信号調節部ＢＬＥＱ ＳＩＧＮＡＬ ＧＥＮＥＲＡＴＩＯＮ ＵＮＩＴ ００及び第２電圧均等化信号調節部ＢＬＥＱ ＳＩＧＮＡＬ ＧＥＮＥＲＡＴＩＯＮ ＵＮＩＴ １０で第１電圧均等化信号ＢＬＥＱ ００及び第２電圧均等化信号ＢＬＥＱ １０を「ロー」にディセーブルさせる。このとき、第３電圧均等化信号ＢＬＥＱ２０、第４電圧均等化信号ＢＬＥＥＱ３０などの残りの信号は「ハイ」を維持する。

したがって、「ロー」レベルの第１電圧均等化信号ＢＬＥＱ １０を受信する図４のビットライン均等化部４０２Ｕ，４０２Ｄ内のトランジスタＭ６，Ｍ７は、全てターンオフされる。そして、第２センスアンプ部ＢＬＳＡ １０と接続されたセルアレイ部のうち、選択されなかった第２セルアレイ部ＣＥＬＬ ＡＲＲＡＹ １０は、第２ビットライン対孤立化部４０４Ｄによって第２センスアンプ部ＢＬＳＡ １０との接続が切れる。すなわち、第２ビットライン対孤立化部４０４Ｄ内のトランジスタがＢＩＳＬ信号によってターンオフされ、第２セルアレイ部ＣＥＬＬ ＡＲＲＡＹ １０内の第２ビットライン対ＢＬＤ、ＢＬＢＤと第２センスアンプ部ＢＬＳＡ １０との接続が切れる。

しかし、このとき、選択されなかったセルアレイ部１０上にあるセルビットライン均等化部４１０は「ハイ」状態の第３電圧均等化信号ＢＬＥＱ ２０をダミーワードラインＢＬＥＱ＿ＷＬ２０Ｕを介して受信し、セルビットライン均等化部４１０の両端の第２ビットライン対ＢＬＤ，ＢＬＢＤに対する電圧均等化作業を行う。仮りに、前記セルビットライン均等化部４１０が前記図５Ｂまたは図５Ｃに示すビットライン均等化部として構成される場合、選択されなかった第２セルアレイ部ＣＥＬＬ ＡＲＲＡＹ １０側の第２ビットライン対ＢＬＤ，ＢＬＢＤがビットラインプリチャージ電圧ＶＢＬＰとして均等化されるため、フローティングされる問題を防止することができる。

したがって、第２セルアレイ部ＣＥＬＬ ＡＲＲＡＹ １０のビットライン対ＢＬＤ，ＢＬＢＤは、ビットラインプリチャージ電圧ＶＢＬＰを維持するようになり、再びプリチャージ命令によって電圧均等化信号及びＢＩＳＬ信号が全て「ハイ」となって、再びビットライン対電圧均等化信号が開始しても、既に第２セルアレイ部ＣＥＬＬ ＡＲＲＡＹ １０のビットライン対ＢＬＤ，ＢＬＢＤは、ビットラインプリチャージ電圧ＶＢＬＰを維持していたため、電圧均等化作業及びプリチャージ動作にかかる時間を短縮することができる。

図６は、図４のビットラインセンスアンプ部の構成を変形した実施形態を示す構成図である。同図に示すように、本発明のメモリ装置は、ビットラインセンスアンプ部にあったビットライン均等化部を除去した形で実施することもできる。セルアレイ部にもセルビットライン均等化部が存在するため、従来のようにビットラインセンスアンプ部にビットライン均等化部を必要としないためである。

図６に示すように、ビットラインセンスアンプ部にビットライン均等化部を備えない場合は、前記ビットライン均等化部が占有しない分、ビットラインセンスアンプ部の面積を低減することができるという長所がある。

上述の本発明は、ビットライン均等化部をセルアレイ部に備えるため、セルアレイ部側でもビットライン対電圧均等化信号がなされ、さらに速く、かつ、効率的にビットライン対の電圧均等化信号が可能であるという長所がある。

また、ビットライン均等化部にビットラインプリチャージ電圧を印加する形で実施する場合は、従来のように、ビットライン対がフローティングされる問題を防止することができる。したがって、ビットライン対がビットラインプリチャージ電圧を長い時間に維持させ、そのため、ビットライン対電圧均等化信号動作またはプリチャージ動作にかかる時間損失を低減させるという効果がある。

また、ビットラインセンスアンプ部において、従来のビットライン均等化部を除去した形で実施する場合は、ビットラインセンスアンプ部の面積を低減させることができるという効果がある。

尚、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲内から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。

特に、図には、ビットライン均等化部がセルアレイ部の終端に配置され、ダミーワードラインの印加を受ける形の実施形態を示しているが、ビットライン均等化部は、セルアレイ部のいずれの位置にも配置されることができ、ダミーワードラインでなく、新しく配線するなど、様々な方法によって電圧均等化信号を受信することができることは、本発明の技術分野の通常の専門家であれば分かるものである。

従来のセルアレイ部がビットラインセンスアンプ部を共有する（Ｓｈａｒｅｄ ＢＬＳＡ）メモリ装置の構造を示すブロック図 図１のセルアレイ部及びビットラインセンスアンプ部を詳しく示す構成図 本発明によるセルアレイにビットライン均等化部を備えたメモリ装置の一実施形態を示す構成図 図３の第１セルアレイ部、第２ビットラインセンスアンプ部１０及び第２セルアレイ部１０を詳しく示す構成図 本発明に係るビットライン均等化部の実施形態を示す構成図 本発明に係るビットライン均等化部の実施形態を示す構成図 本発明に係るビットライン均等化部の実施形態を示す構成図 図４のビットラインセンスアンプ部の構成を変形した一実施形態を示す構成図

符号の説明

３１０、３２０ セルビットライン均等化部

Claims (15)

1. 複数のビットライン対と、前記複数のビットライン対のうち、偶数番目のビットライン対に対応し、第１ビットライン均等化信号を受信する複数の第１ビットライン均等化部と、前記複数のビットライン対のうち、奇数番目のビットライン対に対応し、第２ビットライン均等化信号を受信する複数の第２ビットライン均等化部とを備えるセルアレイ部と、
   前記偶数番目のビットライン対に接続され、前記第２ビットライン均等化信号を受信する第１ビットラインセンスアンプ部と、
   前記奇数番目のビットライン対に接続され、前記第１ビットライン均等化信号を受信する第２ビットラインセンスアンプ部と
   を備え、
   前記第１ビットラインセンスアンプ部と前記第２ビットラインセンスアンプ部とのうち１つのビットラインセンスアンプ部は、前記セルアレイの上端に位置し、他の１つのビットラインセンスアンプ部は、前記セルアレイの下端に位置することを特徴とし、
   前記複数の第１ビットライン均等化部は、前記偶数番目のビットライン対で前記第１ビットラインセンスアンプ部の反対側終端に位置し、前記複数の第２ビットライン均等化部は、前記奇数番目のビットライン対で前記第２ビットラインセンスアンプ部の反対側終端に位置することを特徴とするメモリ装置。
2. 前記複数の第１ビットライン均等化部及び複数の第２ビットライン均等化部のそれぞれは、
   ゲートを介して自分に対応するビットライン均等化信号を受信し、自分に対応するビットライン対のビットラインとビットラインバーとを接続する１つのトランジスタとして構成されることを特徴とする請求項１に記載のメモリ装置。
3. 前記トランジスタが、
   前記セルアレイ部に用いられるセルトランジスタと同じ工程によって製造されるトランジスタであることを特徴とする請求項２に記載のメモリ装置。
4. 前記複数の第１ビットライン均等化部及び複数の第２ビットライン均等化部のそれぞれは、
   自分に対応するビットライン均等化信号をそれぞれのゲートを介して受信する２つのトランジスタを備え、
   前記２つのトランジスタが、自分に対応するビットライン対のビットラインとビットラインバーとの間に直列に接続され、前記２つのトランジスタの互いの接続端子にビットラインプリチャージ電圧が印加されることを特徴とする請求項１に記載のメモリ装置。
5. 前記２つのトランジスタが、
   前記セルアレイ部に用いられるセルトランジスタと同じ工程によって製造されるトランジスタであることを特徴とする請求項４に記載のメモリ装置。
6. 前記複数の第１ビットライン均等化部及び複数の第２ビットライン均等化部のそれぞれは、
   自分に対応するビットライン均等化信号を、ゲートを介して受信し、自分に対応するビットライン対のビットラインとビットラインバーとの間に接続された第１トランジスタと、
   前記自分に対応するビットライン均等化信号を、ゲートを介して受信し、前記自分に対応するビットライン対の前記ビットラインと前記ビットラインバーとの間に直列で接続され、互いに接続端子にビットラインプリチャージ電圧が印加される第２トランジスタ及び第３トランジスタを備えたことを特徴とする請求項１に記載のメモリ装置。
7. 前記第１〜第３トランジスタが、
   前記セルアレイ部に用いられるセルトランジスタと同じ工程によって製造されるトランジスタであることを特徴とする請求項６に記載のメモリ装置。
8. 前記第１ビットラインセンスアンプ部は、
   前記第２ビットライン均等化信号に応答して、前記偶数番目のビットライン対を均等化し、
   前記第２ビットラインセンスアンプ部は、
   前記第１ビットライン均等化信号に応答して、前記奇数番目のビットライン対を均等化することを特徴とする請求項１に記載のメモリ装置。
9. それぞれ複数のビットライン対及び信号線を介して互いに接続される複数のビットライン均等化部を備えた複数のセルアレイ部と、
   それぞれ隣接する２つのセルアレイ部によって共有される複数のビットラインセンスアンプ部と
   を備え、
   前記ビットライン均等化部のそれぞれは、当該ビットライン対を均等化し、前記セルアレイ部に当該する互いに隣接する２つのビットラインセンスアンプ部は、前記ビットライン対に交互に接続され、それぞれビットライン均等化信号を受信し、
   前記ビットライン均等化部のそれぞれは、当該ビットライン対の一端に位置し、当該ビットライン対の他端は、前記隣接する２つのビットラインセンスアンプ部のうち１つと接続され、前記隣接する２つのビットラインセンスアンプ部のうち他の１つに入力されるビットライン均等化信号を受信することを特徴とするメモリ装置。
10. 前記ビットライン均等化部が、
    ゲートを介して前記ビットライン均等化信号を受信し、前記ビットライン対のビットラインとビットラインバーを接続する１つのトランジスタとして構成されることを特徴とする請求項９に記載のメモリ装置。
11. 前記トランジスタが、
    前記セルアレイ部に用いられるセルトランジスタと同じ工程によって製造されるトランジスタであることを特徴とする請求項１０に記載のメモリ装置。
12. 前記ビットライン均等化部が、
    前記ビットライン均等化信号をそれぞれのゲートを介して受信する２つのトランジスタを備え、
    前記２つのトランジスタが、前記ビットライン対のビットラインとビットラインバーとの間に直列で接続され、２つのトランジスタの互いの接続端子にビットラインプリチャージ電圧が印加されることを特徴とする請求項９に記載のメモリ装置。
13. 前記２つのトランジスタが、
    前記セルアレイ部に用いられるセルトランジスタと同じ工程によって製造されるトランジスタであることを特徴とする請求項１２に記載のメモリ装置。
14. 前記ビットライン均等化部が、
    前記ビットライン均等化信号を、ゲートを介して受信し、前記ビットライン対のビットラインとビットラインバーとの間に接続された第１トランジスタと、
    前記ビットライン均等化信号を、ゲートを介して受信し、前記ビットライン対の前記ビットラインと、前記ビットラインバーの間に直列で接続され、互いに接続端子にビットラインプリチャージ電圧が印加される第２トランジスタ及び第３トランジスタを備えたことを特徴とする請求項９に記載のメモリ装置。
15. 前記第１〜第３トランジスタが、
    前記セルアレイ部に用いられるセルトランジスタと同じ工程によって製造されるトランジスタであることを特徴とする請求項１４に記載のメモリ装置。

Images