KR101006431B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명의 반도체 메모리 장치는 비트라인 또는 비트라인-바가 각각 나란히 배열된 듀얼 오픈 비트라인 구조의 반도체 메모리 장치로서, 인접하는 적어도 한 쌍의 비트라인, 또는 인접하는 적어도 한 쌍의 비트라인-바 간에 접속되어 비트라인 이퀄라이즈 신호에 의해 구동되는 커플링 제어부를 포함한다.
오픈 비트라인, 커플링

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로는 오픈 비트라인 구조의 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치의 고집적화를 실현하기 위하여 최근에는 오픈 비트라인 구조(6F2)로 반도체 메모리 장치를 구현하고 있다.
오픈 비트라인 구조는 비트라인 및 비트라인-바가 동일한 셀 매트에 구비되어 있는 기존의 폴디드(Folded) 비트라인 구조와 달리, 비트라인 및 비트라인-바가 서로 다른 셀 매트에 존재한다.
도 1은 일반적인 오픈 비트라인 구조 반도체 메모리 장치의 구성을 설명하기 위한 도면이다.
도시한 것과 같이, 반도체 메모리 장치는 복수의 셀 매트(10-1, 10-2)를 포함하고, 각 셀 매트(10-1, 10-2)는 워드라인(WL10~WL1i, WL20~WL2i) 및 오픈 비트라인(BL0~BLn, /BL0~/BLn) 간에 접속되어 있는 복수의 메모리 셀을 구비한다. 아울러, 각 셀 매트(10-1, 10-2) 간에는 센스앰프 블록(20)이 배치되며, 각각의 센스앰프(SA)에는 인접하는 두 셀 매트의 메모리 셀에 접속된 비트라인(BL0-/BL0~BLn- /BLn)이 공통 접속된다.
최근 개발되고 있는 오픈 비트라인 구조의 반도체 메모리 장치는 도 1에 도시한 것과 같이 인접 센스앰프에 접속된 비트라인 또는 비트라인-바가 나란히 배열되어 있으며, 이를 듀얼 오픈 비트라인 구조라 한다.
이러한 구조의 반도체 메모리 장치에서, 센싱 동작을 위해 특정 비트라인(예를 들어, BL1)이 선택된 경우 인접 센스앰프에 접속된 비트라인(BL2)과 선택된 비트라인(BL1) 간에 커플링 현상이 일어난다.
마찬가지로, 특정 비트라인(예를 들어, BL2)이 선택된 경우, 선택된 비트라인-바(/BL2)와 인접 센스앰프에 접속된 비트라인-바(/BL3) 간에 커플링 현상이 발생한다.
이에 따라 반도체 메모리 장치가 오동작하여 신뢰성이 저하되는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 오픈 비트라인 구조의 반도체 메모리 장치에서 인접 비트라인 간의 커플링 현상을 제거할 수 있는 반도체 메모리 장치를 제공하는 데 그 기술적 과제가 있다.
본 발명의 다른 기술적 과제는 오픈 비트라인 구조의 반도체 메모리 장치에서 인접 비트라인을 전기적으로 절연시킬 수 있는 반도체 메모리 장치를 제공하는 데 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 반도체 메모리 장치는 비트라인 또는 비트라인-바가 각각 나란히 배열된 듀얼 오픈 비트라인 구조의 반도체 메모리 장치로서, 인접하는 적어도 한 쌍의 비트라인, 또는 인접하는 적어도 한 쌍의 비트라인-바 간에 접속되어 비트라인 이퀄라이즈 신호에 의해 구동되는 커플링 제어부를 포함한다.
또한, 본 발명의 다른 실시예에 의한 반도체 메모리 장치는 비트라인 또는 비트라인-바가 각각 나란히 배열된 듀얼 오픈 비트라인 구조의 반도체 메모리 장치로서, 워드라인과 비트라인 간에 접속된 복수의 메모리 셀을 구비하는 복수의 셀 매트; 상기 셀 매트 간에 배치되어 인접 셀 매트에 포함된 메모리 셀의 비트라인이 접속되는 복수의 센스앰프를 구비하는 센스앰프 블록; 및 인접하는 적어도 한 쌍의 비트라인, 또는 인접하는 적어도 한 쌍의 비트라인-바 간에 접속되어 비트라인 이 퀄라이즈 신호에 의해 구동되는 커플링 제어부;를 포함한다.
본 발명에 의하면 인접 비트라인 간의 커플링 현상을 제거하여 반도체 메모리 장치의 동작 신뢰성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으로 설명한다.
도 2는 본 발명의 일 실시예에 의한 반도체 메모리 장치의 구성도이다.
도시한 것과 같이, 본 발명에 의한 반도체 메모리 장치는 듀얼 오픈 비트라인 구조의 반도체 메모리 장치이며, 워드라인과 비트라인 간에 접속된 복수의 메모리 셀을 구비하는 복수의 셀 매트(10-1, 10-2), 셀 매트(10-1, 10-2) 간에 배치되어 인접 셀 매트에 포함된 메모리 셀의 비트라인이 접속되는 복수의 센스앰프를 구비하는 센스앰프 블록(20) 및 인접 비트라인 또는 비트라인-바 간에 접속되며 비트라인 이퀄라이즈 신호(BLEQ)에 의해 구동되는 커플링 제어부(100)를 포함한다.
본 발명의 바람직한 실시예에서, 커플링 제어부(100)는 인접 비트라인 또는 인접 비트라인-바 중, 물리적으로 근접해 있는 인접 비트라인 또는 인접 비트라인-바 간에 접속된다.
비트라인 이퀄라이즈 신호(BLEQ)는 하이(high) 레벨인 경우 센스앰프 파워라인(RTO)과 센스앰프 접지라인(SB)의 전압을 특정 전압(VBLP)으로 만들어 비트라인 및 비트라인-바를 동일한 전압 레벨이 되도록 한다. 또한, 센싱 동작을 위해 비트 라인 이퀄라이즈 신호(BLEQ)가 로우(low) 레벨이 되면 비트라인(BL) 및 비트라인-바(/BL)에 차지 쉐어링(charge sharing)이 개시된다.
즉, 비트라인 이퀄라이즈 신호(BLEQ)는 센스앰프를 프리차지시키거나 비트라인 및 비트라인-바에 인가되는 데이터를 증폭시키기 위해 인가되는 신호로서, 이를 이용하여 커플링 제어부(100)를 구동함으로써 인접 비트라인 간의 커플링 현상을 방지할 수 있다.
도 3은 도 2에 도시한 커플링 제어부의 일 예시도이다.
도시한 것과 같이, 본 발명에 의한 커플링 제어부(100)는 인접 비트라인(BLj, BLj+1) 또는 인접 비트라인-바(/BLj, /BLj+1) 간에 접속되어 비트라인 이퀄라이즈 신호(BLEQ)에 의해 구동되는 스위칭 소자로 구성할 수 있다.
센싱 동작을 위해 비트라인 이퀄라이즈 신호(BLEQ)가 로우 레벨이 되는 경우, 스위칭 소자는 턴오프되어 인접 비트라인 또는 인접 비트라인-바를 전기적으로 절연시킨다.
따라서, 비트라인 및 비트라인-바가 나란하게 배열된 듀얼 오픈 비트라인 구조에서, 특정 비트라인이 활성화되고 센스앰프가 구동된 경우 인접 비트라인과의 커플링 현상에 의해 반도체 메모리 장치가 오동작하는 것을 방지할 수 있다.
한편, 커플링 제어부(100)는 비트라인 이퀄라이즈 신호(BLEQ)가 로우 레벨로 인가될 때 턴오프되는 NMOS 트랜지스터로 구성하는 것이 바람직하다.
이러한 커플링 제어부(100)는 도 2에 도시한 것과 같이 물리적으로 인접해 있는 인접 비트라인(BLj+1, BLj+2), 또는 인접 비트라인-바(/BLj, /BLj+1) 간에 형 성할 수 있지만 이에 한정되는 것은 아니다.
즉, 도 4에 도시한 것과 같이 인접한 모든 비트라인 또는 비트라인-바 간에 커플링 제어부(100)를 형성하는 것도 가능하다.
도 4는 본 발명의 다른 실시예에 의한 반도체 메모리 장치의 구성도이다.
도시한 것과 같이, 커플링 제어부(100)는 인접하는 비트라인(BLj, BLj+1)(BLj+1, BLj+2) 및 인접하는 비트라인-바(/BLj, /BLj+1)(BLj+1, BLj+2) 간에 접속된다.
이와 같이 구성하는 경우 센스앰프 동작시 물리적으로 근접하게 배열된 비트라인 또는 비트라인-바 간의 커플링 현상은 물론, 이격되어 형성된 인접 비트라인 또는 비트라인-바 간의 커플링 현상 또한 제거할 수 있다.
도 5는 본 발명에 적용되는 센스앰프의 회로도로서, 인접하는 한 쌍의 센스앰프(20-1, 20-2) 및 이와 비트라인(비트라인-바)를 통해 접속된 커플링 제어부(100)를 도시하였다.
각 센스앰프(20-1, 20-2)는 비트라인 이퀄라이즈 신호(BLEQ)에 의해 비트라인 및 비트라인-바에 동일한 레벨(VBLP)의 전위를 인가하는 프리차지부(210), 센스앰프 접지라인 신호(SB)에 의해 비트라인 및 비트라인-바에 인가된 전위를 증폭하는 제 1 증폭부(220), 센스앰프 파원라인 신호(RTO)에 의해 비트라인 및 비트라인-바에 인가된 전위를 증폭하는 제 2 증폭부(230), 제 1 및 제 2증폭부(230)에 의해 비트라인 및 비트라인-바의 전압 차이가 일정 레벨 이상이 되면 칼럼 선택 신호(YI)에 의해 비트라인 및 비트라인-바의 증폭된 데이터를 입출력 라인(SIOj, /SIOj)(SIOj+1, /SIOj+1)으로 출력하는 출력부(240), 제 1 비트라인 분리신호(BISL)에 의해 인접 메모리 셀과 센스앰프 간을 절연시키는 제 1 절연부(250) 및 제 2 비트라인 분리신호(BISH)에 의해 인접 메모리 셀과 센스앰프를 절연시키는 제 2 절연부(260)를 포함한다.
다만, 듀얼 오픈 비트라인 구조에서 센스앰프와 인접 메모리 셀과의 분리는 불필요하므로 제 1 및 제 2 절연부(250, 260)는 생략 가능하다.
한편, 인접 비트라인(BLj, BLj+1) 또는 비트라인-바(/BLj, /BLj+1) 간에 커플링 제어부(100)가 접속되며, 비트라인 이퀄라이즈 신호(BLEQ)에 의해 이를 구동한다.
예를 들어, 센스앰프(20-1) 동작시 커플링 제어부(100)를 구성하는 스위칭 소자를 턴오프시킬 수 있으며, 이에 따라 인접 비트라인(BLj, BLj+1) 또는 비트라인-바(/BLj, /BLj+1)가 전기적으로 절연되어 커플링 현상을 방지할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명은 비트라인 또는 비트라인-바가 각각 나란히 배열되어 있는 듀얼 오픈 비트라인 구조의 반도체 메모리 장치에서, 인접 비트라인 또는 인접 비트라인-바 간의 커플링 현상을 방지할 수 있다.
따라서, 반도체 메모리 소자의 동작 신뢰성을 개선할 수 있다.
도 1은 일반적인 오픈 비트라인 구조 반도체 메모리 장치의 구성을 설명하기 위한 도면.
도 2는 본 발명의 일 실시예에 의한 반도체 메모리 장치의 구성도,
도 3은 도 2에 도시한 커플링 제어부의 일 예시도,
도 4는 본 발명의 다른 실시예에 의한 반도체 메모리 장치의 구성도,
도 5는 본 발명에 적용되는 센스앰프의 회로도이다.
<도면의 주요 부분에 대한 부호 설명>
10-1, 10-2 : 셀 매트 20 : 센스앰프
100 : 커플링 제어부

Claims (5)

  1. 비트라인 또는 비트라인-바가 각각 나란히 배열된 듀얼 오픈 비트라인 구조의 반도체 메모리 장치로서,
    인접하는 적어도 한 쌍의 비트라인, 또는 인접하는 적어도 한 쌍의 비트라인-바 간에 접속되어 비트라인 이퀄라이즈 신호에 의해 구동되어 인접하는 한 쌍의 비트라인, 또는 인접하는 한 쌍의 비트라인-바를 전기적으로 연결하거나 절연시키는 커플링 제어부를 포함하고, 상기 커플링 제어부는, 인접하는 모든 비트라인, 또는 인접하는 모든 비트라인-바 간에 접속되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 커플링 제어부는, 스위칭 소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 비트라인 또는 비트라인-바가 각각 나란히 배열된 듀얼 오픈 비트라인 구조의 반도체 메모리 장치로서,
    워드라인과 비트라인 간에 접속된 복수의 메모리 셀을 구비하는 복수의 셀 매트;
    상기 셀 매트 간에 배치되어 인접 셀 매트에 포함된 메모리 셀의 비트라인이 접속되는 복수의 센스앰프를 구비하는 센스앰프 블록; 및
    인접하는 적어도 한 쌍의 비트라인, 또는 인접하는 적어도 한 쌍의 비트라인-바 간에 접속되어 비트라인 이퀄라이즈 신호에 의해 구동되어 인접하는 한 쌍의 비트라인, 또는 인접하는 한 쌍의 비트라인-바를 전기적으로 연결하거나 절연시키는 커플링 제어부;
    를 구비하고, 상기 커플링 제어부는, 인접하는 모든 비트라인 및 인접하는 모든 비트라인-바 간에 접속되는 반도체 메모리 장치.
  5. 삭제
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