KR20110106687A - 비트라인 프리차지 동작을 개선한 반도체 메모리 장치 - Google Patents

비트라인 프리차지 동작을 개선한 반도체 메모리 장치 Download PDF

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KR20110106687A
KR20110106687A KR1020100025877A KR20100025877A KR20110106687A KR 20110106687 A KR20110106687 A KR 20110106687A KR 1020100025877 A KR1020100025877 A KR 1020100025877A KR 20100025877 A KR20100025877 A KR 20100025877A KR 20110106687 A KR20110106687 A KR 20110106687A
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박상균
이정배
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삼성전자주식회사
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Abstract

비트라인 프리차지 동작을 개선한 반도체 메모리 장치가 개시된다. 본 발명의 일실시예에 따른 오픈 비트라인(Open Bit-line) 메모리 구조를 갖는 반도체 메모리 장치는, 메모리 어레이의 가장자리(edge)에 배치되며 제1 및 제2 비트라인 사이에 연결되는 제1 센스앰프를 포함하는 제1 센스앰프 블록과, 상기 제1 센스앰프 블록에 인접하게 배치되며 제3 및 제4 비트라인 사이에 연결되는 제2 센스앰프를 포함하는 제2 센스앰프 블록과, 상기 제1 및 제2 비트라인 중 적어도 하나의 비트라인에 연결되는 커패시터를 포함하는 커패시터 블록과, 상기 제1 센스앰프 블록과 상기 제2 센스앰프 블록 사이에 배치되며 상기 제1 및 제2 비트라인 중 적어도 하나의 비트라인과 상기 제3 및 제4 비트라인 중 적어도 하나의 비트라인을 전기적으로 연결시키는 밸런스 스위치 블록을 구비하는 것을 특징으로 한다.

Description

비트라인 프리차지 동작을 개선한 반도체 메모리 장치{Semiconductor memory device having an improved operation of precharging bitlines}
본 발명의 실시예는 반도체 메모리 장치에 관한 것으로써, 자세하게는 비트라인 프리차지 동작을 개선한 반도체 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치는 메모리 셀의 구조에 따라 두 개 이상의 타입으로 분류되며, 또한 비트라인 센스 앰프(BLSA)의 구조에 따라 두 개 이상의 타입으로 분류될 수 있다. 일예로서, 반도체 장치는 메모리 셀의 구조에 따라 8F2와 6F2 등으로 분류가 가능하며, 또한 반도체 장치는 비트라인 센스 앰프의 구조에 따라 오픈(open) BLSA와 폴디드(folded) BLSA로 분류될 수 있다.
반도체 장치의 집적화를 증가시키기 위하여 칩 사이즈를 감소시키는 것이 필요하다. 일예로서, 메모리 셀의 구조에 따르면 6F2 타입의 집적도가 8F2에 비해 더 높으며, BLSA의 구조에 따르면 폴디드(folded) BLSA의 집적도가 오픈(open) BLSA에 비해 더 높다. 그러나, 상기 6F2 타입의 메모리 셀의 구조가 채용되는 경우에는 폴디드(folded) BLSA가 적용될 수 없으며, 오픈(open) BLSA만이 적용이 가능하다. 그러나, 상기 오픈(open) BLSA가 적용되는 경우, 오픈(open) BLSA의 구조 상 메모리 장치 내에 더미 셀 블록이 더 구비되어야 하나, 상기와 같은 더미 셀 블록은 반도체 장치의 집적도를 저하시키는 문제가 발생한다.
본 발명의 실시예가 이루고자 하는 기술적 과제는, 더미 셀 블록에 기인한 집적도 저하 문제를 개선할 수 있는 반도체 메모리 장치를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 오픈 비트라인(Open Bit-line) 메모리 구조를 갖는 반도체 메모리 장치는, 메모리 어레이의 가장자리(edge)에 배치되며, 제1 및 제2 비트라인 사이에 연결되는 제1 센스앰프를 포함하는 제1 센스앰프 블록과, 상기 제1 센스앰프 블록에 인접하게 배치되며, 제3 및 제4 비트라인 사이에 연결되는 제2 센스앰프를 포함하는 제2 센스앰프 블록과, 상기 제1 및 제2 비트라인 중 적어도 하나의 비트라인에 연결되는 커패시터를 포함하는 커패시터 블록 및 상기 제1 센스앰프 블록과 상기 제2 센스앰프 블록 사이에 배치되며, 상기 제1 및 제2 비트라인 중 적어도 하나의 비트라인과 상기 제3 및 제4 비트라인 중 적어도 하나의 비트라인을 전기적으로 연결시키는 밸런스 스위치 블록을 구비하는 것을 특징으로 한다.
바람직하게는, 상기 제1 비트라인은 상기 커패시터에 연결되고, 상기 제2 비트라인은 메모리 어레이의 가장자리(edge)에 위치하는 제1 메모리 블록의 메모리 셀에 연결되는 것을 특징으로 한다.
또한 바람직하게는, 상기 제3 비트라인은 상기 제1 메모리 블록의 다른 메모리 셀에 연결되고, 상기 제4 비트라인은 상기 메모리 어레이의 내측에 배치되는 다른 메모리 블록의 메모리 셀에 연결되는 것을 특징으로 한다.
한편, 상기 밸런스 스위치 블록은, 제1 제어신호에 응답하여 상기 제2 비트라인과 상기 제3 비트라인을 전기적으로 연결시키는 밸런스 스위치를 구비할 수 있다.
한편, 상기 제1 센스앰프는, 상기 제1 및 제2 비트라인 사이에 연결되는 증폭회로 및 상기 제1 및 제2 비트라인 사이에 연결되며 제2 제어신호에 응답하여 상기 제1 및 제2 비트라인을 프리차지 시키는 프리차지부를 더 구비할 수 있다.
바람직하게는, 상기 제1 제어신호는 상기 제2 제어신호에 비하여 일정시간 지연된 위상을 갖는 것을 특징으로 한다.
한편, 상기 밸런스 스위치 블록은, MOS 트랜지스터로 구현되는 하나 이상의 밸런스 스위치를 구비할 수 있다.
한편, 본 발명의 다른 실시예에 따른 오픈 비트라인(Open Bit-line) 메모리 구조를 갖는 반도체 메모리 장치는, 메모리 어레이의 가장자리(edge)에 배치되는 제1 메모리 블록과, 상기 제1 메모리 블록의 양측에 배치되는 제1 및 제2 센스앰프 블록 및 상기 제1 센스앰프 블록에 연결되는 비트라인의 커패시턴스를 조절하기 위하여 하나 이상의 커패시터를 포함하는 커패시터 블록을 구비하며, 상기 제1 센스앰프 블록은 제1 및 제2 비트라인 사이의 전압차를 센싱하는 제1 센스앰프를 구비하고, 상기 제2 센스앰프 블록은 제3 및 제4 비트라인 사이의 전압차를 센싱하는 제2 센스앰프를 구비하며, 상기 제1 센스앰프는 상기 제2 비트라인과 상기 제3 비트라인 사이에 연결되는 밸런스 스위치를 구비하는 것을 특징으로 한다.
한편, 본 발명의 또 다른 실시예에 따른 오픈 비트라인(Open Bit-line) 메모리 구조를 갖는 반도체 메모리 장치는, 제1 비트라인 및 제1 상보 비트라인과, 제1 비트라인 및 제1 상보 비트라인 사이에 연결되는 제1 센스앰프와, 상기 제1 상보 비트라인에 연결되는 커패시터와, 제2 비트라인 및 제2 상보 비트라인과, 제2 비트라인 및 제2 상보 비트라인 사이에 연결되는 제2 센스앰프 및 밸런스 제어신호에 응답하여 상기 제1 비트라인과 상기 제2 비트라인을 전기적으로 연결시키기 위한 밸런스 스위치를 구비하는 것을 특징으로 한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 2는 도 1의 반도체 메모리 장치에 구비되는 하나의 메모리 어레이를 나타내는 블록도이다.
도 3은 도 2의 반도체 메모리 장치를 구현하는 일예를 나타내는 회로도이다.
도 4a,b,c는 밸런스 스위치 블록의 구체적인 구현 예를 나타내는 회로도이다.
도 5a,b는 제어신호의 파형 및 비트라인의 전압레벨을 나타내는 파형도이다.
* 도면의 주요부분에 대한 부호의 설명 *
10: 반도체 메모리 장치
100: 제1 메모리 블록
200: 제1 센스앰프 블록
300: 제2 센스앰프 블록
400: 커패시터 블록
500: 밸런스 스위치 블록
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 블록도이다. 도 1에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 메모리 장치(10)는 다수의 메모리 어레이들을 구비한다. 또한 각각의 메모리 어레이는 하나 이상의 메모리 블록 및 하나 이상의 센스앰프 블록을 구비한다. 메모리 블록은 다수 개의 메모리 셀들을 구비하며, 또한 상기 센스앰프 블록은 다수 개의 센스앰프들을 구비할 수 있다. 메모리 어레이 내에서 가장자리(edge)에 배치되는 메모리 블록을 제1 메모리 블록으로 지칭할 수 있으며, 또한 내측에 배치되는 메모리 블록을 제2 메모리 블록으로 지칭할 수 있다. 또한, 메모리 어레이 내에서 가장자리(edge)에 배치되는 센스앰프 블록을 제1 센스앰프 블록으로 지칭할 수 있으며, 또한 내측에 배치되는 센스앰프 블록을 제2 센스앰프 블록으로 지칭할 수 있다.
또한, 반도체 메모리 장치(10)는 오픈(open) BLSA 구조를 가지며, 이에 따라 메모리 어레이 내에 구비되는 센스앰프 블록들 중 가장자리(edge)에 배치되는 제1 센스앰프 블록의 일측에는 더미 셀(Dummy Cell)이 배치되어야 하나, 본 발명의 일실시예에 따르면 반도체 메모리 장치(10)의 집적도를 향상하기 위하여 더미 셀(Dummy Cell)은 제거된다. 더미 셀이 제거되는 경우 비트라인(BL)과 상보 비트라인(BLB) 사이에 커패시턴스의 불균형이 발생할 수 있는데, 이와 같은 커패시턴스 불균형을 보상하기 위하여 반도체 메모리 장치(10) 내에 커패시터 블록이 배치된다.
일예로서, 제1 센스앰프 블록에 구비되는 제1 센스앰프는 비트라인과 상보 비트라인 사이에 연결되며, 비트라인은 제1 메모리 블록의 메모리 셀에 연결되고 상보 비트라인은 커패시터 블록 내의 커패시터에 연결될 수 있다. 이때, 상보 비트라인에 연결되는 커패시터의 커패시턴스 값은 메모리 셀에 기인하여 비트라인에 인가되는 커패시턴스의 양과 동일한 것이 바람직하다. 그러나, 반도체 공정상 상기 커패시터의 커패시턴스 값을 비트라인에 인가되는 커패시턴스의 양과 정확히 일치시키기는 어렵다. 이 경우, 제1 센스앰프에 연결되는 비트라인과 상보 비트라인을 프리차지 하는 동작을 수행함에 있어서, 비트라인과 상보 비트라인에 인가되는 커패시턴스 값이 서로 다르므로 비트라인과 상보 비트라인을 정확히 프리차지 전압으로 프리차지 시킬 수 없거나, 프리차지 동작을 수행하는데 소요되는 시간이 증가하게 된다. 이에 따라, 비트라인과 상보 비트라인 사이에 커패시턴스 불균형이 발생하면 프리차지 동작의 성능 저하를 야기시키게 된다.
본 발명의 일실시예에 따르면, 이와 같은 프리차지 동작의 성능 저하를 개선하기 위하여 밸런스 스위치 블록이 메모리 어레이 내에 구비된다. 밸런스 스위치 블록은 제1 비트라인 및 제1 상보 비트라인 중 어느 하나와 제2 및 제2 상보 비트라인 중 어느 하나를 전기적으로 연결시킨다. 바람직하게는, 비트라인들에 대한 프리차지 동작의 개시 이후 일정 시간 후에 제1 비트라인 및 제1 상보 비트라인 중 어느 하나와 제2 비트라인 및 제2 상보 비트라인 중 어느 하나를 전기적으로 연결시킨다. 제1 비트라인 및 제1 상보 비트라인이 가장자리(edge)에 위치하는 제1 센스앰프에 연결되는 경우, 프리차지 동작시 제1 비트라인 및 제1 상보 비트라인은 커패시턴스 불균형에 의하여 정확히 프리차지 전압에 도달하지 않을 수 있다. 반면에 제2 비트라인 및 제2 상보 비트라인이 내측에 위치하는 제2 센스앰프에 연결되는 경우, 프리차지 동작시 제2 비트라인 및 제2 상보 비트라인은 프리차지 전압과 동일 또는 거의 유사하게 도달하게 된다. 밸런스 스위치 블록을 구비함에 의하여, 제2 비트라인 및 제2 상보 비트라인의 전압 레벨이 제1 비트라인 및 제1 상보 비트라인의 전압에 영향을 주도록 함에 의하여, 제1 비트라인 및 제1 상보 비트라인의 전압이 프리차지 전압에 근접하도록 한다.
한편, 도 1에 도시된 바와 같이, 메모리 어레이 내에는 양측으로 가장자리(edge)에 위치하는 두 개의 제1 센스앰프 블록이 구비될 수 있다. 또한, 메모리 어레이 내에는 양측으로 가장자리(edge)에 위치하는 두 개의 제1 메모리 블록이 구비될 수 있다. 이 경우, 상기 밸런스 스위치 블록은 상기 두 개의 제1 센스앰프 블록 각각에 대응하여 배치될 수 있다.
도 1에 도시된 반도체 메모리 장치(10)의 보다 구체적인 구성을 도 2를 참조하여 설명하면 다음과 같다. 도 2는 도 1의 반도체 메모리 장치(10)에 구비되는 하나의 메모리 어레이를 나타내는 블록도이다.
도 2에 도시된 바와 같이, 반도체 메모리 장치(10)의 메모리 어레이의 가장자리(edge)에는 제1 센스앰프 블록(200)이 배치되며, 제1 센스앰프 블록(200)은 하나 이상의 제1 센스앰프들(미도시)을 구비한다. 어느 하나의 제1 센스앰프(이하, 제1 센스앰프)는 비트라인(BL2)과 상보 비트라인(BLB2) 사이의 전압차를 센싱하고, 다른 제1 센스앰프는 비트라인(BL4)과 상보 비트라인(BLB4) 사이의 전압차를 센싱한다. 상기 비트라인들(BL2, BL4)은 제1 메모리 블록(100)에 구비되는 메모리 셀들에 연결되고, 상보 비트라인들(BLB2, BLB4)은 커패시터 블록(400)에 구비되는 커패시터에 연결된다.
또한, 메모리 어레이의 내측에는 제2 센스앰프 블록(300)이 배치되며, 제2 센스앰프 블록(300)은 하나 이상의 제2 센스앰프들(미도시)을 구비한다. 제2 센스앰프는 소정의 비트라인 및 상보 비트라인 사이에 연결될 수 있다. 일예로서, 제2 센스앰프에 연결되는 비트라인(BL1)은 제1 메모리 블록(100)에 구비되는 메모리 셀들에 연결되고, 상보 비트라인(BLB1)은 메모리 어레이의 내측에 위치하는 제2 메모리 블록(미도시)에 구비되는 메모리 셀들에 연결될 수 있다. 제1 메모리 블록(100)에 구비되는 메모리 셀들에 기인하여 비트라인(BL2)에 인가되는 커패시턴스 값은, 커패시터 블록(400)에 구비되는 커패시터의 커패시턴스 값과 동일해야 하나, 반도체 공정상 발생할 수 있는 오차에 의하여 비트라인(BL2)에 인가되는 커패시턴스 값과 상보 비트라인(BLB2)에 인가되는 커패시턴스 값에 차이가 발생할 수 있다. 반면에, 비트라인(BL1)과 상보 비트라인(BLB1)은 각각 동일한 공정에 의하여 형성되는 제1 메모리 블록의 셀들과 제2 메모리 블록의 셀들에 각각 연결되므로, 비트라인(BL1)과 상보 비트라인(BLB1)에 인가되는 커패시턴스 값은 서로 동일 또는 유사하다.
밸런스 스위치 블록(500)은 다수의 밸런스 스위치들(미도시)을 구비할 수 있다. 각각의 밸런스 스위치는, 제1 센스앰프에 연결되는 비트라인 및 상보 비트라인 중 어느 하나와, 제2 센스앰프에 연결되는 비트라인 및 상보 비트라인 중 어느 하나를 서로 전기적으로 연결시킨다. 일예로서, 상기 밸런스 스위치는 소정의 제어신호(일예로서, 밸런스 제어신호)에 응답하여 턴온됨으로써, 제1 센스앰프에 연결되는 제2 비트라인(BL2)을 제2 센스앰프에 연결되는 제1 비트라인(BL1)과 전기적으로 연결시킨다.
반도체 메모리 장치(10)의 프리차지 동작시, 메모리 어레이 내의 비트라인들은 동시에 프리차지 전압으로 프리차지 된다. 제1 센스앰프에 연결되는 제1 비트라인(BL1)과 제1 상보 비트라인(BLB1) 각각에 인가되는 커패시턴스 값에 오차가 발생할 수 있으므로, 이와 같은 커패시턴스 불균형은 프리차지 타임(Precharge time)에 영향을 주며, 또한 프리차지 동작에 따른 제1 센스앰프에 연결되는 비트라인과 상보 비트라인의 전압 레벨과 프리차지 전압 사이에 오차가 발생하게 된다. 이에 따라, 프리차지 동작이 수행되고 일정 시간 후에는, 제2 비트라인(BL2)과 제2 상보 비트라인(BLB2)의 전압레벨과 프리차지 전압과 사이의 오차는 상대적으로 크며, 반면에 제1 비트라인(BL1)과 제1 상보 비트라인(BLB1)의 전압레벨과 프리차지 전압 사이의 오차는 상대적으로 작다. 일정 시간 후에 밸런스 스위치 블록(500)의 스위치를 턴온 시킴으로써 제2 비트라인(BL2)과 제1 비트라인(BL1)이 전기적으로 연결되며, 제1 비트라인(BL1)에 인가된 전압이 제2 비트라인(BL2)의 전압레벨에 영향을 주도록 한다. 이에 따라 제2 비트라인(BL2)의 전압레벨이 프리차지 전압으로 근접하게 되며, 제2 비트라인(BL2)에 전기적으로 연결되는 제2 상보 비트라인(BLB2)의 전압레벨 또한 프리차지 전압으로 근접하게 된다.
도 3은 도 2의 반도체 메모리 장치를 구현하는 일예를 나타내는 회로도이다. 도 2 및 도 3을 참조하여 본 발명의 일실시예에 따른 반도체 메모리 장치(10)의 동작을 설명하면 다음과 같다.
제1 메모리 블록(100)은 다수의 메모리 셀들(110, 120,...)을 구비하며, 상기 다수의 메모리 셀들(110, 120,...)에 대한 데이터 기록/독출 동작을 위하여 다수 개의 제1 센스앰프들(210, 220,...)이 제1 센스앰프 블록(200)에 구비된다. 제1 센스앰프들(210, 220,...) 각각은 비트라인과 상보 비트라인의 전압차를 센싱하는 증폭회로(211, 221,...)와 비트라인과 상보 비트라인을 프리차지 시키기 위한 프리차지 회로(212, 222,...)를 포함할 수 있다. 도 3에 도시된 바와 같이, 어느 하나의 센스앰프(210)는 제2 비트라인(BL2)과 제2 상보 비트라인(BLB2) 사이에 연결되며, 증폭회로(211)와 프리차지 회로(212)를 포함한다. 프리차지 회로(212)는 하나 이상의 트랜지스터들을 구비하며, 프리차지 제어신호(PEQIJB1)에 응답하여 프리차지 전압(VBL)을 제2 비트라인(BL2)과 제2 상보 비트라인(BLB2)으로 제공하며, 이에 따라 제2 비트라인(BL2)과 제2 상보 비트라인(BLB2)을 프리차지 전압(VBL)으로 프리차지 시킨다.
또한, 다수 개의 제1 센스앰프들(210, 220,...) 각각은 커패시터 블록(400)에 구비되는 다수 개의 커패시터들(410, 420,...)에 각각 연결된다. 구체적으로는, 각각의 제1 센스앰프에 연결되는 비트라인과 상보 비트라인 중 어느 하나의 비트라인이 커패시터 블록(400)의 커패시터에 연결된다. 일예로서, 상기 제1 센스앰프(210)에 연결되는 제2 상보 비트라인(BLB2)의 일단에는 커패시터(410)가 연결된다. 상기 제1 센스앰프(210)는 제2 비트라인(BL2)과 제2 상보 비트라인(BLB2)의 전압차를 센싱하여 메모리 셀(110)에 저장된 데이터를 독출한다.
한편, 상술하였던 바와 같이 밸런스 스위치 블록(500)은 다수 개의 밸런스 스위치들(510, 520,...)을 구비하며, 다수 개의 밸런스 스위치들(510, 520,...) 각각은 다수 개의 제1 센스앰프들(210, 220,...) 각각에 대응하여 배치된다. 일예로서, 어느 하나의 밸런스 스위치(510)가 제1 센스앰프(210)에 대응하여 배치된다. 다수 개의 밸런스 스위치들(510, 520,...) 각각은 MOS 트랜지스터로 구현될 수 있으며, 또한 밸런스 제어신호(PEQIJB2)에 응답하여 스위칭된다. 일예로서, 밸런스 스위치(510)는 밸런스 제어신호(PEQIJB2)에 응답하여 스위칭되며, 제1 비트라인(BL1)과 제2 비트라인(BL2)을 전기적으로 연결시킨다. 즉, 제1 센스앰프(210)는 제2 비트라인(BL2)과 제2 상보 비트라인(BLB2)의 전압차를 센싱하고, 제1 센스앰프(210)에 인접하는 제2 센스앰프(미도시)는 제1 비트라인(BL1)과 제1 상보 비트라인(BLB1)의 전압차를 센싱하며, 밸런스 스위치(510)는 제1 센스앰프(210)에 연결되는 어느 하나의 비트라인과 제2 센스앰프(미도시)에 연결되는 어느 하나의 비트라인을 연결시킨다. 이에 따라, 비트라인들에 대한 프리차지 동작시, 제1 비트라인(BL1) 및 제1 상보 비트라인(BLB1)에 인가된 전압에 의하여 제2 비트라인(BL2) 및 제2 상보 비트라인(BLB2)의 비트라인의 전압이 변동되도록 한다.
메모리 어레이 내의 비트라인들은 프리차지 제어신호(PEQIJB1)에 응답하여 프리차지 된다. 이에 따라, 프리차지 동작에 따른 제1 센스앰프들(210, 220,...)에 연결되는 비트라인들의 전압레벨이 프리차지 전압(VBL)에 가까워지도록 하기 위하여, 밸런스 스위치 블록(500)을 제어하기 위한 밸런스 제어신호(PEQIJB2)는 상기 프리차지 제어신호(PEQIJB1)에 동기하는 것이 바람직하다. 일예로서, 프리차지 동작이 수행되고 난 후 일정 시간이 경과하면, 제1 센스앰프들(210, 220,...)에 연결되는 비트라인들의 전압레벨과 프리차지 전압(VBL) 사이에 오차가 존재하는 반면에, 제2 센스앰프들(미도시)에 연결되는 비트라인들의 전압레벨과 프리차지 전압(VBL)은 동일하거나 상대적으로 작은 오차만이 발생한다. 상기와 같이, 일정 시간이 경과하고 난 후 제2 센스앰프들(미도시)에 연결되는 비트라인들의 전압레벨이 안정화되고 난 후에, 제1 센스앰프들(210, 220,...) 각각에 연결되는 비트라인과 제2 센스앰프들(미도시) 각각에 연결되는 비트라인을 서로 연결시킨다. 이를 위하여, 밸런스 스위치(510)를 제어하기 위한 밸런스 제어신호(PEQIJB2)는 프리차지 제어신호(PEQIJB1)에 비하여 일정시간 지연된 위상을 갖도록 하는 것이 바람직하다.
한편, 앞서 도 2, 3에서는 밸런스 스위치 블록(500)이 제1 센스앰프 블록(200)과 서로 구분되는 구성인 것으로 설명되었다. 그러나, 본 발명은 이에 국한될 필요는 없으며, 제1 센스앰프 블록(200)이 밸런스 스위치들을 구비하는 것으로 설명되어도 무방하다. 즉, 메모리 어레이의 가장자리(edge)에 위치하는 제1 센스앰프 블록(200)에 구비되는 제1 센스앰프(210)는, 증폭회로(211)와 프리차지부(212) 외에 밸런스 스위치(510)를 구비할 수 있다. 제1 센스앰프(210)에 구비되는 밸런스 스위치(510)는, 상기 제1 센스앰프(210)에 인접한 제2 센스앰프(미도시)에 연결되는 어느 하나의 비트라인에 전기적으로 연결될 수 있다.
도 4a,b,c는 밸런스 스위치 블록(500)의 구체적인 구현 예를 나타내는 회로도이다. 도 4a에 도시된 바와 같이, 제1 센스앰프 블록은 다수 개의 제1 센스앰프들(210, 220, 230,...)을 구비하며, 제2 센스앰프 블록은 다수 개의 제2 센스앰프들(310, 320, 330,...)을 구비한다. 또한, 상기 제1 센스앰프들(210, 220, 230,...) 및 제2 센스앰프들(310, 320, 330,...) 각각에 대응하여 다수 개의 밸런스 스위치들(510, 520, 530,...)이 밸런스 스위치 블록(500) 내에 구비된다.
제1 센스앰프(210)는 제2 비트라인(BL2)과 제2 상보 비트라인(BLB2) 사이에 연결되며, 다른 제1 센스앰프(220)는 제4 비트라인(BL4)과 제4 상보 비트라인(BLB4) 사이에 연결되며, 또 다른 제1 센스앰프(220)는 제6 비트라인(BL6)과 제6 상보 비트라인(BLB6) 사이에 연결된다. 또한, 제2 센스앰프(310)는 제1 비트라인(BL1)과 제1 상보 비트라인(BLB1) 사이에 연결되며, 다른 제2 센스앰프(320)는 제3 비트라인(BL3)과 제3 상보 비트라인(BLB3) 사이에 연결되며, 또 다른 제2 센스앰프(320)는 제5 비트라인(BL5)과 제5 상보 비트라인(BLB5) 사이에 연결된다. 제1 센스앰프들(210, 220, 230,...)에 연결되는 비트라인 쌍들(BL2-BLB2, BL4-BLB4, BL6-BLB6)의 프리차지 후 일정 시간 이후의 전압레벨은 프리차지 전압(VBL)과 오차가 발생할 수 있다. 밸런스 제어신호(PEQIJB2)가 활성화되면, 제1 비트라인(BL1)과 제2 비트라인(BL2)이 전기적으로 연결된다. 또한, 제3 비트라인(BL3)과 제4 비트라인(BL4)이 전기적으로 연결되며, 제5 비트라인(BL5)과 제6 비트라인(BL6)이 전기적으로 연결된다. 제1, 제3, 제5 비트라인들(BL1, BL3, BL5)의 전압레벨은 제1 센스앰프들(210, 220, 230,...)에 연결되는 비트라인 쌍들(BL2-BLB2, BL4-BLB4, BL6-BLB6)에 영향을 주며, 이에 따라 상기 비트라인 쌍들(BL2-BLB2, BL4-BLB4, BL6-BLB6)의 전압레벨은 프리차지 전압(VBL)의 레벨로 근접하게 된다. 이에 따라, 가장자리(edge)에 위치하는 제1 센스앰프 블록(200)에 연결되는 비트라인들의 프리차지 동작의 시간을 감소할 수 있으며, 또한 프리차지 동작에 따른 비트라인들의 전압레벨을 프리차지 전압(VBL)에 근접하게 함으로써 메모리 동작 성능을 향상시킬 수 있다.
도 4b는 메모리 어레이의 양측으로 제1 센스앰프 블록이 배치되는 경우를 나타낸다. 메모리 어레이 내에는 좌측의 가장자리(edge)에 위치하는 제1 센스앰프(210A)와 우측의 가장자리(edge)에 위치하는 제1 센스앰프(210B)가 구비될 수 있다. 도시된 바와 같이, 일측의 제1 센스앰프(210A)는 제2 비트라인(BL2)과 제2 상보 비트라인(BLB2) 사이에 연결되며, 타측의 제1 센스앰프(210B)는 제n 비트라인(BLn)과 제n 상보 비트라인(BLBn) 사이에 연결된다. 제2 비트라인(BL2)은 메모리 셀(MC)에 연결되며 제2 상보 비트라인(BLB2)은 커패시터(410A)에 연결된다. 또한, 제n 비트라인(BLn)은 메모리 셀(MC)에 연결되며 제n 상보 비트라인(BLBn)은 커패시터(410B)에 연결된다.
가장자리(edge)에 위치하는 제1 센스앰프들(210A, 210B)에 연결되는 비트라인들의 프리차지 동작 성능 향상을 위하여, 밸런스 스위치들 또한 메모리 어레이의 양측의 가장자리(edge)에 위치하는 제1 센스앰프들(210A, 210B)에 대응하여 배치될 수 있다. 일예로서, 일측의 제1 센스앰프(210A)에 대응하여 밸런스 스위치(510A)가 배치되며, 또한 타측의 제1 센스앰프(210B)에 대응하여 밸런스 스위치(510B)가 배치될 수 있다. 상기 밸런스 스위치들(510A, 510B)은 밸런스 제어신호(PEQIJB2)에 의해 공통하게 제어될 수 있다. 밸런스 스위치(510A)가 턴온되는 경우, 제1 및 제1 상보 비트라인(BL1, BLB1)의 전압레벨이 제2 및 제2 상보 비트라인(BL2, BLB2)의 전압 레벨에 영향을 주며, 또한 밸런스 스위치(510B)가 턴온되는 경우, 제n-1 및 제n-1 상보 비트라인(BL(n-1), BLB(n-1))의 전압레벨이 제n 및 제n 상보 비트라인(BLn, BLBn)의 전압 레벨에 영향을 준다.
도 4c는 밸런스 스위치들과 비트라인에 대한 각종 연결 예를 나타내는 회로도이다. 도 4c의 (a)에 도시된 바와 같이, 가장자리(edge)에 위치하는 제1 센스앰프(210)에 연결되는 제2 비트라인(BL2)과 제2 상보 비트라인(BLB2)중 어느 하나의 비트라인은, 이에 인접한 다른 비트라인 쌍(일예로서, 제1 비트라인 쌍(BL1, BLB1)) 중 어느 하나에 연결될 수 있다. 또한, 상기 연결을 위해서 두 개 이상의 밸런스 스위치들(511, 512)이 배치될 수 있으며, 상기 밸런스 스위치들(511, 512)은 비트라인들 사이에 병렬하게 연결될 수 있다. 또한, 일예로서 도 4c에는 제2 비트라인(BL2)과 제1 비트라인(BL1) 사이에 두 개의 밸런스 스위치들(511, 512)이 배치되는 것이 예시되어 있으나, 상기 스위치들의 개수는 그 이상이어도 무방하다.
한편, 도 4c의 (b)에 도시된 바와 같이, 제2 상보 비트라인(BLB2)이 제1 비트라인 쌍(BL1, BLB1) 중 어느 하나에 연결되어도 무방하다. 일예로서, 도 4c의 (b)에는 제2 상보 비트라인(BLB2)이 제1 비트라인(BL1)에 연결되는 예가 도시되었다. 도 4c의 (b)에는 하나만의 밸런스 스위치(510)가 도시되었으나, (a)에 도시된 바와 같이 두 개 이상의 스위치들이 배치되어도 무방하다. 또한, 상기 밸런스 스위치(510)는 제2 상보 비트라인(BLB2)과 제1 상보 비트라인(BLB1) 사이에 연결되어도 무방하다. 또한, 구체적으로 도시되지는 않았으나, 도 4c의 (a)와 (b)에 도시된 실시예를 결합하여 밸런스 스위치들을 배치하여도 무방하다. 일예로서, 제1 비트라인(BL1)과 제2 비트라인(BL2) 사이에 밸런스 스위치를 배치하며, 또한 이와 동시에 제1 상보 비트라인(BLB1)과 제2 상보 비트라인(BLB2) 사이에 밸런스 스위치를 더 배치할 수 있다.
도 5a,b는 제어신호의 파형 및 비트라인의 전압레벨을 나타내는 파형도이다. 도 5a,b에 도시된 바와 같이, 메모리 어레이 내의 비트라인들을 프리차지시키기 위한 프리차지 제어신호(PEQIJB1)와 밸런스 스위치를 턴온시키기 위한 밸런스 제어신호(PEQIJB2)는 일정한 위상차를 가질 수 있다. 제2 센스앰프에 연결되는 비트라인들이 안정적으로 프리차지 전압 레벨로 도달한 후 밸런스 제어신호(PEQIJB2)가 활성화되는 것이 바람직하므로, 프리차지 제어신호(PEQIJB1)가 활성화된 후 일정 시간 후에 밸런스 제어신호(PEQIJB2)가 활성화될 수 있다. 프리차지 동작 구간은 일반적으로 수십 나노초의 시간에 해당할 수 있으며, 도 5a서는 프리차지 제어신호(PEQIJB1)가 활성화된 후 1.3 나노초(ns) 후에 밸런스 제어신호(PEQIJB2)가 활성화되는 예가 도시된다.
도 5b는 제1 센스앰프에 연결되는 제2 비트라인(BL2) 및 제2 상보 비트라인(BLB2)의 전압레벨 변화를 나타낸다. 밸런스 스위치가 구비되지 않는 경우, 프리차지 동작후 일정 시간 이후에는 제2 비트라인(BL2) 및 제2 상보 비트라인(BLB2)의 전압레벨과 프리차지 전압(VBL) 사이에 오차가 발생하게 되며, 이에 따라 프리차지 동작에 소요되는 시간이 증가하게 된다. 반면에, 밸런스 스위치가 구비되는 경우, 밸런스 제어신호(PEQIJB2)가 활성화됨에 따라 제1 및 제1 상보 비트라인(BL1, BLB1)의 전압이 제2 및 제2 상보 비트라인(BL2, BLB2)에 영향을 주게 되어 보다 빠른 시간에 제2 비트라인(BL2) 및 제2 상보 비트라인(BLB2)의 전압레벨이 프리차지 전압(VBL)으로 근접하게 된다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (17)

  1. 오픈 비트라인(Open Bit-line) 메모리 구조를 갖는 반도체 메모리 장치에 있어서,
    메모리 어레이의 가장자리(edge)에 배치되며, 제1 및 제2 비트라인 사이에 연결되는 제1 센스앰프를 포함하는 제1 센스앰프 블록;
    상기 제1 센스앰프 블록에 인접하게 배치되며, 제3 및 제4 비트라인 사이에 연결되는 제2 센스앰프를 포함하는 제2 센스앰프 블록;
    상기 제1 및 제2 비트라인 중 적어도 하나의 비트라인에 연결되는 커패시터를 포함하는 커패시터 블록; 및
    상기 제1 센스앰프 블록과 상기 제2 센스앰프 블록 사이에 배치되며, 상기 제1 및 제2 비트라인 중 적어도 하나의 비트라인과 상기 제3 및 제4 비트라인 중 적어도 하나의 비트라인을 전기적으로 연결시키는 밸런스 스위치 블록을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 비트라인은 상기 커패시터에 연결되고, 상기 제2 비트라인은 메모리 어레이의 가장자리(edge)에 위치하는 제1 메모리 블록의 메모리 셀에 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 제3 비트라인은 상기 제1 메모리 블록의 다른 메모리 셀에 연결되고, 상기 제4 비트라인은 상기 메모리 어레이의 내측에 배치되는 다른 메모리 블록의 메모리 셀에 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 밸런스 스위치 블록은,
    제1 제어신호에 응답하여 상기 제2 비트라인과 상기 제3 비트라인을 전기적으로 연결시키는 밸런스 스위치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 제1 센스앰프는,
    상기 제1 및 제2 비트라인 사이에 연결되는 증폭회로; 및
    상기 제1 및 제2 비트라인 사이에 연결되며 제2 제어신호에 응답하여 상기 제1 및 제2 비트라인을 프리차지 시키는 프리차지부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 제1 제어신호는 상기 제2 제어신호에 비하여 일정시간 지연된 위상을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서,
    상기 밸런스 스위치 블록은, MOS 트랜지스터로 구현되는 하나 이상의 밸런스 스위치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 오픈 비트라인(Open Bit-line) 메모리 구조를 갖는 반도체 메모리 장치에 있어서,
    메모리 어레이의 가장자리(edge)에 배치되는 제1 메모리 블록;
    상기 제1 메모리 블록의 양측에 배치되는 제1 및 제2 센스앰프 블록; 및
    상기 제1 센스앰프 블록에 연결되는 비트라인의 커패시턴스를 조절하기 위하여 하나 이상의 커패시터를 포함하는 커패시터 블록을 구비하며,
    상기 제1 센스앰프 블록은 제1 및 제2 비트라인 사이의 전압차를 센싱하는 제1 센스앰프를 구비하고, 상기 제2 센스앰프 블록은 제3 및 제4 비트라인 사이의 전압차를 센싱하는 제2 센스앰프를 구비하며, 상기 제1 센스앰프는 상기 제2 비트라인과 상기 제3 비트라인 사이에 연결되는 밸런스 스위치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 커패시터는, 상기 제1 비트라인의 커패시턴스가 상기 제2 비트라인의 커패시턴스에 대응하도록 상기 제1 비트라인의 커패시턴스를 조절하기 위해 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제8항에 있어서, 상기 제1 센스앰프는,
    상기 제1 및 제2 비트라인 사이에 연결되는 증폭회로; 및
    상기 제1 및 제2 비트라인 사이에 연결되며, 제1 제어신호에 응답하여 상기 제1 및 제2 비트라인을 프리차지 시키는 프리차지부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 밸런스 스위치는, 제2 제어신호에 응답하여 스위칭되어 상기 제2 비트라인과 상기 제3 비트라인을 전기적으로 연결시키는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 제1 제어신호는 비트라인들에 대한 프리차지 동작을 제어하기 위한 프리차지 제어신호이며, 상기 제2 제어신호는 상기 제1 제어신호보다 일정 시간 지연된 위상을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제11항에 있어서,
    상기 제2 제어신호는, 프리차지 동작에 따른 상기 제3 및 제4 비트라인들의 전압레벨이 안정화된 이후에 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 오픈 비트라인(Open Bit-line) 메모리 구조를 갖는 반도체 메모리 장치에 있어서,
    제1 비트라인 및 제1 상보 비트라인;
    제1 비트라인 및 제1 상보 비트라인 사이에 연결되는 제1 센스앰프;
    상기 제1 상보 비트라인에 연결되는 커패시터;
    제2 비트라인 및 제2 상보 비트라인;
    제2 비트라인 및 제2 상보 비트라인 사이에 연결되는 제2 센스앰프; 및
    밸런스 제어신호에 응답하여 상기 제1 비트라인과 상기 제2 비트라인을 전기적으로 연결시키기 위한 밸런스 스위치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서,
    상기 밸런스 스위치는, 프리차지 동작시 상기 제1 비트라인 및 제1 상보 비트라인의 전압과 상기 제2 비트라인 및 제2 상보 비트라인의 전압을 균등화하기 위해 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제14항에 있어서, 상기 제1 센스앰프는,
    상기 제1 비트라인 및 제1 상보 비트라인 사이에 연결되는 증폭회로; 및
    상기 제1 비트라인 및 제1 상보 비트라인 사이에 연결되며, 프리차지 제어신호에 응답하여 상기 제1 비트라인 및 제1 상보 비트라인을 프리차지 시키는 프리차지부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제16항에 있어서,
    상기 밸런스 제어신호는, 상기 프리차지 제어신호가 활성화된 후 일정 시간 이후에 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
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