KR20060082941A - 노이즈가 감소된 오픈 비트 라인 타입 반도체 메모리장치의 메모리 셀 어레이 - Google Patents

노이즈가 감소된 오픈 비트 라인 타입 반도체 메모리장치의 메모리 셀 어레이 Download PDF

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Abstract

본 발명은 노이즈가 감소된 오픈 비트 라인 타입 반도체 메모리 장치의 메모리 셀 어레이에 관한 것으로, 본 발명에 따른 오픈 비트 라인 타입 반도체 메모리 장치의 메모리 셀 어레이는 적어도 한 쌍의 메모리 블록들을 포함하고, 적어도 한 쌍의 메모리 블록들 중 하나는 비트 라인들과 제1 워드 라인들을 공유하는 제1 메모리 셀들과, 제1 더미 워드 라인들을 포함하고, 적어도 한 쌍의 메모리 블록들 중 다른 하나는 비트 라인들에 각각 대응하는 비트 바 라인들과 제2 워드 라인들을 공유하는 제2 메모리 셀들과, 제2 더미 워드 라인들을 포함한다. 바람직하게, 제1 워드 라인들 중 하나 또는 일부가 인에이블되고, 제2 워드 라인들이 모두 디세이블될 때, 제1 더미 워드 라인들은 모두 디세이블되고, 제2 더미 워드 라인들 중 하나가 인에이블된다. 본 발명에서는 더미 워드 라인을 이용하여, 비트 라인과 비트 바 라인에 동일한 전기적 환경을 제공함으로써, 노이즈를 감소시키고, 센스 앰프의 센싱 동작 특성을 향상시킬 수 있다.
더미 워드 라인, 셀 플레이트 전압, 메모리 블록

Description

노이즈가 감소된 오픈 비트 라인 타입 반도체 메모리 장치의 메모리 셀 어레이{Memory cell array of open bit line type semiconductor memory device with reduced noise}
도 1은 종래의 오픈 비트 라인 타입 반도체 메모리 장치의 메모리 셀 어레이를 나타내는 도면이다.
도 2는 종래의 폴디드(folded) 비트 라인 타입 반도체 메모리 장치의 메모리 셀 어레이를 나타내는 도면이다.
도 3은 본 발명의 일실시예에 따른 오픈 비트 라인 타입 반도체 메모리 장치의 메모리 셀 어레이를 나타내는 도면이다.
도 4는 본 발명의 다른 실시예에 따른 오픈 비트 라인 타입 반도체 메모리 장치의 메모리 셀 어레이를 나타내는 도면이다.
도 5는 도 4에 도시된 메모리 셀 어레이의 동작과 관련된 주요 신호들의 타이밍도이다.
〈도면의 주요 부분에 대한 부호의 설명〉
101, 201 : 메모리 셀 어레이
110, 120, 210, 220 : 메모리 블록
DWL1_1-DWL1_J, DWL2_1-DWL2_J : 더미 워드 라인
230 : 제1 프리차지 회로
240 : 제2 프리차지 회로
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 오픈 비트 라인 타입 반도체 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치는 메모리 셀 어레이의 구조에 따라 오픈 비트 라인 타입과 폴디드(folded) 비트 라인 타입으로 구분될 수 있다. 오픈 비트 라인 타입은 비트 라인들과 비트 바 라인들이 센스 앰프를 중심으로 이웃에 배치된 서로 다른 메모리 블록내에 존재한다. 이에 반해 폴디드 비트 라인 타입은 비트 라인들과 비트 바 라인들 모두가 하나의 메모리 블록내에 존재한다. 이러한 오픈 비트 라인 타입 반도체 메모리 장치의 메모리 셀 어레이가 도 1에 도시되어 있고, 폴디드 비트 라인 타입 반도체 메모리 장치의 메모리 셀 어레이가 도 2에 도시되어 있다. 도 1을 참고하면, 메모리 블록(11)은 비트 라인들(BL0, BL1, BL2)과 워드 라인들(WL0A, WL1A, WL2A)을 공유하는 메모리 셀들(CA0-CA5)을 포함하고, 메모리 블록(12)은 비트 바 라인들(/BL0, /BL1, /BL2)과 워드 라인들(WL0B, WL1B, WL2B)을 공유하는 메모리 셀들(CB0-CB5)을 포함한다. 또, 센스 앰프(13)는 상기 비트 라인(BL0)과 상기 비트 바 라인(/BL0)에 연결되고, 센스 앰프(14)는 상기 비트 라인(BL1)과 상기 비트 바 라인(/BL1)에 연결된다. 또, 센스 앰프(15)는 상기 비트 라 인(BL2)과 상기 비트 바 라인(/BL2)에 연결된다. 일반적으로, 메모리 셀 어레이에서는 워드 라인들과 비트 라인들이 교차되도록 배치되어 있기 때문에, 워드 라인이 인에이블될 때, 워드 라인과 비트 라인 사이에 존재하는 커플링 캐패시턴스(coupling capacitance)에 의하여 비트 라인의 전압도 약간 상승하게 된다. 결국, 상기 커플링 캐패시턴스에 의한 노이즈가 비트 라인에 발생하게 된다. 그러나 오픈 비트 라인 타입에서는 비트 라인과 비트 바 라인이 서로 다른 블록 내에 존재하기 때문에 상기 비트 라인과 상기 비트 바 라인에 서로 동일한 조건의 노이즈 성분이 발생되지 않는다. 이를 좀 더 상세히 설명하면, 예를 들어, 상기 메모리 블록(11)의 상기 워드 라인(WL0A)만이 인에이블되고, 상기 메모리 블록(12)내의 워드 라인들(WL0B-WL2B)이 인에이블되지 않는 경우가 존재할 수 있다. 이 때, 상기 비트 라인(BL0)에는 상기 워드 라인(WL0A)이 인에이블됨에 따라 커플링 노이즈가 발생된다. 하지만, 상기 메모리 블록(12)의 상기 비트 바 라인(/BL0)에는 상기 커플링 노이즈가 발생되지 않는다. 이처럼 상기 비트 라인(BL0)과 상기 비트 바 라인(/BL0)이 서로 다른 노이즈 환경에 놓이게 되면, 상기 센스 앰프(13)의 센싱 감도가 감소하게 된다. 결국, 상기 센스 앰프(13)가 상기 비트 라인(BL0)과 상기 비트 바 라인(/BL0)간의 미세 차이 전압을 고감도로 증폭하는 것이 어려워지게 된다.
한편, 도 2를 참고하면, 메모리 블록(21)은 비트 라인들(BL0, BL1), 비트 바 라인들(/BL0, /BL1), 및 워드 라인들(WL0-WL3)을 공유하는 메모리 셀들(Ce1-Ce8)을 포함한다. 센스 앰프(22)는 상기 비트 라인(BL0) 및 상기 비트 바 라인(/BL0)에 연결되고, 센스 앰프(23)는 상기 비트 라인(BL1) 및 상기 비트 바 라인(/BL1)에 연결 된다. 상기 메모리 블록(21)에서 특정 워드 라인이 인에이블될 때, 상기 특정 워드 라인에 교차되는 비트 라인들의 전압은 커플링 캐패시턴스에 의하여 약간 상승하게 된다. 결국, 상기 커플링 캐패시턴스에 의한 노이즈가 상기 비트 라인들에 발생하게 된다. 그러나 폴디드 비트 라인 타입에서는 비트 라인과 비트 바 라인이 서로 동일한 블록내에 존재하기 때문에 상기 비트 라인과 상기 비트 바 라인에 서로 동일한 조건의 노이즈 성분이 발생된다. 이를 좀 더 상세히 설명하면, 예를 들어, 상기 메모리 블록(21)의 상기 워드 라인(WL0)이 인에이블되는 경우가 존재할 수 있다. 이 때, 상기 비트 라인(BL0)과 상기 비트 바 라인(/BL0)에는 상기 워드 라인(WL0)이 인에이블됨에 따라 동일한 커플링 노이즈가 발생된다. 따라서 상기 센스 앰프(22)가 상기 비트 라인(BL0)과 상기 비트 바 라인(/BL0)간의 미세 차이 전압을 고감도로 증폭할 수 있다. 또, 상기 비트 라인(BL0)과 상기 비트 바 라인(/BL0)에 동일한 커플링 노이즈가 발생되면, 상기 커플링 노이즈 성분은 상기 센스 앰프(22)의 센싱 및 증폭 과정에서 함께 제거될 수 있다. 따라서 폴디드 비트 라인 타입의 센스 앰프는 오픈 비트 라인 타입에 비하여 상대적으로 우수한 센싱 특성을 가지게 된다. 하지만, 이러한 폴디드 타입 반도체 메모리 장치는 그 메모리 셀 어레이 면적이 오픈 비트 라인 타입에 비하여 (예를 들어, 25% 정도) 더 증가하게 되는 단점이 있다. 따라서 고집적화 추세에 있는 최근 반도체 메모리 장치의 제조 기술 동향에 비추어 볼 때, 폴디드 비트 라인 타입 보다는 그 점유 면적이 더 작은 오픈 비트 라인 타입의 반도체 메모리 장치가 사용되는 것이 더 바람직하다. 그러나, 상기 오픈 비트 라인 타입에서는 비트 라인과 비트 바 라인이 서로 다른 블록내에 존재 함에 따른 노이즈 환경의 차이에 의한 센싱 감도 저하의 문제점이 있기 때문에, 이에 대한 해결 방안이 절실하게 요구되고 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 더미 워드 라인을 이용하여, 비트 라인과 비트 바 라인에 동일한 전기적 환경을 제공함으로써, 노이즈를 감소시킬 수 있는 오픈 비트 라인 타입 반도체 메모리 장치의 메모리 셀 어레이를 제공하는데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 오픈 비트 라인 타입 반도체 메모리 장치의 메모리 셀 어레이는 적어도 한 쌍의 메모리 블록들을 포함하고, 적어도 한 쌍의 메모리 블록들 중 하나는 비트 라인들과 제1 워드 라인들을 공유하는 제1 메모리 셀들과, 제1 더미 워드 라인들을 포함하고, 적어도 한 쌍의 메모리 블록들 중 다른 하나는 비트 라인들에 각각 대응하는 비트 바 라인들과 제2 워드 라인들을 공유하는 제2 메모리 셀들과, 제2 더미 워드 라인들을 포함한다. 바람직하게, 제1 워드 라인들 중 하나 또는 일부가 인에이블되고, 제2 워드 라인들이 모두 디세이블될 때, 제1 더미 워드 라인들은 모두 디세이블되고, 제2 더미 워드 라인들 중 하나가 인에이블된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도 록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 일실시예에 따른 오픈 비트 라인 타입 반도체 메모리 장치의 메모리 셀 어레이를 나타내는 도면이다. 도 3을 참고하면, 메모리 셀 어레이(101)는 적어도 한 쌍의 메모리 블록들(110, 120)을 포함한다. 상기 메모리 블록(110)은 비트 라인들(BL11-BL13)과 워드 라인들(WL11-WL13)을 공유하는 메모리 셀들(C11-C16)과, 더미 워드 라인들(DWL1_1-DWL1_J)(J는 정수)을 포함한다. 실제로, 더미 워드 라인들은 상기 메모리 블록(110)의 양 쪽 에지(edge) 부분에 각각 형성되지만, 도 3에서는 도면의 간략화를 위해 한 쪽 에지 부분에 형성된 상기 더미 워드 라인들(DWL1_1-DWL1_J)만이 도시된다. 또, 상기 메모리 블록(120)은 비트 바 라인들(/BL11-/BL13)과 워드 라인들(WL21-WL23)을 공유하는 메모리 셀들(C21-C26)과, 더미 워드 라인들(DWL2_1-DWL2_J)(J는 정수)을 포함한다. 상기 메모리 블록(110)과 유사하게 상기 메모리 블록(120) 역시 양쪽 에지 부분에 더미 워드 라인들이 각각 형성되지만, 도 3에서는 도면의 간략화를 위해 한쪽 에지 부분에 형성된 상기 더미 워드 라인들(DWL2_1-DWL2_J)만이 도시된다. 통상적으로, 메모리 셀 어레이에서 가장자리에 형성되는 워드 라인은 반도체 제조 공정의 특성상 그 신뢰성을 확보할 수 없는 문제점이 있다. 따라서 메모리 셀 어레이의 가장자리에는 반도체 메모리 장치가 정상적으로 동작할 때 실질적으로 사용되지 않는 더미 워드 라인들이 형성되어 있다. 이렇게 더미 워드 라인들이 형성되면, 메모리 셀 어레이에 포함되는 전체 워드 라인들의 신뢰성이 확보될 수 있다.
한편, 상기 비트 라인(BL11)과 상기 비트 바 라인(/BL11)은 센스 앰프(102)에 연결되고, 상기 비트 라인(BL12)과 상기 비트 바 라인(/BL12)은 센스 앰프(103)에 연결되고, 상기 비트 라인(BL13)과 상기 비트 바 라인(/BL13)은 센스 앰프(104)에 연결된다. 도 3에 도시되지는 않았지만, 상기 메모리 블록들(110, 120)은 추가의 워드 라인들, 추가의 비트 라인들 또는 추가의 비트 바 라인들, 및 추가의 메모리 셀들을 더 포함한다. 상기 센스 앰프들(102-104)은 센스 앰프 제어 신호들(BLEQB, SAEN)에 응답하여, 각각 연결된 상기 비트 라인들(BL11, BL12, BL13)과 상기 비트 바 라인들(/BL11, /BL12, /BL13) 사이의 미세 차이 전압을 센싱하고 증폭한다.
상기와 같이 구성된 상기 메모리 셀 어레이(101)의 동작을 상세히 설명하면 다음과 같다. 먼저, 예를 들어, 상기 메모리 블록(110)의 상기 워드 라인(WL11)이 인에이블되고, 상기 메모리 블록(120)의 상기 워드 라인들(WL21-WL23)이 모두 디세이블되는 경우가 존재할 수 있다. 이 때, 상기 메모리 블록(120)의 상기 더미 워드 라인들(DWL2_1-DWL2_J) 중 하나가 더미 워드 라인 인에이블 신호(DEN2)에 응답하여 인에이블된다. 이 때, 상기 메모리 블록(120)에서 인에이블되는 더미 워드 라인은 상기 워드 라인(WL11)과 동일한 폭과 길이(즉, 로딩(loading)(또는 저항 값 및 캐패시터 값)를 가지는 것이 바람직하다. 즉, 인에이블되는 상기 메모리 블록(110)의 워드 라인에 따라, 상기 메모리 블록(120)에서 상기 더미 워드 라인들(DWL2_1-DWL2_J) 중 하나에 선택적으로 상기 더미 워드 라인 인에이블 신호(DEN2)가 입력된다. 여기에서, 상기 더미 워드 라인 인에이블 신호(DEN2)는 제어 회로(미도시)에 의해 발생되는 신호로서, 상기 제어 회로는 상기 워드 라인(WL11)이 인에이블될 때, 상기 더미 워드 라인 인에이블 신호(DEN2)를 인에이블시킨다.
도 3에서는 상기 더미 워드 라인(DWL2_1)에 상기 더미 워드 라인 인에이블 신호(DEN2)가 입력되는 것으로 도시되어 있다. 한편, 이 때, 상기 메모리 블록(110)의 상기 더미 워드 라인들(DWL1_1-DWL1_J)은 모두 디세이블된다. 결과적으로, 상기 메모리 블록(110)에서는 상기 워드 라인(WL11)이 인에이블되고, 상기 메모리 블록(120)에서는 상기 더미 워드 라인(DWL2_1)이 인에이블되므로, 상기 비트 라인(BL11)과 상기 비트 바 라인(/BL11)에는 동일한 노이즈 환경이 제공될 수 있다. 따라서, 상기 비트 라인(BL11)과 상기 비트 바 라인(/BL11)에서 발생한 노이즈가 상기 센스 앰프(102)의 센싱 및 증폭 과정에서 제거되므로, 상기 메모리 셀 어레이(101)의 동작에 따라 발생되는 노이즈가 감소될 수 있다.
반대로, 상기 메모리 블록(120)의 워드 라인(WL21)이 인에이블될 때, 상기 더미 워드 라인들(DWL2_1-DWL2_J)은 모두 디세이블되고, 상기 메모리 블록(1100의 상기 더미 워드 라인들(DWL1_1-DWL1_J) 중 하나가 더미 워드 라인 인에이블 신호(DEN1)에 응답하여 인에이블된다. 이 때, 상기 메모리 블록(110)에서 인에이블되는 더미 워드 라인은 상기 워드 라인(WL21)과 동일한 폭과 길이(즉, 로딩)를 가지는 것이 바람직하다. 즉, 인에이블되는 상기 메모리 블록(120)의 워드 라인에 따라, 상기 메모리 블록(110)에서 상기 더미 워드 라인들(DWL1_1-DWL1_J) 중 하나에 선택적으로 상기 더미 워드 라인 인에이블 신호(DEN1)가 입력된다. 여기에서, 상기 더미 워드 라인 인에이블 신호(DEN1)는 상기 제어 회로에 의해 발생되는 신호로서, 상기 제어 회로는 상기 워드 라인(WL21)이 인에이블될 때, 상기 더미 워드 라인 인에이블 신호(DEN2)를 인에이블시킨다. 결과적으로, 상기 메모리 블록(120)에서는 상기 워드 라인(WL21)이 인에이블되고, 상기 메모리 블록(110)에서는 상기 더미 워드 라인(DWL1_1)이 인에이블되므로, 상기 비트 라인(BL11)과 상기 비트 바 라인(/BL11)에는 동일한 노이즈 환경이 제공될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 오픈 비트 라인 타입 반도체 메모리 장치의 메모리 셀 어레이를 나타내는 도면이다. 도 4를 참고하면, 메모리 셀 어레이(201)는 적어도 한 쌍의 메모리 블록들(210, 220)을 포함한다. 상기 메모리 블록들(210, 220)의 구성 및 구체적인 동작은 한 가지 차이점을 제외하고, 상기 도 3을 참고하여 상술한 상기 메모리 블록들(110, 120)과 실질적으로 동일하다. 따라서, 상기 차이점을 중심으로 설명하고, 동일한 부분들에 대한 설명은 중복을 피하기 위하여 생략하기로 한다.
상기 메모리 블록들(210, 220)과 상기 메모리 블록들(110, 120)의 차이점은, 상기 메모리 블록(210)이 제1 프리차지 회로(230)를 더 포함하고, 상기 메모리 블록(220) 역시 제2 프리차지 회로(240)를 더 포함하는 것이다. 상기 제1 프리차지 회로(230)는 상기 비트 라인들(BL11, BL12, BL13)에 각각 소스가 연결되는 NMOS 트랜지스터들(N1-N3)을 포함한다. 상기 NMOS 트랜지스터들(N1-N3)의 드레인들에는 셀 플레이트(cell plate) 전압(VCP)이 입력되고, 그 게이트들에는 제1 프리차지 제어 신호(PRE1)가 입력된다. 상기 NMOS 트랜지스터들(N1-N3)은 상기 제1 프리차지 제어 신호(PRE1)에 응답하여 턴 온 또는 오프되고, 턴 온될 때, 상기 비트 라인들(BL11, BL12, BL13)을 상기 셀 플레이트 전압(VCP) 레벨로 각각 프리차지 한다. 여기에서, 상기 셀 플레이트 전압(VCP)은 상기 제1 및 제2 메모리 셀들(C11-C16, C21-C26) 각각에 입력된다. 이를 좀 더 상세히 설명하면, 상기 메모리 셀(C11)은 1개의 셀 트랜지스터(CT)와 1개의 셀 캐패시터(CC)를 포함한다. 상기 셀 캐패시터(CC)의 양단은 스토리지(storage) 노드와 셀 플레이트로 이루어져 있고, 상기 셀 캐패시터(CC)의 셀 플레이트에는 상기 셀 플레이트 전압(VCP)이 입력된다. 상기 셀 플레이트 전압(VCP)은 통상적으로 상기 스토리지 노드(즉, 셀 트랜지스터(CT)에 연결된 전극)의 '하이' 레벨의 전압에 대해 약 1/2 정도의 전압 레벨을 갖는다.
또, 상기 제2 프리차지 회로(240)는 상기 비트 바 라인들(/BL11, /BL12, /BL13)에 각각 소스가 연결되는 NMOS 트랜지스터들(N4-N6)을 포함한다. 상기 NMOS 트랜지스터들(N4-N6)의 드레인들에는 상기 셀 플레이트 전압(VCP)이 입력되고, 그 게이트들에는 제2 프리차지 제어 신호(PRE2)가 입력된다. 상기 NMOS 트랜지스터들(N4-N6)은 상기 제2 프리차지 제어 신호(PRE2)에 응답하여 턴 온 또는 오프되고, 턴 온될 때, 상기 비트 바 라인들(/BL11, /BL12, /BL13)을 상기 셀 플레이트 전압(VCP) 레벨로 각각 프리차지 한다. 여기에서, 상기 셀 플레이트 전압(VCP)은 셀 플레이트의 큰 캐패시턴스 성분에 의하여 레벨 변동이 비교적 적다.
도 5를 참고하여, 상기 메모리 셀 어레이(201)의 동작을 좀 더 상세히 설명한다. 도 5를 참고하면, 초기에, 상기 제1 및 제2 프리차지 제어 신호들(PRE1, PRE2)이 인에이블 상태이다. 따라서, 상기 NMOS 트랜지스터들(N1-N6)이 모두 턴 온되고, 상기 비트 라인들(BL11-BL13)과 상기 비트 바 라인들(/BL11-/BL13)은 상기 셀 플레이트 전압(VCP) 레벨로 프리차지 된다. 이 후, 상기 메모리 블록(210)의 워드 라인(WL11)이 인에이블되면, 더미 워드 라인들(DWL1_1-DWL1_J)은 모두 디세이블되고, 상기 메모리 블록(220)의 더미 워드 라인들(DWL2_1-DWL2_J) 중 상기 더미 워드 라인(DWL2_1)이 더미 워드 라인 인에이블 신호(DEN2)에 응답하여 인에이블된다. 그 결과 상기 비트 라인들(B11-BL13)과 상기 비트 바 라인들(/B11-/B13)에 동일한 노이즈 성분이 발생된다. 여기에서, 상기 워드 라인(WL11)이 인에이블되기에 앞서서, 즉, 설정 시간(D1)만큼 앞서서 상기 제1 프리차지 제어 신호(PRE1)가 디세이블된다. 그 결과 상기 워드 라인(WL11)이 인에이블되기에 앞서서 상기 NMOS 트랜지스터들(N1-N3)이 턴 오프된다. 따라서 상기 비트 라인들(B11-BL13)이 메모리 셀들(C11-C16)의 전압을 차지 쉐어링(charge sharing)한다. 또, 상기 제2 프리차지 제어 신호(PRE2)는 센스 앰프 제어 신호(SAEN)가 인에이블되기에 앞서, 즉, 설정 시간(D2)만큼 앞서서 디세이블된다. 그 결과 상기 센스 앰프들(202-204)이 센싱 동작하기에 앞서서 상기 NMOS 트랜지스터들(N4-N6)이 턴 오프되므로, 상기 센스 앰프들(202-204)에 의한 센싱 동작이 원활하게 이루어질 수 있다. 이 후, 상기 센스 앰프 제어 신호(SAEN)가 디세이블되고, 설정 시간(D3) 이 후에 상기 제1 및 제2 프리차지 제어 신호들(PRE1, PRE2)이 모두 다시 인에이블된다. 그 결과 상기 비트 라인들(B11-BL13)과 상기 비트 바 라인들(/B11-/B13)은 다시 상기 셀 플레이트 전압(VCP) 레벨로 프리차지 된다.
상술한 것과 같이, 상대적으로 레벨 변동이 적은 안정적인 상기 셀 플레이트 전압(VCP) 레벨로 상기 비트 라인들(B11-BL13)과 상기 비트 바 라인들(/B11-/B13) 이 프리차지 되므로, 상기 비트 라인들(B11-BL13)과 상기 비트 바 라인들(/B11-/B13)에 발생되는 노이즈 성분들이 감소될 수 있다. 또한, 상기 센싱 동작 이 후, 상기 비트 라인들(B11-BL13)과 상기 비트 바 라인들(/B11-/B13)의 프리차지 속도(tRP)가 빨라지는 효과가 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 더미 워드 라인을 이용하여, 비트 라인과 비트 바 라인에 동일한 전기적 환경을 제공함으로써, 노이즈를 감소시키고, 센스 앰프의 센싱 동작 특성을 향상시킬 수 있다.

Claims (7)

  1. 오픈 비트 라인 타입 반도체 메모리 장치의 메모리 셀 어레이에 있어서,
    적어도 한 쌍의 메모리 블록들을 포함하고,
    상기 적어도 한 쌍의 메모리 블록들 중 하나는 비트 라인들과 제1 워드 라인들을 공유하는 제1 메모리 셀들과, 제1 더미 워드 라인들을 포함하고,
    상기 적어도 한 쌍의 메모리 블록들 중 다른 하나는 상기 비트 라인들에 각각 대응하는 비트 바 라인들과 제2 워드 라인들을 공유하는 제2 메모리 셀들과, 제2 더미 워드 라인들을 포함하고,
    상기 제1 워드 라인들 중 하나 또는 일부가 인에이블되고, 상기 제2 워드 라인들이 모두 디세이블될 때, 상기 제1 더미 워드 라인들은 모두 디세이블되고, 상기 제2 더미 워드 라인들 중 하나가 인에이블되는 메모리 셀 어레이.
  2. 제1항에 있어서,
    상기 제2 워드 라인들 중 하나 또는 일부가 인에이블되고, 상기 제1 워드 라인들이 모두 디세이블될 때, 상기 제2 더미 워드 라인들은 모두 디세이블되고, 상기 제1 더미 워드 라인들 중 하나가 인에이블되는 메모리셀 어레이.
  3. 제2항에 있어서,
    상기 제1 더미 워드 라인들 중 하나에 제1 더미 워드 라인 인에이블 신호가 인가될 때, 해당 제1 더미 워드 라인이 인에이블되고, 상기 제2 더미 워드 라인들 중 하나에 제2 더미 워드 라인 인에이블 신호가 인가될 때, 해당 제2 더미 워드 라인이 인에이블되는 메모리 셀 어레이.
  4. 제3항에 있어서,
    상기 제1 더미 워드 라인 인에이블 신호가 인가되는 상기 제1 더미 워드 라인의 저항 값 및 캐패시터 값은 상기 제2 워드 라인들 중 인에이블된 하나의 저항 값 및 캐패시터 값과 동일하고,
    상기 제2 더미 워드 라인 인에이블 신호가 인가되는 상기 제2 더미 워드 라인의 저항 값 및 캐패시터 값은 상기 제1 워드 라인들 중 인에이블된 하나의 저항 값 및 캐패시터 값과 동일한 메모리 셀 어레이.
  5. 제1항에 있어서,
    상기 적어도 한 쌍의 메모리 블록들 중 하나는 제1 프리차지 제어 신호에 응답하여, 상기 비트 라인들을 설정된 전압 레벨로 프리차지하는 제1 프리차지 회로를 더 포함하고,
    상기 적어도 한 쌍의 메모리 블록들 중 다른 하나는 제2 프리차지 제어 신호에 응답하여, 상기 비트 바 라인들을 상기 설정된 전압 레벨로 프리차지하는 제2 프리차지 회로를 더 포함하는 메모리 셀 어레이.
  6. 제5항에 있어서,
    상기 비트 라인들 중 하나와 상기 비트 바 라인들 중 하나는 센스 앰프에 연결되고,
    상기 제1 워드 라인들 중 하나 또는 일부가 인에이블되기에 앞서 제1 설정 시간에 상기 제1 프리차지 회로가 상기 프리차지 동작을 정지하고, 상기 센스 앰프가 자신과 연결된 비트 라인 및 비트 바 라인간의 전압 차를 센싱하기에 앞서 제2 설정 시간에 상기 제2 프리차지 회로가 상기 프리차지 동작을 정지하는 메모리 셀 어레이.
  7. 제5항에 있어서,
    상기 설정된 전압은 상기 제1 및 제2 메모리 셀들에 각각 입력되는 셀 플레이트(cell plate) 전압인 메모리 셀 어레이.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100895512B1 (ko) * 2007-06-01 2009-04-30 삼성전자주식회사 반도체 메모리 장치
KR100911196B1 (ko) * 2007-12-07 2009-08-06 주식회사 하이닉스반도체 반도체 메모리 장치
US9251912B2 (en) 2013-12-03 2016-02-02 SK Hynix Inc. Semiconductor memory device and method of wafer burn-in test for the same

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100895512B1 (ko) * 2007-06-01 2009-04-30 삼성전자주식회사 반도체 메모리 장치
US7768853B2 (en) 2007-06-01 2010-08-03 Samsung Electronics Co., Ltd. Semiconductor memory device
KR100911196B1 (ko) * 2007-12-07 2009-08-06 주식회사 하이닉스반도체 반도체 메모리 장치
US7778104B2 (en) 2007-12-07 2010-08-17 Hynix Semiconductor Inc. Semiconductor memory apparatus
US9251912B2 (en) 2013-12-03 2016-02-02 SK Hynix Inc. Semiconductor memory device and method of wafer burn-in test for the same

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