KR20130132377A - 센스 증폭기 및 비트라인 절연을 갖는 반도체 메모리 장치 - Google Patents

센스 증폭기 및 비트라인 절연을 갖는 반도체 메모리 장치 Download PDF

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KR20130132377A
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Abstract

제 1 비트라인에 연결되고 제 2 비트라인과 관련되는 메모리 셀; 제 1 입/출력 노드 및 제 2 입/출력 노드를 포함하는 센스 증폭기; 및 상기 비트라인들과 상기 입/출력 노드들에 연결되는 아이솔레이터(isolator)를 포함하며, 상기 아이솔레이터는 상기 메모리 셀의 리프레쉬 동작 동안 비트라인 절연을 수행하도록 구성되고, 상기 비트라인 절연은 상기 제 1 입/출력 노드로부터 상기 제 1 비트라인을 전기적으로 분리하고 상기 제 2 입/출력 노드로부터 상기 제 2 비트라인을 전기적으로 분리하는 것과, 이것에 이어서 상기 제 2 비트라인이 상기 제 2 입/출력 노드로부터 전기적으로 분리된 상태로 남을 동안 상기 제 1 입/출력 노드에 상기 제 1 비트라인을 전기적으로 재연결하는 것을 포함하는, 반도체 메모리 장치에 관한 것이다.

Description

센스 증폭기 및 비트라인 절연을 갖는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE WITH SENSE AMPLIFIER AND BITLINE ISOLATION}
본 발명은 일반적으로 반도체 메모리 장치들, 더욱 상세하게는, 센스 증폭기 및 비트라인 절연을 갖는 동적 랜덤 액세스 메모리(DRAM)에 관한 것이다.
오늘날의 휴대 전화, 랩탑, 태블릿 컴퓨터, 게임 콘솔, 셋톱 박스, GPS 유닛 및 다른 전자 기기들은 랜덤 액세스 메모리를 요구한다. 랜덤 액세스 메모리 중 한 형태는 동적 랜덤 액세스 메모리(DRAM)이며, 이는 이것의 높은 메모리 밀도(단위 면적이나 체적당 저장된 비트의 수)로 인해 자주 사용된다.
DRAM 장치들을 기재하는 배경 기술의 예시는, 1992년 9월 15일에 Cho 등에게 허여된 미국 특허 5,148,399(비트라인으로부터 선택적으로 분리가능한, 동적 랜덤 액세스 메모리용 센스 증폭기 회로) 및 2009년 3월 17일에 Kang에게 허여된 미국 특허 7,505,343(반도체 메모리 장치의 센스 증폭기 회로 및 그것의 구동 방법)을 포함한다.
Cho 등은, 한 쌍의 비트라인과 한 쌍의 센스 증폭기 노드 사이에 연결된 제 1 트랜지스터 결합부(transistor coupling section)를 갖는 센스 증폭기 회로를 포함하는 집적 회로 메모리 장치를 개시한다. 센스 증폭기 회로는, 센스 증폭기 노드들 중 하나를 선택적으로 방전시키기(discharge) 위해 센스 증폭기 노드들 사이에 연결된 제 1 센스 증폭기, 및 센스 증폭기 노드들 중 다른 하나를 선택적으로 충전시키기(charge) 위해 센스 증폭기 노드들 사이에 연결된 제 2 센스 증폭기 또한 포함한다.
Kang은, 저전압 동작을 수행하는 경우 불량한 구동 능력을 보상하기 위하여 센스 증폭기의 풀-다운 측의 스위칭 소자에 언더 드라이브(under-drive)가 적용되는 반도체 메모리 장치의 센스 증폭기 회로를 개시한다. 센스 증폭기 회로는, NMOS 트랜지스터로 구성된 풀-다운 소자 및 PMOS 트랜지스터로 구성된 풀-업 소자를 가지며 데이터 교환을 수행하기 위한 비트라인들 사이에서 형성되는 센스 증폭기와; 데이터 교환을 수행하기 위해 센스 증폭기에 풀-업 및 풀-다운 동작의 사용을 위한 구동 전압을 공급하고, 구동 전압을 제공하기 위한 시간에 포함되는 특정 기간 동안, 언더 드라이브를 수행하여, 그에 따라 풀-다운 동작의 사용을 위한 구동 전압이 사용되어서 센스 증폭기에 정상 상태에서 풀-다운 동작에서 사용된 전압보다 더 낮은 전압이 제공되게 하는 구동 컨트롤러를 포함한다.
Cho 등 및 Kang의 장치들과 같은 DRAM 장치들의 한 특징은, 이 장치들이 그것에 저장된 데이터를 유지하기 위해 반드시 리프레쉬되어야(refreshed) 한다는 점이다. 데이터의 리프레싱은 빈번하게 발생하며 전력을 소비한다. 이것은 휴대 전화 및 랩탑/태블릿 컴퓨터와 같은 배터리 작동 유닛에 문제가 될 수 있다. 그러므로 DRAM 장치에 저장된 데이터를 리프레싱하기 위해 전력 효율적인 방법 및 장치를 발명하는 것이 유익할 것이다.
제 1 넓은 측면에 따르면, 본 발명의 실시예는 제 1 비트라인에 연결되고 제 2 비트라인과 관련되는 메모리 셀; 제 1 입/출력 노드 및 제 2 입/출력 노드를 포함하는 센스 증폭기; 및 비트라인들과 입/출력 노드들에 연결되는 아이솔레이터(isolator)를 포함하는 반도체 메모리 장치를 제공하고자 하며, 여기서 아이솔레이터는 메모리 셀의 리프레쉬 동작 동안 제어가능하여, 제 1 비트라인이 제 1 입/출력 노드에 전기적으로 연결되거나 제 1 입/출력 노드로부터 전기적으로 분리되게 하고, 독립적으로, 제 2 비트라인이 제 2 입/출력 노드에 전기적으로 연결되거나 제 2 입/출력 노드로부터 전기적으로 분리되게 한다.
제 2 넓은 측면에 따르면, 본 발명의 실시예는 제 1 비트라인에 연결되고 제 2 비트라인과 관련되는 메모리 셀; 제 1 입/출력 노드 및 제 2 입/출력 노드를 포함하는 센스 증폭기; 및 비트라인들과 입/출력 노드들에 연결되는 아이솔레이터를 포함하는 반도체 메모리 장치를 제공하고자 하고, 여기서 아이솔레이터는 메모리 셀의 리프레쉬 동작 동안 비트라인 절연을 수행하도록 구성되며, 비트라인 절연은 제 1 입/출력 노드로부터 제 1 비트라인을 전기적으로 분리하고 제 2 입/출력 노드로부터 제 2 비트라인을 전기적으로 분리하는 것 - 이것에 뒤이어, 제 2 비트라인이 제 2 입/출력 노드로부터 전기적으로 분리된 상태로 남을 동안 제 1 입/출력 노드에 제 1 비트라인을 전기적으로 재연결하는 것 - 을 포함한다.
제 3 넓은 측면에 따르면, 본 발명의 실시예는 제 1 비트라인에 연결되고 제 2 비트라인과 관련되는 메모리 셀; 제 1 입/출력 노드 및 제 2 입/출력 노드를 포함하는 센스 증폭기; 및 비트라인과 입/출력 노드들에 연결되는 아이솔레이터를 포함하는 반도체 메모리 장치를 제공하고자 하고, 여기서 아이솔레이터는 메모리 셀의 리프레쉬 동작 동안 비트라인 절연을 수행하도록 구성되며, 비트라인 절연은, 제 1 비트라인이 제 1 입/출력 노드로부터 전기적으로 연결된 상태로 남을 동안 제 2 입/출력 노드로부터 제 2 비트라인을 전기적으로 분리하는 것을 포함한다.
제 4 넓은 측면에 따르면, 본 발명의 실시예는 제 1 비트라인과 연결되고 제 2 비트라인과 관련되는 메모리 셀을 리프레싱하는 방법을 제공하고자 하며, 이 방법은, 센스 증폭기의 제 1 입/출력 노드에 제 1 비트라인을 연결하고 센스 증폭기의 제 2 입/출력 노드에 제 2 비트라인을 연결하는 단계; 메모리 셀과 제 1 비트라인 사이에서 전하 공유를 트리거링(triggering)하는 단계; 제 1 입/출력 노드로부터 제 1 비트라인을 분리하고 제 2 입/출력 노드로부터 제 2 비트라인을 분리하는 단계; 센스 증폭기를 활성화하여 제 1 및 제 2 입/출력 노드들에서의 신호 증폭 공정을 개시하기 위해 단계; 및 제 2 비트라인이 제 2 입/출력 노드로부터 분리된 상태로 남을 동안 제 1 입/출력 노드에 제 1 비트라인을 재연결하는 단계를 포함한다.
제 5 넓은 측면에 따르면, 본 발명의 실시예는 제 1 비트라인과 연결되고 제 2 비트라인과 관련되는 메모리 셀을 리프레싱하는 방법을 제공하고자 하며, 이 방법은, 센스 증폭기의 제 1 입/출력 노드에 제 1 비트라인을 연결하고 센스 증폭기의 제 2 입/출력 노드에 제 2 비트라인을 연결하는 단계; 메모리 셀과 제 1 비트라인 사이에서 전하 공유를 트리거링(triggering)하는 단계; 제 1 비트라인이 제 1 입/출력 노드에 연결된 상태로 남을 동안 제 2 입/출력 노드로부터 제 2 비트라인을 분리하는 단계; 및 센스 증폭기를 활성화하여 제 1 및 제 2 입/출력 노드들에서의 신호 증폭 공정을 개시하는 단계를 포함한다.
동반하는 도면과 연계하여 본 발명의 특정 실시예에 대한 이하의 기재를 검토함에 따라 당업자에게는 본 발명의 다른 측면 및 특징이 명백해질 것이다.
본 발명의 실시예는 이제 첨부된 도면을 참조하여 단지 예를 들어서 기재될 것이다.
도 1은 본 발명의 실시예를 적용가능한 동적 랜덤 액세스 메모리(DRAM) 장치의 예시를 도시하는 블록도이다.
도 2는 본 발명의 실시예에 따라, 센스 증폭기의 예시를 도시하는 블록도이다.
도 3a는 "자동 리프레쉬 및 판독" 동작을 수행할 때 도 2의 센스 증폭기의 동작을 도시하는 타이밍도이다.
도 3b는 본 발명의 실시예에 따라, "셀프 리프레쉬" 동작을 수행할 때 도 2의 센스 증폭기의 동작을 도시하는 타이밍도이다.
도 3c는 본 발명의 다른 실시예에 따라, "셀프 리프레쉬"를 수행할 때, 도 2의 센스 증폭기의 동작을 도시하는 타이밍도이다.
도 4는 본 발명의 다른 실시예를 적용할 수 있는 DRAM 장치의 예시를 도시하는 블록도이다.
도 5는 본 발명의 대안적인 실시예에 따라, 센스 증폭기의 예시를 도시하는 블록도이다.
이어지는 상세한 설명에서, 본 발명이 실행될 수 있는 특정 샘플 실시예를 실례로서 도시하는 동반하는 도면들을 참조한다. 다른 실시예들이 활용될 수 있고 논리적, 기계적, 전기적 및 기타 변경사항들이 본 발명의 권리범위를 벗어나지 않고 이루어질 수 있다는 점이 이해되어야 한다. 그러므로 이하의 상세한 설명은 한정의 개념이 아니며 본 발명의 권리범위가 첨부되는 청구항에 의해 한정된다.
반도체 메모리 장치, 이 경우에, 동적 랜덤 액세스 메모리(DRAM)를 도시하는도 1을 참조한다.
DRAM 장치(100)는 DRAM 컨트롤러(101)와 N개의 행들과 M개의 열들로 배열된 메모리 셀 세트를 포함하는 메모리 어레이(102)를 포함한다. 각각의 메모리 셀은 데이터 비트로 표시되는 전하를 저장하기 위해 사용될 수 있다. 특정 메모리 셀은 MS(x,y)로 표시되고, 여기서 "x"(0으로부터 N-1의 범위)는 행을 나타내고 "y"(0으로부터 M-1의 범위)는 특정 메모리 셀이 위치한 열을 나타낸다.
DRAM 장치(100)는 또한 행 어드레스 디코더(113)를 포함한다. 행 어드레스 디코더(113)는 DRAM 컨트롤러(101)에 연결되고, 이 컨트롤러로부터 디코더는 판독되고, 기록하거나, 리프레시될 특정 메모리 셀이 위치하는 행의 식별정보(identity)를 수신한다. 행 어드레스 디코더(113)는 복수의 워드라인(WL(0), WL(1), ...,WL(N-1))에 연결된다. 워드라인(WL(0), WL(1), ...,WL(N-1)) 상의 전압은 제 1 공급 전압(VSS)과 높은 양의 전압(VPP) 사이에서 변화하도록 생성될 수 있다. 제 1 공급 전압(VSS)의 적절하지만 비제한적인 예시 값은 0V이지만, 높은 양의 전압(VPP) 적절하지만 비제한적인 예시 값은 3.0V이다. 워드라인들(WL(0), WL(1), ...,WL(N-1)) 중 특정 워드라인 상에 높은 양의 전압(VPP)을 위치시킴으로써, 메모리 어레이(102)의 해당 행이 "인에이블링"된다. 메모리 어레이(101)의 행을 인에이블링하는 효과는 이하의 설명에서 더욱 명백해질 것이다.
DRAM 장치(100)는 또한 열 어드레스 디코더(114)를 포함한다. 열 어드레스 디코더(114)는 DRAM 컨트롤러(101)에 연결되고, 이 컨트롤러로부터 디코더는 판독되거나 기록될 특정 메모리 셀이 위치하는 열의 식별정보를 수신한다.
DRAM 장치(100)는 또한 복수의 판독/기록 회로(RW(0), RW(1), ..., RW(M-1)) 및 복수의 센스 증폭기(SA(0), SA(1), ...,SA(M-1))를 포함하며, 이것들은 이하에서 더욱 상세히 기재될 것이다.
메모리 어레이(102) 내에서, 한 쌍의 비트라인은 각각의 특정 열을 따라 나아가고, 특정 열의 각각의 비트라인은 특정 열의 교번 셀을 그 열에 대한 해당 판독/기록 회로와 해당 센스 증폭기에 연결한다. 예컨대, 열 (0)에서, "좌측" 비트라인(BL(0))은 판독/기록 회로(RW(0))와 센스 증폭기(SA(0))에 메모리 셀들(MS(0,0), MS(2,0), MS(N-2,0))을 연결하고, 반면에 "우측" 비트라인(BL(0)*)은 동일한 판독/기록 회로(RW(0))와 동일한 센스 증폭기(SA(0))에 메모리 셀들(MS(1,0), MS(3,0), MS(N-1,0))을 연결한다. 유사한 방식으로, "좌측" 비트라인(BL(1))과 "우측" 비트라인(BL(1)*)은 열 (1)의 셀들의 교번 그룹들을 판독/기록 회로(RW(1))와 센스 증폭기(SA(1))에 연결한다. "좌측" 비트라인과 "우측" 비트라인을 갖는 유사한 상호연결 형식은 메모리 어레이의 다른 열, 즉, 열 (2)부터 열 (M-1)까지 적용될 수 있다. 물론, "좌측" 및 "우측"이라는 용어는 주어진 열에서 한 쌍의 비트라인에 있어서 편의와 간단함을 위해 사용되며 실제 구현 내에서 특정한 공간적인 위치에 비트라인을 국한시키기 위해 의도된 것이 아님을 이해해야 한다. "좌측" 및 "우측" 비트라인은 실제로 "제 1" 및 "제 2" 비트라인, "주요" 및 "상보적" 비트라인, "포지티브" 및 "네거티브" 비트라인 등으로 지칭 수 있다.
비제한적인 예시의 형태로서 도 1의 DRAM 장치(100)의 일부(200)를 도시하는 도 2를 이제 참조한다. 구체적으로, 일부(200)는 메모리 어레이(102)의 열 (1)의 메모리 셀들(MS(0,1), MS(1,1), MS(N-1,1))을 포함한다. (N은 짝수이되 꼭 모든 실시예에 해당될 필요는 없다고 가정.) 일부(200)의 부분을 형성하는 것은 메모리 어레이(102)의 열(1)과 관련된 판독/기록 회로(RW(1))와 센스 증폭기(SA(1))이다. 판독/기록 회로(RW(1))와 센스 증폭기(SA(1))에 연결된 한 쌍의 비트라인은 좌측 비트라인(BL(1))과 우측 비트라인(BL(1)*)을 포함하는 것이 상기될 것이다. 다음은 일부(200)의 소자들의 더욱 상세한 설명이 제공한다.
메모리 셀(MS(0,1))은 좌측 비트라인 BL(1)에 연결된 드레인과 전하 저장 커패시터(C(0))에 연결된 소스를 갖는 액세스 트랜지스터(AT(0))를 포함한다. 커패시터(C(0))의 다른 단자는 셀 플레이트 전압(VCP)(예컨대, VDD/2)에 연결된다. 트랜지스터(AT(0))는 또한 워드라인(WL(0))에 연결된 게이트를 갖는다. 유사하게, 메모리 셀(MS(2,1))은 좌측 비트라인 BL(1)에 연결된 드레인과 전하 저장 커패시터(C(2))에 연결된 소스를 갖는 액세스 트랜지스터(AT(2))를 포함한다. 커패시터(C(2))의 다른 단자는 셀 플레이트 전압(VCP)에 연결된다. 트랜지스터(AT(2))는 또한 워드라인(WL(2))에 연결된 게이트를 갖는다.
우측 비트라인(BL(1)*)에 관한 것을 제외하고, 동일한 설명이 메모리 셀(MS(1,1))에 적용된다. 구체적으로, 메모리 셀(MS(1,1))은 우측 비트라인(BL(1)*)에 연결된 드레인과 전하 저장 커패시터(C(1))에 연결된 소스를 갖는 액세스 트랜지스터(AT(1))를 포함한다. 커패시터(C(1))의 다른 단자는 셀 플레이트 전압(VCP)에 연결된다. 트랜지스터(AT(1))는 또한 워드라인(WL(1))에 연결된 게이트를 갖는다.
특히, 메모리 셀(MS(0,1)의 동작을 고려할 때, 워드라인(WL(0))이 행 어드레스 디코더(113)에 의해 인에이블링되면, 이것이 트랜지스터(AT(0))를 턴온하여 커패시터(C(0))를 좌측 비트라인(BL(1))에 전기적으로 연결한다. 메모리 셀(MS(0,1))에 논리 "1"을 기록하기 위해, 제 2 공급 전압(VDD)이 커패시터(C(0))양단에 적용되는 반면에, 메모리 셀(MS(0,1))에 논리 "0"를 기록하기 위해, 먼저 언급된 제 1 공급 전압(VSS)이 커패시터(C(0)) 양단에 적용된다. 제 2 공급 전압(VDD)의 적합하되 비제한적인 예시 값은 1.5V이다.
반대로, 워드라인(WL(0))이 디스에이블링되면, 이것은 트랜지스터(AT(0))를 턴오프하여 커패시터(C(0))로부터 좌측 비트라인(BL(1))을 전기적으로 분리한다. 이것은 커패시터(C(0))를 충전된 상태(또는 메모리 셀(MS(0,1)에 기록된 데이터 비트의 값에 따라, 방전된 상태)로 유지하려는 의도로 수행된다. 그러나 전하는 비교적 짧은 기간 이후에 커패시터(C(0))로부터(또는 커패시터 내로) 소멸될 것이며, 그러므로, 커패시터(C(0))의 원래 충전되거나 방전된 상태는 커패시터(C(0))에 주기적으로 재적용될 필요가 있다. 이것은 "리프레쉬" 동작의 목적이며, 이 동작은 차후에 메모리 셀(MS(0,1))을 판독함으로써 올바른 데이터 비트가 액세스가능하도록 바라는 경우 규칙적이고 빈번해야 한다. 후속 판독 동작에서 데이터 오류의 위험 없이 리프레쉬 동작들 사이에서 허용가능한 시간의 최대량은 커패시터(C(0))의 전하 저장 능력에 의해 결정된다. 업계에서, 리프레쉬 동작들 간의 시간(즉, "리프레쉬" 기간)이 대략 64 밀리초가 되도록 명시하는 것은 일반적이다.
판독/기록 회로(RW(1))는 NMOS 트랜지스터들(T9 및 T10)을 포함한다. 트랜지스터들(T9 및 T10)의 각각은 게이트, 소스 및 드레인을 갖는다. 트랜지스터(T9)의 드레인은 좌측 비트라인(BL(1))에 연결되고 트랜지스터(T9)의 소스는 제 1 데이터 라인(DB)에 연결된다. 트랜지스터(T10)의 드레인은 제 2 데이터 라인(DB*)에 연결되고 트랜지스터(T10)의 소스는 우측 비트라인(BL(1)*)에 연결된다. 제 1 데이터 라인(DB)과 제 2 데이터 라인(DB*)은 다른 센스 증폭기(SA(0), SA(2), SA(3), ..., SA(M-1))들에 유사하게 연결된다. 열 어드레스 디코더(114)에 의해 적용되는 열 어드레스 라인(Yi)은 트랜지스터들(T9 및 T10)의 게이트들에 연결된다. 열 어드레스 라인(Yi)의 전압은 제 1 공급 전압(VSS)과 제 2 공급 전압(VDD) 사이에서 변하도록 생성될 수 있다.
이제, 센스 증폭기(SA(1))에 있어서, 이 구성요소는 센스 증폭기 회로(210), 비트라인 이퀄라이저(220) 및 아이솔레이터(230)를 포함한다. 이제, 이러한 구성요소들의 각각이 기재된다.
비제한적인 실시예에서, 센스 증폭기 회로(210)는 교차 결합된 2개의 P-채널 트랜지스터(T5, T6)와 2개의 N-채널 트랜지스터(T7, T8)를 포함한다. 교차 결합 트랜지스터들은 한 쌍의 센싱 활성화 라인(SAP, SAN)을 통해 DRAM 컨트롤러(101)에 연결된다. 센스 증폭기 회로(210)는 교차 결합 트랜지스터들에 연결된 두 개의 입/출력 노드(321, 323)를 갖는다. 구체적으로, 트랜지스터들(T5, T6, T7, T8)의 각각은 게이트, 소스 및 드레인을 갖는다. 트랜지스터(T5)의 소스는 트랜지스터(T7)의 드레인, 트랜지스터(T6)의 게이트, 트랜지스터(T8)의 게이트 및 입출력 노드(321)에 연결된다. 게다가, 트랜지스터(T6)의 소스는 트랜지스터(T8)의 드레인, 트랜지스터(T5)의 게이트, 트랜지스터(T7)의 게이트 및 입출력 노드(323)에 연결된다. 또한, 트랜지스터(T5)의 게이트는 트랜지스터(T6)의 소스와 센싱 활성화 라인(SAP)에 연결된다. 최종적으로, 트랜지스터(T7)의 소스는 트랜지스터(T8)의 소스와 센싱 활성화 라인(SAN)에 연결된다. 센싱 활성화 라인(SAP)의 전압은 비트라인 사전충전 전압(VBL)과 제 2 공급 전압(VDD) 사이에서 변하도록 생성될 수 있으며, 반면에, 센싱 활성화 라인(SAN)의 전압은 제 1 공급 전압(VSS)과 미리 언급된 비트라인 사전충전 전압(VBL) 사이에서 변하도록 생성될 수 있다.
비제한적인 실시예에서, 비트라인 이퀄라이저(220)는 3개의 N-채널 트랜지스터(T2, T3 및 T4)를 포함한다. 트랜지스터(T2, T3 및 T4)의 각각은 게이트, 소스 및 드레인을 갖는다. 트랜지스터(T2)의 드레인은 좌측 비트라인(BL(1)) 사이에 연결되고 트랜지스터(T2)의 소스는 우측 비트라인(BL(1)*)에 연결된다. 트랜지스터(T3)의 드레인은 좌측 비트라인(BL(1))에 연결되고 트랜지스터(T4)의 소스는 우측 비트라인(BL(1)*)에 연결된다. 비트라인 사전충전 전압(VBL)은, 트랜지스터(T3)의 소스가 트랜지스터(T4)의 드레인과 만나는 연결지점에 공급된다. 일 실시예에서, 비트라인 사전충전 전압(VBL)은 제 1 공급 전압(VSS)과 제 2 공급 전압(VDD) 사이에서 유지된다. 실시예에서, 비트라인 사전충전 전압(VBL)은 (VSS)과 (VDD)의 중간에서 유지된다(즉, VBL=½(VDD+VSS)).
비트라인 이퀄라이저(220)는 비트라인 이퀄라이제이션 라인(BLEQ)을 통해 DRAM 컨트롤러(101)에 연결된다. 구체적으로, 비트라인 이퀄라이제이션 라인(BLEQ)은 트랜지스터(T2, T3 및 T4)의 게이트들로 이어진다. 비트라인 이퀄라이제이션 라인의 전압은 제 1 공급 전압(VSS)과 제 2 공급 전압(VDD) 사이에서 변하도록 생성될 수 있으며, 이것은 트랜지스터(T2, T3 및 T4)의 게이트들의 스위칭 온/오프를 허용한다. 결과적으로, 좌측 비트라인(BL(1))과 우측 비트라인(BL(1)*) 사이의 전위는 DRAM 컨트롤러(101)의 제어 하에 이퀄라이징될 수 있다.
비제한적인 실시예에서, 아이솔레이터(230)는 2개의 비트라인 절연 트랜지스터, 즉 N-채널 트랜지스터들(T0, T1)을 포함할 수 있다. 각각의 트랜지스터들(T0, T1)은 게이트, 소스 및 드레인을 갖는다. 트랜지스터(T0)는 센스 증폭기 회로(210)와 좌측 비트라인(BL(1)) 사이에서 연결되며, 반면에, 트랜지스터(T1)는 센스 증폭기 회로(210)와 우측 비트라인(BL(1)*) 사이에서 연결된다. 더욱 구체적으로, 트랜지스터(T0)의 소스와 드레인은 각각 좌측 비트라인(BL(1))과 입/출력 노드(321)에 연결된다. 유사하게, 트랜지스터(T1)의 소스와 드레인은 각각 우측 비트라인(BL(1)*)과 입/출력 노드(323)에 연결된다.
제 1 비트라인 절연 라인(BIS0)은 DRAM 컨트롤러(101)에 트랜지스터(T0)의 게이트를 연결하고, 반면에, 제 2 비트라인 절연 라인(BIS0*)은 DRAM 컨트롤러(101)에 트랜지스터(T1)의 게이트를 연결한다. 비트라인 절연 라인(BIS0, BIS0*)의 각각의 전압은 제 1 공급 전압(VSS)과 높은 양의 전압(VPP) 사이에서 변하도록 생성될 수 있다. 이런 식으로, 좌측 비트라인(BL(1))은 제어가능한 방식으로 입/출력 노드(321)로부터 전기적으로 분리되고 이것에 전기적으로 재연결될 수 있다. 유사하게, 우측 비트라인(BL(1)*)은 입/출력 노드(323)로부터 전기적으로 분리되고 이것에 전기적으로 재연결될 수 있다. 일 실시예에서, 비트라인 절연 라인(BIS0, BIS0*)은 독립되게 제어되어서, 함께 (동시에) 변하도록 생성되었음에도 불구하고 개별 전압은 상이한 시간에 변할(상승 또는 하락) 수 있다. 이것은 입/출력 노드들(321,323)로부터 개별적으로 비트라인들(BL(1), BL(1))*)의 독립된 절연을 허용한다.
다음은 다양한 환경 하에서의 센스 증폭기(SA(1))의 동작을 기재한다.
먼저, 사전충전 동작이 기재될 것이다. 우선, 워드라인(WL(0))은 제 1 공급 전압(VSS)에 있으며 센싱 활성화 라인들(SAP, SAN)은 비트라인 사전충전 전압(VBL)에 있는 것으로 가정된다. 이때, DRAM 컨트롤러(101)는 비트라인 절연 라인(BLEQ)의 전압을 제 2 공급 전압(VDD)으로 설정하여 트랜지스터들(T2, T3 및 T4)을 턴온한다. 이것은 입/출력 노드들(321, 323)의 전압을 비트라인 사전충전 전압(VBL)으로 강제하는 효과를 갖는다. 한편, 제 1 비트라인 절연 라인(BIS0)의 전압과 제 2 비트라인 절연 라인(BIS0*)의 전압은 높은 양의 전압(VPP)에서 유지되어서 트랜지스터들(T0, T1)을 도통 상태로 유지한다. 이것은 입/출력 노드(321)에 좌측 비트라인(BL(1))을 전기적으로 연결하고 또한 입/출력 노드(323)에 우측 비트라인(BL(1)*)을 연결하여, 좌측 비트라인(BL(1)) 상의 전압과 우측 비트라인(BL(1)*) 상의 전압 모두가 VBL에 또한 있도록 유도한다. 일 실시예에서, VBL은 제 1 공급 전압(VSS)과 제 2 공급 전압(VDD) 사이의 중간에 있을 수 있다는 점이 상기된다. 이때, DRAM 컨트롤러(101)는 비트라인 절연 라인(BLEQ) 상의 전압을 VSS로 설정하여, 우측 비트라인(BL(1)*)으로부터 좌측 비트라인(BL(1))을 분리하되 이들을 사전충전된 상태로 남게 한다.
이제 도 3a를 참조하며, 이것은 먼저 언급된 비트라인 사전충전 동작 후 이어지는 "자동 리프레쉬 및 판독" 동작 동안 도 2의 센스 증폭기(SA(1))의 동작을 도시하는 타이밍 도이다. 이러한 경우에, 제 1 비트라인 절연 라인(BIS0) 상의 전압과 제 2 비트라인 절연 라인(BIS0*) 상의 전압은 높은 양의 전압(VPP)에서 유지되어서, 트랜지스터들(T0, T1)을 도통 상태에 효과적으로 위치시키고 이들을 "자동 리프레쉬 및 판독" 동작 내내 그러한 상태로 남게 한다.
τ0: 행 어드레스 디코더(113)는 워드라인(WL(0))을 활성화한다(즉, 워드라인(WL(0)) 상 전압은 제 1 공급 전압(VSS)으로부터 높은 양의 전압(VPP)으로 전이한다). 이것은 메모리 셀(MS(0,1))의 부분을 형성하는 트랜지스터(AT(0))를 턴온한다. 결과적으로, 전하 공유는 커패시터(C(0))와 좌측 비트라인(BL(1)) 사이에서 일어난다. 한편, 우측 비트라인(BL(1)*) 상의 전압은 사전충전 전압(VBL)에서 머무른다. 도 3a로부터 알 수 있는 바와 같이, 좌측 비트라인(BL(1))과 우측 비트라인(BL(1)*) 사이의 작은 전위차가 발생(develop)할 것이다. 이러한 전위차의 부호(즉, 포지티브 또는 네거티브)는 메모리 셀(MS(0,1))의 데이터 값에 달렸다. 트랜지스터들(T0, T1)이 도통 상태로 남기 때문에, 작은 전위차는 또한 입/출력 노드(321)와 입/출력 노드(323) 사이에서 발생할 것이다.
τ1: DRAM 컨트롤러(101)는 센스 증폭기 회로(210)를 활성화하고 인에이블한다. 구체적으로, 센싱 활성화 라인(SAP) 상의 전압은 제 2 공급 전압(VDD)으로 전이하고 센싱 활성화 라인(SAN) 상의 전압은 제 1 공급 전압(VSS)으로 전이한다. 이것은, 포지티브 피드백 메커니즘(positive feedback mechanism)이 트랜지스터들(T5, T6, T7, T8)에 의해 수행됨으로써, 센스 증폭기 회로(210)의 동작을 트리거링한다. 이것은 입/출력 노드들(321, 323) 간의 전위차의 증폭을 야기하여, 입/출력 노드(321)에서의 전압은 상승하고 입/출력 노드(323)에서의 전압은 하강한다. 트랜지스터들(T0, T1)은 도통으로 남기 때문에, 좌측 비트라인(BL(1))과 우측 비트라인(BL(1)*) 사이의 전위차 또한 라인 커패시턴스로 인한 약간의 지연을 가짐에도 불구하고 상승한다.
일정 시간 이후, 좌측 비트라인(BL(1))과 우측 비트라인(BL(1)*)은 완전히 발전되며, 즉, 좌측 비트라인(BL(1))과 우측 비트라인(BL(1)*)의 전압은 이 경우 각각 VDD와 VSS로 각각 수렴한다. 이것은 좌측 비트라인(BL(1)) 상의 제 2 공급 전압(VDD)이 트랜지스터(AT(0))(도통임)를 통해 커패시터(C(0))양단에 적용되도록 야기하여, 메모리 셀(MS(0,1))에 대하여 전하의 회복에 영향을 미치며, 즉, 메모리 셀(MS(0,1))이 "리프레쉬"된다.
이러한 단계에서, 메모리 셀(MS(0,1))로부터의 판독은 좌측 비트라인(BL(1))을 제 1 데이터 라인(DB)에 연결하고 우측 비트라인(BL(1)*)을 제 2 데이터 라인(DB*)에 연결함으로써 가능하다. 구체적으로, 이것은 일정 시간 동안 제 2 공급 전압(VDD)으로 열 어드레스 라인(Yi)의 전압을 전환하는 열 어드레스 디코더(114)에 의해 성취되어, 열 어드레스 라인(Yi)의 전압을 제 1 공급 전압(VSS)으로 다시 복귀시킴으로써 제 1 및 제 2 데이터 라인(DB, DB*)의 값을 래칭한다.
τ2: 행 어드레스 디코더(113)는 워드라인(WL(0))을 비활성화한다(즉, 워드라인 (WL(0))상의 전압은 높은 양의 전압(VPP)에서 제 1 공급 전압(VSS)으로 전이한다). 이것은 메모리 셀(MS(0,1))의 부분을 형성하는 트랜지스터(AT(0)를 턴오프한다. 이제는, 메모리 셀(MS(0,1))의 데이터 컨텐츠에 영향을 미칠 것에 대한 걱정 없이 좌측 비트라인(BL(1))과 상보적 비트라인(BL(1)*) 상의 전압을 조절하는 것이 안전하다.
τ3: DRAM 컨트롤러(101)는 센싱 활성화 라인(SAP,SAN)을 비활성화한다. 구체적으로, 센싱 활성화 라인(SAP,SAN) 상의 전압은 비트라인 사전충전 전압(VBL)으로 전이한다. 이것은 입/출력 노드(321, 323)들 상의 전압을 신속하게 VBL이 되게한다. 트랜지스터(T0,T1)들이 도통으로 남기 때문에, 좌측 비트라인(BL(1))과 우측 비트라인(BL(1)*) 상의 전압은 라인 커패시턴스로 인한 약간의 지연을 가짐에도 불구하고 유사하게 VBL이 되게된다. 센스 증폭기(SA(1))는 이제 τ4와 같은 다른 사전충전 동작을 위한 준비가 되었다.
도 3b와 3c를 참조하며, 도 3b와 3c는 "셀프-리프레쉬" 동작 동안의 도 2의 센스 증폭기(SA(1))의 타이밍 도를 도시한다. "셀프-리프레쉬" 동작은, 메모리 장치(100)가 "셀프-리프레쉬" 동작 모드(시스템이 오랜 시간 동안 동작하지 않을 때 들어가는 최소 동작 모드)에 있는 동안 수행될 수 있다. "셀프-리프레쉬" 동작은, 메모리 장치(100)가 특별한 응용, 예컨대 저성능 및/또는 저전력 동작에 대한 "자동 리프레쉬 및 판독" 모드에 있는 동안 수행될 수도 있다. 명령 라인을 따라 수신된 명령은 메모리 장치(100)가 "셀프-리프레쉬" 모드(또는 저성능 저전력 동작 "자동 리프레쉬 및 판독" 모드)에 들어가도록 유도한다. 이와 같이, 명령은 적절한 모드에들어가기 위한 지시를 나타낼 수 있다. 명령은 또한 단순하게, 메모리 컨트롤러(100)의 임의의 특정 동작 모드에 상관없이, "셀프 리프레쉬" 동작을 수행하기 위한 지시를 나타낼 수 있다.
본 발명의 2개의 특정 비제한적 실시예에 따르면, 좌측 비트라인(BL(1))에 연결되고 우측 비트라인(BL(1)*)과 관련되는 메모리 셀(MS(0,1))을 리프레싱하는 방법이 도시될 것이다, 이 방법은: 센스 증폭기 회로(210)의 입/출력 노드(321)에 좌측 비트라인(BL(1))을 연결하고 센스 증폭기 회로(210)의 입/출력 노드(323)에 우측 비트라인(BL(1)*)을 연결하는 단계; 메모리 셀(MS(0,1))과 좌측 비트라인(BL(1)) 사이에서 전하 공유를 트리거링하는 단계; 입/출력 노드(321)로부터 좌측 비트라인(BL(1))을 분리하고 입/출력 노드(323)로부터 우측 비트라인(BL(1)*)을 분리하는 단계; 센스 증폭기(210)를 활성화하여 입/출력 노드들(321,323)에서의 신호 증폭 공정을 개시하는 단계; 및 상보적 비트라인(BL1*)이 입/출력 노드(323)로부터 분리된 상태로 남을 동안 입/출력 노드(321)에 직접 비트라인(B1*)을 재연결하는 단계를 포함한다.
따라서, 이제 도 3b를 특정하게 참조하며, 이것은 발명의 특정 비제한적인 실시예에 따라, 먼저 언급된 비트라인 사전충전 동작 후 이어지는 "리프레쉬" 동작 동안 도 2의 센스 증폭기(SA(1))의 동작을 도시하는 타이밍 도이다. 기재는, 제 1 비트라인 절연 라인(BIS0) 상의 전압과 제 2 비트라인 절연 라인(BIS0*) 상의 전압이 높은 양의 전압(VPP)에 있어서 기본적으로 트랜지스터들(T0, T1)을 도통 상태에 위치시킨다는 가정 하에 시작한다.
τ0: 행 어드레스 디코더(113)는 워드라인(WL(0))을 활성화한다(즉, 워드라인(WL(0)) 상의 전압은 제 1 공급 전압(VSS)으로부터 높은 양의 전압(VPP)으로 전이한다). 이것은 메모리 셀(MS(0,1))의 부분을 형성하는 트랜지스터(AT(0))를 턴온한다. 결과적으로, 전하 공유는 커패시터(C(0))와 좌측 비트라인(BL(1)) 사이에서 일어난다. 한편, 우측 비트라인(BL(1)*) 상의 전압은 비트라인 사전충전 전압(VBL)에서 머무른다. 도 3b로부터 알 수 있는 바와 같이, 좌측 비트라인(BL(1))과 우측 비트라인(BL(1)*) 사이의 작은 전위차가 발생할 것이다. 이러한 전위차의 부호(즉, 포지티브 또는 네거티브)는 메모리 셀(MS(0,1))의 데이터 값에 달렸다. 트랜지스터들(T0,T1)이 도통 상태로 남기 때문에, 작은 전위차는 또한 입/출력 노드(321)와 입/출력 노드(323) 사이에서 발생할 수 있다.
τ1: 아이솔레이터(230)는 입/출력 노드(321)로부터 좌측 비트라인(BL(1))을 절연하고 입/출력 노드(323)로부터 우측 비트라인(BL(1)*)을 절연하도록 유도된다. 이것은 DRAM 컨트롤러(101)에 의한 아이솔레이터(230)의 제어를 통해 성취된다. 구체적으로, 제 1 비트라인 절연 라인(BIS0) 상의 전압과 제 2 비트라인 절연 라인(BIS0*) 상의 전압은 제 1 공급 전압(VSS)으로 전이되어서, 트랜지스터들(T0,T1)을 효과적으로 턴오프한다. 트랜지스터들(T0,T1)은 동시에 턴오프될 수 있지만 필수는 아니다.
τ2: DRAM 컨트롤러(101)는 센스 증폭기 회로(210)를 인에이블링한다. 구체적으로, 센싱 활성화 라인(SAP) 상의 전압은 제 2 공급 전압(VDD)으로 전이하고 센싱 활성화 라인(SAN) 상의 전압은 제 1 공급 전압(VSS)으로 전이한다. 센싱 활성화 라인(SAP)과 센싱 활성화 라인(SAN) 상의 전압은 동시에 전이될 수 있으나 필수는 아니다. 이것은, 포지티브 피드백 메커니즘이 트랜지스터들(T5, T6, T7, T8)에 의해 수행됨으로써, 센스 증폭기 회로(210)의 동작을 트리거링한다. 결과적으로, 입/출력 노드들(321, 323) 간의 전위차의 증폭이 존재할 것이며, 입/출력 노드(321)에서의 전압은 상승하고 입/출력 노드(323)에서의 전압은 하락한다. 그러나, 트랜지스터들(T0, T1)이 턴오프 되었으므로, 좌측 비트라인(BL(1))과 우측 비트라인(BL(1)*) 사이의 원래(작은) 전위차는 변하지 않는다. 일정 시간 후에, 상당한 전위차가 입/출력 노드들(321,323) 사이에서 발전하는 반면에 좌측 비트라인(BL(1))과 우측 비트라인(BL(1)*) 사이의 전위차는 여전히 원래(작은) 값에 있을 것이다.
τ3: 아이솔레이터(230)가 입/출력 노드(321)에 좌측 비트라인(BL(1))을 재연결하도록 유도되는 동안, 우측 비트라인(BL(1)*)은 입/출력 노드(323)로부터 절연된다. 이것은 DRAM 컨트롤러(101)에 의한 아이솔레이터(230)의 제어를 통해 성취된다. 구체적으로, 제 1 비트라인 절연 라인(BIS0) 상의 전압은 높은 양의 전압(VPP)으로 전이되어서, 트랜지스터(T0)를 효과적으로 턴온한다. 그동안, 제 2 비트라인 절연 라인(BIS0*) 상의 전압은 제 1 공급 전압(VSS)에 남아서, 트랜지스터(T1)를 턴오프 상태로 유지한다. 이것은 이하의 동작(behavior)을 유도한다:
- 좌측 비트라인(BL(1)) 및 입/출력 노드(321)의 경우: 입/출력 노드(321)에서의 전압이 과도기(transient phase) 동안 다소 하락할 것이고 좌측 비트라인(BL(1)) 상의 전압은 이 기간 동안 다소 증가할 것이다. 결국, 센스 증폭기 회로(210)의 포지티브 피드백의 지속된 동작으로 인해, 입/출력 노드(321)에서의 전압은 다시 상승하기 시작할 것이며 제 2 공급 전압(VDD)을 향하며, 좌측 비트라인(BL(1)) 상의 전압은 (비록 입/출력 노드(321)에서의 전압에 비해 다소 지연되나) 이것이 제 2 공급 전압(VDD)으로 수렴할 때까지 지속적으로 증가할 것이다. 이것은 좌측 비트라인(BL(1)) 상의 제 2 공급 전압(VDD)이 트랜지스터(AT(0))(도통임)를 통해 커패시터(C(0))를 거쳐 적용되도록 야기하고, 메모리 셀(MS(0,1))에 대한 전하의 회복에 영향을 미치며, 즉, 메모리 셀(MS(0,1))이 "리프레쉬"된다.
- 우측 비트라인(BL(1)*) 및 입/출력 노드(323)의 경우: 만약 제 1 공급 전압(VSS)으로 하락하지 않았다면 입/출력 노드(323)에서의 전압은 이 전압에 도달할 때까지 하락한다. 그 후, 입/출력 노드(323)에서의 전압은 이 레벨, 즉 제 1 공급 전압(VSS)에 머물 것이다. 그동안, 우측 비트라인(BL(1)*) 상의 전압은 입/출력 노드(323)로부터의 우측 비트라인(BL(1)*)의 절연 이전에 있었던 전압, 즉, 비트라인 사전충전 전압(VBL)에 남을 것이다.
이로써, 입/출력 노드(321)와 입/출력 노드(323) 간의 전위차
Figure pct00001
V1은 좌측 비트라인(BL(1))과 우측 비트라인(BL(1)*) 간의 전위차
Figure pct00002
V2를 초과한다는 점을 알 수 있을 것이다.
Figure pct00003
V2가
Figure pct00004
V1보다 작다는 사실은 적은 전력이 센스 증폭기(SA(1))에 의해 소비된다는 것을 뜻한다. 전력 소비가 전압에 대해 정비례하면, 이 예시에서, 전력 소비는, 비트라인들((BL(1)),(BL(1)*))이 완전히 발전되도록 허용되는 경우 소비되는 것의 약 4분의 1(¼)이 될 것이다.
τ4: 행 어드레스 디코더(113)는 워드라인(WL(0))을 비활성화한다(즉, 워드라인 (WL(0))상의 전압은 높은 양의 전압(VPP)에서 제 1 공급 전압(VSS)으로 전이한다). 이것은 메모리 셀(MS(0,1))의 부분을 형성하는 트랜지스터(AT(0))를 턴오프한다. 이제는, 메모리 셀(MS(0,1))의 데이터 컨텐츠에 영향을 미칠 것에 대한 걱정 없이 좌측 비트라인(BL(1))과 상보적 비트라인(BL(1)*) 상의 전압을 조절하는 것이 안전하다.
τ5: DRAM 컨트롤러(101)는 센싱 활성화 라인(SAP,SAN)을 비활성화한다. 구체적으로, 센싱 활성화 라인(SAP,SAN) 상의 전압은 비트라인 사전충전 전압(VBL)으로 전이한다. 이것은 입/출력 노드(321, 323)들 상의 전압이 신속하게 VBL가 되게한다. 트랜지스터(T0)가 도통 상태로 남기 때문에, 좌측 비트라인(BL(1))상의 전압은 라인 커패시턴스로 인한 약간의 지연을 가짐에도 불구하고 유사하게 VBL가 된다. 한편, 우측 비트라인(BL(1)*) 상의 전압은 간편하게 여전히 VBL에 있는 이전 값에서 변하지 않는다. 그러므로 아이솔레이터(230)가 우측 비트라인(BL(1)*)을 입/출력 노드(323)에 재연결(τ6에서 발생)하도록 유도될 때, 상보적 비트라인(BL(1)*) 상의 전압에는 어떤 변화도 없을 것이다. 센스 증폭기(210)는 다른 사전충전 동작을 위한 준비가 되었다.
이제 도 3c를 특정하게 참조하며, 이것은 본 발명의 특정 비제한적인 실시예에 따라, 먼저 언급된 비트라인 사전충전 동작 후 이어지는 리프레쉬 동작 동안 도 2의 센스 증폭기(SA(1))의 동작을 도시하는 타이밍 도이다. 기재는, 제 1 비트라인 절연 라인(BIS0) 상의 전압과 제 2 비트라인 절연 라인(BIS0*) 상의 전압이 높은 양의 전압(VPP)에 있어서, 기본적으로 트랜지스터들(T0,T1)을 도통 상태에 위치시킨다는 가정 하에 시작한다.
τ0: 행 어드레스 디코더(113)는 워드라인(WL(0))을 활성화한다(즉, 워드라인(WL(0)) 상의 전압은 제 1 공급 전압(VSS)으로부터 높은 양의 전압(VPP)으로 전이한다). 이것은 메모리 셀(MS(0,1))의 부분을 형성하는 트랜지스터(AT(0))를 턴온한다. 결과적으로, 전하 공유는 커패시터(C(0))와 좌측 비트라인(BL(1)) 사이에서 일어난다. 그동안, 우측 비트라인(BL(1)*) 상의 전압은 사전충전 전압(VBL)에서 머무른다. 도 3c로부터 알 수 있는 바와 같이, 좌측 비트라인(BL(1))과 우측 비트라인(BL(1)*) 사이의 작은 전위차가 발생할 것이다. 이러한 전위차의 부호(즉, 포지티브 또는 네거티브)는 메모리 셀(MS(0,1))의 데이터 값에 달렸다. 트랜지스터들(T0, T1)이 도통 상태로 남기 때문에, 작은 전위차는 또한 입/출력 노드(321)와 입/출력 노드(323) 사이에서 발생할 수 있다.
τ1: DRAM 컨트롤러(101)는 센싱 활성화 라인(SAP,SAN)을 활성화한다. 구체적으로, 센싱 활성화 라인(SAP) 상의 전압은 제 2 공급 전압(VDD)으로 전이하고 센싱 활성화 라인(SAN) 상의 전압은 제 1 공급 전압(VSS)으로 전이한다. 센싱 활성화 라인(SAP) 상의 전압과 센싱 활성화 라인(SAN) 상의 전압은 동시에 전이될 수 있으나 필수는 아니다. 이것은, 포지티브 피드백 메커니즘이 트랜지스터들(T5, T6, T7, T8)에 의해 수행됨으로써, 센스 증폭기 회로(210)의 동작을 트리거링한다. 결과적으로, 입/출력 노드들(321, 323) 간의 전위차의 증폭이 존재할 것이며, 입/출력 노드(321)에서의 전압은 상승하고 입/출력 노드(323)에서의 전압은 하강할 것이다. 그러나 트랜지스터들(T0,T1)이 도통 상태로 남기 때문에, 라인 커패시턴스로 인한 약간의 지연에도 불구하고 좌측 비트라인(BL(1))과 우측 비트라인(BL(1)*) 간의 전위차 또한 증가한다.
τ2: 아이솔레이터(230)는 입/출력 노드(321)로부터 좌측 비트라인(BL(1))을 절연하고 입/출력 노드(323)로부터 우측 비트라인(BL(1)*)을 절연하도록 유도된다. 이것은 DRAM 컨트롤러(101)에 의한 아이솔레이터(230)의 제어를 통해 성취된다. 구체적으로, 제 1 비트라인 절연 라인(BIS0) 상의 전압과 제 2 비트라인 절연 라인(BIS0*) 상의 전압은 제 1 공급 전압(VSS)으로 전이되어서, 트랜지스터들(T0,T1)을 효과적으로 턴오프한다. 트랜지스터들(T0,T1)은 동시에 턴오프될 수 있지만 필수는 아니다.
입/출력 노드(321)로부터의 좌측 비트라인(BL(1))의 절연과 입/출력 노드(323)로부터의 우측 비트라인(BL(1)*)의 절연은, 좌측 비트라인(BL(1))과 우측 비트라인(BL(1)*) 간의 전위차가 완전히 발전될 가능성(즉, 최종값에 수렴할 가능성)을 가지기 전에 발생한다. 그러나 절연은 입/출력 노드들(321, 323)에 있어서 센스 증폭기 회로(210)의 동작에 영향을 미치지 않으므로 입출력 노드들(321, 323) 간의 전위차는, 이것이 최종 값에 수렴할 때까지 가능한 지속적으로 증가한다(이로써, 이러한 경우에, 입/출력 노드(321)에서의 전압은 제 2 공급 전압(VDD)이 될 것이며 입/출력 노드(323)에서의 전압은 제 1 공급 전압(VSS)이 될 것이다).
τ3: 아이솔레이터(230)가 입/출력 노드(321)에 좌측 비트라인(BL(1))을 재연결하도록 유도되는 동안, 우측 비트라인(BL(1)*)은 입/출력 노드(323)로부터 절연된다. 이것은 DRAM 컨트롤러(101)에 의한 아이솔레이터(230)의 제어를 통해 성취된다. 구체적으로, 제 1 비트라인 절연 라인(BIS0) 상의 전압은 높은 양의 전압(VPP)으로 전이되어서, 트랜지스터(T0)를 효과적으로 턴온한다. 한편, 제 2 비트라인 절연 라인(BIS0*) 상의 전압은 제 1 공급 전압(VSS)에 남아서, 트랜지스터(T1)를 턴오프 상태로 유지한다. 이것은 이하의 동작(behavior)을 유도한다:
- 좌측 비트라인(BL(1)) 및 입/출력 노드(321)의 경우: 입/출력 노드(321)에서의 전압이 과도기 동안 다소 하락할 것이고 좌측 비트라인(BL(1)) 상의 전압은 이 기간 동안 다소 증가할 것이다. 결국, 센스 증폭기 회로(210)의 포지티브 피드백의 지속된 동작으로 인해, 입/출력 노드(321)에서의 전압은 다시 상승하기 시작할 것이고 제 2 공급 전압(VDD)을 향하게 되며, 좌측 비트라인(BL(1)) 상의 전압은, (비록 입/출력 노드(321)에서의 전압에 비해 다소 지연되나) 이것이 제 2 공급 전압(VDD)에 수렴할 때까지 지속적으로 증가할 것이다. 이것은 좌측 비트라인(BL(1)) 상의 제 2 공급 전압(VDD)이 트랜지스터(AT(0))(도통임)를 통해 커패시터(C(0)) 양단에 적용되도록 야기하고, 메모리 셀(MS(0,1))에 대한 전하의 회복에 영향을 미치며, 즉, 메모리 셀(MS(0,1))이 "리프레쉬"된다.
- 우측 비트라인(BL(1)*) 및 입/출력 노드(323)의 경우: 입/출력 노드(323)에서의 전압은, 만약 제 1 공급 전압(VSS)으로 아직 하락하지 않았다면 이 전압에 도달할 때까지 하강한다. 그 후, 입/출력 노드(323)에서의 전압은 이 레벨, 즉 제 1 공급 전압(VSS)에 머물 것이다. 한편, 우측 비트라인(BL(1)*) 상의 전압은 입/출력 노드(323)로부터의 우측 비트라인(BL(1)*)의 절연 이전에 있었던 전압, 즉, 비트라인 사전충전 전압(VBL)과 제 1 공급 전압(VSS) 사이의 중간 전압에 남을 것이다. 이러한 도시된 예시적인 실시예에서, 우측 비트라인(BL(1)*) 상의 전압은 VBL과 VSS 사이의 간격의 약 50%인 레벨에서 남게 된다. (만약 VBL이 VSS와 VDD 사이의 중간일 경우, 명백하게, 이것은 VSS와 VDD의 간격의 75%인 레벨을 나타낸다.) 물론, 트랜지스터(T1)가 턴오프되면 전압이 우측 비트라인(BL(1)*)이 도달하는 전압으로서 다른 중간값도 가능하다.
이로써, 입/출력 노드(321)와 입/출력 노드(323) 간의 전위차
Figure pct00005
V1은 좌측 비트라인(BL(1))과 우측 비트라인(BL(1)*) 간의 전위차
Figure pct00006
V3를 초과한다는 점을 알 수 있을 것이다. 이런 경우에,
Figure pct00007
V3는, 센스 증폭기 회로(210)를 활성화하기 전에 각각 입/출력 노드들(321,323)로부터 비트라인들(BL(1),BL(1)*)을 절연하여 먼저 얻어진
Figure pct00008
V2(도 3b)만큼 작지 않다. 그럼에도 불구하고,
Figure pct00009
V3가
Figure pct00010
V1보다 더욱 작다는 사실은 적은 전력이 센스 증폭기(SA(1))에 의해 소비된다는 것을 뜻한다. 전력 소비가 전압에 대해 정비례하면, 이 예시에서, 전력 소비는, 비트라인들((BL(1)),(BL(1)*))이 완전히 발전되도록 허용되는 경우 소비되는 것의 약 16분의 9가 될 것이다.
τ4: 행 어드레스 디코더(113)는 워드라인(WL(0))을 비활성화한다(즉, 워드라인 (WL(0))상의 전압은 높은 양의 전압(VPP)에서 제 1 공급 전압(VSS)으로 전이한다). 이것은 메모리 셀(MS(0,1))의 부분을 형성하는 트랜지스터(AT(0))를 턴오프한다. 이제는, 메모리 셀(MS(0,1))의 데이터 컨텐츠에 영향을 미칠 것에 대한 걱정 없이 좌측 비트라인(BL(1))과 상보적 비트라인(BL(1)*) 상의 전압을 조절하는 것이 안전하다.
τ5: DRAM 컨트롤러(101)는 센싱 활성화 라인(SAP,SAN)을 비활성화한다. 구체적으로, 센싱 활성화 라인(SAP,SAN) 상의 전압은 비트라인 사전충전 전압(VBL)으로 전이한다. 이것은 입/출력 노드(321,323)들 상의 전압을 신속하게 VBL이 되게한다. 트랜지스터(T0)가 도통으로 남기 때문에, 좌측 비트라인(BL(1))상의 전압은 라인 커패시턴스로 인한 약간의 지연을 가짐에도 불구하고 유사하게 VBL이 되게한다. 한편, 우측 비트라인(BL(1)*) 상의 전압은 VBL과 VSS 사이에 있는 이전 값에서 변하지 않는다. 그러므로 아이솔레이터(230)가 우측 비트라인(BL(1)*)을 입/출력 노드(323)에 재연결(τ6에서 발생)하도록 유도될 때, 상보적 비트라인(BL(1)*) 상의 전압은 상승하고 VBL에 도달할 것이다. 센스 증폭기(210)는 다른 사전충전 동작을 위한 준비가 된다.
대안적인 실시예에서, 아이솔레이터(230)의 트랜지스터(T0)는 전체 리프레쉬 동작 내내 도통 상태로 남을 수 있다. 즉, 시간 τ1(도 3b) 또는 τ2(도 3c)에서 트랜지스터(T0)를 스위치 오프하고 시간 τ3에서 다시 스위치 온 하지 않고, 트랜지스터(T0)는 내내 턴온 상태로 남을 수 있다. 트랜지스터(T1)의 스위칭 오프 동안 임의의 용량성 과도기가 센스 증폭기 회로(210)의 성능에 엄청난 영향을 미치지 않는다면, 이것은 필적할만한 전력 절감 이득과 성능을 제공할 것이다. 구체적으로, 트랜지스터(T0)가 리프레시 동작 동안 스위칭 오프되지 않는 경우에,
Figure pct00011
V2 및
Figure pct00012
V3(도 3c) 뿐만 아니라
Figure pct00013
V1은 트랜지스터(T0)가 스위칭 오프되었던 경우의 값과 동일한데, 이는 이러한 값들이 좌측 비트라인(BL(0))이 실제로 입/출력 단자(321)에 연결될 때 계산되기 때문이다.
더욱이, 트랜지스터(T0)가 심지어 아이솔레이터(230)에서도 제거될 수 있는 것이 예상된다. 이것은, 도 5의 경우이며, 여기서 센스 증폭기(500)가, 센스 증폭기(SA(1))와 관련해서 먼저 기재된 바와 같이 동일한 센스 증폭기 회로(210)와 비트라인 이퀄라이저(220)를 포함하는 것으로 도시되어 있다. 그러나 이 실시예에서, 아이솔레이터(530)는 트랜지스터(T1)만을 포함한다. 영구 전기 연결이 좌측 비트라인(BL(1))과 입/출력 단자(321) 사이에 존재한다. 결과적으로, 제 1 비트라인 절연 라인(BIS0)은 생략될 수 있으며 오직 제 2 비트라인 절연 라인(BIS0*)의 제어만이 요구된다. 조작할 제 1 비트라인 절연 라인(BIS0)이 존재하지 않는다는 것을 제외하고, 신호들을 제어하는 방식은 도 3b와 도 3c에 관하여 상기 기재된 바와 동일하다. 이로써, 이러한 실시예에서 우측 비트라인(BL(1)*)은 입/출력 단자(323)로부터 전기적으로 분리될 것이며 좌측 비트라인(BL(1))은 입/출력 단자(321)에 전기적으로 연결된 상태로 남는다.
도 4에 도시된 다른 실시예에서, 메모리 어레이(102)는 행과 열의 복수의 서브 어레이로 세분되어서 메모리 서브 어레이들 중 주어진 하나에서의 특정 메모리 셀은 주어진 메모리 서브 어레이 내 행과 열을 명시함으로써 어드레스된다. 비제한적인 예시로서, 참조 번호(410)는 제 1 메모리 서브 어레이를 도시하고, 참조 번호(420)는 제 2 메모리 서브 어레이를 도시하고 참조 번호(430)는 제 3 메모리 서브 어레이를 도시한다. 물론, 메모리 서브 어레이들의 총 수는 상이할 수 있다(즉, 적거나 더 많아질 수 있음).
본 비제한적인 실시예에서, 메모리 서브 어레이(410)는 워드라인 세트(WL410(0), WL410(1), ... WL410(N-1))에 의해 어드레스되고, 메모리 서브 어레이(420)는 워드라인 세트(WL420(0), WL420(1), ... WL420(N-1))에 의해 어드레스되고 메모리 서브 어레이(430)는 워드라인 세트(WL430(0), WL430(1), ... WL430(N-1))에 의해 어드레스된다. 본 비제한적인 실시예에서, 메모리 서브 어레이들(410, 420, 430)의 각각은 메모리 셀들의 N개의 행과 M개의 열을 갖는 것으로 가정된다. 예컨대, 주어진 메모리 서브 어레이는 더 많거나 더 적은 수의 행들을 가질 수 있으며 이에 따라 더 크거나 더 적은 수의 워드라인을 요구한다.
도 4의 특정 실시예에서, 주어진 메모리 서브 어레이와 관련된 M개의 센스 증폭기는 스스로를 두 개의 (2) 어레이의 센스 증폭기로 그루핑할 수 있다. 특히 메모리 서브 어레이(420)를 고려하면, 센스 증폭기들(SA(0), SA(2) ..., SA(M-2))은 하부 센스 증폭기 어레이(450)를 형성하고 센스 증폭기들(SA(1), SA(3) ..., SA(M-1))은 상부 센스 증폭기 어레이(440)를 형성한다. 유리하게, 상부 센스 증폭기 어레이(440)에서의 센스 증폭기는 메모리 서브 어레이(410)의 비트라인과 메모리 셀에 연결하기 위해 재사용될 수 있으며, 하부 센스 증폭기 어레이(440)에서의 센스 증폭기는 메모리 서브 어레이(430)의 비트라인과 메모리 셀에 연결하기 위해 재사용될 수 있다. 그러므로 비록 M개의 센스 증폭기는 주어진 메모리 서브 어레이를 위해 요구될 지라도, 이러한 M개의 센스 증폭기의 각각은 이웃하는 (상부나 하부) 메모리 서브 어레이와 공유되어서(하나가 존재하는 경우), 센스 증폭기들이 총 수는 메모리 서브 어레이의 수의 (M+1)/2로 유지될 수 있다. 한편, 주어진 센스 증폭기에 의해 다뤄지는 용량성 부하는 증가하지 않는데, 이는 이 증폭기가, 이웃하는 메모리 서브 어레이들 중 다른 하나로부터 절연된 상태로 남아 있으면서 임의의 시기에 이웃하는 메모리 서브 어레이들 중 오직 하나에 대한 좌측 및 우측 비트라인을 다루기 때문이다.
이해되는 바와 같이, 한 쌍의 비트라인이 주어진 메모리 셀을 리프레싱해야 하는 주어진 센스 증폭기와 연관되는 상기 실시예에서, 센스 증폭기의 해당 입/출력 노드에 비트라인들의 각각이 연결되는(또는 이로부터 절연되는) 기간은 상이하다. 즉, 센스 증폭기가 센싱 동작을 수행하는 동안 (그리고 입/출력 노드에서의 전위차가 증가하기 시작하는 동안), 리프레싱되는 메모리 셀에 연결된 한 쌍의 비트라인 중 하나의 비트라인은 센스 증폭기의 해당 입/출력 노드의 전압을 추적하도록 허용되고, 메모리 셀이 알맞은 전하로 재충전되는 것을 허용한다. 그러나 다른 비트라인은 센싱 동작의 적어도 부분 동안 센스 증폭기의 해당 입/출력 노드로부터 절연될 것이며, 이것은 리프레쉬 동작 동안 이 다른 비트라인상에서 흐르는 전류를 감소시켜서, 센스 증폭기의 해당 입/출력 노드를 지속적으로 추적하도록 허용된 경우 더 적은 전력을 소비한다. 이런 식으로, 당업자들은, 메모리 어레이의 크기, 동작 온도 또는 리프레쉬 기간에 상관없이 절감된 전력 소비를 성취하는 것이 가능하다는 것을 이해할 것이다.
상기 기재된 실시예에서, 장치 소자 및 회로는 간결성을 위해 도면에서 도시된 대로 서로 연결된다. 본 발명의 실제 응용에서, 소자, 회로 등은 서로 직접적으로 연결될 수 있다. 또한, 소자, 회로 등은 장치 및 기구의 동작에 필요한 다른 소자, 회로 등을 통해 서로에게 간접적으로 연결될 수 있다. 그러므로 실제 구성에서, 회로 소자 및 회로는 직접적으로 또는 간접적으로 서로에게 결합 또는 연결된다.
일부 실시예에서 DRAM 장치의 전체 또는 일부는 컴퓨팅 장치에서 실행되는 논리 합성 툴을 사용하여 얻어진 낮은 레벨의 하드웨어 기재를 기반으로 제조될 수 있다는 점 또한 이해되어야 한다. 논리 합성 툴은 DRAM 장치(예컨대, HDL, VHDL, 베릴로그(Verilog)와 같은 언어)의 기능적인 기재를 포함한 소스 코드를 판독하고 해당 기능을 구현하기에 적합한 회로의 물리적 구현의 정의를 출력하도록 구성된다.
추가적으로, 비록 상기 기재는 DRAM 메모리 장치의 맥락에서 제공되었으나, 당업자는 본 발명의 측면이 다른 메모리 형태를 적용한다는 것을 알 수 있다.
본 발명의 상기 기재된 실시예는 오직 예시적이다. 오로지 본 명세서에 첨부된 청구항에 의해 한정되는 본 발명의 권리범위에서 벗어나지 않는, 당업자의 특정 실시예의 변경, 수정 및 변형은 가능하다.

Claims (72)

  1. 반도체 메모리 장치로서,
    - 제 1 비트라인에 연결되고 제 2 비트라인과 관련되는 메모리 셀;
    - 제 1 입/출력 노드 및 제 2 입/출력 노드를 포함하는 센스 증폭기; 및
    - 상기 비트라인들과 상기 입/출력 노드들에 연결되는 아이솔레이터(isolator)를 포함하며, 상기 아이솔레이터는 상기 메모리 셀의 리프레쉬 동작 동안 제어가능하여, 상기 제 1 비트라인이 상기 제 1 입/출력 노드에 전기적으로 연결되거나 상기 제 1 입/출력 노드로부터 전기적으로 분리되게 하고, 독립적으로, 상기 제 2 비트라인이 상기 제 2 입/출력 노드에 전기적으로 연결되거나 상기 제 2 입/출력 노드로부터 전기적으로 분리되게 하는, 반도체 메모리 장치.
  2. 반도체 메모리 장치로서,
    - 제 1 비트라인에 연결되고 제 2 비트라인과 관련되는 메모리 셀;
    - 제 1 입/출력 노드 및 제 2 입/출력 노드를 포함하는 센스 증폭기; 및
    - 상기 비트라인들과 상기 입/출력 노드들에 연결되는 아이솔레이터를 포함하며, 상기 아이솔레이터는 상기 메모리 셀의 리프레쉬 동작 동안 비트라인 절연을 수행하도록 구성되며, 상기 비트라인 절연은:
    - 상기 제 1 입/출력 노드로부터 상기 제 1 비트라인을 전기적으로 분리하고 상기 제 2 입/출력 노드로부터 상기 제 2 비트라인을 전기적으로 분리하는 것과, 이것에 이어서
    - 상기 제 2 비트라인이 상기 제 2 입/출력 노드로부터 전기적으로 분리된 상태로 남아 있는 동안 상기 제 1 입/출력 노드에 상기 제 1 비트라인을 전기적으로 재연결하는 것을 포함하는, 반도체 메모리 장치.
  3. 청구항 2에 있어서, 상기 제 1 입/출력 노드로부터 상기 제 1 비트라인을 전기적으로 분리하는 것과 상기 제 2 입/출력 노드로부터 상기 제 2 비트라인을 전기적으로 분리하는 것은 실질적으로 동시에 발생하는, 반도체 메모리 장치.
  4. 청구항 2에 있어서, 상기 아이솔레이터는 상기 리프레쉬 동작이 완료된 후 상기 제 2 비트라인을 상기 제 2 입/출력 노드에 전기적으로 재연결하도록 또한 구성되는, 반도체 메모리 장치.
  5. 청구항 2에 있어서, 상기 센스 증폭기는 컨트롤러로부터 적어도 하나의 센싱 활성화 신호의 수신에 응답하여 상기 제 1 및 제 2 입/출력 노드들에서의 신호 증폭 공정을 개시하는, 반도체 메모리 장치.
  6. 청구항 5에 있어서, 상기 컨트롤러를 더 포함하는, 반도체 메모리 장치.
  7. 청구항 6에 있어서, 상기 컨트롤러는, 상기 아이솔레이터가 리프레시 동작을 수행하라는 명령의 감지에 응답하여 상기 비트라인 절연을 수행하게 하도록 작동하는, 반도체 메모리 장치.
  8. 청구항 5에 있어서, 상기 제 1 입/출력 노드로부터 상기 제 1 비트라인을 전기적으로 분리하는 것과 상기 제 2 입/출력 노드로부터 상기 제 2 비트라인을 전기적으로 분리하는 것은 상기 신호 증폭 공정이 개시되기 전에 수행되는, 반도체 메모리 장치.
  9. 청구항 5에 있어서, 상기 신호 증폭 공정은 상기 제 1 입/출력 노드가 제 1 최종 전위를 향하게 하고 상기 제 2 입/출력 노드가 상기 제 1 최종 전위와 상이한 제 2 최종 전위를 향하게 하고, 상기 제 1 입/출력 노드로부터 상기 제 1 비트라인을 전기적으로 분리하는 것과 상기 제 2 입/출력 노드로부터 상기 제 2 비트라인을 전기적으로 분리하는 것은 상기 증폭 공정이 개시된 후, 그러나, 상기 제 2 입/출력 노드가 상기 제 2 최종 전위에 도달하기 전에 수행되는, 반도체 메모리 장치.
  10. 청구항 5에 있어서, 상기 신호 증폭 공정은 상기 제 1 입/출력 노드가 제 1 최종 전위를 향하게 하고 상기 제 2 입/출력 노드가 상기 제 1 최종 전위와 상이한 제 2 최종 전위를 향하게 하고, 상기 제 1 입/출력 노드로부터 상기 제 1 비트라인을 전기적으로 분리하는 것과 상기 제 2 입/출력 노드로부터 상기 제 2 비트라인을 전기적으로 분리하는 것은, 상기 증폭 공정이 개시된 후, 그러나, 상기 제 2 입/출력 노드가 상기 제 1 최종 전위와 상기 제 2 최종 전위 사이의 간격의 3/4인 최종 전위에 도달하기 전에 수행되는, 반도체 메모리 장치.
  11. 청구항 10에 있어서, 상기 제 1 및 제 2 입/출력 노드들을, 상기 제 1 최종 전위와 상기 제 2 최종 전위 사이에 있는 비트라인 사전충전(pre-charge) 전압으로 사전충전하도록 구성된 사전충전 회로를 더 포함하는, 반도체 메모리 장치.
  12. 청구항 11에 있어서, 상기 비트라인 선충전 전압은 상기 제 1 최종 전위와 상기 제 2 최종 전위 사이의 중간인, 반도체 메모리 장치.
  13. 청구항 11에 있어서, 상기 컨트롤러는, 상기 센스 증폭기가 상기 제 1 및 제 2 입/출력 노드들에서의 상기 신호 증폭 공정을 개시하게 하는 송신 전에 상기 제 1 및 제 2 입/출력 노드들을 선충전하도록 구성되는, 반도체 메모리 장치.
  14. 청구항 11에 있어서, 상기 메모리 셀은 상기 제 1 비트라인과 커패시터 사이에 연결된 트랜지스터를 포함하고, 상기 트랜지스터는 상기 컨트롤러에 의해 활성화가능한 워드라인에 연결된 게이트를 가지고, 상기 컨트롤러는 상기 제 1 및 제 2 입/출력 노드들을 선충전한 후 그리고 상기 센스 증폭기가 상기 제 1 및 제 2 입/출력 노드들에서의 상기 신호 증폭 공정을 개시하게 하기 전에 상기 워드라인을 활성화하도록 구성되며, 상기 워드라인의 활성화는 상기 커패시터와 상기 제 1 비트라인 사이의 전하 공유를 유도하는, 반도체 메모리 장치.
  15. 청구항 14에 있어서, 상기 워드라인이 활성화될 때, 상기 제 1 비트라인은 상기 제 1 입/출력 노드에 전기적으로 연결되고, 상기 제 2 비트라인은 상기 제 2 입/출력 노드에 전기적으로 연결되는, 반도체 메모리 장치.
  16. 청구항 15에 있어서, 상기 컨트롤러는, 상기 제 1 비트라인이 상기 제 1 입/출력 노드에 전기적으로 연결되고, 상기 제 2 비트라인이 상기 제 2 입/출력 노드에 전기적으로 연결되는 동안, 상기 제 1 및 제 2 입/출력 노드들을 선충전하도록 구성되는, 반도체 메모리 장치.
  17. 청구항 11에 있어서, 상기 적어도 하나의 센싱 활성화 신호는 제 1 센싱 활성화 라인과 제 2 센싱 활성화 라인 상에서 상기 컨트롤러로부터 상기 센스 증폭기에 전달되고, 상기 컨트롤러는 상기 제 1 및 제 2 입/출력 노드들에서의 상기 신호 증폭 공정을 개시하기 위해 상기 제 1 센싱 활성화 라인을 상기 제 1 최종 전위로 설정하고 상기 제 2 센싱 활성화 라인을 상기 제 2 최종 전위로 설정하도록 구성되는, 반도체 메모리 장치.
  18. 청구항 17에 있어서, 상기 센스 증폭기는 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터 및 제 4 트랜지스터를 포함하고, 각 트랜지스터는 게이트, 소스 및 드레인을 가지고, 상기 제 1 트랜지스터의 소스는 상기 제 2 트랜지스터의 드레인에, 상기 제 3 및 제 4 트랜지스터의 게이트들에, 그리고 상기 제 1 입/출력 노드에 연결되고, 상기 제 3 트랜지스터의 소스는 상기 제 4 트랜지스터의 드레인에, 상기 제 1 및 제 2 트랜지스터의 게이트들에, 그리고 상기 제 2 입/출력 노드에 연결되고, 상기 제 1 트랜지스터의 드레인은 상기 제 3 트랜지스터의 드레인 및 상기 제 1 센싱 활성화 라인에 연결되며, 상기 제 2 트랜지스터의 소스는 상기 제 4 트랜지스터의 소스와 상기 제 2 센싱 활성화 라인에 연결되는, 반도체 메모리 장치.
  19. 청구항 18에 있어서, 상기 제 1 입/출력 노드로부터 상기 제 1 비트라인을 전기적으로 분리하는 것과 상기 제 2 입/출력 노드로부터 상기 제 2 비트라인을 전기적으로 분리하는 것은 상기 증폭 공정이 개시된 후에, 그러나, 상기 제 2 입/출력 노드가 상기 비트라인 선충전 전압과 상기 제 2 최종 전위 사이의 중간인 전위에 도달하기 전에 수행되는, 반도체 메모리 장치.
  20. 청구항 2에 있어서, 상기 아이솔레이터는:
    - 제 1 제어 신호에 응답하여 상기 제 1 비트라인이 상기 제 1 입/출력 노드에 전기적으로 연결되게 하거나 상기 제 1 입/출력 노드로부터 전기적으로 분리되게 하는 제 1 절연 소자; 및
    - 상기 제 1 제어 신호와는 독립된 제 2 제어 신호에 응답하여 상기 제 2 비트라인이 상기 제 2 입/출력 노드에 전기적으로 연결되게 하거나 상기 제 2 입/출력 노드로부터 전기적으로 분리되게 하는 제 2 절연 소자를 포함하는, 반도체 메모리 장치.
  21. 청구항 20에 있어서, 상기 제 1 절연 소자는 제 1 트랜지스터를 포함하고, 상기 제 2 절연 소자는 제 2 트랜지스터를 포함하는, 반도체 메모리 장치.
  22. 청구항 21에 있어서, 상기 제 1 트랜지스터는 상기 제 1 제어 신호를 수신하는 게이트를 포함하고, 상기 제 2 트랜지스터는 상기 제 2 제어 신호를 수신하는 게이트를 포함하는, 반도체 메모리 장치.
  23. 반도체 메모리 장치로서,
    - 제 1 비트라인에 연결되고 제 2 비트라인과 관련되는 메모리 셀;
    - 제 1 입/출력 노드 및 제 2 입/출력 노드를 포함하는 센스 증폭기; 및
    - 상기 비트라인들과 상기 입/출력 노드들에 연결되는 아이솔레이터를 포함하고, 상기 아이솔레이터는 상기 메모리 셀의 리프레쉬 동작 동안 비트라인 절연을 수행하도록 구성되며, 상기 비트라인 절연은 상기 제 1 비트라인이 상기 제 1 입/출력 노드로부터 전기적으로 분리된 상태로 남을 동안 상기 제 2 입/출력 노드로부터 상기 제 2 비트라인을 전기적으로 분리하는 것을 포함하는, 반도체 메모리 장치.
  24. 청구항 23에 있어서, 상기 아이솔레이터는 상기 리프레시 동작이 완료된 후 상기 제 2 비트라인을 상기 제 2 입/출력 노드에 전기적으로 재연결하도록 또한 구성되는, 반도체 메모리 장치.
  25. 청구항 23에 있어서, 상기 센스 증폭기는 컨트롤러로부터 적어도 하나의 센싱 활성화 신호의 수신에 응답하여 상기 제 1 및 제 2 입/출력 노드들에서의 신호 증폭 공정을 개시하는, 반도체 메모리 장치.
  26. 청구항 25에 있어서, 상기 컨트롤러를 더 포함하는, 반도체 메모리 장치.
  27. 청구항 26에 있어서, 상기 컨트롤러는 상기 아이솔레이터가 리프레시 동작을 수행하기 위한 명령의 감지에 응답하여 상기 비트라인 절연을 수행하도록 유도하기 위해 작동하는, 반도체 메모리 장치.
  28. 청구항 25에 있어서, 상기 제 2 입/출력 노드로부터 상기 제 2 비트라인을 전기적으로 분리하는 것은 상기 신호 증폭 공정이 개시되기 전에 수행되는, 반도체 메모리 장치.
  29. 청구항 25에 있어서, 상기 신호 증폭 공정은 상기 제 1 입/출력 노드가 제 1 최종 전위의 경향을 갖고 상기 제 2 입/출력 노드가 상기 제 1 최종 전위와 상이한 제 2 최종 전위의 경향을 갖도록 유도하고, 상기 제 2 입/출력 노드로부터 상기 제 2 비트라인을 전기적으로 분리하는 것은 상기 증폭 공정이 개시된 후, 그러나, 상기 제 2 입/출력 노드가 상기 제 2 최종 전위에 도달하기 전에 수행되는, 반도체 메모리 장치.
  30. 청구항 25에 있어서, 상기 신호 증폭 공정은 상기 제 1 입/출력 노드가 제 1 최종 전위의 경향을 갖고 상기 제 2 입/출력 노드가 상기 제 1 최종 전위와 상이한 제 2 최종 전위의 경향을 갖도록 유도하고, 상기 제 1 입/출력 노드로부터 상기 제 1 비트라인을 전기적으로 분리하고 상기 제 2 입/출력 노드로부터 상기 제 2 비트라인을 전기적으로 분리하는 것은 상기 증폭 공정이 개시된 후, 그러나, 상기 제 2 입/출력 노드가 최종 전위 - 상기 제 1 최종 전위와 상기 제 2 최종 전위 사이의 3/4 지점 - 에 도달하기 전에 수행되는, 반도체 메모리 장치.
  31. 청구항 25에 있어서, 상기 제 1 및 제 2 입/출력 노드들을 상기 제 1 최종 전위와 상기 제 2 최종 전위 사이의 비트라인 사전충전 전압으로 사전충전하도록 구성된 사전충전 회로를 더 포함하는, 반도체 메모리 장치.
  32. 청구항 31에 있어서, 상기 비트라인 사전충전 전압은 상기 제 1 최종 전위와 상기 제 2 최종 전위 사이의 중간인, 반도체 메모리 장치.
  33. 청구항 31에 있어서, 상기 컨트롤러는, 상기 센스 증폭기가 상기 제 1 및 제 2 입/출력 노드들에서의 상기 신호 증폭 공정을 개시하도록 유도하여 이것을 보내기 전에 상기 제 1 및 제 2 입/출력 노드들을 사전충전하도록 구성되는, 반도체 메모리 장치.
  34. 청구항 31에 있어서, 상기 메모리 셀은 상기 제 1 비트라인과 커패시터 사이에 연결된 트랜지스터를 포함하고, 상기 트랜지스터는 상기 컨트롤러에 의해 활성화가능한 워드라인에 연결된 게이트를 가지고, 상기 컨트롤러는 상기 제 1 및 제 2 입/출력 노드들을 사전충전한 후 그리고 상기 센스 증폭기가 상기 제 1 및 제 2 입/출력 노드들에서의 상기 신호 증폭 공정을 개시하도록 유도하기 전에 상기 워드라인을 활성화하도록 구성되며, 상기 워드라인의 활성화은 상기 커패시터와 상기 제 1 비트라인 사이의 전하 공유를 유도하는, 반도체 메모리 장치.
  35. 청구항 34에 있어서, 상기 워드라인이 활성화될 때, 상기 제 1 비트라인은 상기 제 1 입/출력 노드에 전기적으로 연결되고, 상기 제 2 비트라인은 상기 제 2 입/출력 노드에 전기적으로 연결되는, 반도체 메모리 장치.
  36. 청구항 35에 있어서, 상기 컨트롤러는, 상기 비트라인은 상기 제 1 입/출력 노드에 전기적으로 연결되고, 상기 제 2 비트라인은 상기 제 2 입/출력 노드에 전기적으로 연결되는 동안, 상기 제 1 및 제 2 입/출력 노드들을 사전충전하도록 구성되는, 반도체 메모리 장치.
  37. 청구항 31에 있어서, 상기 적어도 하나의 센싱 활성화 신호는 제 1 센싱 활성화 라인과 제 2 센싱 활성화 라인 위에서 상기 컨트롤러로부터 상기 센스 증폭기에 전달되고, 상기 컨트롤러는 상기 제 1 센싱 활성화 라인을 상기 제 1 최종 전위로 설정하고 상기 제 2 센싱 활성화 라인을 상기 제 2 최종 전위로 설정하도록 구성되어서 상기 제 1 및 제 2 입/출력 노드들에서의 상기 신호 증폭 프로세스를 개시하는, 반도체 메모리 장치.
  38. 청구항 37에 있어서, 상기 센스 증폭기는 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터 및 제 4 트랜지스터를 포함하고, 각 트랜지스터는 게이트, 소스 및 드레인을 가지고, 상기 제 1 트랜지스터의 소스는 상기 제 2 트랜지스터의 상기 드레인에, 상기 제 3 및 제 4 트랜지스터의 상기 게이트들에 그리고 상기 제 1 입/출력 노드에 연결되고, 상기 제 3 트랜지스터의 소스는 상기 제 4 트랜지스터의 상기 드레인에, 상기 제 1 및 제 2 트랜지스터의 상기 게이트들에 그리고 상기 제 2 입/출력 노드에 연결되고, 상기 제 1 트랜지스터의 드레인은 상기 제 3 트랜지스터의 드레인 및 상기 제 1 센싱 활성화 라인에 연결되며 상기 제 2 트랜지스터의 소스는 상기 제 4 트랜지스터의 소스와 상기 제 2 센싱 활성화 라인에 연결되는, 반도체 메모리 장치.
  39. 청구항 38에 있어서, 상기 제 2 입/출력 노드로부터 상기 제 2 비트라인을 전기적으로 분리하는 것은 상기 증폭 공정이 개시된 후에, 그러나, 상기 제 2 입/출력 노드가 상기 비트라인 사전충전 전압과 상기 제 2 최종 전위 사이의 중간인 전위에 도달하기 전에 수행되는, 반도체 메모리 장치.
  40. 청구항 23에 있어서, 상기 아이솔레이터는,
    - 상기 제 2 비트라인이 상기 제 2 입/출력 노드에 전기적으로 연결되거나 상기 제 2 입/출력 노드로부터 전기적으로 분리되도록 유도하는 제어 신호에 응답하는 절연 소자를 포함하는, 반도체 메모리 장치.
  41. 청구항 40에 있어서, 상기 절연 소자는 트랜지스터를 포함하는, 반도체 메모리 장치.
  42. 청구항 41에 있어서, 상기 트랜지스터는 상기 제어 신호를 수신하는 게이트를 포함하는, 반도체 메모리 장치.
  43. 청구항 40에 있어서, 상기 제 1 비트라인은 상기 제 1 입/출력 노드에 영구적으로 전기적으로 연결되는, 반도체 메모리 장치.
  44. 제 1 비트라인에 연결되고 제 2 비트라인과 관련되는 메모리 셀을 리프레싱하는 방법으로서, 상기 방법은:
    - 센스 증폭기의 제 1 입/출력 노드에 제 1 비트라인을 연결하고 상기 센스 증폭기의 제 2 입/출력 노드에 제 2 비트라인을 연결하는 단계;
    - 상기 메모리 셀과 상기 제 1 비트라인 사이에서 전하 공유를 트리거링(triggering)하는 단계;
    - 상기 제 1 입/출력 노드로부터 상기 제 1 비트라인을 분리하고 상기 제 2 입/출력 노드로부터 상기 제 2 비트라인을 분리하는 단계;
    - 상기 제 1 및 제 2 입/출력 노드들에서의 신호 증폭 공정을 개시하기 위해 상기 센스 증폭기를 활성화하는 단계; 및
    - 상기 제 2 비트라인이 상기 제 2 입/출력 노드로부터 분리된 상태로 남을 동안 상기 제 1 입/출력 노드에 상기 제 1 비트라인을 재연결하는 단계를 포함하는, 방법.
  45. 청구항 44에 있어서, 상기 제 1 입/출력 노드로부터 상기 제 1 비트라인을 분리하고 상기 제 2 입/출력 노드로부터 상기 제 2 비트라인을 분리하는 상기 단계는 상기 센스 증폭기를 활성화하는 상기 단계 전에 수행되는, 방법.
  46. 청구항 44에 있어서, 상기 제 1 입/출력 노드로부터 상기 제 1 비트라인을 분리하고 상기 제 2 입/출력 노드로부터 상기 제 2 비트라인을 분리하는 상기 단계는 상기 센스 증폭기를 활성화하는 상기 단계 후에 수행되는, 방법.
  47. 청구항 44에 있어서, 상기 제 1 입/출력 노드로부터 상기 제 1 비트라인을 분리하고 상기 제 2 입/출력 노드로부터 상기 제 2 비트라인을 분리하는 상기 단계는 실질적으로 동시에 수행되는, 방법.
  48. 청구항 44에 있어서, 상기 전하 공유는 상기 메모리 셀과 관련되는 워드라인을 활성화하는 단계에 의해 트리거링되는, 방법.
  49. 청구항 44에 있어서, 전하 공유를 트리거링하는 상기 단계는 상기 제 1 비트라인에 상기 메모리 셀의 커패시터를 연결하는 단계를 포함하는, 방법.
  50. 청구항 44에 있어서, 상기 제 1 비트라인과 상기 제 2 비트라인 사이의 넌-제로 전위차(non-zero potential difference)의 발전(development)을 유도하는, 방법.
  51. 청구항 50에 있어서, 전하 공유를 트리거링하는 상기 단계 전에, 상기 제 1 및 상기 제 2 비트라인들을 다른 비트라인에 연결하여 상기 제 2 및 상기 제 2 비트라인들 사이의 전위를 이퀄라이즈(equalize)하는 단계를 더 포함하는, 방법.
  52. 청구항 51에 있어서, 상기 센스 증폭기를 활성화하는 상기 단계는 상기 제 1 및 상기 제 2 입/출력 노드들 사이의 증폭된 전위차의 발전을 유도하는, 방법.
  53. 청구항 52에 있어서, 상기 제 1 및 상기 제 2 입/출력 노드들 사이의 증폭된 전위차의 발전은 최대값의 경향을 갖는, 방법.
  54. 청구항 53에 있어서, 상기 제 1 입/출력 노드로부터 상기 제 1 비트라인을 분리하고 상기 제 2 입/출력 노드로부터 상기 제 2 비트라인을 분리하는 단계는 상기 제 1 입/출력 노드와 상기 제 2 입/출력 노드 사이의 증폭된 변위 차가 상기 최대값에 도달하기 전에 수행되는, 방법.
  55. 청구항 53에 있어서, 상기 제 1 입/출력 노드로부터 상기 제 1 비트라인을 분리하고 상기 제 2 입/출력 노드로부터 상기 제 2 비트라인을 분리하는 단계는 상기 제 1 입/출력 노드와 상기 제 2 입/출력 노드 사이의 증폭된 변위 차가 상기 최대값의 75%에 도달하기 전에 수행되는, 방법.
  56. 청구항 53에 있어서, 상기 제 1 입/출력 노드로부터 상기 제 1 비트라인을 분리하고 상기 제 2 입/출력 노드로부터 상기 제 2 비트라인을 분리하는 단계는 상기 제 1 입/출력 노드와 상기 제 2 입/출력 노드 사이의 증폭된 변위 차가 상기 최대값의 50%에 도달하기 전에 수행되는, 방법.
  57. 청구항 44에 있어서, 상기 연결하는 단계, 트리거링하는 단계, 분리하는 단계, 활성화하는 단계 및 재연결하는 단계는 복수의 메모리 셀들에 대해 주기적으로 수행되는, 방법.
  58. 청구항 44에 있어서, 리프레쉬 동작을 수행하기 위한 명령의 표시를 수신하는 단계를 더 포함하며, 상기 명령에 응답하여, 상기 연결하는 단계, 트리거링하는 단계, 분리하는 단계, 활성화하는 단계 및 재연결하는 단계를 수행하는, 방법.
  59. 제 1 비트라인과 연결되고 제 2 비트라인과 관련되는 메모리 셀을 리프레싱하는 방법으로서,
    - 센스 증폭기의 제 1 입/출력 노드에 상기 제 1 비트라인을 연결하고 상기 센스 증폭기의 제 2 입/출력 노드에 상기 제 2 비트라인을 연결하는 단계;
    - 메모리 셀과 제 1 비트라인 사이에서 전하 공유를 트리거링(triggering)하는 단계;
    - 상기 제 1 비트라인이 상기 제 1 입/출력 노드로부터 분리된 상태로 남을 동안 상기 제 2 입/출력 노드로부터 상기 제 2 비트라인을 분리하는 단계; 및
    - 상기 제 1 및 제 2 입/출력 노드들에서의 신호 증폭 공정을 개시하기 위해 상기 센스 증폭기를 활성화하는 단계를 포함하는, 방법.
  60. 청구항 59에 있어서, 상기 제 2 입/출력 노드로부터 상기 제 2 비트라인을 분리하는 상기 단계는 상기 센스 증폭기를 활성화하는 상기 단계 전에 수행되는, 방법.
  61. 청구항 59에 있어서, 상기 제 2 입/출력 노드로부터 상기 제 2 비트라인을 분리하는 상기 단계는 상기 센스 증폭기를 활성화하는 상기 단계 후에 수행되는, 방법.
  62. 청구항 59에 있어서, 상기 전하 공유는 상기 메모리 셀과 관련된 워드라인을 활성화하는 단계에 의해 트리거링되는, 방법.
  63. 청구항 59에 있어서, 전하 공유를 트리거링하는 상기 단계는 상기 제 1 비트라인에 상기 메모리 셀의 커패시터를 연결하는 단계를 포함하는, 방법.
  64. 청구항 59에 있어서, 전하 공유를 트리거링하는 상기 단계는 상기 제 1 비트라인과 상기 제 2 비트라인 사이의 넌-제로 전위차의 발전을 유도하는, 방법.
  65. 청구항 64에 있어서,
    - 전하 공유를 트리거링하는 상기 단계 전에, 상기 제 1 및 상기 제 2 비트라인들을 다른 비트라인에 연결하여 상기 제 2 및 상기 제 2 비트라인들 사이의 전위를 이퀄라이즈(equalize)하는 단계를 더 포함하는, 방법.
  66. 청구항 65에 있어서, 상기 센스 증폭기를 활성화하는 상기 단계는 상기 제 1 입/출력 노드와 상기 제 3 입/출력 노드 사이의 증폭된 전위차의 발전을 유도하는, 방법.
  67. 청구항 66에 있어서, 상기 제 1 입/출력 노드와 상기 제 2 입/출력 노드 사이의 증폭된 전위차의 발전은 최대값의 경향을 갖는, 방법.
  68. 청구항 67에 있어서, 상기 제 2 입/출력 노드로부터 상기 제 2 비트라인을 분리하는 단계는 상기 제 1 입/출력 노드와 상기 제 2 입/출력 노드 사이의 증폭된 전위차가 최대값에 도달하기 전에 수행되는, 방법.
  69. 청구항 67에 있어서, 상기 제 2 입/출력 노드로부터 상기 제 2 비트라인을 분리하는 단계는 상기 제 1 입/출력 노드와 상기 제 2 입/출력 노드 사이의 증폭된 전위차가 최대값의 75%에 도달하기 전에 수행되는, 방법.
  70. 청구항 67에 있어서, 상기 제 2 입/출력 노드로부터 상기 제 2 비트라인을 분리하는 단계는 상기 제 1 입/출력 노드와 상기 제 2 입/출력 노드 사이의 증폭된 전위차가 최대값의 50%에 도달하기 전에 수행되는, 방법.
  71. 청구항 59에 있어서, 상기 연결하는 단계, 트리거링하는 단계, 분리하는 단계 및 활성화하는 단계는 복수의 메모리 셀들에 대해 주기적으로 수행되는, 방법.
  72. 청구항 59에 있어서, 리프레쉬 동작을 수행하기 위한 명령의 표시를 수신하는 단계를 더 포함하며, 상기 명령에 응답하여, 상기 연결하는 단계, 트리거링하는 단계, 분리하는 단계 및 활성화하는 단계를 수행하는, 방법.
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013531860A (ja) * 2010-06-10 2013-08-08 モサイド・テクノロジーズ・インコーポレーテッド センス増幅器およびビット線分離を備える半導体メモリデバイス
US9330735B2 (en) 2011-07-27 2016-05-03 Rambus Inc. Memory with deferred fractional row activation
WO2013049920A1 (en) * 2011-10-04 2013-04-11 Mosaid Technologies Incorporated Reduced noise dram sensing
KR20130055992A (ko) * 2011-11-21 2013-05-29 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이를 이용한 반도체 집적 회로
US9047980B2 (en) 2012-08-01 2015-06-02 International Business Machines Corporation Sense amplifier for static random access memory with a pair of complementary data lines isolated from a corresponding pair of complementary bit lines
KR20150073487A (ko) * 2013-12-23 2015-07-01 에스케이하이닉스 주식회사 반도체 메모리 장치
US9286969B2 (en) 2014-06-27 2016-03-15 Globalfoundries Inc. Low power sense amplifier for static random access memory
KR102292233B1 (ko) 2015-02-13 2021-08-24 삼성전자주식회사 메모리 장치, 이를 포함하는 메모리 모듈, 및 메모리 시스템
KR20170013488A (ko) * 2015-07-27 2017-02-07 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR102515457B1 (ko) * 2016-03-02 2023-03-30 에스케이하이닉스 주식회사 센스앰프 및 이를 이용하는 메모리 장치
US10083731B2 (en) 2016-03-11 2018-09-25 Micron Technology, Inc Memory cell sensing with storage component isolation
KR20230021180A (ko) * 2017-06-27 2023-02-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치
WO2019073333A1 (ja) 2017-10-13 2019-04-18 株式会社半導体エネルギー研究所 記憶装置、電子部品、及び電子機器
CN109979502B (zh) * 2017-12-27 2021-03-16 华邦电子股份有限公司 动态随机存取存储器
CN109166598B (zh) * 2018-08-17 2024-02-06 长鑫存储技术有限公司 灵敏放大器电路、存储器及信号放大方法
CN112513987A (zh) 2018-11-30 2021-03-16 拉姆伯斯公司 具有多个电压域的dram设备
US10818341B1 (en) * 2019-06-07 2020-10-27 Nanya Technology Corporation Sub-word line driver circuit with variable-thickness gate dielectric layer, semiconductor memory device having the same and method of forming the same
KR20210005425A (ko) 2019-07-05 2021-01-14 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 데이터 라이트 방법
US11348635B2 (en) * 2020-03-30 2022-05-31 Micron Technology, Inc. Memory cell biasing techniques during a read operation
CN111863049B (zh) * 2020-07-27 2022-11-01 安徽大学 灵敏放大器、存储器和灵敏放大器的控制方法
US11929112B2 (en) 2020-07-27 2024-03-12 Anhui University Sense amplifier, memory, and method for controlling sense amplifier
US11410720B2 (en) * 2020-10-01 2022-08-09 Samsung Electronics Co., Ltd. Bitline precharge system for a semiconductor memory device

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60239993A (ja) * 1984-05-12 1985-11-28 Sharp Corp ダイナミツク型半導体記憶装置
US5148399A (en) 1988-06-28 1992-09-15 Oki Electric Industry Co., Ltd. Sense amplifier circuitry selectively separable from bit lines for dynamic random access memory
JPH0430388A (ja) * 1990-05-25 1992-02-03 Oki Electric Ind Co Ltd 半導体記憶回路
US5280452A (en) * 1991-07-12 1994-01-18 International Business Machines Corporation Power saving semsing circuits for dynamic random access memory
JPH0541085A (ja) * 1991-08-06 1993-02-19 Nec Corp センスアンプ回路
JPH05182458A (ja) * 1991-12-26 1993-07-23 Toshiba Corp 半導体記憶装置
US5475642A (en) * 1992-06-23 1995-12-12 Taylor; David L. Dynamic random access memory with bit line preamp/driver
US5636170A (en) * 1995-11-13 1997-06-03 Micron Technology, Inc. Low voltage dynamic memory
JP3971032B2 (ja) * 1997-12-10 2007-09-05 富士通株式会社 半導体記憶装置、半導体記憶装置のデータ読み出し方法、及びデータ記憶装置
US5936898A (en) * 1998-04-02 1999-08-10 Vanguard International Semiconductor Corporation Bit-line voltage limiting isolation circuit
KR100388318B1 (ko) * 1998-12-24 2003-10-10 주식회사 하이닉스반도체 비트라인디커플링방법
JP2002025268A (ja) * 2000-07-13 2002-01-25 Seiko Epson Corp 半導体装置
JP2002025269A (ja) * 2000-07-13 2002-01-25 Seiko Epson Corp 半導体装置
US6301175B1 (en) * 2000-07-26 2001-10-09 Micron Technology, Inc. Memory device with single-ended sensing and low voltage pre-charge
KR100413065B1 (ko) 2001-01-04 2003-12-31 삼성전자주식회사 반도체 메모리 장치의 비트 라인 부스팅 커패시터의 배치구조
JP4934897B2 (ja) * 2001-01-12 2012-05-23 ソニー株式会社 メモリ装置
DE10107314C2 (de) * 2001-02-16 2003-03-27 Infineon Technologies Ag Verfahren zum Lesen einer Speicherzelle eines Halbleiterspeichers und Halbleiterspeicher
US6667922B1 (en) * 2002-08-21 2003-12-23 Infineon Technologies Ag Sensing amplifier with single sided writeback
JP4229230B2 (ja) * 2003-05-06 2009-02-25 インターナショナル・ビジネス・マシーンズ・コーポレーション ダイナミック型半導体記憶装置及びそのビット線プリチャージ方法
US7366047B2 (en) * 2005-11-09 2008-04-29 Infineon Technologies Ag Method and apparatus for reducing standby current in a dynamic random access memory during self refresh
US7362640B2 (en) 2005-12-29 2008-04-22 Mosaid Technologies Incorporated Apparatus and method for self-refreshing dynamic random access memory cells
KR100714309B1 (ko) * 2006-02-21 2007-05-02 삼성전자주식회사 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치
KR100902127B1 (ko) 2006-02-22 2009-06-09 주식회사 하이닉스반도체 반도체 메모리 장치의 센스 증폭 회로 및 그의 구동 방법
US7420862B2 (en) * 2006-04-25 2008-09-02 Infineon Technologies Ag Data inversion device and method
KR100897252B1 (ko) 2006-06-30 2009-05-14 주식회사 하이닉스반도체 반도체 메모리 장치
JP2008293605A (ja) 2007-05-25 2008-12-04 Elpida Memory Inc 半導体記憶装置
US8116157B2 (en) * 2007-11-20 2012-02-14 Qimonda Ag Integrated circuit
JP2013531860A (ja) * 2010-06-10 2013-08-08 モサイド・テクノロジーズ・インコーポレーテッド センス増幅器およびビット線分離を備える半導体メモリデバイス

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