CN112513987A - 具有多个电压域的dram设备 - Google Patents

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Abstract

一种DRAM设备的动态存储器阵列使用大于DRAM设备的大多数数字逻辑电路系统的操作(即，开关)电压的位线电压来操作。数字逻辑电路系统使用低于用于在DRAM阵列的位线上存储/检索数据的电压的电源电压来操作。这样可以将较低电压摆幅(以及从而将较低功率)数字逻辑用于DRAM设备上的大多数非存储阵列逻辑，从而降低了非存储阵列逻辑的功耗，进而降低了整个DRAM设备的功耗。

Description

具有多个电压域的DRAM设备
附图说明
图1是示出根据一个实施例的动态随机存取存储器(DRAM)设备的框图。
图2是示出示例读出放大器的图。
图3是示出示例局部全局数据线开关的图。
图4是示出示例位线到局部数据线开关的图。
图5是示出经偏移补偿的读出放大器的元件的图。
图6是示出经偏移补偿的读出放大器的示例位线均衡块的图。
图7是处理系统的框图。
具体实施方式
降低电子器件和计算机系统的功耗是一个持续的目标。因此，降低动态随机存取存储器(DRAM)设备的功耗是该工作的一部分。导致DRAM设备功耗的主要因素与公式P＝CV2f相关联，其中P是功耗，C是电容，V是开关电压，f是开关频率。因此，由于电压在上式中为平方，因此降低开关电压对降低功耗具有重要影响。
在一个实施例中，DRAM设备的(多个)动态存储器阵列使用大于DRAM设备的大多数数字逻辑电路系统的操作(即，开关)电压的位线电压来操作。换言之，数字逻辑电路系统使用低于用于从DRAM阵列存储/检索数据的电压的电源电压来操作。这样可以将较低电压摆幅(以及从而将较低功率)的数字逻辑用于DRAM设备上的大多数非存储阵列逻辑，从而降低了非存储阵列逻辑的功耗，进而降低了整个DRAM设备的功耗。
图1是示出根据一个实施例的动态随机存取存储器(DRAM)设备的框图。在图1中，DRAM设备100包括多个存储体/子存储体、控制电路系统160和接口电路系统170。DRAM设备100可以是至少一个集成电路，位于至少一个集成电路上，或者包括至少一个集成电路。DRAM存储体包括子阵列(例如，子阵列128)、读出放大器带(例如，读出放大器带130)、列解码和子阵列访问电路系统140以及字线控制电路系统150。读出放大器带130包括读出放大器(例如，读出放大器110)和局部全局开关(例如，局部全局开关127)。子阵列包括存储器位单元(例如，单元123)。存储器位单元123连接到字线122、位线121和列选择线124。读出放大器110连接到位线121和局部数据线125。局部全局开关127连接到局部数据线125和全局数据线126。
控制电路系统160可操作地耦合到DRAM存储体，以处理至少列地址、行地址和/或经由物理接口170接收的命令。控制电路系统160包括在正常操作模式下使用所选择的(例如，由DRAM设备100的制造商)数字逻辑电源电压(又称VDD)进行操作的数字逻辑电路系统。控制电路系统160可以包括使用互补金属氧化物半导体(CMOS)型逻辑门实现的大多数电路系统。控制电路系统160可以包括使用在高K/金属栅极(HKMG)CMOS制造工艺中实现的CMOS逻辑实现的电路系统。全摆幅CMOS逻辑门的信号摆幅(即，在逻辑“1”与逻辑“0”之间)的范围可以从与负电源/参考/衬底电压相对应的最小值到与数字逻辑电源电压相对应的最大电压。
在一个实施例中，DRAM设备100在正常操作模式(即，非测试模式)下使用位线电压(即，相对于负电源/参考/衬底电压的最大电压)进行操作，该位线电压高于DRAM设备100上的大多数数字逻辑的数字逻辑电源和/或最大信号摆幅电平(相对于与位线电压所参考的相同的负电源/参考/衬底电压)。具体地，位线121可以使用大于控制电路系统160的最大电压来操作。为简便起见，位线电压在本文中可以被称为VBL。
正常操作(非测试)模式包括在非生产和非测试环境中使用的系统中DRAM设备100的预期操作模式。例如，在被包括在更大的系统(例如，完整的计算机系统、消费电子设备等)中之前，可以在一个或多个测试模式对DRAM设备100进行测试或以其他方式进行操作。这些测试模式可以在各种制造过程和/或阶段期间被使用，但通常在最终用户(例如，消费者、数据中心等)正在使用系统时不被使用。
例如，测试模式可以在诸如在预烧期间等时间用来“加载”DRAM设备100以确认DRAM设备100的功能和/或可靠性。类似地，数字逻辑电源电压在测试期间可以被降低到低于位线电压以确认DRAM设备100的功能和/或可靠性。然而，由于DRAM设备100的功能、性能、寿命和/或可靠性当在一个或多个测试模式(与“正常”操作模式相对)下操作时可能会降级，所以测试模式在“正常”操作期间通常不被使用。
读出放大器带130及其中的读出放大器(例如，读出放大器110)在正常操作模式下可以使用所选择的(例如，由制造商)位线电压(和/或位线电压范围)来操作。字线控制电路系统150在正常操作模式下可以使用可以存在以支持高核心字线电压要求的数字逻辑电源电压和/或单独的编程电源电压(VPP)来操作。列解码电路系统140在正常操作模式下可以使用位线电压或数字逻辑电源电压来操作。控制电路系统(和所包括的数据路径电路系统)160在正常操作模式下可以使用数字逻辑电源电压来操作。接口电路系统170在正常操作模式下可以使用输入/输出(I/O)电源电压和/或数字逻辑电源电压来操作。
图2是示出示例读出放大器的图。读出放大器200可以是DRAM100和/或放大器带130的一部分(即，特别是作为读出放大器110)。在图2中，读出放大器200包括功能块210、220、230、240和250。读出放大器200在真实(BLt)和补码(BLc)位线上执行电压差的评估。
放大器块210包括由评估控制块220接通的一对交叉耦合的反相器。放大器块210的交叉耦合的反相器包括n沟道场效应晶体管(NFET)211和212、以及p沟道场效应晶体管(PFET)213和214。NFET 211和PFET 214形成第一反相器，该第一反相器交叉耦合到使用NFET 212和PFET 214而形成的第二反相器。每个反相器的输出被提供给另一反相器的输入(即，交叉耦合)。到放大器块210的反相器的负电源和正电源由评估控制块220选择性地提供。
到这些反相器的电源SAN和SAP通过评估控制块220被选择性地(可开关地)提供给放大器块210，以允许放大器块210的/到放大器块210的内部和外部节点(包括位线BLt和BLc、以及电源SAN和SAP)被均衡并且然后被激活以评估位线BLt和BLc上的电压。评估控制块220包括NFET 221和PFET 222。在NSET节点上的信号的控制下，NFET 221可开关地连接和断开到节点SAN的负(参考)电源电压(其是放大器模块210的负电源)。在PSET节点上的信号的控制下，PFET 222可开关地连接和断开到节点SAP的正电源电压(其是放大器块210的正电源)。在NSET节点上的信号的控制下，NFET 221可开关地连接和断开到节点SAN的负(参考)电源电压(其是放大器模块210的负/参考电源)。提供给NSET节点(即，NFET 221的栅极)的信号的摆幅可以小于位线电压。因此，在正常操作中，耦合到评估控制块220的控制电路系统(例如，控制电路系统160)可以包括可以向NSET节点提供未达到VBL(或甚至达到VBL减去PFET 222的阈值电压)的信号的电路系统。
在一个实施例中，在正常操作中，通过PFET 222连接到SAP的正电源电压可以是位线电压(或者在一个实施例中是较高电压)。PSET(即，PFET 222的栅极)上的信号的摆幅可以等于(或小于PFET 222的阈值电压，该阈值电压低于)要连接到SAP的正电源电压(例如，VBL)。因此，在正常操作中，耦合到评估控制块220的控制电路系统可以包括可以向PSET节点提供达到VBL(或替代地，达到VBL减去PFET 222的阈值电压)的信号的电路系统。
当经由节点SNS_AMP_EQ上的信号被激活时，读出放大器均衡块230将SAP和SAN连接在一起并且连接到均衡电源电压VBLEQ。读出放大器均衡块230包括NFET 231-233。NFET231-233的栅极可操作地耦合在一起并且耦合到节点SNS_AMP_EQ。NFET 231的源极和漏极节点分别连接到SAN和SAP。NFET 232的源极和漏极节点分别连接到SAN和VBLEQ。NFET 233的源极和漏极节点分别连接到VBLEQ和SAP。提供给SNS_AMP_EQ的信号的摆幅可以小于位线电压。因此，在正常操作中，耦合到读出放大器均衡块230的控制电路系统(例如，控制电路系统160)可以包括可以向SNS_AMP_EQ节点提供未达到VBL(或甚至未达到VBL减去PFET222的阈值电压)的信号的电路系统。
当经由节点EQL上的信号被激活时，位线均衡块240将位线BLt和BLc连接在一起并且连接到均衡电源电压VBLEQ。位线均衡块240包括NFET 241-243。NFET 241-243的栅极可操作地耦合在一起并且耦合到节点EQL。NFET 241的源极和漏极节点分别连接到BLt和BLc。NFET 242的源极和漏极节点分别连接到BLt和VBLEQ。NFET 243的源极和漏极节点分别连接到VBLEQ和BLc。提供给EQL的信号的摆幅可以小于位线电压。因此，在正常操作中，耦合到位线均衡块240的控制电路系统(例如，控制电路系统160)可以包括可以向EQL节点提供未达到VBL(或甚至未达到VBL减去PFET 222的阈值电压)的信号的电路系统。
列连接块250分别将位线BLt和BLc选择性地(可开关地)连接(又称选通)到局部数据线LDQt和LDQc。列连接块250包括NFET 251-252。NFET 251-252的栅极可操作地耦合在一起并且耦合到节点CSL。NFET 251的源极和漏极节点分别连接到BLt和LDQt。NFET 252的源极和漏极节点分别连接到BLc和LDQt。CSL(即，NFET 251-252的栅极)上的信号的摆幅可以大于或等于位线电压。CSL(即，NFET 251-252的栅极)上的信号的摆幅可以大于或等于位线电压加上NFET 251-252的阈值电压。因此，在正常操作中，耦合到列连接块250的控制电路系统可以包括可以向CSL节点提供至少达到VBL的信号的电路系统。
图3是示出示例局部全局数据线开关的图。局部全局开关300可以是DRAM 100和/或放大器带130的一部分(即，特别是局部全局开关127)。在图3中，局部全局开关300包括电平移位器361和NFET 362-364。在节点REN和WEN上的信号的控制下，局部全局开关300将给定局部数据线(例如，LDQt或LDQc，在图3中图示为LDQx)选择性地耦合或选通到给定全局数据线(例如，GDQt或GDQc，在图3中图示为GDQx)。
在图3中，电平移位器361的第一节点连接到局部数据线LDQx。LDQx的第二节点连接到NFET 362的源极。NFET 362的栅极连接到节点WEN(又称写入使能)。NFET 362的漏极连接到全局数据线GDQx。LDQx也连接到NFET 363的栅极。NFET 363的源极连接到全局数据线GDQx。NFET 363的漏极连接到NFET 364的源极。NFET 364的栅极连接到节点REN(又称读取使能)。NET 364的漏极连接到局部全局开关电压VLO。VLO通常小于位线电压。
提供给REN和WEN的信号的摆幅可以小于位线电压。因此，在正常操作中，耦合到局部全局开关300的控制电路系统(例如，控制电路系统160)可以包括可以向REN和WEN节点提供未达到VBL(或甚至未达到VBL减去NFET 362-364的阈值电压)的信号的电路系统。
图4是示出示例位线到局部数据线开关的图。位线到局部数据线开关400可以是DRAM 100和/或放大器带130的一部分(即，特别是作为读出放大器110的一部分)。在一个实施例中，位线到局部数据线开关400可以用作列连接块250。在图4中，位线到局部数据线开关400包括NFET 451n-452n和PFET 451p-452p。NFET 451n和PFET 451p被配置为第一传输门(又称传输门)。NFET 452n和PFET 452p被配置为第二传输门(又称传输门)。NFET 451n-452n的栅极连接到节点CSL。CSL(即，NFET 451n-452n的栅极)上的信号的摆幅可以小于位线电压。因此，在正常操作中，耦合到位线到局部数据线开关400的控制电路系统可以包括不向CSL节点提供达到VBL的信号(例如，数字逻辑电源电压)的电路系统。
CSLb上的信号是CSLn上的信号的补码(即，逻辑取反)。PFET451p-452p的栅极连接到节点CSLb。CSLb(即，PFET 451p-452p的栅极)上的信号的摆幅可以等于位线电压。CSLb(即，PFET 451p-452p的栅极)上的信号的摆幅可以大于位线电压减去PFET 451p-452p的阈值电压。因此，在正常操作中，耦合到评估控制块420的控制电路系统可以包括可以向CSLb节点提供至少达到VBL减去PFET451p-452p的阈值电压的信号的电路系统。
图5是示出经偏移补偿的读出放大器的元件的图。读出放大器500可以是DRAM 100和/或放大器带130的一部分(即，特别是作为读出放大器110)。在图5中，读出放大器500包括功能块510、520和540。读出放大器500的其他功能块在图5中为了简洁起见而被省略。读出放大器500在真实(BLt)和补码(BLc)位线上执行电压差的评估。
放大器块510包括由评估控制块520接通的一对交叉耦合的反相器。放大器块510的交叉耦合的反相器包括n沟道场效应晶体管(NFET)511和512、以及p沟道场效应晶体管(PFET)513和514。NFET 511和PFET 514形成第一反相器，该第一反相器交叉耦合到使用NFET 512和PFET 514而形成的第二反相器。每个反相器的输出被提供给另一反相器的输入(即，交叉耦合)。到放大器块510的反相器的负电源和正电源由评估控制块520选择性地提供。
到这些反相器的电源SAN和SAP通过评估控制块520被选择性地(可开关地)提供给放大器块510，以允许放大器块510的/到放大器块510的内部和外部节点(包括位线BLt、BLc、内部节点SABLt、SABLc、以及电源SAN和SAP)被均衡并且然后被激活以评估位线BLt和BLc上的电压。评估控制块520包括NFET 521和PFET 522。在NSET节点上的信号的控制下，NFET 521可开关地连接和断开到节点SAN的负(参考)电源电压(其是放大器模块210的负电源)。在PSET节点上的信号的控制下，PFET 522可开关地连接和断开到节点SAP的正电源电压(其是放大器块510的正电源)。在NSET节点上的信号的控制下，NFET 521可开关地连接和断开到节点SAN的负(参考)电源电压(其是放大器模块510的负/参考电源)。提供给NSET节点(即，NFET 521的栅极)的信号的摆幅可以小于位线电压。因此，在正常操作中，耦合到评估控制块520的控制电路系统(例如，控制电路系统160)可以包括可以向NSET节点提供未达到VBL(或甚至达到VBL减去PFET 522的阈值电压)的信号的电路系统。
在一个实施例中，在正常操作中，通过PFET 522连接到SAP的正电源电压可以是位线电压(或者在一个实施例中是较高电压)。PSET(即，PFET 522的栅极)上的信号的摆幅可以等于(或小于PFET 522的阈值电压，该阈值电压低于)要连接到SAP的正电源电压(例如，VBL)。因此，在正常操作中，耦合到评估控制块520的控制电路系统可以包括可以向PSET节点提供达到VBL(或替代地，达到VBL减去PFET 522的阈值电压)的信号的电路系统。
当经由节点ISO和OC上的信号被激活时，偏移补偿开关块540将位线BLt和BLc分别与内部放大器块510的节点SABLt和SABLc断开；将BLt连接到SABLc；并且将BLc连接到SABLt。偏移补偿开关块540包括NFET 541-544。NFET 541-542的栅极可操作地耦合在一起并且耦合到节点ISO(又称隔离)。NFET 541的源极和漏极节点分别连接到BLt和SABLt。NFET542的源极和漏极节点分别连接到BLc和SABLc。NFET 543的源极和漏极节点分别连接到BLt和SABLc。NFET 544的源极和漏极节点分别连接到BLc和SABLt。ISO和OC(即，NFET 541-544的栅极)上的信号的摆幅可以大于或等于位线电压。ISO和OC(即，NFET 541-544的栅极)上的信号的摆幅可以大于或等于位线电压加上NFET 541-544的阈值电压。因此，在正常操作中，耦合到偏移补偿开关块540的控制电路系统可以包括可以向ISO和OC节点提供至少达到VBL的信号的电路系统。
图6是示出用于经偏移补偿的读出放大器的示例偏移补偿开关块的图。偏移补偿开关块600可以是DRAM 100和/或放大器带130的一部分(即，特别是作为读出放大器110的一部分)。在一个实施例中，偏移补偿开关块600可以用作偏移补偿开关块540。
在图6中，偏移补偿开关块600包括NFET 641n-644n和PFET641p-644p。NFET 641n和PFET 641p被配置为第一传输门(又称传输门)。NFET 642n和PFET 642p被配置为第二传输门。NFET 643n和PFET 643p被配置为第三传输门。NFET 644n和PFET 644p被配置为第四传输门。NFET 641n-642n的栅极连接到节点ISO。PFET641p-642p的栅极连接到节点ISOb。NFET 643n-644n的栅极连接到节点OC。PFET 643p-644p的栅极连接到节点OCb。
ISO和OC(即，NFET 641n-644n的栅极)上的信号的摆幅可以小于位线电压。因此，在正常操作中，耦合到偏移补偿开关块600的控制电路系统可以包括不向OC和ISO节点提供达到VBL的相应信号(例如，数字逻辑电源电压)的电路系统。
ISOb和OCb上的信号是ISO和OC上的信号的相应补码(即，逻辑取反)。ISOb和OCb(即，分别为PFET 641p-632p和PFET 643p和644p的栅极)上的信号的摆幅可以等于位线电压。ISOb和OCb上的信号的摆幅可以大于位线电压减去PFET 641p-644p的阈值电压。因此，在正常操作中，耦合到偏移补偿开关600的控制电路系统可以包括可以向ISOb和OCb节点提供至少达到VBL减去PFET641p-644p的阈值电压的相应信号的电路系统。
上述方法、系统和设备可以在计算机系统中实现，或者由计算机系统存储。上述方法也可以存储在非暂态计算机可读介质上。本文中描述的设备、电路和系统可以使用本领域中可用的计算机辅助设计工具来实现，并且可以通过包含这样的电路的软件描述的计算机可读文件来体现。这包括但不限于DRAM设备100、读出放大器200、局部全局开关300、位线到局部数据线开关400、读出放大器500和/或偏移补偿开关块600的一个或多个元件、以及它们的组件。这些软件描述可以是：行为、寄存器传输、逻辑组件、晶体管和布局几何级描述。此外，软件描述可以存储在存储介质上或者通过载波进行传送。
可以实现这样的描述的数据格式包括但不限于：诸如C等支持行为语言的格式、诸如Verilog和VHDL等支持寄存器传输级别(RTL)语言的格式、支持几何描述语言的格式(诸如GDSII、GDSIII、GDSIV、CIF和MEBES)、以及其他合适的格式和语言。此外，这样的文件在机器可读介质上的数据传输可以在互联网上通过各种介质以电子方式进行，或者例如经由电子邮件来进行。注意，物理文件可以在机器可读介质上实现，诸如：4mm磁带、8mm磁带、3-1/2英寸软盘介质、CD、DVD等。
图7是示出用于包括、处理或生成电路组件720的表示的处理系统700的一个实施例的框图。处理系统700包括一个或多个处理器702、存储器704和一个或多个通信设备706。处理器702、存储器704和通信设备706使用任何合适类型、数目和/或配置的有线和/或无线连接708进行通信。
处理器702执行存储在存储器704中的一个或多个过程712的指令，以响应于用户输入714和参数716而处理和/或生成电路组件720。过程712可以是用于设计、模拟、分析和/或验证电子电路系统和/或生成用于电子电路系统的光掩模的任何合适的电子设计自动化(EDA)工具或其一部分。表示720包括描述DRAM设备100、读出放大器200、局部全局开关300、位线到局部数据线开关400、读出放大器500和/或偏移补偿开关块600的全部或部分、以及它们的组件的数据，如图所示。
表示720可以包括行为、寄存器传输、逻辑组件、晶体管和布局几何级描述中的一种或多种。此外，表示720可以存储在存储介质上或者通过载波进行通信。
可以实现表示720的数据格式包括但不限于：诸如C等支持行为语言的格式、诸如Verilog和VHDL等支持寄存器传输级别(RTL)语言的格式、支持几何描述语言的格式(诸如GDSII、GDSIII、GDSIV、CIF和MEBES)、以及其他合适的格式和语言。此外，这样的文件在机器可读介质上的数据传输可以在互联网上通过各种介质以电子方式进行，或者例如经由电子邮件来进行。
用户输入714可以包括来自键盘、鼠标、语音识别接口、麦克风和扬声器、图形显示器、触摸屏或其他类型的用户接口设备的输入参数。该用户接口可以分布在多个接口设备之间。参数716可以包括被输入以帮助定义表示720的规范和/或特性。例如，参数716可以包括定义设备类型(例如，NFET、PFET等)、拓扑结构(例如，框图、电路描述、原理图等)和/或设备描述(例如，设备属性、设备尺寸、电源电压、仿真温度、仿真模型等)的信息。
存储器704包括存储过程712、用户输入714、参数716和电路组件720的任何合适类型、数目和/或配置的非暂态计算机可读存储介质。
通信设备706包括将信息从处理系统700传输给另一处理或存储系统(未示出)和/或从另一处理或存储系统(未示出)接收信息的任何合适类型、数目和/或配置的有线和/或无线设备。例如，通信设备706可以将电路组件720传输给另一系统。通信设备706可以接收过程712、用户输入714、参数716和/或电路组件720并且引起过程712、用户输入714、参数716和/或电路组件720被存储在存储器704中。
本发明的前述描述被给出用于说明和描述的目的。并不旨在穷举本发明或将本发明限制为所公开的精确形式，并且根据以上教导，其他修改和变型是可能的。实施例被选择和描述是为了最好地解释本发明的原理及其实际应用，从而使得本领域其他技术人员能够以适合于预期的特定用途的各种实施例和各种修改来最好地利用本发明。意图在于，将所附权利要求解释为包括本发明的其他替代实施例，除非受到现有技术的限制。

Claims (20)

1.一种动态随机存取存储器(DRAM)设备，包括：
数字逻辑电路系统，在正常操作模式下至少处理列地址和行地址以检索存储在动态存储器阵列中的数据，所述数字逻辑电路系统在所述正常操作模式下使用第一数字逻辑电源电压电平进行操作；以及
所述动态存储器阵列，在所述正常模式下使用大于所述第一数字逻辑电源电压电平的位线电压进行操作。
2.根据权利要求1所述的DRAM设备，其中所述数字逻辑电路系统使用高k金属栅极工艺来实现。
3.根据权利要求1所述的DRAM设备，其中使用互补金属氧化物半导体(CMOS)型逻辑门实现的大多数电路系统在所述正常操作模式下使用所述第一数字逻辑电源电平来操作。
4.根据权利要求3所述的DRAM设备，其中所述多个读出放大器电路包括位线均衡电路系统，所述位线均衡电路系统在所述正常操作模式下使用以所述第一数字逻辑电源电压电平进行操作的逻辑来控制。
5.根据权利要求3所述的DRAM设备，其中所述多个读出放大器电路包括耦合到所述动态存储器阵列的相应位线的双稳态触发器配置中的一对交叉耦合的反相器，所述交叉耦合的反相器各自具有负电源节点和正电源节点。
6.根据权利要求5所述的DRAM设备，其中所述位线电压使用p沟道场效应晶体管(PFET)选择性地耦合到所述多个读出放大器电路的所述交叉耦合的反相器的所述正电源节点，所述p沟道场效应晶体管(PFET)具有PFET栅极节点，所述PFET栅极节点在所述正常操作模式下使用以所述位线电压电平进行操作的逻辑来控制。
7.根据权利要求5所述的DRAM设备，其中负电源电压使用n沟道场效应晶体管(NFET)选择性地耦合到所述多个读出放大器电路的所述交叉耦合的反相器的所述负电源节点，所述n沟道场效应晶体管(NFET)具有NFET栅极节点，所述NFET栅极节点在所述正常操作模式下使用以所述第一数字逻辑电源电压电平进行操作的逻辑来控制。
8.根据权利要求5所述的DRAM设备，其中所述多个读出放大器电路包括读出放大器均衡电路系统，所述读出放大器均衡电路系统在所述正常操作模式下使用以所述第一数字逻辑电源电压电平进行操作的逻辑来控制。
9.一种集成电路，包括：
动态存储器阵列，包括耦合到位线的动态存储器单元和耦合到所述位线的读出放大器电路，所述动态存储器阵列在正常操作模式下使用位线电压进行操作；以及，
数字逻辑电路系统，在正常操作模式下至少控制所述读出放大器的一个或多个元件，所述数字逻辑在所述正常操作模式下使用小于所述位线电压的第一数字逻辑电源电压进行操作。
10.根据权利要求9所述的集成电路，其中所述数字逻辑电路系统使用高k金属栅极工艺来实现。
11.根据权利要求9所述的集成电路，其中所述读出放大器电路包括位线均衡电路系统，所述位线均衡电路系统在所述正常操作模式下使用以所述第一数字逻辑电源电压进行操作的所述数字逻辑电路系统的一部分来控制。
12.根据权利要求9所述的集成电路，其中所述读出放大器电路包括耦合到所述动态存储器阵列的相应位线的双稳态触发器配置中的一对交叉耦合的反相器，所述交叉耦合的反相器各自具有负电源节点和正电源节点。
13.根据权利要求12所述的集成电路，其中所述位线电压使用相应p沟道场效应晶体管(PFET)选择性地耦合到所述读出放大器电路中的每个读出放大器电路的所述交叉耦合的反相器的所述正电源节点，所述相应p沟道场效应晶体管(PFET)具有PFET栅极节点，所述PFET栅极节点在所述正常操作模式下使用向所述PFET栅极节点施加至少达到所述位线电压减去所述PFET的阈值电压的电压的逻辑来控制。
14.根据权利要求12所述的集成电路，其中负电源电压使用相应n沟道场效应晶体管(NFET)选择性地耦合到所述多个读出放大器电路中的每个读出放大器电路的所述交叉耦合的反相器的所述负电源节点，所述相应n沟道场效应晶体管(NFET)具有NFET栅极节点，所述NFET栅极节点在所述正常操作模式下使用以所述第一数字逻辑电源电压进行操作的所述数字逻辑电路系统的一部分来控制。
15.根据权利要求12所述的集成电路，其中所述读出放大器电路包括读出放大器均衡电路系统，所述读出放大器均衡电路系统在所述正常操作模式下使用以所述第一数字逻辑电源电压进行操作的所述数字逻辑电路系统的一部分来控制。
16.一种动态随机存取存储器(DRAM)设备，包括：
动态存储器阵列，包括选择性地耦合到对应位线的动态存储器单元；
数字逻辑电路系统，在正常操作模式下至少处理列地址和行地址以检索存储在所述动态存储器阵列中的数据，所述数字逻辑电路系统在正常操作模式下使用第一数字逻辑电源电压进行操作；以及，
读出放大器，耦合到对应位线，所述读出放大器被配置为在所述正常操作模式下接收具有与所述第一数字逻辑电源电压相对应的第一电压的第一控制信号并且接收具有大于所述第一电压的第二电压的第二控制信号。
17.根据权利要求16所述的DRAM设备，其中在所述正常操作模式下，所述第二电压由所述读出放大器施加给对应位线。
18.根据权利要求16所述的DRAM设备，其中所述读出放大器包括具有第一输出和第二输出的一对交叉耦合的反相器，所述第一输出和所述第二输出耦合到所述动态存储器阵列的对应位线，所述交叉耦合的反相器被配置为在所述正常操作模式下解析为其中所述第一输出和所述第二输出中的一者处于负电源电压并且所述第一输出和所述第二输出中的另一者处于所述第二电压的状态。
19.根据权利要求18所述的DRAM设备，其中所述读出放大器还包括：
选择逻辑，将所述第一输出和所述第二输出耦合到所述动态存储器阵列的对应数据线，所述选择逻辑被配置为在所述正常操作模式下由具有所述第二电压的选择信号来控制。
20.根据权利要求19所述的DRAM设备，其中所述读出放大器还包括：
均衡逻辑，将所述第一输出和所述第二输出充电到小于所述第二电压的第三电压，所述均衡逻辑被配置为在所述正常操作模式下由具有所述第一电压的已均衡控制信号来控制。
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