CN112242161B - 具有偏置机构的设备及其操作方法 - Google Patents

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CN112242161B CN202010420455.4A CN202010420455A CN112242161B CN 112242161 B CN112242161 B CN 112242161B CN 202010420455 A CN202010420455 A CN 202010420455A CN 112242161 B CN112242161 B CN 112242161B
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Abstract

本申请涉及一种具有偏置机构的设备及其操作方法。描述与存储装置相关的方法、设备和系统。所述存储装置可以包括感测放大器，所述感测放大器被配置成同时对其中的感测节点预充电，并对其中任意晶体管之间的阈值电压失配进行补偿。所述感测放大器可以被配置成在不连接单独的预充电电压的情况下对其中的连线节点充电。

Description

具有偏置机构的设备及其操作方法
技术领域
所公开的实施例涉及装置，尤其涉及具有自偏置机构的半导体存储装置及其操作方法。
背景技术
设备(例如，处理器、存储系统和/或其它电子设备)可以包括配置成存储和/或处理信息的一或多个半导体电路。例如，设备可以包括存储装置，例如易失性存储装置、非易失性存储装置或组合装置。存储装置，例如动态随机存取存储器(DRAM)，可以利用电能来存储和访问数据。
发明内容
在一个方面，本申请涉及一种设备，包含：连接到第一功率节点的第一组功率晶体管；连接到第二功率节点的第二组功率晶体管；连接在所述第一和第二组功率晶体管之间的隔离晶体管，其中：所述隔离晶体管在连线节点处连接到所述第一组功率晶体管，以及所述隔离晶体管在感测节点处连接到所述第二组功率晶体管；以及至少一个均衡晶体管，位于至少一对所述连线节点之间。
在另一方面，本申请涉及一种操作设备的方法，所述方法包含：增加一或多个功率节点处的电压电平，其中感测节点与连线节点隔离，所述连线节点电耦合在一起；去激活均衡晶体管以断开所述连线节点之间的电耦合；激活隔离晶体管，以将每个所述连线节点电耦合到所述感测节点中的一个；以及激活用于将存储单元连接到所述感测节点中的一个的字线，以读取存储在所述存储单元中的信息。
在又一方面，本申请涉及一种存储装置，包含：存储单元；耦合到第一组所述存储单元的第一数位线DL；耦合到第二组所述存储单元的第二数位线DLb；以及感测放大器，包括：直接连接到所述第一数位线DL的第一感测节点，直接连接到所述第二数位线DLb的第二感测节点，以及分别经由第一功率晶体管和第二功率晶体管耦合到所述第一和第二感测节点的功率节点；以及其中所述感测放大器被配置成：同时预充电所述第一和第二感测节点，并补偿所述第一和第二功率晶体管之间的阈值电压失配，以在确定存储在一或多个所述存储单元中的信息时放大所述第一数位线DL和/或所述第二数位线DLb上的电压。
附图说明
图1是根据本技术实施例的设备的框图。
图2是根据本技术实施例的示例性感测放大器连接的示意框图。
图3A是根据本技术实施例的第一示例性感测放大器的示意图。
图3B是根据本技术实施例的第二示例性感测放大器的示意图。
图3C是根据本技术实施例的图3B的第二示例性感测放大器的时序图。
图4A是根据本技术实施例的第三示例性感测放大器的示意框图。
图4B是根据本技术实施例的图4A的第三示例性感测放大器的时序图。
图5A是根据本技术实施例的图4A的第三示例性感测放大器的第一状态的示意框图。
图5B是根据本技术实施例的第一状态的时序图。
图6A是根据本技术实施例的图4A的第三示例性感测放大器的第二状态的示意框图。
图6B是根据本技术实施例的第二状态的时序图。
图7是示出根据本技术实施例的操作设备的示例性方法的流程图。
图8是包括根据本技术实施例的设备的系统的示意图。
具体实施方式
如下文更详细描述的，本文公开的技术涉及一种设备，例如用于存储系统、具有存储装置的系统、相关方法等，用于管理晶体管的阈值电压失配。所述设备(例如，存储装置和/或包括所述存储装置的系统)可以包括具有自偏置机构的感测放大器。基于自偏置机构，感测放大器可以被配置成(1)对连接到数位线的感测节点充电，同时(2)对感测放大器内的一或多组晶体管的阈值电压的失配进行补偿。此外，感测放大器可以被配置成基于一组功率节点(例如，ACT和RNL)和/或感测节点处的电压来对连线节点充电，而不需要连接到专用预充电电压(例如，VBLP)。
在一些实施例中，感测放大器可以包括连接到第一功率节点(ACT)的第一功率晶体管和第二功率晶体管(例如，一对p型场效应晶体管(PFET))。与第一功率节点相对，第一和第二功率晶体管可以分别连接到第一连线节点和第二连线节点。第一连线节点可以进一步包括与第一隔离晶体管(例如，n型场效应晶体管(NFET))和/或第二功率晶体管的控制端子(例如，栅极)的连接。第二连线节点可以进一步包括与第二隔离晶体管(例如，NFET)和/或第一功率晶体管的控制端子的连接。与第一和第二连线节点相对，第一隔离晶体管可以连接到第一感测节点，第二隔离晶体管可以连接到第二感测节点。第一感测节点可以进一步连接到第一数位线(DL)和/或第三功率晶体管(例如，NFET)，并且第二感测节点可以进一步连接到第二数位线(DLb)和/或第四功率晶体管(例如，NFET)。第三功率晶体管的控制端子可以连接到第二连线节点，第四功率晶体管的控制端子可以连接到第一连线节点。与第一和第二感测节点相对，第三和第四功率晶体管可以连接到第二功率节点(RNL)。在一些实施例中，第一和第二连线节点可以经由均衡晶体管(例如，NFET)连接。在一或多个实施例中，第一和第二连线节点可以与预充电电压源(例如，VBLP)隔离。换句话说，第一和第二连线节点可以限于上述连接。因此，在一些实施例中，感测放大器可以不具备将第一和第二连线节点连接到预充电电压的预充电晶体管。
在一些实施例中，感测放大器可以被配置成同时对第一和第二感测节点充电，并补偿一组晶体管的阈值电压的失配(例如，在第三和第四功率晶体管之间)。为此，感测放大器可以包括第一阶段的操作，用于将第一和第二功率节点从低电压电平转换到高电压电平。因此，感测放大器可以被配置成偏置一或多个功率晶体管，从而对感测节点和/或连线节点充电。在第一阶段期间，第一和第二隔离晶体管可以被去激活/保持去激活状态，并且均衡晶体管可以被激活/保持激活状态。因此，连线节点之间的电压电平可以是均匀的，而感测节点处的电压电平可以彼此不同(例如，由于失配)和/或不同于连线节点处的电压电平。之后(例如，在第二阶段期间)，可以激活隔离晶体管，并且可以去激活均衡晶体管。此外，感测节点中的一个可以经由第一数位线或第二数位线连接到存储单元，一或多个功率节点处的电压电平可以转变以操作感测放大器(例如，用于放大所连接的存储单元的电压电平)。
图1是根据本技术实施例的设备100(例如，半导体管芯组件，包括三维集成(3DI)装置或管芯堆叠封装)的框图。例如，设备100可以包括DRAM或其包括一或多个管芯/芯片的部分。
设备100可以包括存储单元阵列，例如存储阵列150。存储阵列150可以包括多个存储体(例如，存储体0-15)，并且每个存储体可以包括多个字线(WL)、多个位线(BL)以及布置在字线和位线的交叉点处的多个存储单元。存储单元可以包括多种不同存储介质类型中的任何一种，包括电容性、磁阻性、铁电性、相变等。字线WL的选择可以由行解码器140执行，位线BL的选择可以由列解码器145执行。可以为相应的位线BL提供感测放大器(SAMP)151，并且感测放大器151连接到至少一个相应的本地输入/输出线对(LIOT/B)，本地输入/输出线对(LIOT/B)又可以通过传输门(TG)耦合到至少一个相应的主输入/输出线对(MIOT/B)，传输门可以用作交换机。可以基于来自解码器电路的控制信号来操作感测放大器151和传输门，解码器电路可以包括命令解码器115、行解码器140、列解码器145、存储阵列150的任何控制电路或其任意组合。存储阵列150还可以包括板线和用于管理其操作的相应电路。
设备100可以使用多个外部端子，包括耦合到命令总线和地址总线的命令和地址端子，以分别接收命令信号(CMD)和地址信号(ADDR)。设备100可以进一步包括用于接收芯片选择信号(CS)的芯片选择端子、用于接收时钟信号CK和CKF的时钟端子、用于接收数据时钟信号WCK和WCKF的数据时钟端子、数据端子DQ、RDQS、DBI和DMI、电源端子VDD、VSS和VDDQ。
可以从外部向命令端子和地址端子提供地址信号和存储体地址信号(图1中未示出)。提供给地址端子的地址信号和存储体地址信号可以通过命令/地址输入电路105传送到地址解码器110。地址解码器110可以接收地址信号，并将解码的行地址信号(XADD)提供给行解码器140，将解码的列地址信号(YADD)提供给列解码器145。地址解码器110还可以接收存储体地址信号，并将存储体地址信号提供给行解码器140和列解码器145。
可以从存储控制器和/或恶意芯片组向命令和地址端子提供命令信号(CMD)、地址信号(ADDR)和芯片选择信号(CS)。命令信号可以代表来自存储控制器的各种存储命令(例如，包括访问命令，其可以包括读命令和写命令)。芯片选择信号可用于选择设备100以响应提供给命令和地址端子的命令和地址。当有源芯片选择信号被提供给设备100时，命令和地址可以被解码，并且可以执行存储操作。命令信号可以作为内部命令信号ICMD经由命令/地址输入电路105提供给命令解码器115。命令解码器115可以包括对内部命令信号ICMD进行解码以生成用于执行存储操作的各种内部信号和命令的电路，例如，选择字线的行命令信号和选择位线的列命令信号。命令解码器115可以进一步包括一或多个寄存器，用于跟踪各种计数或值(例如，由设备100接收的刷新命令的计数或由设备100执行的自刷新操作的计数)。
可以从存储阵列150中由行地址(例如，具有有源命令的地址)和列地址(例如，具有读数据的地址)指定的存储单元读取读数据。读命令可以由命令解码器115接收，命令解码器115可以向输入/输出电路160提供内部命令，从而可以根据RDQS时钟信号经由读/写放大器155和输入/输出电路160从数据端子DQ、RDQS、DBI和DMI输出读数据。可以在由读延迟信息RL定义的时间提供读数据，读延迟信息RL可以在设备100中编程，例如在模式寄存器(图1中未示出)中。读延迟信息RL可以根据CK时钟信号的时钟周期来定义。例如，读延迟信息RL可以是当提供相关联的读数据时设备100接收到读命令之后CK信号的时钟周期数。
根据WCK和WCKF时钟信号，可以将写数据提供给数据终端DQ、DBI和DMI。写命令可以由命令解码器115接收，命令解码器115可以向输入/输出电路160提供内部命令，使得写数据可以由输入/输出电路160中的数据接收器接收，并通过输入/输出电路160和读/写放大器155提供给存储阵列150。写数据可以被写入由行地址和列地址指定的存储单元中。可以在由写延迟WL信息定义的时间将写数据提供给数据终端。写延迟WL信息可以在设备100中编程，例如，在模式寄存器中。写延迟WL信息可以根据CK时钟信号的时钟周期来定义。例如，写延迟信息WL可以是当接收到相关联的写数据时设备100接收到写命令之后CK信号的时钟周期数。
可以向电源端子提供电源电势VDD和VSS。可以将这些电源电势VDD和VSS提供给内部电压发生器电路170。内部电压发生器电路170可以基于电源电势VDD和VSS产生各种内部电势VPP、VOD、VARY、VPERI等。内部电势VPP可以用于行解码器140中，内部电势VOD和VARY可以用于存储阵列150内的感测放大器中，内部电势VPERI可以用于多种其它电路块中。
也可以向电源端子提供电源电势VDDQ。电源电势VDDQ可以与电源电势VSS一起被提供给输入/输出电路160。在本技术的一个实施例中，电源电势VDDQ可以是与电源电势VSS相同的电势。在本技术的另一个实施例中，电源电势VDDQ可以是不同于电源电势VDD的电势。然而，专用电源电势VDDQ可以用于输入/输出电路160，使得由输入/输出电路160产生的电源噪声不会传播到其它电路块。
可以向时钟端子和数据时钟端子提供外部时钟信号和互补外部时钟信号。可以将外部时钟信号CK、CKF、WCK、WCKF提供给时钟输入电路120。CK和CKF信号可以是互补的，WCK和WCKF信号也可以是互补的。互补时钟信号可以具有相反的时钟电平，并同时在相反的时钟电平之间转换。例如，当时钟信号处于低时钟电平时，互补时钟信号处于高电平，而当时钟信号处于高时钟电平时，互补时钟信号处于低时钟电平。此外，当时钟信号从低时钟电平转换到高时钟电平时，互补时钟信号从高时钟电平转换到低时钟电平；当时钟信号从高时钟电平转换到低时钟电平时，互补时钟信号从低时钟电平转换到高时钟电平。
包括在时钟输入电路120中的输入缓冲器可以接收外部时钟信号。例如，当由来自命令解码器115的时钟/启动信号启动时，输入缓冲器可以接收时钟/启动信号。时钟输入电路120可以接收外部时钟信号以产生内部时钟信号ICLK。可以将内部时钟信号ICLK提供给内部时钟电路130。内部时钟电路130可以基于接收的内部时钟信号ICLK和来自命令/地址输入电路105的时钟启动(图1中未示出)来提供各种相位和频率受控的内部时钟信号。例如，内部时钟电路130可以包括接收内部时钟信号ICLK并向命令解码器115提供各种时钟信号的时钟路径(图1中未示出)。内部时钟电路130可以进一步提供输入/输出(IO)时钟信号。可以将IO时钟信号提供给输入/输出电路160，并且可以用作用于确定读数据的输出时序和/或写数据的输入时序的时序信号。可以以多个时钟频率提供IO时钟信号，从而可以以不同的数据速率从设备100输出数据和向设备100输入数据。高存储速度可能需要高时钟频率。低功耗可能需要低时钟频率。内部时钟信号ICLK也可以提供给时序发生器135，从而可以产生各种内部时钟信号。
设备100可以连接到能够利用存储器来临时或永久存储信息的多个电子装置中的任何一个，或者其组件。例如，设备100的主机装置可以是计算装置，例如台式或便携式计算机、服务器、手持装置(例如，移动电话、平板计算机、数字阅读器、数字媒体播放器)或其组件(例如，中央处理单元、协处理器、专用存储控制器等)。主机装置可以是网络装置(例如，交换机、路由器等)或数字图像、音频和/或视频的记录器、车辆、电器、玩具或多种其它产品中的任何一种。在一个实施例中，主机装置可以直接连接到设备100；但在其它实施例中，主机装置可以间接连接到存储装置(例如，通过网络连接或通过中间装置)。
设备100可以包括认证电路180，其被配置成认证设备100的操作环境。认证电路180可以被配置成认证与设备100交互的装置(例如，处理器、SOC等)和/或在设备和其它装置之间交换的消息、数据等。在一些实施例中，认证电路180可以识别经由命令/地址输入电路105和/或命令解码器115接收的认证命令。认证电路180可以在接收并验证认证命令之后重置并开始统计/跟踪目标操作命令和/或持续时间。认证电路180可以将跟踪的计数/持续时间与预定阈值进行比较。如上所述，认证电路180可以在接收到后续认证命令时重置计数/持续时间。当计数/持续时间匹配或超过预定阈值时，认证电路180可以输出用于报告错误状态和/或用于停止设备100的操作的信号。关于认证过程的细节描述如下。
在一些示例中，多个感测放大器151可以包括阈值电压补偿电路，其补偿感测放大器151的组件之间的阈值电压(Vt)差。随着电路组件变得越来越小，时钟速度变得越来越快，电压/功耗要求随之降低。感测放大器151的电路组件之间的性能的微小变化(例如，由工艺、电压和温度(PVT)变化引起)可能降低设备100的操作可靠性。为了减轻这些变化的影响，对这些阈值电压差中的一些进行补偿可以包括，在激活感测放大器151以感测数据之前，使用其内部节点来偏置耦合到感测放大器151的数位线(例如，DL和DLb)，所述内部节点被配置成向输出(例如，连线节点)提供感测数据。数位线的偏置可以基于感测放大器151的至少两个电路组件(例如，晶体管)之间的阈值差。补偿感测放大器151内的电路组件之间的阈值电压Vt差可以提高可靠性。如下文详细描述的，设备100和/或其中的感测放大器151可以被配置成使用更少的组件在预充电操作的同时实现补偿操作。
图2是根据本技术实施例的示例性感测放大器连接200的示例性示意框图。在一些实施例中，设备100可以包括感测放大器连接200，其中感测放大器210(例如，图1的感测放大器151中的一个)耦合到一对互补数位线/位线DL 220和DLb 221。
存储单元240(0)-(N)可以通过相应的存取装置(例如，晶体管)250(0)-(n)选择性地耦合到DL 220，并且存储单元241(0)-(N)可以通过相应的存取装置(例如，晶体管)251(0)-(N)选择性地耦合到DLb 221。一或多组字线WL 260(0)-(N)可被配置成控制存取装置250(0)-(N)，从而通过对应的存取装置250(0)-(N)选择性地将存储单元240(0)-(N)连接到DL 220。例如，字线WL 260(0)-(N)可以耦合到相应晶体管的栅极，并提供用于操作相应晶体管的控制信号。类似地，字线WL 261(0)-(N)可以控制相应的存取装置251(0)-(N)以选择性地将存储单元241(0)-(N)连接到DLb 221。感测放大器210可通过经由解码器电路接收的控制信号来控制，所述解码器电路为例如图1的命令解码器115、图1的行解码器140、图1的列解码器145和/或存储单元阵列150的控制电路。
在一些实施例中，存储器200可以根据阶段或模式进行操作。例如，存储器200可以根据响应于预充电命令PRE而启动的第一阶段(例如，预充电阶段)来操作。在预充电阶段期间，字线WL 260(0)-(N)和261(0)-(N)可以被设置为非活动状态，并且作为响应，存取装置250(0)-(N)和251(0)-(N)可以被禁用。此外，数位线DL 220和DLb 221可以被预充电到预充电电压并保持在所述预充电电压，例如数位线预充电电压VBLP，直到转变到第二阶段。感测放大器210可以包括内部节点，其被配置成向输出(例如，连线节点)提供感测的数据状态。在预充电阶段期间，内部节点也可以保持在预充电电压(例如，VBLP)，直到转变到第二阶段。
在一些实施例中，感测放大器210可以包括阈值电压补偿电路，其被配置成在阈值电压补偿阶段期间补偿感测放大器210的组件之间的阈值电压(Vt)失配。为了执行阈值电压补偿，在阈值电压补偿阶段期间，感测放大器210可以使用内部节点对数位线DL 220和DLb 221进行预充电或偏置，使得数位线DL 220和DLb 221之间的电压差近似等于感测放大器210的至少两个电路组件之间的阈值电压差。在一些示例中，阈值电压差可以基于感测放大器210的晶体管的阈值电压。补偿感测放大器210内的电路组件之间的Vt差可以提高设备100的可靠性。
存储器200可以根据第二阶段之后的第三阶段(例如，感测放大器激活阶段)来操作。在激活阶段，字线WL 260(0)-(N)和261(0)-(N)中的一或多个可以被设置为激活状态。作为响应，存取装置250(0)-(N)和251(0)-(N)中的一或多个可以被启动以将存储单元240(0)-(N)和241(0)-(N)中的相应存储单元耦合到数位线DL 220和DLb 221中的一个。感测放大器210可以被配置成执行感测操作以感测耦合的存储单元的数据状态。也就是说，在感测操作期间，由耦合的存储单元存储的数据状态被感测放大器210感测和放大，以将数位线DL220或数位线DLb 221中的一个驱动到对应于感测的数据状态的高或低电压电平。在感测操作期间，感测放大器210可以将数位线DL 220和DLb 221中的另一个数位线驱动到互补电压电平。在感测操作之后，存储器200的电路可以保持在激活阶段，或者可以响应于预充电命令PRE返回预充电阶段。类似地，响应于相应的字线261(0)-(N)激活，存储单元241(0)-(N)中的一个可以通过相应的存取装置251(0)-(N)耦合到数位线DLb 221。由存储单元存储的数据状态可以由感测放大器210感测和放大，以将数位线DLb 221驱动到对应于感测的数据状态的高或低电压电平。在感测操作期间，另一数位线DL 220可以被驱动到互补电压电平(例如，高电压电平与低电压电平互补，低电压电平与高电压电平互补)。
图3A是根据本技术实施例的第一示例性感测放大器300(“感测放大器300”)的示意框图。感测放大器300可以对应于图2的感测放大器210和/或图1的感测放大器151中的一个。
在一些实施例中，感测放大器300可以包括第一组晶体管(例如，p型场效应晶体管(PFET))310和311，其每个具有分别耦合到节点314和315的第一端子(例如，漏极)。感测放大器300可以进一步包括第二组晶体管(例如，n型场效应晶体管(NFET))312和313，其每个晶具有分别耦合到节点314和315的第一端子(例如，漏极)。在一或多个实施例中，节点314和315可以以非限制性方式被称为“连线节点”。晶体管310和312的第二端子(例如各自的栅极)可以耦合到节点315，并且晶体管311和313的第二端子(例如各自的栅极)可以耦合到节点314。晶体管310和311的第三端子(例如，源极)可以耦合到第一电源节点ACT，并且晶体管312和313的第三端子(例如，源极)可以耦合到第二电源节点RNL。晶体管312和313的第一端子(例如，漏极)可以分别耦合到感测节点314和315。数位线DL可以耦合到节点314，并且数位线DLb可以耦合到节点315。在一些实施例中，数位线DL可以对应于图2的数位线DL 220，并且数位线DLb可以对应于图2的数位线DLb 221。
在一些实施例中，感测放大器300可以包括晶体管318(例如，NFET)，其具有分别耦合到节点314和315的第一端子(例如，漏极)和第二端子(例如，源极)。感测放大器300可以进一步包括耦合到节点315的预充电晶体管319(例如，NFET)。晶体管319可以具有耦合到节点314和/或315的第一端子(例如，漏极)。晶体管319可以被配置成当通过有源控制信号BLP(例如，高逻辑电平)激活时，从第二端子(例如，源极)向连接的节点(例如，节点314和/或315)提供电压VBLP。在一些实施例中，当晶体管319激活时，电压VBLP可以被提供给节点315。当通过有源控制信号BLEQ(例如，高逻辑电平)激活时，晶体管318可以在节点314和315之间提供导电路径，从而均衡相应的节点电压。在本公开的一些实施例中，电压VBLP可以是0.4V。
出于说明的目的，在图3A中，晶体管310和311被示为PFET，晶体管312、313、318和319被示为NFET。然而，应当理解，在不脱离本公开的范围的情况下，一或多个所述晶体管可以是不同的类型，连接到不同的晶体管，和/或连接到不同的电路。
图3B是根据本技术实施例的第二示例性感测放大器350(“感测放大器350”)的示意框图。感测放大器350可以对应于图2的感测放大器210和/或图1的感测放大器151中的一个。感测放大器350可以类似于图3A的感测放大器300。例如，感测放大器350可以包括第一组晶体管(例如，p型场效应晶体管(PFET))360和361，其每个具有分别耦合到节点366和367的端子(例如，漏极)。感测放大器350可以进一步包括第二组晶体管(例如，n型场效应晶体管(NFET))362和363，其每个具有分别耦合到节点366和367的端子(例如，漏极)。在一或多个实施例中，节点366和367可以以非限制性方式被称为“连线节点”。晶体管360和361的第二端子(例如，各自的栅极)可以分别耦合到节点367和368。晶体管360和361的第三端子(例如，源极)可以耦合到第一电源节点ACT，并且晶体管362和363的第三端子(例如，源极)可以耦合到第二电源节点RNL。晶体管362和363的第一端子(例如，漏极)可以分别耦合到节点366和367。
在一些实施例中，感测放大器350可以包括配置成减轻可能由于工艺失配导致的Vt失配的电路。例如，感测放大器350可以包括耦合到节点366和367的第一组晶体管(例如，NFET)370和371以及第二组晶体管(例如，NFET)372和373。在一或多个实施例中，第一和第二组晶体管370-373可以交叉耦合。例如，晶体管370和372的第一端子(例如，漏极)可以耦合到节点366。晶体管371和373的第二端子(例如，源极)可以耦合到节点367。第一组感测晶体管370和371以及第二组感测晶体管372和373的一或多个端子可以耦合到感测节点364和365。例如，晶体管370的第二端子(例如，源极)可以耦合到节点364，并且晶体管371的第一端子(例如，漏极)可以耦合到节点365。晶体管370和371的第三端子(例如，栅极)可以耦合到改变其激活/非活动状态的控制信号ISO。此外，晶体管372的第二端子(源极)以及晶体管362的端子(例如，栅极)可以耦合到节点365。晶体管373的第一端子(漏极)以及晶体管363的端子(例如栅极)可以耦合到节点364。晶体管372和373的第三端子(例如，栅极)可以连接到改变其激活/非活动状态的控制信号BLECP。此外，数位线DL(例如，图2的数位线DL 220)可以耦合到节点364，数位线DLb(例如，图2的数位线DLb 221)可以耦合到节点365。因此，感测放大器350可以被配置成在对应于数位线DL和DLb的第一和第二组晶体管370-373的一组端子(例如，漏极)处对Vt进行采样。
在一些实施例中，感测放大器350可以包括晶体管368(例如，NFET)，其具有分别耦合到节点366和367的第一端子(例如，漏极)和第二端子(例如，源极)。感测放大器350可以进一步包括耦合到节点367的预充电晶体管369(例如，NFET)。晶体管369可以具有耦合到节点366和/或367的第一端子(例如，漏极)。晶体管369可以被配置成当通过有源控制信号BLP(例如，高逻辑电平)激活时，从第二端子(例如，源极)向连接的节点(例如，节点366和/或367)提供电压VBLP。在一些实施例中，当晶体管369激活时，电压VBLP可以被提供给节点367。当通过有源控制信号BLEQ(例如，高逻辑电平)激活时，晶体管368可以在节点366和367之间提供导电路径，从而均衡相应的节点电压。在本公开的一些实施例中，电压VBLP可以是0.4V。
出于说明的目的，在图3B中，晶体管360和361被示为PFET，晶体管362、363、368、369、370、371、372和373被示为NFET。然而，应当理解，在不脱离本公开的范围的情况下，一或多个所述晶体管可以是不同类型，连接到不同的晶体管，和/或连接到不同的电路。
图3C是根据本技术实施例的图3B的第二示例性感测放大器350的时序图380。时序图380可进一步说明感测放大器350中的各个部分处的电压，例如图3B的节点364和365(例如，数位线DL和DLb)和/或图3B的节点364和365(例如，连线节点A和/或B)。时序图380可以进一步示出在感测放大器350的操作期间可能出现的不同阶段，包括Vt失配的减轻。例如，感测放大器350的操作可以包括第一阶段382、第二阶段384、第三阶段386和/或第四阶段388。
在一些实施例中，第一阶段382(例如，在t0和t1之间)可以对应于预充电阶段。在第一阶段382之前和/或在第一阶段382的初始部分(例如，在t0)，数位线DL和DLB可以处于互补电平。例如，在初始部分，一个数位线可以处于高电压电平(例如，VARY或VDD)，而另一个数位线可以处于低电压电平(例如，VSS或接地)。同样在第一阶段382之前和/或在第一阶段382的初始部分(例如，在t0)，电源节点ACT可以处于高电压电平，电源节点RNL可以处于低电压电平。在一或多个实施例中，电压VARY可以是1.0V。
在第一阶段382(例如，在t0处或之后)，图3B的晶体管369可以经由有源控制信号BLP被激活，以向图3B的节点367提供电压VBLP。控制信号BLEQ可以激活晶体管368，以在节点366和367之间形成导电路径。因此，根据BLEQ信号，节点366和367可以具有相同的电压电平(例如，VBLP)。在一些实施例中，控制信号ISO可以激活图3B的晶体管370和371，从而将节点364和365分别电连接到节点366和367。因此，节点364和365可以具有与节点366和367相同的电压电平，如分别由DL和DLb电压电平的轨迹与连线节点A和B的电压电平的重叠所示。
在时间T0之后，提供给电源节点ACT的电压可以从高电压电平变为VBLP电压，而提供给电源节点RNL的电压可以从低电压电平变为高电压电平(例如，VARY)。结果，在时间T1，数位线DL和DLb(分别耦合到节点364和365)可以从互补电压电平变为VBLP。另外，晶体管362的一组端子(例如，栅极和漏极)可以耦合在一起，并且晶体管363的一组端子(例如，栅极和漏极)可以耦合在一起。因此，晶体管362和363可以有效地二极管耦合。
在一些实施例中，第二阶段384(例如，在t1和t2之间)可以对应于Vt补偿阶段。在第二阶段384期间，晶体管369可以根据BLP信号被去激活，因此不再向节点367提供电压VBLP。控制信号ISO还可以去激活晶体管370和371，以不再分别在感测节点364和365与节点366和367之间提供导电路径。此外，在时间T1之后，提供给电源节点ACT的电压可以从电压VBLP变为高电压电平(例如，VARY)。结果，节点364和365可以与节点366和367隔离。此外，节点366和367处的电压可以基于提供给电源节点ACT的VARY电压而改变，并且晶体管369不再向节点367提供电压VBLP。由于晶体管360和361两端的电压降，节点366和367的电压可以变为VARY-vth0。值'vth0'可以对应于晶体管360和361的阈值电压。对于本示例，假设晶体管360和361的阈值电压vth0大于晶体管368的阈值电压vth1。在本公开的一些实施例中，阈值电压vth0可以是0.25V。
在一些实施例中，Vt失配由工艺、电压和/或温度(PVT)会导致节点364和365处的相应电压之间的差。在电源节点RNL处于高电压电平(例如，VARY)的情况下，节点364处的电压可以是栅极电压减去晶体管362的阈值电压(vth)。类似地，节点365处的电压可以是栅极电压减去晶体管363的阈值电压(vth+Δvth)。节点364处的最终电压可表示为'(VARY–vth0)–vth'，以及节点365处的最终电压可表示为'(VARY–vth0)–(vth+Δvth)'。节点364处的电压可被重写为VARY-vth0-vth'，以及节点365处的电压可被重写为VARY-vth0-vth-Δvth'。节点364和365处的最终电压可以分别导致数位线DL和DLb的电压改变。对于图3C所示的示例，数位线DL的电压高于数位线DLb的电压(例如，节点364的电压高于节点365的电压)，差值为节点364和365的电压差'Δvth'。节点364和365的相应电压之间的差(例如，Δvth)可以表示晶体管362和363的阈值电压之间的阈值电压偏移。通过在节点364和365处产生相应的电压，可以提供阈值电压补偿(例如，针对晶体管362和363)。
在一些实施例中，第三阶段386(例如，在t2和t3之间)可以对应于均衡阶段。在时间T2之后，晶体管369可以被激活以向节点367提供电压VBLP。提供给电源节点ACT的电压也可以从高电压电平变为电压VBLP。在晶体管368仍然被激活以在节点366和367之间提供导电路径的情况下，节点366和367处的电压可以在时间T3处变为电压VBLP。节点364和365处的相应电压可以不受节点366和367处的电压变化影响。因此，各个电压的差保持在节点366和367，用于阈值电压补偿。
在一些实施例中，第四阶段388(例如，在t3之后)可以对应于操作阶段。有效地，感测放大器350可以经由数位线DL或DLb耦合到存储单元(例如，图2中所示的存储单元中的一个)，以读取存储在连接存储单元中的信息。耦合到数位线的存储单元可基于所连接的存储单元的状态(例如，所存储的电荷)在相应的数位线上引起电压变化。感测放大器350可以确定电压变化，从而读取存储在连接存储单元中的信息。
图4A是根据本技术实施例的第三示例性感测放大器400的示意框图。感测放大器400可以对应于图2的感测放大器210和/或图1的感测放大器151中的一个。
在一些实施例中，感测放大器400可以包括第一组晶体管(例如，p型场效应晶体管(PFET))410和411，其每个具有分别耦合到节点416和417(例如，连线节点)的第一端子(例如，漏极)。感测放大器400可以进一步包括第二组晶体管(例如，n型场效应晶体管(NFET))412和413，其每个具有分别耦合到感测节点414和415的第一端子(例如，漏极)。晶体管410和412的第二端子(例如各自的栅极)可以耦合到节点417，晶体管411和413的第二端子(例如各自的栅极)可以耦合到节点416。晶体管410和411的第三端子(例如，源极)可以耦合到第一电源节点ACT，晶体管412和413的第三端子(例如，源极)可以耦合到第二电源节点RNL。晶体管412和413的第一端子(例如，漏极)可以分别耦合到节点414和415。数位线DL可以耦合到节点414，数位线DLb可以耦合到节点415。在一些实施例中，数位线DL可以对应于图2的数位线DL 220，而数位线DLb可以对应于图2的数位线DLb 221。
节点416和417可以分别通过第三组晶体管(例如，NFET)451和452连接到节点414和415。例如，晶体管451和452的第一端子(例如，源极)可以分别耦合到节点414和415。此外，第二端子(例如，漏极)可以分别耦合到节点416和417。晶体管451和452的第三端子(例如，栅极)可以耦合到控制信号ISO。在一些实施例中，感测放大器400可以包括晶体管418(例如，NFET)，其具有分别耦合到节点416和417的第一端子(例如，漏极)和第二端子(例如，源极)。当通过有源控制信号BLEQ(例如，高逻辑电平)激活时，晶体管418可以在节点414和415之间提供导电路径，从而均衡相应的节点电压。
感测放大器400可以不具备预充电晶体管(例如，图3A的晶体管319和/或图3B的晶体管369)。换句话说，感测放大器400的节点416和/或417可以独立于或远离单独的电压源，例如电压VBLP。因此，感测放大器400可以基于通过晶体管418的连接和/或无需连接到不同的节点/源极来均衡节点416和/或417处的电压。如下文详细描述的，设备100和/或感测放大器400可以被配置成基于功率节点(例如，ACT节点和/或RNL节点)处的电压对节点416和/或417预充电，从而组合或同时实现预充电操作和阈值电压补偿。
感测放大器400可以在减小/最小化电路尺寸和复杂性的前提下提供阈值电压补偿，从而相较其它感测放大器具有优势。例如，与图3B的感测放大器350相比，感测放大器400可以包括更少的电路组件(例如，晶体管)。此外，感测放大器400可以被配置成在电路组件的数量增加最小(例如，两个额外晶体管)的情况下提供阈值电压补偿，而对于图3A的感测放大器300来说可能无法实现。结果，感测放大器400在设备100内的占用空间更小。此外，电路组件数量的减少可以降低电路复杂性，从而减少制造错误/缺陷的数量和/或减少验证设备100所需的资源。
出于说明的目的，在图4A中，晶体管410和411被示为PFET，而晶体管412、413、418、451和452被示为NFET。然而，应当理解，在不脱离本公开的范围的情况下，一或多个所述晶体管可以是不同类型，连接到不同的晶体管，和/或连接到不同的电路。
图4B是根据本技术实施例的图4A的第三示例性感测放大器的时序图480。时序图480可进一步说明感测放大器400中的各个部分处的电压，例如图4A的节点414和415(例如，数位线DL和DLb)和/或图4A的节点414和415(例如，连线节点A和/或B)。时序图480可以进一步示出在感测放大器400的操作期间可能出现的不同阶段/状态，包括Vt失配的减轻。例如，感测放大器400的操作可以包括第一阶段482和/或第二阶段488。
在一些实施例中，第一阶段482(例如，在t0和t1之间)可以对应于初始阶段，所述初始阶段有效地组合了预充电阶段(例如，图3C的第一阶段382)、Vt补偿阶段(例如，图3C的第二阶段384)和/或均衡阶段(例如，图3C的第三阶段386)，均衡阶段用于均衡连线节点A和B(例如，图4A的节点416和417)处的电压。与图3B的感测放大器350和图3C的相应时序图380相比，感测放大器400可以不依赖于将连线节点连接到外部电源电压(例如，VBLP)的额外晶体管(例如，图3A的晶体管319和/或图3B的晶体管369)而操作(例如，均衡连线电压)。因此，连线节点电压的均衡可以与预充电操作和/或Vt补偿操作相结合(例如，同时进行)。在一些实施例中，补偿操作可以代替预充电操作，感测放大器400可以被配置成自偏置，从而减少/消除均衡阶段。
第二阶段488(例如，在t1之后)可以对应于操作阶段。有效地，感测放大器400可以经由数位线DL或DLb耦合到存储单元(例如，图2所示的存储单元中的一个)，以读取存储在连接存储单元中的信息。耦合到数位线的存储单元可基于所连接的存储单元的状态(例如，所存储的电荷)在相应的数位线上引起电压变化。感测放大器400可以确定电压变化，从而读取存储在连接存储单元中的信息。下面描述关于感测放大器400在第一阶段482和第二阶段488期间的操作的细节。
由于均衡与其它操作同时实现，减少了感测放大器400读取存储单元所需的设置时间。此外，通过消除连接到外部源的晶体管并减少组件的总数，感测放大器400可以减少操作组件的数量。因此，感测放大器400可以实现运行时错误的减少。
为了说明第一阶段482(例如，在图4B的t0和t1之间)，图5A示出了根据本技术实施例的图4A的感测放大器400的第一状态500的示意框图，并且图5B示出了根据本技术实施例的第一状态500的时序图580。一起参考图4A、图5A和图5B，第一状态500和时序图580可以示出在第一阶段482期间感测放大器400内的各个部分的电压。例如，在t0处和/或t0之前，第一电源节点ACT和第二电源节点RNL处的电压可以处于相似/匹配的电平。在一些实施例中，在t0处和/或t0之前，第一电源节点ACT和第二电源节点RNL处的电压可以处于低电平。此外，在t0处和/或t0之前，节点414和415可以处于互补电平。如图5B所示，对应于数位线DL的节点414可以处于低电平，而对应于数位线DLb的节点415可以处于高电平。
此外，在t0处和/或t0之前，连线节点处的电压可以独立于节点414、节点415、第一电源节点ACT和/或第二电源节点RNL处的电压或与其无关。在t0之前(例如，在前一操作结束时)，连线节点可以处于互补电平。例如，节点416和417中的一个可以处于VARY，而另一个可以处于较低的电压(例如，VSS)。
在t0，晶体管418可以被激活，从而均衡连线节点(例如，使得节点416和417处于相似/匹配电平，例如处于1/2VARY)。如图5B所示，例如，节点416和/或417处的电压可以处于高电平和低电平之间的中间电平(例如，在VARY-vth0和vth之间)。晶体管410、411、451和/或452可以是非活动状态，从而将连线节点与一或多个位线和/或一或多个电源节点隔离。
在t0之后，控制信号ISO可以控制晶体管451和452处于/保持非活动或关断状态，从而将节点416与节点414隔离，并将节点417与节点415隔离。此外，第一电源节点ACT和/或第二电源节点RNL可以转换到高电平(例如，VARY)。在一些实施例中，第二电源节点RNL可以在第一电源节点ACT之前转变。随着第二电源节点RNL转变，节点414和415处的电压可以进一步增加，例如基于晶体管412和413的偏置。节点414处的最终电压可表示为VARY-vth0-vth，节点415处的最终电压可表示为VARY-vth0-vth-Δvth。晶体管412两端的电压降可以表示为vth，晶体管413两端的电压降可以表示为vth-Δvth，其中Δvth表示晶体管412和413之间的Vt失配。在一些实施例中，DL预充电电平可以是大约0.54V(即，1.0-0.23-0.23对应VARY-vth0-vth)，位线DL和DLb处的预充电电压电平的差可以表示为Δvth。在一些实施例中，设备100和/或感测放大器400可以有效地采样晶体管412和413的Vt，例如通过分别对应于节点414和415的数位线DL和DLb。因此，设备100和/或感测放大器400可以确定晶体管412和413之间的Vt的失配(即，Δvth)。
当第一电源节点ACT转变为高电压电平时，节点416和417处的电压可以类似地基于晶体管410和411的偏置而增加。节点416和417处的电压可以表示为VARY-vth0，vth0可以表示晶体管410和/或411两端的电压降。因此，晶体管410、411、412和/或413的控制端子(例如，栅极)处的电压可以增加到VARY-vth0。
为了说明第二阶段488，图6A示出了根据本技术实施例的图4A的感测放大器400的第二状态600的示意框图，图6B示出了根据本技术实施例的第二状态600的时序图680。一起参考图4A、图6A和图6B，第二电源节点RNL处的电压可以变为低电压电平(例如，Vss)，和/或第一电源节点ACT处的电压可以保持在高电压电平(例如，VARY)，以为感测放大器激活模式做准备。此外，在t1附近，可以激活目标字线，从而通过数位线DL或DLb将相应的存储单元连接到感测放大器400。对于图6B所示的示例，数位线DL(例如，节点414)处的电压可以根据所连接的存储单元而增加。
此外，在t1之后，控制信号BLEQ可以转变，从而去激活晶体管418并断开节点416和417。进一步地，控制信号ISO可以激活晶体管451和452，从而将节点416连接到节点414，并将节点417连接到节点415。相应地，数位线DL(例如，节点414)处的电压增加了Vsig。节点414处的最终电压可以表示为VARY-vth0-vth+Vsig。节点415处的电压可以保持在VARY-vth0-vth+Δvth。以下等式描述了晶体管412和413的各种端子(例如，栅极和源极(Vgs)和/或漏极和源极(Vds))上的电压。
NSAA:Vgs-VthA＝(VARY-vth0-vth+Vsig)-(vth+Δvth)+ΔV
＝VARY-vth0-2vth-Δvth+Vsig+ΔV 等式(1)
NSAA:Vds＝VARY-vth0-vth-Δvth(饱和) 等式(2)
NSAB:Vgs-VthB＝(VARY-vth0-vth-Δvth)-(vth)+ΔV
＝VARY-vth0-2vth-Δvth+ΔV
＝约2.8V(强反型) 等式(3)
NSAB:Vds＝VARY-vth0-vth+Vsig(饱和) 等式(4)
如上所述，通过去掉偏置晶体管(例如，图3A的晶体管319和/或图3B的晶体管369)和相关联的外部电源，可以将感测放大器400配置为自偏置。因此，上述过程允许感测放大器400用补偿阶段代替预充电阶段(例如，图3C的预充电阶段382)，例如在图4B的第一阶段482中。由于替换了预充电阶段和减少了相关持续时间，补偿周期可以有更多的时间，从而增加补偿速率，进而减少用于感测放大器操作的tRCD。
图7是示出根据本技术实施例的操作设备(例如，图1的设备100)的示例性方法的流程图。例如，如上所述，方法800可以用于操作图1的感测放大器151、图2的感测放大器210和/或图4A的感测放大器400。方法800可用于同时预充电设备内的一或多个节点(例如，图4A的节点414、415、416和/或417)并补偿Vt失配。例如，方法800可以用于实现图4B所示的第一阶段482和第二阶段488。
如上所述，感测放大器400的初始状态(例如，在图4B所示的t0之前)可以对应于先前操作的结束(例如，第二阶段488的结束)。因此，连线节点(例如，节点416和417)可以彼此去耦，例如通过去激活直接连接在连线节点之间的均衡晶体管(例如，图4A的晶体管418)。此外，连线节点可以与相应的感测节点(例如，分别对应于DL和DLb的节点414和415)断开。例如，隔离晶体管(例如，图4A的晶体管451和452)可以被去激活，从而分别解除节点414和416之间以及节点415和417之间的对应直接连接。连线节点和/或相应的感测节点可以具有互补的电压电平(例如，VARY和VSS)。一或多个功率节点(例如，RNL节点和/或ACT节点)可以处于低电压电平(例如，VSS)。
在框702(例如，在图5B的t0)处，设备100可以均衡连线节点电压。在一些实施例中，设备100可以激活均衡晶体管(例如，晶体管418)以均衡节点416和418处的电压。因此，连线节点处的电压可以稳定在互补电压电平之间的电平，例如大约为1/2VARY。因为感测节点不直接连接到连线节点，所以感测节点处的电压可以保持在互补电平。
在框704处，设备100可以增加功率节点电压(例如，RNL节点和/或ACT节点处的电压)。在一些实施例中，设备100可以在增加ACT节点的电压电平之前增加RNL节点的电压电平。在一或多个实施例中，设备100可以基于将节点连接到一或多个电源和/或增加相应源/电源电路的输出来增加功率节点处的电压电平。
在框742处，设备100可以偏置功率晶体管。换句话说，设备100可以基于增加功率节点电压来自偏置晶体管410、411、412和/或413。因此，在框744处，设备100可以对一或多个相应节点预充电。例如，设备100可以基于对功率晶体管的偏置来对连线节点和/或感测节点(例如，节点414、415、416和/或417)预充电。如上所述，在一些实施例中，连线节点可以被预充电到VARY-vth0，并且感测节点可以被预充电到VARY-vth0-vth和VARY-vth0-vth-Δvth。
基于将连线节点与相应的感测节点隔离、均衡连线节点电压以及增加功率节点电压，设备100可以基本上将预充电操作与补偿操作相结合。因此，设备100可以减少/省去单独实施预充电和补偿操作所需的时间。此外，设备100不需要单独的预充电电压(例如，VBLP)和任何相关组件(例如，图3A的晶体管319和/或图3B的晶体管369、372和/或373)。因此，感测放大器400可以使用更少的组件来实现，进而减小电路覆盖区、降低电路复杂性以及减少相关操作和/或制造误差。此外，电路复杂性的降低可以使连接更简单，从而降低连接电路的金属层的复杂性、尺寸以及任何相关的操作和/或制造误差。
框702、704、742和744可以对应于图4B的第一阶段482。下面的框和相应的过程可以对应于第二阶段484。
在框706处，设备100可以将连线节点(例如，节点416和417)彼此断开。在一些实施例中，设备100可以去激活均衡晶体管(例如，晶体管418)，以解除连线节点之间的直接连接。因此，连线节点处的电压可以彼此独立。
在框708处，设备100可以将连线节点连接到相应的感测节点。例如，设备100可以激活隔离晶体管(例如，晶体管451和452)，以分别实现节点414和416之间和/或节点415和417之间的直接电连接。
在框710处，设备100可以确定组件之间的Vt失配。在一些实施例中，设备100可以对连线节点和/或感测节点处的电压进行采样。设备100可以基于比较连线节点的电压和/或基于比较感测节点的电压来确定晶体管412和413之间的Vt失配(例如，Δvth)。在一些实施例中，设备100可以在框708之前确定Vt失配，例如基于对感测节点处的电压的采样和比较。
在框712处，设备100可以将感测放大器连接到存储单元中的一个。例如，设备100可以激活图2中的字线中的一个，以将存储单元中的一个连接到数位线DL或数位线DLb。因此，相应的感测节点处的电压可以基于该连接而增加。如上所述，对于连接到存储单元的节点，感测节点和连接的连线节点处的电压可以表示为VARY-vth0-vth+Vsig；对于未连接的感测节点，可以表示为VARY-vth0-vth-Δvth。
在框714处，设备100可以降低一或多个功率节点电压。例如，设备100可以降低RNL节点处的电压电平。设备100可以基于从相应节点断开电源电路、降低电源电路的输出和/或将节点连接到较低电势(例如，VSS)来降低电压电平。
基于一或多个上述操作，感测放大器400可以产生放大的输出，所述输出表示所连接的存储单元中存储的电荷(例如，存储的信息)的水平。因此，设备100可以使用感测放大器400的输出来读取存储在所连接的存储单元中的信息。
在框716处，设备100可以将感测放大器400复位到初始状态。例如，设备100可以去激活字线，从而将存储单元与感测放大器断开。此外，设备100可以去激活隔离晶体管(例如，晶体管451和452)，从而将连线节点与相应的感测节点隔离。换句话说，设备100可以断开节点414和416之间以及节点415和417之间的连接。如反馈回路所示，设备100可以在后续读取操作中重复上述方法800。
图8是包括根据本技术各个实施例的设备的系统的示意图。上文参考图1至7描述的任何一个前述设备(例如，存储装置)可以被结合到多种更大和/或更复杂的系统中的任何一个中，其代表性示例是图8中示意性示出的系统880。系统880可以包括存储装置800、电源882、驱动器884、处理器886和/或其它子系统或组件888。存储装置800可以包括与上面参考图1至7描述的设备的特征件大体相似的特征件，因此可以包括用于执行来自主机装置的直接读取请求的各种特征件。系统880可以执行多种功能中的任何一种，例如存储器存储、数据处理和/或其它合适的功能。因此，代表性系统880可以包括但不限于手持装置(例如，移动电话、平板计算机、数字阅读器和数字音频播放器)、计算机、车辆、电器和其它产品。系统880的组件可以容纳在单个单元中，或者分布在多个互连的单元上(例如，通过通信网络)。系统880的组件还可以包括远程装置和各种计算机可读介质中的任何一种。
根据前述内容，将会理解，本文出于说明的目的已经描述了本技术的特定实施例，但是在不偏离本公开的情况下，可以进行各种修改。此外，在特定实施例的背景中描述的新技术的某些方面也可以在其它实施例中组合或消除。此外，尽管已经在那些实施例的背景中描述了与新技术的某些实施例相关联的优点，但是其它实施例也可以展示此类优点，并且并非所有实施例都需要展示此类优点才属于本技术的范围。因此，本公开和相关技术可以包含本文没有明确示出或描述的其它实施例。
在上面示出的实施例中，已经在DRAM的背景下描述了所述设备。然而，根据本技术的其它实施例配置的设备可以包括除了或代替DRAM装置的其它类型的合适的存储介质，例如，包括基于与非或基于或非的非易失性存储介质(例如，与非闪存)、磁存储介质、相变存储介质、铁电存储介质等的装置。
本文使用的术语“处理”包括操纵信号和数据，例如写入或编程、读取、擦除、刷新、调整或改变值、计算结果、执行指令、组装、传输和/或操纵数据结构。术语数据结构包括以位、字或码字、块、文件、输入数据、系统生成的数据(如计算或生成的数据)和程序数据的形式排列的信息。此外，本文使用的术语“动态”描述了在相应装置、系统或实施例的操作、使用或部署期间，以及在运行制造商或第三方固件之后或同时发生的过程、功能、动作或实现。动态发生的过程、功能、动作或实现可以发生在设计、制造和初始测试、设置或配置之后。
对上述实施例进行了足够详细的描述，以使本领域技术人员能够制作和使用这些实施例。然而，相关领域的技术人员将理解，本技术可以具有另外的实施例，并且本技术可以在没有上面参考图1至8描述的实施例的若干细节的情况下实施。

Claims (20)

1.一种半导体设备，包含：
连接到第一功率节点的第一组功率晶体管；
连接到第二功率节点的第二组功率晶体管；
连接在所述第一和第二组功率晶体管之间的隔离晶体管，其中：
所述隔离晶体管在连线节点处连接到所述第一组功率晶体管，以及
所述隔离晶体管在感测节点处连接到所述第二组功率晶体管；以及
至少一个均衡晶体管，位于至少一对所述连线节点之间。
2.根据权利要求1所述的半导体设备，其中：
所述第一组功率晶体管中的每个晶体管连接到唯一的隔离晶体管；
每个所述隔离晶体管连接到所述第二组功率晶体管中的唯一晶体管；以及
每个所述感测节点连接到可配置成将存储单元连接到相应感测节点的数位线。
3.根据权利要求1所述的半导体设备，其中所述连线节点同与所述第一和第二功率节点以及所述感测节点分离的电压电隔离。
4.根据权利要求3所述的半导体设备，其中所述连线节点与数位线预充电电压隔离。
5.根据权利要求1所述的半导体设备，其中：
所述均衡晶体管被配置成在激活时在所述连线节点之间提供直接电连接；以及
每个所述隔离晶体管被配置成在激活时在相应的感测节点和相应的连线节点之间提供直接电连接。
6.根据权利要求1所述的半导体设备，其中：
所述第一组功率晶体管包括第一组第一晶体管和第一组第二晶体管；
所述第二组功率晶体管包括第二组第一晶体管和第二组第二晶体管；
所述隔离晶体管包括第一隔离晶体管和第二隔离晶体管；
所述连线节点包括第一连线节点和第二连线节点，其中：
所述第一连线节点包括所述第一组第一晶体管和所述第一隔离晶体管之间的连接，以及
所述第二连线节点包括所述第一组第二晶体管和所述第二隔离晶体管之间的连接；以及
所述感测节点包括第一感测节点和第二感测节点，其中：
所述第一感测节点包括所述第二组第一晶体管和所述第一隔离晶体管之间的连接，以及
所述第二感测节点包括所述第二组第二晶体管和所述第二隔离晶体管之间的连接。
7.根据权利要求6所述的半导体设备，其中：
所述第一连线节点包括所述第一组第一晶体管的端子、所述第一组第二晶体管的端子、所述均衡晶体管的第一端子、所述第一隔离晶体管的端子和/或所述第二组第二晶体管的端子之间的直接接触或直接电连接；以及
所述第二连线节点包括所述第二组第一晶体管的端子、所述第二组第二晶体管的端子、所述均衡晶体管的第二端子、所述第二隔离晶体管的端子和/或所述第二组第一晶体管的端子之间的直接接触或直接电连接。
8.根据权利要求6所述的半导体设备，其中：
所述第一组第一晶体管包括连接到所述第一功率节点的第一端子、连接到所述第一连线节点的第二端子和连接到所述第二连线节点的控制端子；
所述第一组第二晶体管包括连接到所述第一功率节点的第一端子、连接到所述第二连线节点的第二端子和连接到所述第一连线节点的控制端子；
所述均衡晶体管包括连接到所述第一连线节点的第一端子和连接到所述第二连线节点的第二端子；
所述第一隔离晶体管包括连接到所述第一连线节点的第一端子和连接到所述第一感测节点的第二端子；
所述第二隔离晶体管包括连接到所述第二连线节点的第一端子和连接到所述第二感测节点的第二端子；
所述第二组第一晶体管包括连接到所述第一感测节点的第一端子、连接到所述第二功率节点的第二端子以及连接到所述第二连线节点的控制节点；以及
所述第二组第二晶体管包括连接到所述第二感测节点的第一端子、连接到所述第二功率节点的第二端子以及连接到所述第一连线节点的控制节点。
9.根据权利要求8所述的半导体设备，其中：
所述第一组功率晶体管是p型场效应晶体管PFET，其中所述第一端子是源极，所述第二端子是漏极，所述控制端子是栅极；以及
所述第二组功率晶体管、所述隔离晶体管和/或所述均衡晶体管是n型场效应晶体管NFET，其中所述第一端子是漏极，所述第二端子是源极，所述控制端子是栅极。
10.根据权利要求1所述的半导体设备，其中所述设备包含位于存储装置内的感测放大器。
11.一种操作半导体设备的方法，所述方法包含：
增加一或多个功率节点处的电压电平，其中感测节点与连线节点隔离，所述连线节点电耦合在一起；
去激活均衡晶体管以断开所述连线节点之间的电耦合；
激活隔离晶体管，以将每个所述连线节点电耦合到所述感测节点中的一个；以及
激活用于将存储单元连接到所述感测节点中的一个的字线，以读取存储在所述存储单元中的信息。
12.根据权利要求11所述的方法，其中：
所述设备包括感测放大器；以及
增加所述电压电平和去激活所述均衡晶体管包括自偏置一或多个所述连线节点和/或一或多个所述感测节点。
13.根据权利要求12所述的方法，其中自偏置所述一或多个节点包括基于将连接所述连线节点的一或多个晶体管偏置到一或多个所述功率节点处的电压来对所述连线节点充电。
14.根据权利要求13所述的方法，其中自偏置所述一或多个节点包括在没有外部预充电电压的情况下对所述连线节点充电。
15.根据权利要求11所述的方法，其中增加所述电压电平包括同时预充电所述感测节点和补偿所述设备内的晶体管之间的阈值电压失配。
16.根据权利要求11所述的方法，其中增加所述电压电平包括基于将所述感测节点和/或所述连线节点连接到所述功率节点的偏置晶体管对所述感测节点和/或所述连线节点充电。
17.根据权利要求16所述的方法，进一步包含对所述感测节点处的电压进行采样，以确定将所述感测节点连接到所述功率节点的所述晶体管的阈值电压。
18.一种存储装置，包含：
存储单元；
耦合到第一组所述存储单元的第一数位线DL；
耦合到第二组所述存储单元的第二数位线DLb；以及
感测放大器，包括：
直接连接到所述第一数位线DL的第一感测节点，
直接连接到所述第二数位线DLb的第二感测节点，以及
分别经由第一功率晶体管和第二功率晶体管耦合到所述第一和第二感测节点的第一功率节点；以及
其中所述感测放大器被配置成：
同时预充电所述第一和第二感测节点，并补偿所述第一和第二功率晶体管之间的阈值电压失配，以在确定存储在一或多个所述存储单元中的信息时放大所述第一数位线DL和/或所述第二数位线DLb上的电压。
19.根据权利要求18所述的存储装置，其中所述感测放大器进一步包括：
经由第一隔离晶体管耦合到所述第一感测节点的第一连线节点；
经由第二隔离晶体管耦合到所述第二感测节点的第二连线节点，其中所述第二连线节点经由均衡晶体管耦合到所述第一连线节点；
分别经由第三功率晶体管和第四功率晶体管耦合到所述第一和第二连线节点的第二功率节点；以及
其中：
所述感测放大器被配置成基于所述第一和第二感测节点、所述第一功率节点和/或所述第二功率节点处的一或多个电压电平对所述第一和第二连线节点充电。
20.根据权利要求18所述的存储装置，其中所述感测放大器被配置成在没有来自不同源的预充电电压的情况下对所述第一和第二连线节点充电。
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