CN106067315A - 感测放大器及包括其的半导体器件 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 19
- 230000004044 response Effects 0.000 claims abstract description 47
- 230000004913 activation Effects 0.000 claims abstract description 36
- 230000005611 electricity Effects 0.000 claims description 12
- 230000001360 synchronised effect Effects 0.000 description 10
- 102100039201 Constitutive coactivator of peroxisome proliferator-activated receptor gamma Human genes 0.000 description 9
- 101000813317 Homo sapiens Constitutive coactivator of peroxisome proliferator-activated receptor gamma Proteins 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 8
- 238000003860 storage Methods 0.000 description 7
- 230000003213 activating effect Effects 0.000 description 6
- 230000008859 change Effects 0.000 description 6
- GOLXNESZZPUPJE-UHFFFAOYSA-N spiromesifen Chemical compound CC1=CC(C)=CC(C)=C1C(C(O1)=O)=C(OC(=O)CC(C)(C)C)C11CCCC1 GOLXNESZZPUPJE-UHFFFAOYSA-N 0.000 description 4
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 230000002045 lasting effect Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/08—Control thereof
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Abstract
一种感测放大器，包括：均衡单元，被配置以响应于位线均衡信号而将位线对预充电到位线预充电电压的电平；以及放大单元，被配置以感测位线对的电压并放大，在激活操作期间供应地电压给锁存部的下拉节点，以及当预充电信号被使能时供应比地电压低的第一电压给锁存部的下拉节点以预定时间。
Description
相关申请的交叉引用
本申请要求于2015年4月20日向韩国知识产权局提交的申请号为10-2015-0055447的韩国专利申请的优先权，其全部公开内容通过引用整体合并于此。
技术领域
各种实施例总体而言涉及一种感测放大器及包括该感测放大器的半导体器件，更具体地，涉及一种用于保证感测放大器的操作裕度的技术。
背景技术
最近在电子系统中的发展正引起高度集成高速半导体存储器方面的进步。为了增加半导体存储器件的操作速度，已经开发了同步存储器件。该同步存储器件是具有与系统时钟同步的接口的器件。
单数据速率(在下文中称作“SDR”)同步存储器件通常指在其中每个时钟循环仅传送一个字的数据的同步存储器件。例如，在SDR同步存储器件中，数据的输入和输出同步于时钟信号的上升沿。
下一代同步存储器件是双数据速率(在下文中称作“DDR”)同步存储器件。DDR同步存储器件通常指每个时钟循环读取或写入两个字的数据的同步存储器件。DDR同步存储器件的接口技术可以通过同时在时钟信号的上升沿和下降沿读取和写入数据来实现。
这允许在不必改变时钟信号的频率的情况下将带宽加倍。
在各种半导体存储器件之中，动态随机存取存储器(在下文中称作“DRAM”)是代表性的易失性存储器。DRAM的存储单元可以包括单元晶体管和单元电容器。
单元晶体管允许存储控制器来控制对单元电容器(储存与数据相对应的电荷)的访问。也即，根据在单元电容器中储存的电荷量，感测放大器可以感测电荷量以确定在单元电容器中储存的电荷代表逻辑高电平和逻辑低电平中的哪一个。在半导体存储器件中如果字线被使能，则在位线和取反位线之间出现电荷共享，然后感测放大器操作。
图1图示了：在电荷共享操作开始之后单元中储存的逻辑低数据由下拉控制信号驱动。当字线WL被使能时，感测放大器通过位线对BL和BLB来感测单元的逻辑低数据。图2图示了：在电荷共享操作开始之后单元中储存的逻辑高数据由上拉控制信号驱动。当字线WL被使能时，感测放大器通过位线对BL和BLB来感测单元的逻辑高数据。
然而，在高度集成的DRAM中的持续的进步正导致单元面积的减小，这可引起单元电容器的电容的降低。结果，如图1和图2中所示出的，感测裕度Delta V可能降低。
发明内容
各种实施例针对控制感测放大器的驱动电压以及保证操作裕度。
在一个实施例中，感测放大器可以包括：均衡单元，被配置以对应于位线均衡信号而将位线对预充电到位线预充电电压的电平；以及放大单元，被配置以感测位线对的电压并放大，在激活操作中供应地电压给下拉节点，以及当预充电信号被使能时供应预定时间的比地电压低的第一电压给下拉节点。
在一个实施例中，半导体器件可以包括：感测放大器，被配置以对应于位线均衡信号而将位线对预充电到位线预充电电压的电平，以及对应于施加到上拉电源线和下拉电源线的驱动电压而感测位线对的数据并放大；以及感测放大器控制电路，被配置以当预充电信号被使能时，对应于上拉驱动信号而供应内核电压给上拉电源线，以及对应于下拉驱动信号而供应预定时间的比地电压低的负电压给下拉电源线。
根据实施例，由于保证感测放大器的操作裕度是可能的，故可以增加半导体器件的制造良率以及降低芯片尺寸。
附图说明
图1和图2是用来解释已知感测放大器的感测操作的示图。
图3是图示根据一个实施例的存储单元和感测放大器的例子的配置图。
图4是图示用于驱动图3中示出的感测放大器的驱动信号控制电路的例子的详细配置图。
图5是用来解释图3中示出的感测放大器的操作的时序图。
图6是图示根据另一个实施例的半导体器件的例子的配置图。
图7是用来解释图6中示出的感测放大器的操作的时序图。
具体实施方式
在下文中，将在下面参照附图而通过实施例的各种例子来描述感测放大器及包括该感测放大器的半导体器件。
对应于电压电平而将根据一个实施例的半导体器件中储存的数据识别为高电平(H)或低电平(L)，而表示为“1”或“0”。根据电压电平和电流幅值而不同地识别数据值。在二进制数据的情况下，将高电平限定为高电压，而将低电平限定为比高电平低的电压。
图3是图示根据一个实施例的存储单元100和感测放大器200的例子的配置图。
存储单元100可以在其中储存电荷，如果存储单元100在储存电荷，则存储单元100将电荷提供给耦接到存储单元100的位线BL。包括NMOS晶体管N1和电容器C1的存储单元100可以耦接到字线WL，通过该字线可以选择存储单元100。NMOS晶体管N1耦接在位线BL和电容器C1之间，且具有耦接到字线WL的栅极端子。耦接在NMOS晶体管N1和单元极板电压VCP施加到的端子之间的电容器C1可以储存数据。
当字线WL被使能时，存储单元100储存从位线对BL和BLB施加的数据以及通过位线对BL和BLB而将储存的数据输出给感测放大器200。
单位单元(例如存储单元100)包括开关元件(例如N1)和电容器(例如C1)。耦接在位线BL和电容器之间的开关元件可以响应于施加到字线WL的信号(例如逻辑高信号)而导通。耦接在单元极板电压的端子和开关元件之间的电容器可以储存数据。
感测放大器200可以包括均衡单元210、放大单元220和列选择单元230。
均衡单元210响应于位线均衡信号BLEQ而将位线对BL和BLB预充电到位线预充电电压VBLP的电平。位线预充电电压VBLP可以是对应于(VCORE/2)-Vminus的电压。也即，位线预充电电压VBLP可以是比内核电压VCORE的一半低负电压Vminus的电压。
均衡单元210可以包括多个NMOS晶体管N2到N4。多个NMOS晶体管N2到N4的栅极端子共同耦接到位线均衡信号BLEQ施加到的端子。NMOS晶体管N2和N3分别耦接在位线预充电电压VBLP施加到的端子与位线对BL和BLB之间。NMOS晶体管N4的源/漏极端子分别耦接到位线对BL和BLB。
放大单元220可以包括上拉部221、锁存部222以及下拉部223和224，并可以将经由位线对BL和BLB而传送的电压信号放大。
上拉部221可以响应于驱动信号SWB而供应内核电压VCORE给锁存部222。上拉部221可以包括PMOS晶体管P1。PMOS晶体管P1可以耦接在锁存部222与通过其传送内核电压VCORE的端子之间，且可以通过其栅极端子而被施加驱动信号SWB。
锁存部222将经由位线对BL和BLB而传送的数据放大。锁存部222可以包括形成锁存结构的PMOS晶体管P2和P3以及NMOS晶体管N5和N6。PMOS晶体管P2和NMOS晶体管N5的栅极端子共同耦接到取反位线BLB。PMOS晶体管P3和NMOS晶体管N6的栅极端子共同耦接到位线BL。
下拉部223由驱动信号SW1控制，而将锁存部222的电压电平下拉到地电压VSS的电平。下拉部223可以包括耦接在锁存部222的下拉节点与通过其施加地电压VSS的端子之间的NMOS晶体管N7，且可以通过其栅极端子而被施加驱动信号SW1。如果在放大单元220操作的时间驱动信号SW1被使能，则下拉部223导通，而供应地电压VSS给锁存部222。
下拉部224由驱动信号SW2控制，而将锁存部222的电压电平下拉到负电压Vminus的电平。在一个实施例中，负电压Vminus具有比地电压VSS低的负的电压电平。下拉部224可以包括耦接在锁存部222与通过其施加负电压Vminus的端子之间的NMOS晶体管N8，且可以通过其栅极端子而被施加驱动信号SW2。
当驱动信号SW1禁止而下拉部223关断时，下拉部224导通而供应负电压Vminus给锁存部222。换言之，为了额外保证位线感测放大器200的操作电压，供应负电压Vminus给锁存部222。
在其中供应负电压Vminus作为感测放大器200的驱动电压的情况下，可能导突发电流损失。因此，在激活、写入和读取操作时段期间供应地电压VSS，而在位线对BL和BLB被均衡之前通过预充电命令而供应负电压Vminus。在从存储单元100输出的信号被放大并储存在锁存部222中之后，执行用于位线对BL和BLB的均衡操作。
如果在禁止放大单元200的时间驱动信号SW2被禁止，则下拉部224关断。
列选择单元230响应于列选择信号YI而选择性地控制位线对BL和BLB与输入/输出线对IO和IOB的电耦接。列选择单元230可以包括耦接在位线对BL和BLB与输入/输出对IO和IOB之间的NMOS晶体管N9和N10，且可以通过其共用栅极端子而被施加列选择信号YI。
图4是图示用于驱动在图3中示出的感测放大器200的驱动信号控制电路的例子的详细配置图。
驱动信号控制电路可以包括字线驱动块300、感测放大器驱动块400和体控制块500。感测放大器驱动块400可以形成在中继区(repeater region)中。体控制块500可以包括命令控制单元510、延迟单元520和530、驱动信号发生单元540、上拉控制单元550以及下拉控制单元560和570。
字线驱动块300可以包括反相器IV1并将所得信号输出到字线WL，所述反相器IV1驱动经由主字线MWL而传送的信号。虽然该实施例仅图示了作为驱动块而操作的一个反相器IV1，但需要注意的是，字线驱动块300可以包括多个反相器。
感测放大器驱动块400可以包括多个反相器IV2到IV5。反相器IV2驱动位线均衡信号BLEQB，并输出位线均衡信号BLEQ给均衡单元210。反相器IV3驱动上拉驱动信号SAP，并输出驱动信号SWB给上拉部221。反相器IV4驱动下拉驱动信号SANB1，并输出驱动信号SW1给下拉部223。反相器IV5驱动下拉驱动信号SANB2，并输出驱动信号SW2给下拉部224。
虽然实施例仅图示了作为驱动块而操作的各个反相器IV2到IV5中的一个，但需要注意的是，感测放大器驱动块400可以由多个反相器链实现。
命令控制单元510响应于体控制信号BKACC而产生激活信号ACT和预充电信号PCG。体控制信号BKACC是体访问信号，所述体访问信号由外部激活命令使能而由外部预充电命令禁止。
延迟单元520将激活信号ACT延迟预定时间，并输出激活延迟信号ACTD1给上拉控制单元550和下拉控制单元560。延迟单元530将预充电信号PCG延迟预定时间，并输出预充电延迟信号PCGD2给驱动信号发生单元540、上拉控制单元550和下拉控制单元570。
驱动信号发生单元540响应于激活信号ACT和预充电延迟信号PCGD2而产生经由主字线MWL而传送的信号以及位线均衡信号BLEQB。上拉控制单元550响应于激活延迟信号ACTD1和预充电延迟信号PCGD2而输出上拉驱动信号SAP。
下拉控制单元560响应于激活延迟信号ACTD1和预充电信号PCG而将用于控制下拉操作的信号输出给下拉控制单元570。下拉控制单元570响应于预充电延迟信号PCGD2以及下拉控制单元560的输出信号而产生用于控制下拉操作的下拉驱动信号SANB1和SANB2。
在一个实施例中，下拉控制单元560首先通过被输入未通过延迟路径的预充电信号PCG来控制驱动信号SW1和SW2。而且，在预充电信号PCG被使能且由延迟单元530延迟了延迟时间之后，驱动信号发生单元540和上拉控制单元550控制字线WL的信号、位线均衡信号BLEQ和驱动信号SWB。
图5是用来解释在图3中示出的感测放大器200的操作过程的时序图。
在激活信号ACT被使能到高电平的情况下，驱动信号发生单元540输出具有高电平的位线均衡信号BLEQB以及将具有低电平的信号输出给主字线MWL。
然后，从字线驱动块300输出的字线WL的信号转变到高电平，而位线均衡信号BLEQ变成低电平。在单元100中储存的电荷转移到位线BL中，而均衡单元210变成关断状态。
在延迟单元520的延迟时间之后，禁止驱动信号SWB而使能驱动信号SW1。延迟单元520具有直到感测放大器200的感测裕度电压Delta V得到保证的延迟时间。
也即，在其中驱动信号SWB是高电平而驱动信号SW1和SW2是低电平的情况下，感测放大器200不操作。在其中感测放大器200处于预充电状态的情况下，感测放大器200用位线预充电电压VBLP将位线预充电。如果字线WL被使能，则由于施加到位线对BL和BLB的电压之间的不同而位线对BL和BLB开始演变。
延迟单元520延迟激活信号ACT，并在延迟时间之后使能激活延迟信号ACTD1。上拉控制单元550响应于激活延迟信号ACTD1而使能上拉驱动信号SAP。如果驱动信号SWB变成低电平，则上拉部221导通，而放大单元220操作。如果上拉部221导通，则供应内核电压VCORE给锁存部222。
如果激活延迟信号ACTD1被使能，则下拉驱动信号SANB1被下拉控制单元560和570的操作首先使能到低电平。同样，通过感测放大器驱动块400而驱动信号SW1转变到高电平。
在其中驱动信号SW1是高电平的情况下，下拉部223导通，而供应地电压VSS给锁存部222。换言之，在其中驱动信号SW1是高电平的时段期间地电压VSS作为下拉电压而被供应给锁存部222。
从下拉驱动信号SANB1被使能到低电平开始经过预定延迟时间之后下拉控制单元570将下拉驱动信号SANB2使能到低电平。在其中驱动信号SW1是高电平的时段期间驱动信号SW2保持低电平。
其后，如果体控制信号BKACC被禁止而预充电信号PCG被使能，则下拉控制单元560和570将下拉驱动信号SANB1禁止到高电平。然后，驱动信号SW1由感测放大器驱动块400禁止到低电平。当下拉部223关断时，不再供应地电压VSS给锁存部222。
如果预充电信号PCG被使能到高电平，则下拉控制单元560和570使得下拉驱动信号SANB2转变到低电平。然后，驱动信号SW2通过感测放大器驱动块400而转变到高电平。
当在其中驱动信号SW2是高电平的时段期间下拉部224导通时，供应负电压Vminus给锁存部222。在一个实施例中，在从预充电信号PCG的使能时间开始的特定时段期间，感测放大器200的感测裕度Delta V可以增大，由此可能保证感测放大器200的感测裕度Delta V。
在从预充电信号PCG被使能到高电平开始到位线均衡信号BLEQ被使能到高电平之前的时段(例如，时段T1)期间，下拉部224供应负电压Vminus给锁存部222。在其期间驱动信号SW2被使能而下拉部224供应负电压Vminus的时间可以设定为延迟单元530的延迟时间。
如果激活信号ACT转变到低电平，则驱动信号发生单元540将具有高电平的信号输出给主字线MWL。然后，字线驱动块300使得从字线WL输出的信号转变到低电平。当单元100的N MOS晶体管N1关断时，单元100的电荷不再转移到位线BL。
在预充电信号PCG被使能到高电平之后，如果已经经过延迟单元530的延迟时间，则预充电延迟信号PCGD2被使能。然后，驱动信号发生单元540使得位线均衡信号BLEQB转变到低电平。
通过感测放大器驱动块400而位线均衡信号BLEQ转变到高电平。当均衡单元210导通时，位线对BL和BLB被均衡到位线预充电电压VBLP的电平。
如果预充电延迟信号PCGD2被使能，则上拉控制单元550使上拉驱动信号SAP转变到低电平。感测放大器驱动块400使驱动信号SWB转变和输出为高电平。然后，上拉部221关断，而感测放大器200不操作。
如果预充电延迟信号PCGD2被使能，则下拉控制单元570使下拉驱动信号SANB2转变到高电平。感测放大器驱动块400使驱动信号SW2转变到低电平。然后，由于下拉部224关断，故不再供应负电压Vminus给锁存部222。
在一个实施例中，在驱动信号SW2的使能时段(例如，时段T1)期间，供应负电压Vminus给感测放大器200，从而放大的电压信号可以储存在存储单元中。结果，与已知的不使用负的电压的感测放大器相比，用于下一个激活操作的感测裕度可以增大。
图6是图示根据一个实施例的感测放大器600和感测放大器控制电路的例子的配置图。感测放大器控制电路可以包括感测放大器驱动块700和驱动信号发生单元800。
根据一个实施例的感测放大器600可以包括均衡单元610、放大单元620、下拉单元630和列选择单元640。
均衡单元610响应于位线均衡信号BLEQ而将位线对BL和BLB预充电到位线预充电电压VBLP的电平。
均衡单元610可以包括多个NMOS晶体管N11到N13。多个NMOS晶体管N11到N13的栅极端子共同耦接到位线均衡信号BLEQ施加到的端子。NMOS晶体管N11和N12分别耦接在位线预充电电压VBLP施加到的端子与位线对BL和BLB之间。NMOS晶体管N13的源/漏极端子分别耦接到位线对BL和BLB。
放大单元620响应于从上拉电源线RTO和下拉电源线SB施加的电压而将经由位线对BL和BLB传送的数据放大。放大单元620可以包括形成锁存结构的PMOS晶体管P4和P5以及NMOS晶体管N14和N15。PMOS晶体管P4和NMOS晶体管N14的栅极端子共同耦接到取反位线BLB。PMOS晶体管P5和NMOS晶体管N15的栅极端子共同耦接到位线BL。
下拉单元630由驱动信号SAN1控制，而将放大单元620的电压电平下拉到地电压VSS的电平。下拉单元630可以包括耦接在放大单元620与地电压VSS的施加端子之间的NMOS晶体管N16，且可以通过其栅极端子而被施加驱动信号SAN1。如果在放大单元620操作的时间使能驱动信号SAN1，则下拉单元630导通，而供应地电压VSS给放大单元620。
列选择单元640响应于列选择信号YI而选择性地控制位线对BL和BLB与输入/输出线对IO和IOB的电耦接。列选择单元640可以包括耦接在位线对BL和BLB与输入/输出线对IO和IOB之间的NMOS晶体管N17和N18，且可以通过其共用栅极端子而被施加列选择信号YI。
感测放大器驱动块700可以包括上拉驱动单元710、预充电单元720和下拉驱动单元730。
上拉驱动单元710响应于上拉驱动信号SAP而供应内核电压VCORE给上拉电源线RTO。上拉驱动单元710可以包括耦接在上拉电源线RTO和内核电压VCORE施加到的端子之间的PMOS晶体管P6，且可以通过其栅极端子而被施加上拉驱动信号SAP。
预充电单元720响应于位线均衡信号BLEQ而将上拉电源线RTO和下拉电源线SB预充电到位线预充电电压VBLP的电平。
预充电单元720可以包括多个NMOS晶体管N19到N21。多个NMOS晶体管N19到N21的栅极端子可以共同耦接到位线均衡信号BLEQ施加到的端子。NMOS晶体管N19和N20分别耦接在位线预充电电压VBLP施加到的端子与上拉电源线RTO和下拉电源线SB之间。NMOS晶体管N21的源/漏极端子分别耦接到上拉电源线RTO和下拉电源线SB。
下拉驱动单元730由驱动信号SAN2控制，而供应负电压Vminus给下拉电源线SB。下拉驱动单元730可以包括耦接在预充电单元720与负电压Vminus施加到的端子之间的NMOS晶体管N22，并可以通过其栅极端子而被施加下拉驱动信号SAN2。
在下拉驱动信号SAN2被使能的时间下拉驱动单元730导通，而供应负电压Vminus给下拉电源线SB。在下拉驱动信号SAN2被禁止的时间下拉驱动单元730关断。
在一个实施例中，可以设计用于下拉单元630和下拉驱动单元730的布局以使他们之间不形成直接的电流路径。例如，通过驱动信号SAN1而供应地电压VSS给下拉电源线SB的下拉单元630置于位线感测放大器600的区域中，而供应负电压Vminus给下拉电源线SB的下拉驱动单元730位于感测放大器驱动块700的区域中。由于在下拉单元630和感测放大器驱动块700之间未形成直接的电流路径，故根据本发明的一个实施例的感测放大器可以降低噪声。
驱动信号发生单元800响应于激活信号ACT和预充电信号PCG而产生上拉驱动信号SAP和下拉驱动信号SAN2，并将上拉驱动信号SAP和下拉驱动信号SAN2输出给感测放大器驱动块700。
图7是用于解释在图6中示出的感测放大器600和感测放大器驱动块700的操作过程的时序图。
在其中激活信号ACT被使能到高电平的情况下，字线WL的信号转变到高电平，而位线均衡信号BLEQ变成低电平。结果，单元100与位线BL之间出现电荷共享，而均衡单元610变成关断状态。
在其中驱动信号SAN1是低电平的情况下，感测放大器600不操作。在其中感测放大器600处于预充电状态的情况下，感测放大器600用位线预充电电压VBLP将位线预充电。如果字线WL被使能，则由于施加到位线对BL和BLB的电压之间的不同而位线对BL和BLB开始演变。
在从激活信号ACT被使能开始延迟预定时间之后，驱动信号发生单元800将上拉驱动信号SAP使能到低电平而将下拉驱动信号SAN1使能到高电平。
如果上拉驱动信号SAP被使能到低电平，则上拉驱动单元710导通，而供应内核电压VCORE给上拉电源线RTO。如果驱动信号SAN1被使能到高电平，则下拉单元630导通，而供应地电压VSS给下拉电源线SB，而放大单元620操作。换言之，在其中驱动信号SAN1是高电平的时段期间地电压VSS被作为下拉电压而供应给放大单元620。
其后，如果预充电信号PCG被使能到高电平，则驱动信号发生单元800将驱动信号SAN1禁止到低电平而将下拉驱动信号SAN2使能到高电平。
当下拉单元630关断时，不再供应地电压VSS给下拉电源线SB。在其中下拉驱动信号SAN2具有高电平的时段(例如，时段T2)期间，下拉驱动单元730导通，而供应负电压Vminus给下拉电源线SB。
在一个实施例中，在从预充电信号PCG的使能时间开始的特定时段期间，感测放大器600的感测裕度Delta V可能增大。
在从预充电信号PCG被使能到高电平开始到位线均衡信号BLEQ被使能到高电平之前的特定时段(例如，时段T2)期间，下拉驱动单元730供应负电压Vminus给下拉电源线SB。在其期间下拉驱动信号SAN2被使能而下拉驱动单元730供应负电压Vminus的时间可以设定为在驱动信号发生单元800中的延迟时间。
如果激活信号ACT转变到低电平，则字线WL的信号转变到低电平。当单元100的NMOS晶体管N1关断时，单元100的电荷不再转移到位线BL。
如果在预充电信号PCG被使能到高电平之后已经经过预定延迟时间(例如，时段T2)，则位线均衡信号BLEQ转变到高电平。当均衡单元610导通时，位线对BL和BLB被均衡到位线预充电电压VBLP的电平。
在其中位线均衡信号BLEQ是高电平的情况下，预充电单元720导通，而将上拉电源线RTO和下拉电源线SB预充电到位线预充电电压VBLP的电平。
如果上拉驱动信号SAP转变到高电平，则上拉驱动单元710关断，而放大单元620不操作。如果下拉驱动信号SAN2转变到低电平，则下拉驱动单元730关断，而不再供应负电压Vminus给下拉电源线SB。
在激活操作模式中，供应内核电压VCORE给上拉电源线RTO而供应地电压VSS给下拉电源线SB。在预充电操作模式中，在预定时段(例如，时段T2)期间供应内核电压VCORE给上拉电源线RTO而将比地电压VSS低的负电压Vminus供应给下拉电源线SB。
到目前为止，已经详细地描述了各种实施例。作为参考，可以例示包括额外的不与本发明的技术主旨直接关联的构成元件的实施例以更详细地描述本发明的构思。再者，用于指示信号的激活状态的高态有效配置或低态有效配置以及电路可以随着实施例变化。
此外，可以根据场合的需求而改变晶体管的配置以实现相同的功能。也即，PMOS晶体管和NMOS晶体管的配置可以相互取代，而随着场合需求可以使用各种晶体管。由于这些电路的变化具有大量数目的情况且本领域技术人员可以容易地推断出，故在本文中将省略对其的列举。
虽然上面已经描述了各种实施例，但本领域的技术人员将理解，所描述的实施例仅作为例子。相应地，本文中描述的感测放大器及包括该感测放大器的半导体器件不应局限于所描述的实施例。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种感测放大器，包括：
均衡单元，被配置以响应于位线均衡信号而将位线对预充电到位线预充电电压的电平；以及
放大单元，被配置以感测和放大所述位线对的电压，在激活操作期间供应地电压给锁存部的下拉节点，以及当预充电信号被使能时持续预定时间供应比所述地电压低的第一电压给所述锁存部的下拉节点。
技术方案2.根据技术方案1所述的感测放大器，其中，所述第一电压是负电压。
技术方案3.根据技术方案1所述的感测放大器，其中，所述放大单元包括：
锁存部，被配置以感测和放大所述位线对的电压；
第一下拉部，被配置以响应于第一驱动信号而供应所述地电压给所述锁存部；
第二下拉部，被配置以响应于第二驱动信号而供应所述第一电压给所述锁存部；以及
上拉部，被配置以响应于第三驱动信号而选择性地供应内核电压给所述锁存部。
技术方案4.根据技术方案3所述的感测放大器，其中，所述第一下拉部包括耦接在所述锁存部的下拉节点与所述地电压施加到的端子之间的第一NMOS晶体管，而其中所述NMOS晶体管由所述第一驱动信号驱动。
技术方案5.根据技术方案3所述的感测放大器，其中，所述第二下拉部包括耦接在所述锁存部的下拉节点与所述第一电压施加到的端子之间的第二NMOS晶体管，而其中所述第二NMOS晶体管由所述第二驱动信号驱动。
技术方案6.根据技术方案3所述的感测放大器，其中，所述上拉部包括耦接在所述锁存部与所述内核电压施加到的端子之间的PMOS晶体管，而其中所述PMOS晶体管由所述第三驱动信号驱动。
技术方案7.根据技术方案3所述的感测放大器，其中，当在所述激活操作中激活信号被使能时，在已经经过预定延迟时间之后使能所述上拉部。
技术方案8.根据技术方案3所述的感测放大器，其中，当在所述激活操作中激活信号被使能时，在已经经过预定延迟时间之后使能所述第一下拉部。
技术方案9.根据技术方案3所述的感测放大器，其中，当所述预充电信号被使能时，禁止所述第一下拉部而使能所述第二下拉部。
技术方案10.根据技术方案3所述的感测放大器，其中，在从所述预充电信号被使能的时间点开始到所述位线均衡信号被使能之前的时段期间所述第二下拉部保持使能状态。
技术方案11.根据技术方案3所述的感测放大器，其中，在其中所述第一下拉部和所述第二下拉部操作的时段期间，所述上拉部保持使能状态。
技术方案12.根据技术方案1所述的感测放大器，还包括：
驱动信号控制电路，被配置以：当激活信号被使能时禁止所述位线均衡信号以及使能字线，在所述激活信号被使能时预定延迟时间之后使能第一驱动信号，以及当所述预充电信号被使能时禁止所述第一驱动信号并使能第二驱动信号。
技术方案13.根据技术方案12所述的感测放大器，其中，所述驱动信号控制电路包括：
体控制块，被配置以响应于所述激活信号和所述预充电信号以产生所述位线均衡信号的反相信号、上拉驱动信号、第一下拉驱动信号和第二下拉驱动信号；以及
感测放大器驱动块，被配置以驱动所述位线均衡信号的反相信号、所述上拉驱动信号、所述第一下拉驱动信号和所述第二下拉驱动信号，并输出所述位线预充电信号、所述第一驱动信号和所述第二驱动信号。
技术方案14.根据技术方案13所述的感测放大器，其中，所述感测放大器驱动块形成在中继区中。
技术方案15.根据技术方案13所述的感测放大器，其中，所述体控制块包括：
命令控制单元，被配置以响应于体控制信号而输出所述激活信号和所述预充电信号；
第一延迟单元，被配置以延迟所述激活信号；
第二延迟单元，被配置以延迟所述预充电信号；
驱动信号发生单元，被配置以响应于所述激活信号以及所述第二延迟单元的输出而产生所述位线均衡信号的反相信号；
上拉控制单元，被配置以响应于所述第二延迟单元的输出以及所述第一延迟单元的输出而产生所述上拉驱动信号；
第一下拉控制单元，被配置以驱动所述第一延迟单元的输出以及所述预充电信号；以及
第二下拉控制单元，被配置以响应于所述第二延迟单元的输出以及所述第一下拉控制单元的输出而控制所述第一下拉驱动信号和所述第二下拉驱动信号。
技术方案16.一种半导体器件，包括：
感测放大器，被配置以响应于位线均衡信号而将位线对预充电到位线预充电电压的电平，以及响应于施加到上拉电源线和下拉电源线的驱动电压而感测和放大所述位线对的数据；以及
感测放大器控制电路，被配置以：当预充电信号被使能时，响应于上拉驱动信号而供应内核电压给所述上拉电源线，以及响应于下拉驱动信号而持续预定时间供应比地电压低的负电压给所述下拉电源线。
技术方案17.根据技术方案16所述的半导体器件，其中，所述感测放大器包括：
均衡单元，被配置以响应于所述位线均衡信号而将所述位线对预充电到所述位线预充电电压的电平；
放大单元，被配置以响应于施加到所述上拉电源线和所述下拉电源线的所述驱动电压而感测和放大所述位线对的电压；以及
下拉单元，被配置以在激活操作中响应于驱动信号而供应所述地电压给所述下拉电源线。
技术方案18.根据技术方案16所述的半导体器件，
其中，在从激活信号被使能开始预定延迟时间之后，使能所述上拉驱动信号和所述驱动信号，以及持续预定时间供应所述地电压给所述下拉电源线，以及
其中，当所述预充电信号被使能时，禁止所述驱动信号而使能所述下拉驱动信号，以及供应所述负电压给所述下拉电源线直到所述位线均衡信号被使能。
技术方案19.根据技术方案16所述的半导体器件，其中，所述感测放大器控制电路包括：
驱动信号发生单元，被配置以响应于所述激活信号和所述预充电信号而产生所述上拉驱动信号和所述下拉驱动信号；以及
感测放大器驱动块，被配置以响应于所述上拉驱动信号而供应所述内核电压给所述上拉电源线，以及响应于所述下拉驱动信号而供应所述负电压给所述下拉电源线。
技术方案20.根据技术方案19所述的半导体器件，其中，所述感测放大器驱动块包括：
上拉驱动单元，被配置以响应于所述上拉驱动信号而供应所述内核电压给所述上拉电源线；
预充电单元，被配置以响应于所述位线均衡信号而预充电所述上拉电源线和所述下拉电源线；以及
下拉驱动单元，被配置以响应于所述下拉驱动信号而供应所述负电压给所述下拉电源线。
Claims (10)
1.一种感测放大器，包括：
均衡单元，被配置以响应于位线均衡信号而将位线对预充电到位线预充电电压的电平；以及
放大单元，被配置以感测和放大所述位线对的电压，在激活操作期间供应地电压给锁存部的下拉节点，以及当预充电信号被使能时持续预定时间供应比所述地电压低的第一电压给所述锁存部的下拉节点。
2.根据权利要求1所述的感测放大器，其中，所述第一电压是负电压。
3.根据权利要求1所述的感测放大器，其中，所述放大单元包括：
锁存部，被配置以感测和放大所述位线对的电压；
第一下拉部，被配置以响应于第一驱动信号而供应所述地电压给所述锁存部；
第二下拉部，被配置以响应于第二驱动信号而供应所述第一电压给所述锁存部；以及
上拉部，被配置以响应于第三驱动信号而选择性地供应内核电压给所述锁存部。
4.根据权利要求3所述的感测放大器，其中，所述第一下拉部包括耦接在所述锁存部的下拉节点与所述地电压施加到的端子之间的第一NMOS晶体管，而其中所述NMOS晶体管由所述第一驱动信号驱动。
5.根据权利要求3所述的感测放大器，其中，所述第二下拉部包括耦接在所述锁存部的下拉节点与所述第一电压施加到的端子之间的第二NMOS晶体管，而其中所述第二NMOS晶体管由所述第二驱动信号驱动。
6.根据权利要求3所述的感测放大器，其中，所述上拉部包括耦接在所述锁存部与所述内核电压施加到的端子之间的PMOS晶体管，而其中所述PMOS晶体管由所述第三驱动信号驱动。
7.根据权利要求3所述的感测放大器，其中，当在所述激活操作中激活信号被使能时，在已经经过预定延迟时间之后使能所述上拉部。
8.根据权利要求3所述的感测放大器，其中，当在所述激活操作中激活信号被使能时，在已经经过预定延迟时间之后使能所述第一下拉部。
9.根据权利要求3所述的感测放大器，其中，当所述预充电信号被使能时，禁止所述第一下拉部而使能所述第二下拉部。
10.一种半导体器件，包括：
感测放大器，被配置以响应于位线均衡信号而将位线对预充电到位线预充电电压的电平，以及响应于施加到上拉电源线和下拉电源线的驱动电压而感测和放大所述位线对的数据；以及
感测放大器控制电路，被配置以：当预充电信号被使能时，响应于上拉驱动信号而供应内核电压给所述上拉电源线，以及响应于下拉驱动信号而持续预定时间供应比地电压低的负电压给所述下拉电源线。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150055447A KR20160124582A (ko) | 2015-04-20 | 2015-04-20 | 센스앰프 및 이를 포함하는 반도체 장치 |
| KR10-2015-0055447 | 2015-04-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106067315A true CN106067315A (zh) | 2016-11-02 |
| CN106067315B CN106067315B (zh) | 2020-09-25 |
Family
ID=57129358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510446044.1A Active CN106067315B (zh) | 2015-04-20 | 2015-07-27 | 感测放大器及包括其的半导体器件 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9627033B2 (zh) |
| KR (1) | KR20160124582A (zh) |
| CN (1) | CN106067315B (zh) |
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| CN112242161A (zh) * | 2019-07-17 | 2021-01-19 | 美光科技公司 | 具有偏置机构的设备及其操作方法 |
| CN112242161B (zh) * | 2019-07-17 | 2024-05-31 | 美光科技公司 | 具有偏置机构的设备及其操作方法 |
| CN113870920A (zh) * | 2020-06-30 | 2021-12-31 | 美光科技公司 | 用于感测放大器的布局以及相关设备和系统 |
| CN113870920B (zh) * | 2020-06-30 | 2023-05-02 | 美光科技公司 | 用于感测放大器的布局以及相关设备和系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN106067315B (zh) | 2020-09-25 |
| KR20160124582A (ko) | 2016-10-28 |
| US20160307618A1 (en) | 2016-10-20 |
| US9627033B2 (en) | 2017-04-18 |
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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