KR102234600B1 - 트랜지스터들 간의 미스매치를 보상할 수 있는 비트라인 센스 증폭기 및 이를 포함하는 반도체 메모리 장치 - Google Patents
트랜지스터들 간의 미스매치를 보상할 수 있는 비트라인 센스 증폭기 및 이를 포함하는 반도체 메모리 장치 Download PDFInfo
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Abstract
트랜지스터들의 미스매치를 보상할 수 있는 출력 신호를 보정할 수 있는 비트라인 센스 증폭기가 개시된다. 비트라인 센스 증폭기는 풀업 구동 회로, 풀다운 구동 회로 및 래치형(latch-type) 센스 증폭기를 포함할 수 있다. 풀업 구동 회로는 업 제어신호에 응답하여 변화하는 제 1 구동 전류를 발생하여 제 1 구동 전원 공급 라인에 제공한다. 풀다운 구동 회로는 다운 제어신호에 응답하여 변화하는 제 2 구동 전류를 발생하여 제 2 구동 전원 공급 라인에 제공한다. 래치형 센스 증폭기는 제 1 구동 전원 공급 라인 및 제 2 구동 전원 공급 라인에 연결되고, 비트 라인과 상보 비트 라인 사이의 전압 차를 감지하고 증폭한다.
Description
본 발명은 비트라인 센스 증폭기 및 이를 포함하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 데이터를 저장하기 위해 여러 전자 제품 및 응용에 사용된다. 반도체 메모리 장치는 비트 라인과 워드라인이 만나는 교차점에 메모리 셀이 있고 비트라인들에는 센싱된 메모리 셀의 전압을 증폭하기 위한 센스 증폭기가 결합되고, 워드라인들에는 워드라인 구동신호를 발생하는 서브 워드라인 구동회로가 결합된다. 센스 증폭기는 비트 라인들 사이의 전압 차를 감지하고 증폭한다.
본 발명의 목적은 트랜지스터들의 미스매치를 보상할 수 있는 비트라인 센스 증폭기를 제공하는 것이다.
본 발명의 다른 목적은 상기 비트라인 센스 증폭기를 포함하는 반도체 메모리 장치를 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 비트라인 센스 증폭기는 풀업 구동 회로, 풀다운 구동 회로 및 래치형(latch-type) 센스 증폭기를 포함할 수 있다.
풀업 구동 회로는 업 제어신호에 응답하여 변화하는 제 1 구동 전류를 발생하여 제 1 구동 전원 공급 라인에 제공한다. 풀다운 구동 회로는 다운 제어신호에 응답하여 변화하는 제 2 구동 전류를 발생하여 제 2 구동 전원 공급 라인에 제공한다. 래치형 센스 증폭기는 상기 제 1 구동 전원 공급 라인 및 상기 제 2 구동 전원 공급 라인에 연결되고, 비트 라인과 상보 비트 라인 사이의 전압 차를 감지하고 증폭한다.
본 발명의 하나의 실시예에 의하면, 상기 래치형 센스 증폭기는 상기 상보 비트 라인에 공통 연결된 게이트 단자를 갖는 제 1 PMOS 트랜지스터 및 제 1 NMOS 트랜지스터를 포함하는 제 1 인버터, 및 상기 비트 라인에 공통 연결된 게이트 단자를 갖는 제 2 PMOS 트랜지스터 및 제 2 NMOS 트랜지스터를 포함하는 제 2 인버터를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 비트라인 센스 증폭기는 상기 제 1 인버터 및 상기 제 2 인버터 각각의 문턱 전압을 상기 비트 라인의 전압 또는 상기 상보 비트 라인의 전압으로 출력할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 래치형 센스 증폭기는 제 1 제어신호에 응답하여 상기 제 1 인버터의 출력 단자를 상기 제 2 인버터의 입력 단자에 전기적으로 연결하는 제 1 스위치, 상기 제 1 제어신호에 응답하여 상기 제 2 인버터의 출력 단자를 상기 제 1 인버터의 입력 단자에 전기적으로 연결하는 제 2 스위치, 제 2 제어신호에 응답하여 상기 제 1 인버터의 출력 단자를 상기 비트 라인에 전기적으로 연결하는 제 3 스위치, 및 상기 제 2 제어신호에 응답하여 상기 제 2 인버터의 출력 단자를 상기 상보 비트 라인에 전기적으로 연결하는 제 4 스위치를 더 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 구동 전류 또는 상기 제 2 구동 전류가 변화되면, 상기 제 1 인버터를 구성하는 상기 제 1 PMOS 트랜지스터 및 상기 제 1 NMOS 트랜지스터의 문턱 전압이 변화될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 구동 전류 또는 상기 제 2 구동 전류가 변화되면, 상기 제 2 인버터를 구성하는 상기 제 2 PMOS 트랜지스터 및 상기 제 2 NMOS 트랜지스터의 문턱 전압이 변화될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 2 구동 전류의 크기는 상기 다운 제어신호에 응답하여 동작하는 트랜지스터들의 개수에 따라 변화될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 2 구동 전류의 크기는 상기 풀다운 구동 회로를 구성하는 트랜지스터들의 게이트에 인가되는 전압의 크기에 따라 변화하는
본 발명의 하나의 실시예에 의하면, 상기 풀업 구동 회로는 전원 전압과 상기 제 1 구동 전원 공급 라인 사이에 연결되고, 상기 업 제어신호의 비트들에 응답하여 동작하는 복수의 PMOS 트랜지스터를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 풀다운 구동 회로는 접지 전압과 상기 제 2 구동 전원 공급 라인 사이에 연결되고, 상기 다운 제어신호의 비트들에 응답하여 동작하는 복수의 NMOS 트랜지스터를 포함할 수 있다.
본 발명의 다른 하나의 실시형태에 따른 비트라인 센스 증폭기는 풀업 구동 회로, 풀다운 구동 회로 및 래치형(latch-type) 센스 증폭기를 포함할 수 있다.
풀업 구동 회로는 업 제어신호에 응답하여 변화하는 제 1 구동 전류를 발생하여 제 1 구동 전원 공급 라인에 제공한다. 풀다운 구동 회로는 구동전류 제어신호 및 다운 제어신호에 응답하여 변화하는 제 2 구동 전류를 발생하여 제 2 구동 전원 공급 라인에 제공한다. 래치형 센스 증폭기는 상기 제 1 구동 전원 공급 라인 및 상기 제 1 구동 전원 공급 라인에 연결되고, 비트 라인과 상보 비트 라인 사이의 전압 차를 감지하고 증폭한다.
본 발명의 하나의 실시예에 의하면, 상기 풀업 구동 회로는 전원 전압과 상기 제 1 구동 전원 공급 라인 사이에 연결되고, 상기 업 제어신호의 비트들에 응답하여 동작하는 복수의 PMOS 트랜지스터를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 풀다운 구동 회로는 상기 구동전류 제어신호에 응답하여 전원 전압을 안정화하여 제 1 전압을 발생하는 전압 조절 회로, 상기 다운 제어신호 및 상기 제 1 전압에 응답하여 게이트 구동전압을 발생하는 제 1 구동부, 및 상기 게이트 구동전압에 응답하여 상기 제 2 구동 전류를 발생하는 제 2 구동부를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 전압 조절 회로는 상기 구동전류 제어신호가 인가되는 반전 입력단자, 및 제 1 노드에 연결된 비반전 입력단자를 갖는 차동증폭기, 및 상기 차동증폭기의 출력단자에 연결된 게이트, 전원 전압에 연결된 소스, 및 상기 제 1 노드에 연결된 드레인을 갖는 PMOS 트랜지스터를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 구동부는 상기 제 1 노드와 접지 전압 사이에 연결된 복수의 인버터들을 포함하고, 상기 다운 제어신호의 비트들 각각에 응답하여 상기 게이트 구동 전압의 비트들을 발생할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 2 구동부는 접지 전압과 상기 제 2 구동 전원 공급 라인 사이에 연결되고, 상기 게이트 구동 전압의 비트들에 응답하여 동작하는 복수의 NMOS 트랜지스터를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 구동부는 상기 제 1 노드와 접지 전압 사이에 연결된 한 개의 인버터를 포함하고, 상기 다운 제어신호에 응답하여 상기 게이트 구동 전압을 발생할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 2 구동부는 접지 전압과 상기 제 2 구동 전원 공급 라인 사이에 연결되고, 상기 게이트 구동 전압에 응답하여 동작하는 한 개의 NMOS 트랜지스터를 포함할 수 있다.
본 발명의 하나의 실시형태에 따른 반도체 메모리 장치는 메모리 셀 어레이, 어드레스 입력 버퍼, 로우 디코더, 칼럼 디코더, 입출력 센스앰프 및 출력 회로를 포함할 수 있다.
메모리 셀 어레이는 워드 라인들, 비트 라인들, 상기 워드 라인들과 상기 비트 라인들이 교차하는 위치에 배열된 메모리 셀들, 상기 비트 라인들 사이의 전압 차를 증폭하는 비트라인 센스 증폭기를 포함하고, 워드라인 인에이블 신호와 칼럼 선택 신호에 응답하여 동작한다. 어드레스 입력 버퍼는 외부 어드레스에 기초하여 로우 어드레스 신호와 칼럼 어드레스 신호를 발생한다. 로우 디코더는 상기 로우 어드레스 신호를 디코딩하여 워드라인 인에이블 신호를 발생한다. 칼럼 디코더는 상기 칼럼 어드레스 신호를 디코딩하여 칼럼 선택 신호를 발생한다. 입출력 센스앰프는 상기 메모리 셀 어레이로부터 출력되는 데이터를 증폭하여 제 1 데이터를 발생하고, 외부로부터 입력되는 데이터를 상기 메모리 셀 어레이에 전달한다. 출력 회로는 상기 제 1 데이터에 기초하여 출력 데이터를 발생한다. 상기 비트라인 센스 증폭기는 업 제어신호에 응답하여 변화하는 제 1 구동 전류를 발생하여 제 1 구동 전원 공급 라인에 제공하는 풀업 구동 회로, 다운 제어신호에 응답하여 변화하는 제 2 구동 전류를 발생하여 제 2 구동 전원 공급 라인에 제공하는 풀다운 구동 회로, 및 상기 제 1 구동 전원 공급 라인 및 상기 제 1 구동 전원 공급 라인에 연결되고, 비트 라인과 상보 비트 라인 사이의 전압 차를 감지하고 증폭하는 래치형(latch-type) 센스 증폭기를 포함할 수 있다.
본 발명의 실시예들에 따른 비트라인 센스 증폭기는 래치형 센스 증폭기에 공급되는 구동 전류의 크기를 조절함으로써, 비트라인 센스 증폭기에 포함된 트랜지스터들의 미스매치를 보상할 수 있다.
도 1은 본 발명의 하나의 실시예에 따른 비트라인 센스 증폭기를 나타내는 회로도이다.
도 2는 도 1의 비트라인 센스 증폭기에 포함된 풀업 구동 회로의 하나의 예를 나타내는 회로도이다.
도 3은 도 1의 비트라인 센스 증폭기에 포함된 풀다운 구동 회로의 하나의 예를 나타내는 회로도이다.
도 4 및 도 5는 도 1의 회로에서, 제 1 및 제 2 스위치가 온 상태이고 제 3 및 제 4 스위치가 오프 상태일 때 비트라인 센스 증폭기의 동작을 설명하기 위한 도면들이다.
도 6은 도 1의 회로에서, 제 1 및 제 2 스위치가 오프 상태이고 제 3 및 제 4 스위치가 온 상태일 때 비트라인 센스 증폭기의 동작을 설명하기 위한 도면이다.
도 7a 및 도 7b는 일 실시예에 따른 트랜지스터들 간의 미스매치 보상을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 다른 하나의 실시예에 따른 비트라인 센스 증폭기를 나타내는 회로도이다.
도 9는 도 8의 비트라인 센스 증폭기에 포함된 풀다운 구동 회로의 하나의 예를 나타내는 회로도이다.
도 10은 본 발명의 또 다른 하나의 실시예에 따른 비트라인 센스 증폭기를 나타내는 회로도이다.
도 11은 도 10의 비트라인 센스 증폭기에 포함된 풀다운 구동 회로의 하나의 예를 나타내는 회로도이다.
도 12는 본 발명의 또 다른 하나의 실시예에 따른 비트라인 센스 증폭기를 나타내는 회로도이다.
도 13은 본 발명의 실시예들에 따른 비트라인 센스 증폭기를 포함하는 반도체 메모리 장치를 나타내는 블록도이다.
도 14는 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 15 내지 도 17은 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 모듈들을 나타내는 도면들이다.
도 18은 복수의 반도체 레이어(layer)를 구비하는 적층 구조의 반도체 장치를 도시한 사시도이다.
도 19는 실시예들에 따른 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 일 실시 예를 나타낸다.
도 20은 실시예들에 따른 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 다른 실시 예를 나타낸다.
도 21은 실시예들에 따른 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 2는 도 1의 비트라인 센스 증폭기에 포함된 풀업 구동 회로의 하나의 예를 나타내는 회로도이다.
도 3은 도 1의 비트라인 센스 증폭기에 포함된 풀다운 구동 회로의 하나의 예를 나타내는 회로도이다.
도 4 및 도 5는 도 1의 회로에서, 제 1 및 제 2 스위치가 온 상태이고 제 3 및 제 4 스위치가 오프 상태일 때 비트라인 센스 증폭기의 동작을 설명하기 위한 도면들이다.
도 6은 도 1의 회로에서, 제 1 및 제 2 스위치가 오프 상태이고 제 3 및 제 4 스위치가 온 상태일 때 비트라인 센스 증폭기의 동작을 설명하기 위한 도면이다.
도 7a 및 도 7b는 일 실시예에 따른 트랜지스터들 간의 미스매치 보상을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 다른 하나의 실시예에 따른 비트라인 센스 증폭기를 나타내는 회로도이다.
도 9는 도 8의 비트라인 센스 증폭기에 포함된 풀다운 구동 회로의 하나의 예를 나타내는 회로도이다.
도 10은 본 발명의 또 다른 하나의 실시예에 따른 비트라인 센스 증폭기를 나타내는 회로도이다.
도 11은 도 10의 비트라인 센스 증폭기에 포함된 풀다운 구동 회로의 하나의 예를 나타내는 회로도이다.
도 12는 본 발명의 또 다른 하나의 실시예에 따른 비트라인 센스 증폭기를 나타내는 회로도이다.
도 13은 본 발명의 실시예들에 따른 비트라인 센스 증폭기를 포함하는 반도체 메모리 장치를 나타내는 블록도이다.
도 14는 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 15 내지 도 17은 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 모듈들을 나타내는 도면들이다.
도 18은 복수의 반도체 레이어(layer)를 구비하는 적층 구조의 반도체 장치를 도시한 사시도이다.
도 19는 실시예들에 따른 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 일 실시 예를 나타낸다.
도 20은 실시예들에 따른 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 다른 실시 예를 나타낸다.
도 21은 실시예들에 따른 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 개시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 하나의 실시예에 따른 비트라인 센스 증폭기(100)를 나타내는 회로도이다.
도 1을 참조하면, 비트라인 센스 증폭기(100)는 풀업 구동 회로(130), 풀다운 구동 회로(140) 및 래치형(latch-type) 센스 증폭기(102)를 포함할 수 있다.
풀업 구동 회로(130)는 업 제어신호(CON_U1 ~ CON_Un)에 응답하여 변화하는 제 1 구동 전류를 발생하여 제 1 구동 전원 공급 라인(LA)에 제공한다. 풀다운 구동 회로(140)는 다운 제어신호(CON_D1 ~ CON_Dn)에 응답하여 변화하는 제 2 구동 전류를 발생하여 제 2 구동 전원 공급 라인(LAB)에 제공한다. 래치형 센스 증폭기(102)는 제 1 구동 전원 공급 라인(LA) 및 제 2 구동 전원 공급 라인(LAB)에 연결되고, 비트 라인(BL)과 상보 비트 라인(BLB) 사이의 전압 차를 감지하고 증폭한다.
래치형 센스 증폭기(102)는 제 1 인버터(110), 제 2 인버터(120), 및 스위치들(SW1, SW2, SW3, SW4)을 포함할 수 있다. 제 1 인버터(110)는 상보 비트 라인(BLB)에 공통 연결된 게이트 단자를 갖는 제 1 PMOS 트랜지스터(MP11) 및 제 1 NMOS 트랜지스터(MN11)를 포함할 수 있다. 제 2 인버터(120)는 비트 라인(BL)에 공통 연결된 게이트 단자를 갖는 제 2 PMOS 트랜지스터(MP12) 및 제 2 NMOS 트랜지스터(MN12)를 포함할 수 있다.
제 1 스위치(SW1)는 제 1 제어신호(CONT1)에 응답하여 제 1 인버터(110)의 출력 단자를 제 2 인버터(120)의 입력 단자에 전기적으로 연결한다. 제 2 스위치 (SW2)는 제 1 제어신호(CONT1)에 응답하여 제 2 인버터(120)의 출력 단자를 제 1 인버터(110)의 입력 단자에 전기적으로 연결한다. 제 3 스위치(SW3)는 제 2 제어신호(CONT2)에 응답하여 제 1 인버터(110)의 출력 단자를 비트 라인(BL)에 전기적으로 연결한다. 제 4 스위치(SW4)는 제 2 제어신호(CONT2)에 응답하여 제 2 인버터(120)의 출력 단자를 상보 비트 라인(BLB)에 전기적으로 연결한다.
도 1에서, 제 1 제어신호(CONT1)는 프리차지 제어신호일 수 있고, 제 2 제어신호(CONT2)는 프리차지 제어신호와 위상이 반대인 신호일 수 있다.
도 2는 도 1의 비트라인 센스 증폭기(100)에 포함된 풀업 구동 회로(130)의 하나의 예를 나타내는 회로도이다.
도 2를 참조하면, 풀업 구동 회로(130)는 전원 전압(VDD)과 제 1 구동 전원 공급 라인(LA) 사이에 연결되고, 업 제어신호의 비트들(CON_U1 ~ CON_Un)에 응답하여 동작하는 복수의 PMOS 트랜지스터(P21 ~ P2n)를 포함할 수 있다.
도 3은 도 1의 비트라인 센스 증폭기(100)에 포함된 풀다운 구동 회로(140)의 하나의 예를 나타내는 회로도이다.
도 3을 참조하면, 풀다운 구동 회로(140)는 접지 전압(GND)과 제 2 구동 전원 공급 라인(LAB) 사이에 연결되고, 다운 제어신호의 비트들(CON_D1 ~ CON_Dn)에 응답하여 동작하는 복수의 NMOS 트랜지스터(N21 ~ N2n)를 포함할 수 있다.
도 4 및 도 5는 도 1의 회로에서, 제 1 및 제 2 스위치가 온 상태이고 제 3 및 제 4 스위치가 오프 상태일 때 비트라인 센스 증폭기의 동작을 설명하기 위한 도면들이다. 설명의 편의상, 도 4 및 도 5에서, 제 1 구동 전원 공급 라인(LA)에 전원전압(VDD)이 인가되고, 제 2 구동 전원 공급 라인(LAB)에 접지전압(GND)이 인가된 경우의 예가 도시되었다. 실제로, 도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 비트라인 센스 증폭기(100)에서 제 1 구동 전원 공급 라인(LA)에는 풀업 구동 회로(130)에 의해 발생된 조절 가능한 제 1 구동 전류가 공급되고, 제 2 구동 전원 공급 라인(LAB)에는 풀다운 구동 회로(140)에 의해 발생된 조절 가능한 제 2 구동 전류가 공급될 수 있다.
제 1 및 제 2 스위치가 온 상태이고 제 3 및 제 4 스위치가 오프 상태일 때, 제 1 인버터(110)의 문턱 전압(vt1)이 상보 비트 라인(BLB)의 전압으로 설정되고, 제 2 인버터(120)의 문턱 전압(vt2)이 비트 라인(BL)의 전압으로 설정될 수 있다. 예를 들어, 인버터들(110, 120)을 구성하는 트랜지스터들의 문턱 전압이 높으면, 인버터들(110, 120)의 문턱 전압도 높은 값을 가질 수 있다.
도 5는 도 4에 도시된 제 1 인버터(110) 및 제 2 인버터(120) 각각의 입력단자와 출력단자를 연결한 경우 전압 값이 설정되는 예를 도시한 그래프이다. 도 5에서, 실선은 제 1 인버터(110)의 특성 곡선이고, 점선은 제 2 인버터(120)의 특성 곡선을 나타낼 경우, 제 1 인버터(110)의 문턱 전압은 vt1이고, 제 2 인버터(120)의 문턱 전압은 vt2일 수 있다. 이와 같이, 제 1 인버터(110)와 제 2 인버터(120)의 문턱 전압이 서로 다른 값을 갖는 것은 제 1 인버터(110)와 제 2 인버터(120)를 구성하는 트랜지스터들이 서로 미스매치를 갖기 때문이다.
도 4 및 도 5를 참조하면, 제 1 인버터(110)의 입력단자/출력단자(IN1/OUT1)에 연결된 상보 비트 라인(BLB)의 전압 레벨은 vt1의 값을 갖고, 제 2 인버터(120)의 입력단자/출력단자(IN2/OUT2)에 연결된 비트 라인(BL)의 전압 레벨은 vt2의 값을 가질 수 있다. 이 때, 비트 라인(BL)의 전압 레벨은 상보 비트 라인(BLB)의 전압 레벨보다 vt2-vt1 만큼 큰 값을 가지게 된다.
도 1의 비트라인 센스 증폭기(100)는 제 1 인버터(110) 및 제 2 인버터(120)의 문턱 전압을 이용하여 비트 라인(BL) 또는 상보 비트 라인(BLB)의 전압 레벨을 결정함으로써, 비트라인 센스 증폭기(100)를 구성하는 트랜지스터들의 미스매치를 보상할 수 있다. 즉, 비트라인 센스 증폭기(100)를 구성하는 트랜지스터들의 미스매치로 인하여 발생된 제 1 인버터(110) 및 제 2 인버터(120)의 문턱 전압의 차이를 비트 라인(BL) 또는 상보 비트 라인(BLB)에 미리 적용함으로써, 상기 미스매치를 보상할 수 있다. 또한, 도 1의 비트라인 센스 증폭기(100)는 제 1 구동 전원 공급 라인(LA)에는 풀업 구동 회로(130)에 의해 발생된 조절 가능한 제 1 구동 전류를 공급하고, 제 2 구동 전원 공급 라인(LAB)에는 풀다운 구동 회로(140)에 의해 발생된 조절 가능한 제 2 구동 전류를 공급함으로써, 비트라인 센스 증폭기(100)를 구성하는 트랜지스터들의 미스매치를 한층 더 보상할 수 있다.
도 6은 도 1의 회로에서, 제 1 및 제 2 스위치가 오프 상태이고 제 3 및 제 4 스위치가 온 상태일 때 비트라인 센스 증폭기의 동작을 설명하기 위한 도면이다.
제 1 및 제 2 스위치(SW1, SW2)가 오프 상태이고 제 3 및 제 4 스위치(SW3, SW4)가 온 상태일 때, 제 1 인버터(110)의 입력단자는 상보 비트 라인(BLB)에 연결되고 출력 단자는 비트 라인(BL)에 전기적으로 연결된다. 또한, 제 2 인버터(120)의 입력단자는 비트 라인(BL)에 연결되고 출력 단자는 상보 비트 라인(BLB)에 전기적으로 연결된다. 이 때, 비트라인 센스 증폭기(100)는 비트 라인(BL)과 상보 비트 라인(BLB)의 전압 차를 센싱하고 증폭하는 노말(normal) 동작을 수행한다.
도 7a 및 도 7b는 일 실시예에 따른 트랜지스터들 간의 미스매치 보상을 설명하기 위한 타이밍도이다. 도 7a는 비트라인 센스 증폭기(100)에 포함된 트랜지스터들의 미스매치가 존재하지 않는 경우의 동작을 설명하기 위한 타이밍도이고, 도 7b는 비트라인 센스 증폭기(100)에 포함된 트랜지스터들의 미스매치가 존재하는 경우의 동작을 설명하기 위한 타이밍도이다.
도 7a 및 도 7b에서, 구간 "A"는 제 1 제어신호(CONT1)가 로직 "하이"상태이고 제 2 제어신호(CONT2)가 로직 "로우"상태인 구간으로서, 이 구간에서 실시예에 따른 비트라인 센스 증폭기(100)는 도 4에 도시된 바와 같이 동작하며, 비트 라인(BL)과 상보 비트 라인(BLB)의 전압을 설정하는 구간을 나타낸다. 구간 "B"및 "C"는 제 1 제어신호(CONT1)가 로직 "로우"상태이고 제 2 제어신호(CONT2)가 로직 "하이"상태인 구간으로서, 실시예에 따른 비트라인 센스 증폭기(100)는 도 6에 도시된 바와 같이 동작하며, 비트 라인(BL)과 상보 비트 라인(BLB)의 전압 차를 감지하고 증폭하는 구간을 나타낸다.
도 7a를 참조하면, 구간 "A"에서 비트 라인(BL)과 상보 비트 라인(BLB)의 전압 레벨은 동일하다. 이것은 제 1 인버터(110)와 제 2 인버터(120)의 문턱 전압이 동일함을 나타내며, 제 1 인버터(110)와 제 2 인버터(120) 간에 미스매치가 존재하지 않음을 나타낸다.
도 7b를 참조하면, 구간 "A"에서 비트 라인(BL)과 상보 비트 라인(BLB) 사이에 전압 차(dV)가 존재한다. 이것은 제 1 인버터(110)와 제 2 인버터(120)의 문턱 전압 간에 전압 차가 존재함을 나타내며, 제 1 인버터(110)와 제 2 인버터(120) 간에 미스매치가 존재함을 나타낸다.
도 8은 본 발명의 다른 하나의 실시예에 따른 비트라인 센스 증폭기(200)를 나타내는 회로도이다.
도 8을 참조하면, 비트라인 센스 증폭기(200)는 풀업 구동 회로(130), 풀다운 구동 회로(140a) 및 래치형(latch-type) 센스 증폭기(102)를 포함할 수 있다.
풀업 구동 회로(130)는 업 제어신호(CON_U1 ~ CON_Un)에 응답하여 변화하는 제 1 구동 전류를 발생하여 제 1 구동 전원 공급 라인(LA)에 제공한다. 풀다운 구동 회로(140a)는 구동전류 제어신호(VREF_LANG) 및 다운 제어신호(CON_D1 ~ CON_Dn)에 응답하여 변화하는 제 2 구동 전류를 발생하여 제 2 구동 전원 공급 라인(LAB)에 제공한다. 래치형 센스 증폭기(102)는 제 1 구동 전원 공급 라인(LA) 및 제 2 구동 전원 공급 라인(LAB)에 연결되고, 비트 라인(BL)과 상보 비트 라인(BLB) 사이의 전압 차를 감지하고 증폭한다.
도 8의 비트라인 센스 증폭기(200)는 풀다운 구동 회로(140a)가 도 1의 비트라인 센스 증폭기(100)와 다르다. 나머지 회로 블록들은 도 1의 비트라인 센스 증폭기(100)의 회로 블록들과 동일하다.
도 9는 도 8의 비트라인 센스 증폭기(200)에 포함된 풀다운 구동 회로(140a)의 하나의 예를 나타내는 회로도이다.
도 9를 참조하면, 풀다운 구동 회로(140a)는 구동전류 제어신호(VREF_LANG) 에 응답하여 전원 전압(VDD)을 안정화하여 제 1 전압을 발생하는 전압 조절 회로(142), 다운 제어신호(CON_D1 ~ CON_Dn) 및 상기 제 1 전압에 응답하여 게이트 구동전압(LANG1 ~ LANGn)을 발생하는 제 1 구동부(144), 및 게이트 구동전압(LANG1 ~ LANGn)에 응답하여 제 2 구동 전류를 발생하는 제 2 구동부(146)를 포함할 수 있다.
전압 조절 회로(142)는 구동전류 제어신호(VREF_LANG)가 인가되는 반전 입력단자, 및 제 1 노드(N11)에 연결된 비반전 입력단자를 갖는 차동증폭기(143), 및 차동증폭기(143)의 출력단자에 연결된 게이트, 전원 전압(VDD)에 연결된 소스, 및 제 1 노드(N11)에 연결된 드레인을 갖는 PMOS 트랜지스터(P31)를 포함할 수 있다. 제 1 구동부(144)는 제 1 노드(N11)와 접지 전압(GND) 사이에 연결된 PMOS 트랜지스터와 NMOS 트랜지스터로 구성된 복수의 인버터들을 포함하고, 다운 제어신호의 비트들(CON_D1 ~ CON_Dn) 각각에 응답하여 게이트 구동 전압의 비트들(LANG1 ~ LANGn)을 발생할 수 있다. 제 2 구동부(146)는 접지 전압(GND)과 제 2 구동 전원 공급 라인(LAB) 사이에 연결되고, 게이트 구동 전압의 비트들(LANG1 ~ LANGn)에 응답하여 동작하는 복수의 NMOS 트랜지스터(N31 ~ N3n)를 포함할 수 있다.
도 9의 풀다운 구동 회로(140a)는 다운 제어신호(CON_D1 ~ CON_Dn)뿐만 아니라 구동전류 제어신호(VREF_LANG)에 응답하여 제 2 구동 전원 공급 라인(LAB)에 공급되는 제 2 구동 전류의 크기를 조절할 수 있다.
도 10은 본 발명의 또 다른 하나의 실시예에 따른 비트라인 센스 증폭기(300)를 나타내는 회로도이다.
도 10을 참조하면, 비트라인 센스 증폭기(300)는 풀업 구동 회로(130), 풀다운 구동 회로(140b) 및 래치형(latch-type) 센스 증폭기(102)를 포함할 수 있다.
풀업 구동 회로(130)는 업 제어신호(CON_U1 ~ CON_Un)에 응답하여 변화하는 제 1 구동 전류를 발생하여 제 1 구동 전원 공급 라인(LA)에 제공한다. 풀다운 구동 회로(140b)는 구동전류 제어신호(VREF_LANG) 및 다운 제어신호(CON_D1)에 응답하여 변화하는 제 2 구동 전류를 발생하여 제 2 구동 전원 공급 라인(LAB)에 제공한다. 래치형 센스 증폭기(102)는 제 1 구동 전원 공급 라인(LA) 및 제 2 구동 전원 공급 라인(LAB)에 연결되고, 비트 라인(BL)과 상보 비트 라인(BLB) 사이의 전압 차를 감지하고 증폭한다.
도 10의 비트라인 센스 증폭기(300)는 풀다운 구동 회로(140b)가 도 1의 비트라인 센스 증폭기(100)와 다르다. 나머지 회로 블록들은 도 1의 비트라인 센스 증폭기(100)의 회로 블록들과 동일하다.
도 11은 도 10의 비트라인 센스 증폭기(300)에 포함된 풀다운 구동 회로(140b)의 하나의 예를 나타내는 회로도이다.
도 11을 참조하면, 풀다운 구동 회로(140b)는 구동전류 제어신호(VREF_LANG) 에 응답하여 전원 전압(VDD)을 안정화하여 제 1 전압을 발생하는 전압 조절 회로(142), 다운 제어신호(CON_D1) 및 상기 제 1 전압에 응답하여 게이트 구동전압(LANG1)을 발생하는 제 1 구동부(144a), 및 게이트 구동전압(LANG1)에 응답하여 제 2 구동 전류를 발생하는 제 2 구동부(146a)를 포함할 수 있다.
도 11의 풀다운 구동 회로(140b)에서 도 9의 풀다운 구동 회로(140a)와 달리, 제 1 구동부(144a)는 한 개의 인버터를 포함하고, 제 2 구동부(146a)는 한 개의 NMOS 트랜지스터(N31)를 포함할 수 있다.
도 12는 본 발명의 또 다른 하나의 실시예에 따른 비트라인 센스 증폭기(400)를 나타내는 회로도이다.
도 12의 비트라인 센스 증폭기(400)는 도 10의 비트라인 센스 증폭기(300)와 유사한 회로 구성을 갖는다. 그러나, 도 12의 비트라인 센스 증폭기(400)는 도 10의 비트라인 센스 증폭기(300)와 달리, 풀업 구동 회로(130)를 포함하지 않으며 제 1 구동 전원 공급 라인(LA)에는 전원전압(VDD)이 연결될 수 있다.
도 13은 본 발명의 실시예들에 따른 비트라인 센스 증폭기를 포함하는 반도체 메모리 장치(1000)를 나타내는 블록도이다.
도 13을 참조하면, 반도체 메모리 장치(1000)는 워드라인 인에이블 신호(WL)와 칼럼 선택 신호(CSL)에 응답하여 동작하는 메모리 셀 어레이(1500), 어드레스 입력 버퍼(1100), 로우 디코더(1200), 칼럼 디코더(1300), 입출력 센스앰프(1600), 및 출력 회로(1700)를 포함한다.
어드레스 입력 버퍼(1100)는 외부 어드레스(ADDR)에 기초하여 로우 어드레스 신호(ADDR_X)와 칼럼 어드레스 신호(ADDR_Y)를 발생한다. 로우 디코더(1200)는 로우 어드레스 신호(ADDR_X)를 디코딩하여 워드라인 인에이블 신호(WL)를 발생한다. 칼럼 디코더(1300)는 칼럼 어드레스 신호(ADDR_Y)를 디코딩하여 칼럼 선택 신호(CSL)를 발생한다. 메모리 셀 어레이(1500)는 워드 라인들, 비트 라인들, 상기 워드 라인들과 상기 비트 라인들이 교차하는 위치에 배열된 메모리 셀들, 상기 비트 라인들 사이의 전압 차를 증폭하는 비트라인 센스 증폭기를 포함하고, 워드라인 인에이블 신호(WL)와 칼럼 선택 신호(CSL)에 응답하여 동작한다. 메모리 셀 어레이(1500)에 포함된 비트라인 센스 증폭기는 본 발명의 실시예들에 따른 비트라인 센스 증폭기일 수 있다. 입출력 센스앰프(1600)는 메모리 셀 어레이(1500)로부터 출력되는 데이터를 증폭하여 제 1 데이터(SAO)를 발생하고, 외부로부터 입력되는 데이터를 상기 메모리 셀 어레이(1500)에 전달한다. 출력 회로(1700)는 제 1 데이터(SAO)에 기초하여 출력 데이터(DOUT)를 발생한다.
도 14는 실시예들에 다른 반도체 메모리 장치를 포함하는 메모리 시스템(3100)을 나타내는 블록도이다.
도 14를 참조하면, 메모리 시스템(3100)은 메모리 컨트롤러(3110) 및 메모리 모듈(3120)을 포함한다.
메모리 모듈(3120)은 DRAM을 4개 포함하도록 도시되었으나, 메모리 모듈(3120)은 그 이상의 DRAM을 포함하도록 구현될 수 있다. 제1부터 제4 DRAM(3121-3124)들은 메모리 모듈(3120)의 기판의 양쪽 면에 장착될 수 있다.
메모리 컨트롤러(3110)는 커맨드/어드레스 신호(C/A) 및 데이터 신호(DQ)를 발생한다. 메모리 모듈(3120)은 커맨드/어드레스 신호(C/A) 및 데이터 신호(DQ)에 응답하여 동작한다. 커맨드/어드레스 신호(C/A)는 커맨드 신호와 어드레스 신호가 패킷 형태로 결합된 패킷 데이터일 수 있다.
커맨드/어드레스 버스(3130)는 플라이-바이(fly-by) 구조를 가지며, 제1 내지 제4 DRAM(3121-3124)을 서로 전기적으로 연결한다. 데이터 신호(DQ)는 데이터 버스(3140)를 통해 메모리 컨트롤러(3110)와 메모리 모듈(3120)을 구성하는 제1 내지 제4 DRAM(3121-3124) 사이에 송수신된다.
도 15 내지 도 17은 실시예들에 다른 반도체 메모리 장치를 포함하는 메모리 모듈들(3200-3400)을 나타내는 도면들이다.
도 15를 참조하면, 메모리 모듈(3200)은 복수의 반도체 메모리 장치(3201)들, 인쇄회로기판(3210) 및 커넥터(3220)를 포함한다. 복수의 반도체 메모리 장치(3201)들은 인쇄 회로 기판(3210)의 상면과 하면에 결합될 수 있다. 커넥터(3220)는 도전선들(미도시)을 통해 복수의 반도체 메모리 장치(3201)들과 전기적으로 연결된다. 또한, 커넥터(3220)는 외부 호스트의 슬롯에 연결될 수 있다.
도 16을 참조하면, 메모리 모듈(3300)은 복수의 반도체 메모리 장치(3301)들, 인쇄회로기판(3310), 커넥터(3320) 및 복수의 버퍼(3330)들을 포함한다. 복수의 버퍼(3330)들은 각각의 반도체 메모리 장치(3301)와 커넥터(3320) 사이에 배치될 수 있다.
복수의 반도체 메모리 장치(3301)들 각각에 연결된 복수의 버퍼(3330)들 각각은 인쇄 회로 기판(3310)의 상면 및 하면에 제공될 수 있다. 인쇄 회로 기판(3310)의 상면 및 하면에 형성되는 반도체 메모리 장치들(3301)과 복수의 버퍼들(3330)은 복수의 비아 홀(via hole)들을 통해 연결될 수 있다.
도 17을 참조하면, 메모리 모듈(3400)은 복수의 반도체 메모리 장치(3401)들, 인쇄회로기판(3410), 커넥터(3420), 복수의 버퍼(3430)들 및 컨트롤러(3440)를 포함한다.
복수의 반도체 메모리 장치(3401)들 각각에 연결된 복수의 버퍼들(3430) 각각은 인쇄 회로 기판(3410)의 상면 및 하면에 제공될 수 있다. 인쇄 회로 기판(3410)의 상면 및 하면에 형성되는 복수의 반도체 메모리 장치(3401)들과 복수의 버퍼(3430)들은 복수의 비아 홀(via hole)들을 통해 연결될 수 있다. 컨트롤러(3440)는 복수의 반도체 메모리 장치(3401)들 각각에 제어 신호를 전송하고, 반도체 메모리 장치(3401)들 각각으로부터 또는 각각으로 데이터를 송수신한다.
도 18은 복수의 반도체 레이어(layer)를 구비하는 적층 구조의 반도체 장치(3500)를 도시한 사시도이다. 도 15 내지 도 17의 모듈구조에서 반도체 메모리 장치(3201, 3301, 3401)들 각각은 복수의 반도체 레이어(LA1~LAn)를 구비할 수 있다.
도 18을 참조하면, 적층 구조의 반도체 장치(3500)에서 적층 구조의 복수의 반도체 레이어들(LA1~LAn)은 관통 전극(Through Silicon Via; TSV, 3510)을 통해 상호 연결될 수 있다. 복수의 반도체 레이어들(LA1~LAn)은 각각 메모리 블록(3501)을 포함할 수 있다.
도 19는 실시예들에 따른 반도체 메모리 장치를 포함하는 컴퓨터 시스템(4100)의 일 실시 예를 나타낸다.
도 19를 참조하면, 컴퓨터 시스템(4100)은 반도체 메모리 장치(4170), 반도체 메모리 장치(4170)을 제어하는 메모리 컨트롤러(4110), 무선 송수신기(4120), 안테나(4130), 중앙처리장치(4140), 입력 장치(4150), 및 디스플레이(4160)를 포함한다.
무선 송수신기(4120)는 안테나(4130)를 통하여 무선 신호를 주거나 받을 수 있다. 또한, 무선 송수신기(4120)는 안테나(4130)를 통하여 수신된 무선 신호를 중앙처리장치(4140)에서 처리될 수 있는 신호로 변경할 수 있다.
중앙처리장치(4140)는 무선 송수신기(4120)로부터 출력된 신호를 처리하고 처리된 신호를 디스플레이(4160)로 전송할 수 있다. 또한, 무선 송수신기 (4120)는 중앙처리장치(4140)으로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(4130)를 통하여 외부 장치로 출력할 수 있다.
입력 장치(4150)는 중앙처리장치(4140)의 동작을 제어하기 위한 제어 신호 또는 중앙처리장치(4140)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드 (touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
도 19에 도시된 컴퓨터 시스템(4100)에는 반도체 메모리 장치(4170)는 본 발명의 실시예들에 따른 반도체 메모리 장치일 수 있다.
도 20은 실시예들에 따른 반도체 메모리 장치를 포함하는 컴퓨터 시스템(4200)의 다른 실시 예를 나타낸다.
도 20의 컴퓨터 시스템(4200)은 PC(personal computer), 네트워크 서버(Network Server), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA (personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
컴퓨터 시스템(4200)은 반도체 메모리 장치(4250)와 반도체 메모리 장치(4250)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(4210), 중앙처리장치(4220), 입력 장치(4230) 및 디스플레이(4240)를 포함한다.
중앙처리장치(4220)는 입력 장치(4230)를 통하여 입력된 데이터에 따라 반도체 메모리 장치(4250)에 저장된 데이터를 디스플레이(4240)를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(4230)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다. 중앙처리장치(4220)는 컴퓨터 시스템(4200)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(4210)의 동작을 제어할 수 있다.
실시 예에 따라 반도체 메모리 장치(4250)의 동작을 제어할 수 있는 메모리 컨트롤러(4210)는 중앙처리장치(4220)의 일부로서 구현될 수 있고 또한 중앙처리장치(4220)와 별도의 칩으로 구현될 수 있다. 반도체 메모리 장치(4250)는 본 발명의 실시예들에 따른 반도체 메모리 장치일 수 있다.
도 21은 실시예들에 따른 반도체 메모리 장치를 포함하는 컴퓨터 시스템(4300)의 또 다른 실시 예를 나타낸다.
도 21의 컴퓨터 시스템(4300)은 이미지 처리 장치(Image Process Device), 예컨대 디지털 카메라 또는 디지털 카메라가 부착된 이동 전화기, 스마트 폰(smart phone) 또는 테블릿(tablet) 으로 구현될 수 있다.
컴퓨터 시스템(4300)은 반도체 메모리 장치(4350)와 반도체 메모리 장치(4350)의 데이터 처리 동작, 예컨대 라이트(write) 동작 또는 리드(read) 동작을 제어할 수 있는 메모리 컨트롤러(4310)를 포함한다. 또한, 컴퓨터 시스템(4300)은 중앙처리장치(4320), 이미지 센서(4330) 및 디스플레이(4340)을 더 포함한다.
컴퓨터 시스템(4300)의 이미지 센서(4330)는 광학 이미지를 디지털 신호들로 변환하고, 변환된 디지털 신호들은 중앙처리장치(4320) 또는 메모리 컨트롤러(4310)로 전송된다. 중앙처리장치(4320)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(4340)를 통하여 디스플레이되거나 또는 메모리 컨트롤러(4310)를 통하여 반도체 메모리 장치(4350)에 저장될 수 있다.
또한, 반도체 메모리 장치(4350)에 저장된 데이터는 중앙처리장치(4320) 또는 메모리 컨트롤러(4310)의 제어에 따라 디스플레이(4340)를 통하여 디스플레이된다. 실시 예에 따라 반도체 메모리 장치(4350)의 동작을 제어할 수 있는 메모리 컨트롤러(4310)는 중앙처리장치(4320)의 일부로서 구현될 수 있고 또한 중앙처리장치(4320)와 별개의 칩으로 구현될 수 있다.
도 21에 도시된 컴퓨터 시스템(4300)에서 반도체 메모리 장치(4350)는 본 발명의 실시예들에 따른 반도체 메모리 장치일 수 있다.
본 발명은 반도체 메모리 장치 및 이를 포함하는 시스템에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200, 300, 400: 비트라인 센스 증폭기
102: 래치형 센스 증폭기
130: 풀업 구동 회로
140, 140a, 140b: 풀다운 구동 회로
102: 래치형 센스 증폭기
130: 풀업 구동 회로
140, 140a, 140b: 풀다운 구동 회로
Claims (10)
- 업 제어신호에 응답하여 변화하는 제 1 구동 전류를 발생하여 제 1 구동 전원 공급 라인에 제공하는 풀업 구동 회로;
다운 제어신호에 응답하여 변화하는 제 2 구동 전류를 발생하여 제 2 구동 전원 공급 라인에 제공하는 풀다운 구동 회로; 및
상기 제 1 구동 전원 공급 라인 및 상기 제 2 구동 전원 공급 라인에 연결되고, 비트 라인과 상보 비트 라인 사이의 전압 차를 감지하고 증폭하는 래치형(latch-type) 센스 증폭기를 포함하되,
상기 풀다운 구동 회로는,
구동전류 제어신호에 응답하여 전원 전압을 안정화하여 제 1 전압을 발생하는 전압 조절 회로;
상기 다운 제어신호 및 상기 제 1 전압에 응답하여 게이트 구동전압을 발생시키는 제 1 구동부; 및
상기 게이트 구동전압에 응답하여 제 2 구동 전류를 발생하는 제 2 구동부를 포함하고,
상기 전압 조절 회로는,
상기 구동전류 제어신호가 인가되는 반전 입력단자 및 제 1 노드에 연결된 비반전 입력단자를 갖는 차동증폭기; 및
상기 차동증폭기의 출력단자에 연결된 게이트, 상기 전원 전압에 연결된 소스 및 상기 제 1 노드에 연결된 드레인을 갖는 PMOS 트랜지스터를 포함하는 비트라인 센스 증폭기. - 제 1 항에 있어서, 상기 래치형 센스 증폭기는
상기 상보 비트 라인에 공통 연결된 게이트 단자를 갖는 제 1 PMOS 트랜지스터 및 제 1 NMOS 트랜지스터를 포함하는 제 1 인버터; 및
상기 비트 라인에 공통 연결된 게이트 단자를 갖는 제 2 PMOS 트랜지스터 및 제 2 NMOS 트랜지스터를 포함하는 제 2 인버터를 포함하는 것을 특징으로 하는 비트라인 센스 증폭기. - 제 2 항에 있어서, 상기 래치형 센스 증폭기는
상기 제 1 인버터 및 상기 제 2 인버터 각각의 문턱 전압을 상기 비트 라인의 전압 또는 상기 상보 비트 라인의 전압으로 출력하는 것을 특징으로 하는 비트라인 센스 증폭기. - 제 2 항에 있어서, 상기 래치형 센스 증폭기는
제 1 제어신호에 응답하여 상기 제 1 인버터의 출력 단자를 상기 제 2 인버터의 입력 단자에 전기적으로 연결하는 제 1 스위치;
상기 제 1 제어신호에 응답하여 상기 제 2 인버터의 출력 단자를 상기 제 1 인버터의 입력 단자에 전기적으로 연결하는 제 2 스위치;
제 2 제어신호에 응답하여 상기 제 1 인버터의 출력 단자를 상기 비트 라인에 전기적으로 연결하는 제 3 스위치; 및
상기 제 2 제어신호에 응답하여 상기 제 2 인버터의 출력 단자를 상기 상보 비트 라인에 전기적으로 연결하는 제 4 스위치를 더 포함하는 것을 특징으로 하는 비트라인 센스 증폭기. - 제 2 항에 있어서,
상기 제 1 구동 전류 또는 상기 제 2 구동 전류가 변화되면, 상기 제 1 인버터를 구성하는 상기 제 1 PMOS 트랜지스터 및 상기 제 1 NMOS 트랜지스터의 문턱 전압이 변화되는 것을 특징으로 하는 비트라인 센스 증폭기. - 제 2 항에 있어서,
상기 제 1 구동 전류 또는 상기 제 2 구동 전류가 변화되면, 상기 제 2 인버터를 구성하는 상기 제 2 PMOS 트랜지스터 및 상기 제 2 NMOS 트랜지스터의 문턱 전압이 변화되는 것을 특징으로 하는 비트라인 센스 증폭기. - 제 1 항에 있어서,
상기 제 2 구동 전류의 크기는 상기 다운 제어신호에 응답하여 동작하는 트랜지스터들의 개수에 따라 변화하는 것을 특징으로 하는 비트라인 센스 증폭기. - 제 1 항에 있어서,
상기 제 2 구동 전류의 크기는 상기 풀다운 구동 회로를 구성하는 트랜지스터들의 게이트에 인가되는 전압의 크기에 따라 변화하는 것을 특징으로 하는 비트라인 센스 증폭기. - 업 제어신호에 응답하여 변화하는 제 1 구동 전류를 발생하여 제 1 구동 전원 공급 라인에 제공하는 풀업 구동 회로;
구동전류 제어신호 및 다운 제어신호에 응답하여 변화하는 제 2 구동 전류를 발생하여 제 2 구동 전원 공급 라인에 제공하는 풀다운 구동 회로; 및
상기 제 1 구동 전원 공급 라인 및 상기 제 1 구동 전원 공급 라인에 연결되고, 비트 라인과 상보 비트 라인 사이의 전압 차를 감지하고 증폭하는 래치형(latch-type) 센스 증폭기를 포함하되,
상기 풀다운 구동 회로는,
구동전류 제어신호에 응답하여 전원 전압을 안정화하여 제 1 전압을 발생하는 전압 조절 회로;
상기 다운 제어신호 및 상기 제 1 전압에 응답하여 게이트 구동전압을 발생시키는 제 1 구동부; 및
상기 게이트 구동전압에 응답하여 제 2 구동 전류를 발생하는 제 2 구동부를 포함하고,
상기 전압 조절 회로는,
상기 구동전류 제어신호가 인가되는 반전 입력단자 및 제 1 노드에 연결된 비반전 입력단자를 갖는 차동증폭기; 및
상기 차동증폭기의 출력단자에 연결된 게이트, 상기 전원 전압에 연결된 소스 및 상기 제 1 노드에 연결된 드레인을 갖는 PMOS 트랜지스터를 포함하는 비트라인 센스 증폭기. - 제 9 항에 있어서, 상기 풀다운 구동 회로는
상기 구동전류 제어신호에 응답하여 전원 전압을 안정화하여 제 1 전압을 발생하는 전압 조절 회로;
상기 다운 제어신호 및 상기 제 1 전압에 응답하여 게이트 구동전압을 발생하는 제 1 구동부; 및
상기 게이트 구동전압에 응답하여 상기 제 2 구동 전류를 발생하는 제 2 구동부를 포함하는 것을 특징으로 하는 비트라인 센스 증폭기.
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