KR20130112744A - 싱글-투-차동 증폭기를 포함하는 입력 수신 회로 및 이를 포함하는 반도체 장치 - Google Patents

싱글-투-차동 증폭기를 포함하는 입력 수신 회로 및 이를 포함하는 반도체 장치 Download PDF

Info

Publication number
KR20130112744A
KR20130112744A KR1020130023896A KR20130023896A KR20130112744A KR 20130112744 A KR20130112744 A KR 20130112744A KR 1020130023896 A KR1020130023896 A KR 1020130023896A KR 20130023896 A KR20130023896 A KR 20130023896A KR 20130112744 A KR20130112744 A KR 20130112744A
Authority
KR
South Korea
Prior art keywords
signal
input
terminal
voltage signal
drain terminal
Prior art date
Application number
KR1020130023896A
Other languages
English (en)
Inventor
조영철
엄윤주
전영진
배용철
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to US13/834,132 priority Critical patent/US9030262B2/en
Publication of KR20130112744A publication Critical patent/KR20130112744A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Amplifiers (AREA)

Abstract

싱글-투-차동 증폭기를 포함하는 입력 수신 회로 및 이를 포함하는 반도체 장치가 개시된다. 입력 수신 회로는 제 1단 증폭부 및 제 2단 증폭부를 포함한다. 제 1단 증폭부는 기준 전압을 사용하지 않고, 단일 입력신호를 싱글-투-차동 방식으로 증폭하여 차동 출력신호를 발생한다. 제 2단 증폭부는 상기 차동 출력신호를 차동-투-싱글 방식으로 증폭하여 단일 출력신호를 발생한다. 따라서, 입력 수신 회로를 포함하는 반도체 장치는 전력 소모가 적고 고속 동작이 가능하다.

Description

싱글-투-차동 증폭기를 포함하는 입력 수신 회로 및 이를 포함하는 반도체 장치{INPUT RECEIVER CIRCUIT INCLUDING A SINGLE-TO-DIFFERENTIAL AMPLIFIER AND SEMICONDUCTOR DEVICE INCLUDING THE INPUT CIRCUIT}
본 발명은 반도체 장치에 관한 것으로, 특히 싱글-투-차동 증폭기를 포함하는 입력 수신 회로 및 이를 포함하는 반도체 장치에 관한 것이다.
일반적으로, 반도체 장치, 특히 반도체 메모리 장치는 입출력 회로를 포함한다. 입출력 회로는 외부로부터 입력되는 입력신호를 내부 회로에서 사용할 수 있는 신호로 변환해 주는 입력 수신 회로를 포함한다.
본 발명의 목적은 전력 소모가 적고 고속 동작이 가능한 입력 수신 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 입력 수신 회로를 포함하는 반도체 메모리 장치를 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 입력 수신회로는 제 1단 증폭부 및 제 2단 증폭부를 포함할 수 있다.
제 1단 증폭부는 기준 전압을 사용하지 않고, 단일 입력신호를 싱글-투-차동 방식으로 증폭하여 차동 출력신호를 발생한다. 제 2단 증폭부는 상기 차동 출력신호를 차동-투-싱글 방식으로 증폭하여 단일 출력신호를 발생한다.
본 발명의 하나의 실시예에 의하면, 상기 제 1단 증폭부는 입력 전압신호를 게이트 단자로 수신하여 증폭하고 증폭된 전압신호를 드레인 단자로 출력하는 공통 소스 증폭기, 및 상기 입력 전압신호를 소스 단자 (또는 드레인 단자)로 수신하여 증폭하고 증폭된 신호를 드레인 단자 (또는 소스 단자)로 출력하는 공통 게이트 증폭기를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 공통 소스 증폭기는 상기 입력 전압신호를 게이트 단자에서 수신하고 상기 증폭된 전압신호를 드레인 단자에서 출력하는 PMOS 트랜지스터를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 공통 소스 증폭기는 상기 입력 전압신호를 게이트 단자에서 수신하고 상기 증폭된 전압신호를 드레인 단자에서 출력하는 NMOS 트랜지스터를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 공통 게이트 증폭기는 접지전압에 연결된 게이트 단자를 가지며, 상기 입력 전압신호를 소스 단자에서 수신하여 증폭하고 상기 증폭된 전압신호를 드레인 단자에서 출력하는 PMOS 트랜지스터를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 공통 게이트 증폭기는 접지전압에 연결된 게이트 단자를 가지며, 상기 입력 전압신호를 소스 단자에서 수신하여 증폭하고 상기 증폭된 전압신호를 드레인 단자에서 출력하는 PMOS 트랜지스터. 및 전원전압에 연결된 게이트를 가지며, 상기 입력 전압신호를 드레인 단자에서 수신하여 증폭하고 상기 증폭된 전압신호를 소스 단자에서 출력하는 NMOS 트랜지스터를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터는 전달 게이트 형태로 연결될 수 있다.
본 발명의 하나의 실시형태에 따른 반도체 메모리 장치는 워드라인 인에이블 신호와 칼럼 선택 신호에 응답하여 동작하는 메모리 셀 어레이, 로우 어드레스 신호를 디코딩하여 상기 워드라인 인에이블 신호를 발생하는 로우 디코더, 칼럼 어드레스 신호를 디코딩하여 상기 칼럼 선택 신호를 발생하는 칼럼 디코더, 및 입력 수신 회로를 포함하는 입출력 회로를 포함한다.
상기 입력 수신 회로는 기준 전압을 사용하지 않고, 단일 입력신호를 싱글-투-차동 방식으로 증폭하여 차동 출력신호를 발생하는 제 1단 증폭부, 및 상기 차동 출력신호를 차동-투-싱글 방식으로 증폭하여 단일 출력신호를 발생하는 제 2단 증폭부를 포함한다.
본 발명의 실시예들에 따른 입력 수신 회로는 기준 전압을 사용하지 않고, 단일 입력신호를 싱글-투-차동 방식으로 증폭하여 차동 출력신호를 발생하는 제 1단 증폭부, 및 상기 차동 출력신호를 차동-투-싱글 방식으로 증폭하여 단일 출력신호를 발생하는 제 2단 증폭부를 포함할 수 있다.
따라서, 입력 수신 회로를 포함하는 반도체 장치는 전력 소모가 적고 고속 동작이 가능하다.
도 1은 본 발명의 하나의 실시 예에 따른 입력 수신 회로를 나타내는 블록도이다.
도 2 내지 도 8은 도 1의 입력 수신 회로에 포함된 제 1단 증폭부(first-stage amplifier)의 예들을 나타내는 회로도들이다.
도 9 및 도 10은 도 1의 입력 수신 회로에 포함된 제 2단 증폭부(second-stage amplifier)의 예들을 나타내는 회로도들이다.
도 11은 본 발명의 다른 하나의 실시 예에 따른 입력 수신 회로를 나타내는 블록도이다.
도 12는 본 발명의 실시 예들에 따른 입력 수신 회로를 포함화는 반도체 메모리 장치의 하나의 예를 나타내는 블록도이다.
도 13은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 메모리 시스템의 하나의 예를 나타내는 블록도이다.
도 14는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 전자 시스템의 하나의 예를 나타내는 블록도이다.
도 15 내지 도 17은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 모듈을 나타내는 도면들이다.
도 18은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 적층 구조의 반도체 장치를 나타내는 간략화된 투시도이다.
도 19는 본 발명의 실시예에 따른 반도체 메모리 장치 및 광 연결장치를 포함하는 메모리 시스템의 하나의 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 개시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 하나의 실시 예에 따른 입력 수신 회로(100)를 나타내는 블록도이다.
도 1을 참조하면, 입력 수신 회로(100)는 제 1단 증폭부(110) 및 제 1단 증폭부(150)를 포함할 수 있다.
제 1단 증폭부(110)는 기준 전압(reference voltage)을 사용하지 않고, 단일 입력신호(single input signal)(VIN)를 싱글-투-차동 방식(single-to-differential mode)으로 증폭하여 차동 출력신호(differential output signal)(VOUT1, VOUT1B)를 발생한다. 제 2단 증폭부(150)는 상기 차동 출력신호(VOUT1, VOUT1B)를 차동-투-싱글 방식(differential-to-single mode)으로 증폭하여 단일 출력신호(single output signal)를 발생한다.
후술하는 바와 같이, 기준 전압을 사용하지 않고 공통 소스 증폭기와 공통 게이트 증폭기를 포함하는 구성을 갖는 싱글-투-차동 증폭 방식으로 증폭하는 제 1단 증폭부(110)를 구비함으로써 입력 수신 회로를 포함하는 반도체 메모리 장치는 전력 소모가 적고 고속으로 동작 가능하다.
도 2 내지 도 8은 도 1의 입력 수신 회로(100)에 포함된 제 1단 증폭부(first-stage amplifier)(110)의 예들을 나타내는 회로도들이다.
도 2를 참조하면, 제 1단 증폭부(110a)는 공통 소스 증폭기 및 공통 게이트 증폭기를 포함할 수 있다. 공통 소스 증폭기는 입력 전압신호(VIN)를 게이트 단자로 수신하여 증폭하고 증폭된 전압신호를 드레인 단자로 출력한다. 공통 게이트 증폭기는 입력 전압신호(VIN)를 소스 단자 (또는 드레인 단자)로 수신하여 증폭하고 증폭된 신호를 드레인 단자 (또는 소스 단자)로 출력한다.
제 1단 증폭부(110a)는 제 1 PMOS 트랜지스터(111), 전류원(113), 제 1 저항(114), 제 2 PMOS 트랜지스터(112) 및 제 2 저항(115)을 포함할 수 있다.
제 1 PMOS 트랜지스터(111)는 입력 전압신호(VIN)를 게이트 단자로 수신하여 증폭하고 드레인 단자에서 제 1 출력 전압신호(VOUT1B)를 출력한다. 전류원(113)은 전원전압(VDD)과 제 1 PMOS 트랜지스터(111) 사이에 연결되고, 제 1 PMOS 트랜지스터(111)의 소스 단자에 전류를 공급한다. 제 1 저항(114)은 제 1 PMOS 트랜지스터(111)의 드레인 단자와 접지전압 사이에 연결되고, 제 1 PMOS 트랜지스터(111)에 부하(load)를 제공한다. 제 2 PMOS 트랜지스터(112)는 접지전압에 연결된 게이트를 가지며, 입력 전압신호(VIN)를 소스 단자로 수신하여 증폭하고 드레인 단자에서 제 2 출력 전압신호(VOUT1)를 출력한다. 제 1 출력신호(VOUT1B)와 제 2 출력신호(VOUT1)는 서로 반대의 위상을 가질 수 있다. 제 1 출력 전압신호(VOUT1B)는 입력 전압신호(VIN)와 반대의 위상을 가질 수 있으며, 제 2 출력 전압신호(VOUT1)는 입력 전압신호(VIN)와 동일한 위상을 가질 수 있다. 제 2 저항(115)은 제 2 PMOS 트랜지스터(112)의 드레인 단자와 접지전압 사이에 연결된다. 제 1단 증폭부(110a)는 제 2 PMOS 트랜지스터(112)의 드레인 단자와 접지전압 사이에 연결된 커패시터(116)를 더 포함할 수 있다. 커패시터(116)는 소스 단자와 드레인 단자가 서로 전기적으로 연결된 MOS 트랜지스터의 게이트 단자와 소스-드레인 단자 사이의 커패시턴스를 이용하는 MOS 커패시터일 수 있다.
도 3을 참조하면, 제 1단 증폭부(110b)는 제 1 PMOS 트랜지스터(111), 제 1 전류원(113), 제 2 전류원(114a), 제 2 PMOS 트랜지스터(112) 및 제 3 전류원(115a)을 포함할 수 있다.
제 1 PMOS 트랜지스터(111)는 입력 전압신호(VIN)를 게이트 단자로 수신하여 증폭하고 드레인 단자에서 제 1 출력 전압신호(VOUT1B)를 출력한다. 제 1 전류원(113)은 전원전압(VDD)과 제 1 PMOS 트랜지스터(111) 사이에 연결되고, 제 1 PMOS 트랜지스터(111)의 소스 단자에 전류를 공급한다. 제 2 전류원(114a)은 제 1 PMOS 트랜지스터(111)의 드레인 단자와 접지전압 사이에 연결되고, 제 1 PMOS 트랜지스터(111)에 부하(load)를 제공한다. 제 2 PMOS 트랜지스터(112)는 접지전압에 연결된 게이트를 가지며, 입력 전압신호(VIN)를 소스 단자로 수신하여 증폭하고 드레인 단자에서 제 2 출력 전압신호(VOUT1)를 출력한다. 제 1 출력신호(VOUT1B)와 제 2 출력신호(VOUT1)는 서로 반대의 위상을 가질 수 있다. 제 3 전류원(115a)은 제 2 PMOS 트랜지스터(112)의 드레인 단자와 접지전압 사이에 연결된다. 제 1단 증폭부(110b)는 제 2 PMOS 트랜지스터(112)의 드레인 단자와 접지전압 사이에 연결된 커패시터(116)를 더 포함할 수 있다.
도 4를 참조하면, 제 1단 증폭부(110c)는 제 1 PMOS 트랜지스터(111), 제 1 전류원(113), 저항(114a), 제 2 PMOS 트랜지스터(112) 및 제 2 전류원(115a)을 포함할 수 있다.
제 1 PMOS 트랜지스터(111)는 입력 전압신호(VIN)를 게이트 단자로 수신하여 증폭하고 드레인 단자에서 제 1 출력 전압신호(VOUT1B)를 출력한다. 제 1 전류원(113)은 전원전압(VDD)과 제 1 PMOS 트랜지스터(111) 사이에 연결되고, 제 1 PMOS 트랜지스터(111)의 소스 단자에 전류를 공급한다. 저항(114a)은 제 1 PMOS 트랜지스터(111)의 드레인 단자와 접지전압 사이에 연결되고, 제 1 PMOS 트랜지스터(111)에 부하(load)를 제공한다. 제 2 PMOS 트랜지스터(112)는 접지전압에 연결된 게이트를 가지며, 입력 전압신호(VIN)를 소스 단자로 수신하여 증폭하고 드레인 단자에서 제 2 출력 전압신호(VOUT1)를 출력한다. 제 1 출력신호(VOUT1B)와 제 2 출력신호(VOUT1)는 서로 반대의 위상을 가질 수 있다. 제 2 전류원(115a)은 제 2 PMOS 트랜지스터(112)의 드레인 단자와 접지전압 사이에 연결된다. 제 1단 증폭부(110c)는 제 2 PMOS 트랜지스터(112)의 드레인 단자와 접지전압 사이에 연결된 커패시터(116)를 더 포함할 수 있다.
도 5를 참조하면, 제 1단 증폭부(110d)는 제 1 PMOS 트랜지스터(111), 전류원(113), 제 1 저항(114), 전송 게이트(112a) 및 제 2 저항(115)을 포함할 수 있다.
제 1 PMOS 트랜지스터(111)는 입력 전압신호(VIN)를 게이트 단자로 수신하여 증폭하고 드레인 단자에서 제 1 출력 전압신호(VOUT1B)를 출력한다. 전류원(113)은 전원전압(VDD)과 제 1 PMOS 트랜지스터(111) 사이에 연결되고, 제 1 PMOS 트랜지스터(111)의 소스 단자에 전류를 공급한다. 제 1 저항(114)은 제 1 PMOS 트랜지스터(111)의 드레인 단자와 접지전압 사이에 연결되고, 제 1 PMOS 트랜지스터(111)에 부하(load)를 제공한다. 전송 게이트(112a)는 입력 전압신호(VIN)를 증폭하고 제 2 출력 전압신호(VOUT1)를 출력한다. 전송 게이트(112a)는 접지전압에 연결된 게이트를 갖는 제 2 PMOS 트랜지스터와 전원전압에 연결된 게이트를 갖는 NMOS 트랜지스터로 구성될 수 있다. 제 2 저항(115)은 전송 게이트(112a)를 구성하는 제 2 PMOS 트랜지스터의 드레인 단자와 접지전압 사이에 연결된다. 제 1단 증폭부(110d)는 제 2 PMOS 트랜지스터(112)의 드레인 단자와 접지전압 사이에 연결된 커패시터(116)를 더 포함할 수 있다.
도 6을 참조하면, 제 1단 증폭부(110e)는 NMOS 트랜지스터(121), 제 1 저항(123), 전류원(124), PMOS 트랜지스터(122) 및 제 2 저항(125)을 포함할 수 있다.
NMOS 트랜지스터(121)는 입력 전압신호(VIN)를 게이트 단자로 수신하여 증폭하고 드레인 단자에서 제 1 출력 전압신호(VOUT1B)를 출력한다. 제 1 저항(123)은 전원전압(VDD)과 NMOS 트랜지스터(121) 사이에 연결된다. 전류원(124)은 NMOS 트랜지스터(121)의 드레인 단자와 접지전압 사이에 연결된다. PMOS 트랜지스터(122)는 접지전압에 연결된 게이트를 가지며, 입력 전압신호(VIN)를 소스 단자로 수신하여 증폭하고 드레인 단자에서 제 2 출력 전압신호(VOUT1)를 출력한다. 제 1 출력신호(VOUT1B)와 제 2 출력신호(VOUT1)는 서로 반대의 위상을 가질 수 있다. 제 1 출력 전압신호(VOUT1B)는 입력 전압신호(VIN)와 반대의 위상을 가질 수 있으며, 제 2 출력 전압신호(VOUT1)는 입력 전압신호(VIN)와 동일한 위상을 가질 수 있다. 제 2 저항(125)은 PMOS 트랜지스터(122)의 드레인 단자와 접지전압 사이에 연결된다. 제 1단 증폭부(110e)는 PMOS 트랜지스터(122)의 드레인 단자와 접지전압 사이에 연결된 커패시터(126)를 더 포함할 수 있다. 커패시터(126)는 소스 단자와 드레인 단자가 서로 전기적으로 연결된 MOS 트랜지스터의 게이트 단자와 소스-드레인 단자 사이의 커패시턴스를 이용하는 MOS 커패시터일 수 있다.
도 7을 참조하면, 제 1단 증폭부(110f)는 제 1 NMOS 트랜지스터(121), 제 1 저항(123), 전류원(124), 전송 게이트(122a) 및 제 2 저항(125)을 포함할 수 있다.
제 1 NMOS 트랜지스터(121)는 입력 전압신호(VIN)를 게이트 단자로 수신하여 증폭하고 드레인 단자에서 제 1 출력 전압신호(VOUT1B)를 출력한다. 제 1 저항(123)은 전원전압(VDD)과 제 1 NMOS 트랜지스터(121) 사이에 연결된다. 전류원(124)은 제 1 NMOS 트랜지스터(121)의 드레인 단자와 접지전압 사이에 연결된다. 전송 게이트(122a)는 입력 전압신호(VIN)를 증폭하고 제 2 출력 전압신호(VOUT1)를 출력한다. 전송 게이트(122a)는 접지전압에 연결된 게이트를 갖는 PMOS 트랜지스터와 전원전압에 연결된 게이트를 갖는 제 2 NMOS 트랜지스터로 구성될 수 있다. 제 2 저항(125)은 전송 게이트(122a)를 구성하는 PMOS 트랜지스터의 드레인 단자와 접지전압 사이에 연결된다. 제 1단 증폭부(110f)는 PMOS 트랜지스터(122)의 드레인 단자와 접지전압 사이에 연결된 커패시터(126)를 더 포함할 수 있다.
도 8을 참조하면, 제 1단 증폭부(110g)는 NMOS 트랜지스터(121), 제 1 전류원(123a), 제 2 전류원(124), PMOS 트랜지스터(122) 및 제 3 전류원(125a)을 포함할 수 있다.
NMOS 트랜지스터(121)는 입력 전압신호(VIN)를 게이트 단자로 수신하여 증폭하고 드레인 단자에서 제 1 출력 전압신호(VOUT1B)를 출력한다. 제 1 전류원(123a)은 전원전압(VDD)과 NMOS 트랜지스터(121) 사이에 연결된다. 제 2 전류원(124)은 NMOS 트랜지스터(121)의 드레인 단자와 접지전압 사이에 연결된다. PMOS 트랜지스터(122)는 접지전압에 연결된 게이트를 가지며, 입력 전압신호(VIN)를 소스 단자로 수신하여 증폭하고 드레인 단자에서 제 2 출력 전압신호(VOUT1)를 출력한다. 제 3 전류원(125a)은 PMOS 트랜지스터(122)의 드레인 단자와 접지전압 사이에 연결된다. 제 1단 증폭부(110g)는 PMOS 트랜지스터(122)의 드레인 단자와 접지전압 사이에 연결된 커패시터(126)를 더 포함할 수 있다.
상기와 같이, 기준 전압을 사용하지 않고 공통 소스 증폭기와 공통 게이트 증폭기를 포함하는 구성을 갖는 싱글-투-차동 증폭 방식으로 증폭하는 제 1단 증폭부(110)를 구비함으로써 입력 수신 회로를 포함하는 반도체 메모리 장치는 전력 소모가 적고 고속으로 동작 가능하다.
도 9 및 도 10은 도 1의 입력 수신 회로에 포함된 제 2단 증폭부(second-stage amplifier)(150)의 예들을 나타내는 회로도들이다.
도 9를 참조하면, 제 2단 증폭부(150a)는 제 2 출력 전압신호(VOUT1)가 인가되는 게이트를 갖는 제 1 PMOS 트랜지스터(151), 제 1 출력 전압신호(VOUT1B)가 인가되는 게이트를 갖는 제 2 PMOS 트랜지스터(152), 전원전압과 제 1 PMOS 트랜지스터(151)의 소스 단자 및 제 2 PMOS 트랜지스터(152)의 소스 단자에 공통 연결된 전류원(155), 제 1 PMOS 트랜지스터(151)의 드레인 단자와 접지전압 사이에 연결된 제 1 저항(153) 및 제 2 PMOS 트랜지스터(152)의 드레인 단자와 접지전압 사이에 연결된 제 2 저항(154)을 포함할 수 있다. 제 1 출력 전압신호(VOUT1B)와 제 2 출력 전압신호(VOUT1)는 서로 반대의 위상을 가질 수 있다. 도 9의 제 2단 증폭부(150a)는 PMOS 트랜지스터들(151, 152)을 포함하며, 제 1단 증폭부(110)의 두 출력 전압신호(VOUT1, VOUT1B)의 차이를 증폭하여 단일 출력 전압신호(VOUT2)를 발생한다.
도 10을 참조하면, 제 2단 증폭부(150b)는 제 2 출력 전압신호(VOUT1)가 인가되는 게이트를 갖는 제 1 NMOS 트랜지스터(161), 제 1 출력 전압신호(VOUT1B)가 인가되는 게이트를 갖는 제 2 NMOS 트랜지스터(162), 전원전압(VDD)과 제 1 NMOS 트랜지스터(161)의 드레인 단자 사이에 연결된 제 1 저항(163), 전원전압(VDD)과 제 2 NMOS 트랜지스터(162)의 드레인 단자 사이에 연결된 제 2 저항(164), 및 접지전압과 제 1 NMOS 트랜지스터(161)의 소스 단자 및 제 2 NMOS 트랜지스터(162)의 소스 단자에 공통 연결된 전류원(165)를 포함할 수 있다. 도 10의 제 2단 증폭부(150b)는 NMOS 트랜지스터들(161, 162)을 포함하며, 제 1단 증폭부(110)의 두 출력 전압신호(VOUT1, VOUT1B)의 차이를 증폭하여 단일 출력 전압신호(VOUT2)를 발생한다.
도 11은 본 발명의 다른 하나의 실시 예에 따른 입력 수신 회로를 나타내는 블록도이다.
도 11을 참조하면, 입력 수신 회로(100)는 제 1단 증폭부(210), 제 2단 증폭부(220) 및 버퍼부(230)를 포함할 수 있다.
제 1단 증폭부(210)는 기준 전압(reference voltage)을 사용하지 않고, 단일 입력신호(single input signal)(VIN)를 싱글-투-차동 방식(single-to-differential mode)으로 증폭하여 차동 출력신호(differential output signal)(VOUT1, VOUT1B)를 발생한다. 제 2단 증폭부(220)는 상기 차동 출력신호(VOUT1, VOUT1B)를 차동-투-싱글 방식(differential-to-single mode)으로 증폭하여 단일 출력신호(single output signal)를 발생한다. 버퍼부(230)는 상기 단일 출력신호를 버퍼링하여 반도체 장치의 내부에 있는 여러 기능 회로에 사용할 수 있는 전압신호(VOUT)를 발생한다.
도 12는 본 발명의 실시 예들에 따른 입력 수신 회로를 포함화는 반도체 메모리 장치(1000)의 하나의 예를 나타내는 블록도이다.
도 12를 참조하면, 반도체 메모리 장치(1000)는 메모리 셀 어레이(1100), 로우 디코더(1200), 칼럼 디코더(1300) 및 입출력 회로(I/O circuit)(1400)를 포함할 수 있다.
로우 디코더(1200)는 로우 어드레스 신호를 디코딩하여 워드라인 인에이블 신호를 발생한다. 칼럼 디코더(1300)는 칼럼 어드레스 신호를 디코딩하여 칼럼 선택 신호를 발생한다. 메모리 셀 어레이(1100)는 워드라인 인에이블 신호와 칼럼 선택 신호에 응답하여 동작한다.
입출력 회로(1400)는 본 발명의 실시예들에 따른 입력 수신 회로(1500)를 포함할 수 있다. 따라서, 입출력 회로(1400)의 입력 수신 회로(1500)는 기준 전압을 사용하지 않고, 단일 입력신호를 싱글-투-차동 방식으로 증폭하여 차동 출력신호를 발생하는 제 1단 증폭부, 및 상기 차동 출력신호를 차동-투-싱글 방식으로 증폭하여 단일 출력신호를 발생하는 제 2단 증폭부를 포함할 수 있다.
도 12에 도시된 반도체 메모리 장치(1000)는 디램(dynamic random access memory; DRAM), 및 에스램(static random access memory; SRAM)과 같은 휘발성 메모리 칩, 플래시메모리(flash memory), 상변화메모리(phase change memory), 엠램(magnetic random access memory; MRAM), 또는 알램(resistive random access memory; RRAM)과 같은 비휘발성 메모리 칩, 또는 이들의 조합을 구비할 수 있다.
도 13은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 메모리 시스템(2200)의 하나의 예를 나타내는 블록도이다.
도 13을 참조하면, 메모리 시스템(2200)은 메모리 컨트롤러(2210) 및 반도체 메모리 장치(2220)를 포함한다.
메모리 컨트롤러(2210)는 어드레스 신호(ADD) 및 커맨드(CMD)를 발생시키고 버스들을 통해서 반도체 메모리 장치(2220)에 제공한다. 데이터(DQ)는 버스를 통해서 메모리 컨트롤러(2210)에서 반도체 메모리 장치(2220)로 전송되거나, 버스를 통해서 반도체 메모리 장치(2220)에서 메모리 컨트롤러(2210)로 전송된다.
반도체 메모리 장치(2220)는 본 발명의 실시 예들에 따른 입력 수신 회로를 포함하는 반도체 메모리 장치일 수 있다. 따라서, 반도체 메모리 장치(2220)의 입력 입력 수신 회로는 기준 전압을 사용하지 않고, 단일 입력신호를 싱글-투-차동 방식으로 증폭하여 차동 출력신호를 발생하는 제 1단 증폭부, 및 상기 차동 출력신호를 차동-투-싱글 방식으로 증폭하여 단일 출력신호를 발생하는 제 2단 증폭부를 포함할 수 있다.
도 14는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 전자 시스템(2300)의 하나의 예를 나타내는 블록도이다.
도 14를 참조하면, 본 발명의 실시 예에 따른 전자시스템(2300)은 제어기(2310), 입출력 장치(2320), 기억 장치(2330), 인터페이스(2340), 및 버스(2350)를 포함할 수 있다. 기억 장치(2330)는 본 발명의 실시 예들에 따른 입력 수신 회로를 포함하는 반도체 메모리 장치일 수 있다. 버스(2350)는 제어기(2310), 입출력 장치(2320), 기억 장치(2330), 및 인터페이스(2340) 상호 간에 데이터들이 이동하는 통로를 제공하는 역할을 할 수 있다.
제어기(2310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 그리고 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 입출력 장치(2320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 기억 장치(2330)는 데이터 및/또는 제어기(2310)에 의해 실행되는 명령어 등을 저장하는 역할을 할 수 있다.
기억 장치(2330)는 디램(dynamic random access memory; DRAM), 및 에스램(static random access memory; SRAM)과 같은 휘발성 메모리 칩, 플래시 메모리(flash memory), 상변화 메모리(phase change memory), 엠램(magnetic random access memory; MRAM), 또는 알램(resistive random access memory; RRAM)과 같은 비휘발성 메모리 칩, 또는 이들의 조합을 구비할 수 있다.
기억 장치(2330)는 본 발명의 실시 예들에 따른 입력 수신 회로를 포함하는 반도체 메모리 장치일 수 있다. 기억 장치(2330)는 내부 전원전압의 크기가 변화하더라도 안정된 출력전압을 발생할 수 있다. 인터페이스(2340)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 역할을 할 수 있다. 인터페이스(2340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있고 유선 또는 무선으로 데이터를 송수신할 수 있다. 또한, 인터페이스(2340)는 광섬유(optical fiber)를 포함할 수 있으며, 광섬유를 통해 데이터를 송수신할 수 있다. 전자 시스템(2300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor), 그리고 입출력 장치 등이 더 제공될 수 있다.
전자 시스템(2300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 전자 시스템(2300)이 무선 통신을 수행할 수 있는 장비인 경우에, 전자 시스템(2300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Digital Cellular), E-TDMA(Enhanced-Time Division Multiple Access), WCDMA(Wideband Code Division Multiple Access), CDMA2000과 같은 통신 시스템에서 사용될 수 있다.
도 15 내지 도 17은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 모듈을 나타내는 도면들이다.
도 15를 참조하면, 메모리 모듈(3300)은 인쇄회로기판(3310), 복수의 반도체 메모리 장치(3320) 및 커넥터(3330)를 포함한다. 복수의 반도체 메모리 장치(3320)는 인쇄 회로 기판(3310)의 상면과 하면에 결합될 수 있다. 커넥터(3330)는 도전선들(미도시)을 통해 복수의 반도체 메모리 장치(3320)과 전기적으로 연결된다. 또한, 커넥터(3330)는 외부 호스트의 슬롯에 연결될 수 있다.
도 16을 참조하면, 메모리 모듈(3400)은 인쇄회로기판(3410), 복수의 반도체 메모리 장치(3420), 커넥터(3430) 및 복수의 버퍼들(3440)을 포함한다. 복수의 버퍼들(3440)은 각각 반도체 메모리 장치(3420)와 커넥터(3430) 사이에 배치될 수 있다. 반도체 메모리 장치(3420)는 본 발명의 실시 예들에 따른 입력 수신 회로를 포함하는 반도체 메모리 장치일 수 있다.
복수의 반도체 메모리 장치(3420)와 버퍼들(3440)은 인쇄 회로 기판(3410)의 상면 및 하면에 제공될 수 있다. 인쇄 회로 기판(3410)의 상면 및 하면에 형성되는 반도체 메모리 장치들(3420)과 버퍼들(3440)은 복수의 비아(via) 홀들을 통해 연결될 수 있다.
도 17을 참조하면, 메모리 모듈(3500)은 인쇄회로기판(3510), 복수의 반도체 메모리 장치(3520), 커넥터(3530), 복수의 버퍼들(3540) 및 컨트롤러(3550)를 포함한다.
반도체 메모리 장치들(3520)과 버퍼들(3540)은 인쇄 회로 기판(3510)의 상면 및 하면에 제공될 수 있다. 인쇄 회로 기판(3510)의 상면 및 하면에 형성되는 반도체 메모리 장치들(3420)과 버퍼들(3540)은 복수의 비아 홀들을 통해 연결될 수 있다.
도 18은 복수의 반도체 레이어를 구비하는 적층 구조의 반도체 장치(3600)를 도시한 개략도이다. 도 15 내지 도 17의 모듈구조에서 반도체 메모리 장치들 각각은 복수의 반도체 레이어(LA1~LAn)를 구비할 수 있다.
적층 구조의 반도체 장치(3600)에서 적층 구조의 복수의 반도체 레이어들(LA1~LAn)은 관통 전극(Through Silicon Via; TSV, 3620)을 통해 상호 연결될 수 있다.
도 19는 본 발명의 실시예에 따른 반도체 메모리 장치 및 광 연결장치를 포함하는 메모리 시스템(3700)의 하나의 예를 나타내는 블록도이다.
도 19를 참조하면, 메모리 시스템(3700)은 컨트롤러(3720), 반도체 메모리 장치(3730) 및 컨트롤러(3720)와 반도체 메모리 장치(3730)를 인터커넥션하는 다수의 광 연결장치(Optical Link; 3710a 및 3710b)를 포함한다. 컨트롤러(3720)는 컨트롤 유닛(3721). 제 1 송신부(3722), 제 1 수신부(3723)를 포함한다. 컨트롤 유닛(3721)은 제어 신호(SN1)를 제 1 송신부(3722)로 전송한다.
제 1 송신부(3722)는 제 1 광 변조기(3722_1)를 포함할 수 있으며, 제 1 광 변조기(3722-1)는 전기 신호인 제어 신호(SN1)를 제 1 관 송신 신호(OTP1)로 변환하여 광 연결장치(3710a)로 전송한다.
제 1 수신부(3723)는 제 1 광 복조기(3723_1)를 포함할 수 있으며, 제 1 광 복조기(3723_1)는 광 연결장치(3710b)로부터 수신된 제 2 광 수신 신호(OPT2')를 전기 신호인 데이터 신호(SN2)로 변환하여 컨트롤 유닛(3721)으로 전송한다.
반도체 메모리 장치(3730)는 제 2 수신부(3731), 메모리 셀 어레이(3732) 및 제 2 송신부(3733)를 포함한다. 제 2 수신부(3731)은 제 2광 복조기(3733_1)를 포함할 수 있으며, 제 2 광 복조기(3731_1)는 광 연결장치(3710A)로부터 제 1 광 수신 신호(OPT')를 전기 신호인 제어신호(SN1)로 변환하여 메모리 셀 어레이(3732)으로 전송한다.
메모리 셀 어레이(3732)에서는 제어신호(SN1)의 제어에 따라 데이터를 라이트 하거나 메모리 셀 어레이(3732)로부터 출력된 데이터 신호(SN2)를 제 2 송신부(3733)으로 전송한다.
제 2 송신부(3733)는 제 2 광 변조기(3733_1)를 포함할 수 있으며, 제 2 광 변조기(3733_1)는 전기 신호인 데이터 신호(SN2)를 제 2 광 데이터 신호(OPT2)로 변환하여 광 연결장치(3710b)로 전송한다.
상기에서는 주로 입력 수신 회로를 포함하는 반도체 메모리 장치 및 시스템에 대해 설명하였지만, 본 발명은 입력 수신 회로를 포함하는 반도체 장치에 전반적으로 적용할 수 있다.
본 발명은 입력 수신 회로 및 이를 포함하는 반도체 장치에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200: 입력 수신 회로
110: 제 1단 증폭부
150: 제 2단 증폭부
1000: 반도체 메모리 장치
2200, 3700: 메모리 시스템
2300: 정보처리 시스템
3300, 3400, 3500: 메모리 모듈
3600: 적층 반도체 장치

Claims (10)

  1. 기준 전압을 사용하지 않고, 단일 입력신호를 싱글-투-차동 방식으로 증폭하여 차동 출력신호를 발생하는 제 1단 증폭부; 및
    상기 차동 출력신호를 차동-투-싱글 방식으로 증폭하여 단일 출력신호를 발생하는 제 2단 증폭부를 포함하는 입력 수신 회로.
  2. 제 1 항에 있어서, 상기 제 1단 증폭부는
    입력 전압신호를 게이트 단자로 수신하여 증폭하고 증폭된 전압신호를 드레인 단자로 출력하는 공통 소스 증폭기; 및
    상기 입력 전압신호를 소스 단자 (또는 드레인 단자)로 수신하여 증폭하고 증폭된 신호를 드레인 단자 (또는 소스 단자)로 출력하는 공통 게이트 증폭기를 포함하는 것을 특징으로 하는 입력 수신 회로.
  3. 제 2 항에 있어서, 상기 공통 소스 증폭기는
    상기 입력 전압신호를 게이트 단자에서 수신하고 상기 증폭된 전압신호를 드레인 단자에서 출력하는 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 입력 수신 회로.
  4. 제 2 항에 있어서, 상기 공통 소스 증폭기는
    상기 입력 전압신호를 게이트 단자에서 수신하고 상기 증폭된 전압신호를 드레인 단자에서 출력하는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 입력 수신 회로.
  5. 제 2 항에 있어서, 상기 공통 게이트 증폭기는
    접지전압에 연결된 게이트 단자를 가지며, 상기 입력 전압신호를 소스 단자에서 수신하여 증폭하고 상기 증폭된 전압신호를 드레인 단자에서 출력하는 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 입력 수신 회로.
  6. 제 2 항에 있어서, 상기 공통 게이트 증폭기는
    접지전압에 연결된 게이트 단자를 가지며, 상기 입력 전압신호를 소스 단자에서 수신하여 증폭하고 상기 증폭된 전압신호를 드레인 단자에서 출력하는 PMOS 트랜지스터; 및
    전원전압에 연결된 게이트를 가지며, 상기 입력 전압신호를 드레인 단자에서 수신하여 증폭하고 상기 증폭된 전압신호를 소스 단자에서 출력하는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 입력 수신 회로.
  7. 제 1 항에 있어서, 상기 제 1단 증폭부는
    상기 입력 전압신호를 게이트 단자로 수신하여 증폭하고 드레인 단자에서 제 1 출력 전압신호를 출력하는 제 1 PMOS 트랜지스터;
    상기 제 1 PMOS 트랜지스터의 소스 단자에 전류를 공급하는 전류원;
    상기 제 1 PMOS 트랜지스터의 드레인 단자와 접지전압 사이에 연결되고, 상기 제 1 PMOS 트랜지스터에 부하(load)를 제공하는 제 1 저항;
    상기 접지전압에 연결된 게이트를 가지며, 상기 입력 전압신호를 소스 단자로 수신하여 증폭하고 드레인 단자에서 제 2 출력 전압신호를 출력하는 제 2 PMOS 트랜지스터; 및
    상기 제 2 PMOS 트랜지스터의 드레인 단자와 상기 접지전압 사이에 연결된 제 2 저항을 포함하는 것을 특징으로 하는 입력 수신 회로.
  8. 제 1 항에 있어서, 상기 제 1단 증폭부는
    상기 입력 전압신호를 게이트 단자로 수신하여 증폭하고 드레인 단자에서 제 1 출력 전압신호를 출력하는 NMOS 트랜지스터;
    전원전압과 상기 NMOS 트랜지스터의 드레인 단자 사이에 연결된 제 1 저항;
    상기 NMOS 트랜지스터의 소스 단자와 접지전압 사이에 연결된 전류원;
    상기 접지전압에 연결된 게이트를 가지며, 상기 입력 전압신호를 소스 단자로 수신하여 증폭하고 드레인 단자에서 제 2 출력 전압신호를 출력하는 PMOS 트랜지스터; 및
    상기 PMOS 트랜지스터의 드레인 단자와 상기 접지전압 사이에 연결된 제 2 저항을 포함하는 것을 특징으로 하는 입력 수신 회로.
  9. 제 1 항에 있어서, 상기 입력 수신 회로는
    상기 단일 출력신호를 버퍼링하는 버퍼부를 더 포함하는 것을 특징으로 하는 입력 수신 회로.
  10. 워드라인 인에이블 신호와 칼럼 선택 신호에 응답하여 동작하는 메모리 셀 어레이;
    로우 어드레스 신호를 디코딩하여 상기 워드라인 인에이블 신호를 발생하는 로우 디코더;
    칼럼 어드레스 신호를 디코딩하여 상기 칼럼 선택 신호를 발생하는 칼럼 디코더; 및
    입력 수신 회로를 포함하는 입출력 회로를 포함하고,
    상기 입력 수신 회로는
    기준 전압을 사용하지 않고, 단일 입력신호를 싱글-투-차동 방식으로 증폭하여 차동 출력신호를 발생하는 제 1단 증폭부; 및
    상기 차동 출력신호를 차동-투-싱글 방식으로 증폭하여 단일 출력신호를 발생하는 제 2단 증폭부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
KR1020130023896A 2012-04-03 2013-03-06 싱글-투-차동 증폭기를 포함하는 입력 수신 회로 및 이를 포함하는 반도체 장치 KR20130112744A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US13/834,132 US9030262B2 (en) 2012-04-03 2013-03-15 Input receiver circuit having single-to-differential amplifier, and semiconductor device including the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201261619690P 2012-04-03 2012-04-03
US61/619,690 2012-04-03

Publications (1)

Publication Number Publication Date
KR20130112744A true KR20130112744A (ko) 2013-10-14

Family

ID=49633632

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130023896A KR20130112744A (ko) 2012-04-03 2013-03-06 싱글-투-차동 증폭기를 포함하는 입력 수신 회로 및 이를 포함하는 반도체 장치

Country Status (1)

Country Link
KR (1) KR20130112744A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150082747A (ko) * 2014-01-07 2015-07-16 한양대학교 산학협력단 저항성 메모리의 감지증폭회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150082747A (ko) * 2014-01-07 2015-07-16 한양대학교 산학협력단 저항성 메모리의 감지증폭회로

Similar Documents

Publication Publication Date Title
KR102234600B1 (ko) 트랜지스터들 간의 미스매치를 보상할 수 있는 비트라인 센스 증폭기 및 이를 포함하는 반도체 메모리 장치
KR102048255B1 (ko) 비트 라인 감지 증폭기 및 이를 포함하는 반도체 메모리 장치 및 메모리 시스템
US8917119B2 (en) Output driving circuit capable of decreasing noise, and semiconductor memory device including the same
US20180026631A1 (en) Biasing scheme for high voltage circuits using low voltage devices
US9281048B2 (en) Semiconductor memory device capable of preventing negative bias temperature instability (NBTI) using self refresh information
KR20150075721A (ko) 입력 버퍼와 입력 버퍼를 포함하는 플래쉬 메모리 장치
US8797817B2 (en) Semiconductor devices, operating methods thereof, and memory systems including the same
US9209764B2 (en) Small signal receiver and integrated circuit including the same
KR102044478B1 (ko) 드라이버 및 이를 포함하는 메모리 컨트롤러
US8614908B2 (en) Bit line sense amplifier layout array, layout method, and apparatus having the same
US20130201768A1 (en) Internal voltage generating circuit, semiconductor memory device including the same, and method of generating internal voltage
US9076510B2 (en) Power mixing circuit and semiconductor memory device including the same
KR20130112744A (ko) 싱글-투-차동 증폭기를 포함하는 입력 수신 회로 및 이를 포함하는 반도체 장치
US20110074484A1 (en) Signal input circuit and semiconductor device having the same
US9030262B2 (en) Input receiver circuit having single-to-differential amplifier, and semiconductor device including the same
KR20130111782A (ko) 셀형 파워 디커플링 커패시터를 포함하는 반도체 메모리 장치 및 셀형 파워 디커플링 커패시터 배치 방법
KR101935437B1 (ko) 노이즈를 감소시킬 수 있는 출력 구동 회로 및 이를 포함하는 반도체 메모리 장치
US9401185B1 (en) Sense amplifier and semiconductor device including the same
US7697353B2 (en) Semiconductor device
CN106409324B (zh) 半导体存储器件及其位线读出放大器操作方法
US9595957B2 (en) Input/output circuit, input/output network, and input/output system including the same
KR101906407B1 (ko) 반도체 메모리 장치의 출력 전압 레벨을 보정하는 메모리 시스템, 및 반도체 메모리 장치의 출력 전압 레벨 보정 방법
US8644094B2 (en) Semiconductor memory devices including precharge using isolated voltages
CN109215698B (zh) 缓冲器电路和包括该缓冲器电路的装置
KR20130089561A (ko) 파워 믹싱 회로 및 이를 포함하는 반도체 메모리 장치

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination