KR20150082747A - 저항성 메모리의 감지증폭회로 - Google Patents

저항성 메모리의 감지증폭회로 Download PDF

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KR20150082747A
KR20150082747A KR1020140001919A KR20140001919A KR20150082747A KR 20150082747 A KR20150082747 A KR 20150082747A KR 1020140001919 A KR1020140001919 A KR 1020140001919A KR 20140001919 A KR20140001919 A KR 20140001919A KR 20150082747 A KR20150082747 A KR 20150082747A
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Abstract

저항성 메모리의 저항변화를 감지하기 위한 감지증폭회로가 개시된다. 감지증폭회로는 셀 바이어스 승압부 및 기준 바이어스 승압부를 가지고, 다이오드 연결된 트랜지스터를 통해 공통 소스 증폭기의 동작 마진을 확대시킨다. 공통 소스 증폭기는 증가된 동작 마진을 통해 안정적인 동작을 수행할 수 있다. 또한, 2단 증폭을 통해 소신호 레벨은 증폭되어 효과적인 감지증폭 동작이 수행된다.

Description

저항성 메모리의 감지증폭회로{Sense Amplifying Circuit of Resistance Changing Memory}
본 발명은 메모리의 감지증폭회로에 관한 것으로, 더욱 상세하게는 셀의 저항변화를 감지하여 읽기 동작을 수행하는 저항성 메모리의 감지증폭회로에 관한 것이다.
저항성 메모리는 저항변화를 이용하여 데이터의 쓰기와 읽기 동작이 수행될 수 있는 메모리를 지칭한다. 즉, 저항 상태의 변화를 통해 데이터의 저장 동작이 수행되며, 저항의 변화는 전류 또는 전압의 변화로 환산되어 읽기 동작이 수행될 수 있다.
대표적인 저항성 메모리로는 MRAM, ReRAM 및 PRAM이 있다. MRAM의 메모리 셀의 자기배향에 따른 저항의 변화를 감지하는 소자이며, ReRAM은 저항변화소자의 저항상태의 변화가 도전성 필라멘트의 형성여부로 해석되는 소자이다. 또한, PRAM은 저항변화소자의 결정 상태의 진입 및 비정질 상태로의 진입에 따라 저항 상태가 변화는 소자이다.
어느 경우에든 저항성 메모리는 저항 상태의 변경을 통해 데이터의 저장 동작이 수행된다. 또한, 저장된 데이터에 대한 읽기 동작은 읽기 대상이 되는 셀에 전류를 공급하고, 전류의 공급에 의해 발생되는 전압 강하 현상을 이용한다. 이외에도 일정한 전압을 인가하고, 저항 상태의 변화에 따라 분배되는 전압의 차이를 감지하여 저항 상태가 감지되기도 한다.
도 1은 종래 기술에 따른 메모리의 감지증폭회로의 회로도이다.
상기 도 1은 본 출원인에 의해 출원된 것으로 대한민국 특허출원 제2010-0134350의 대표도이다.
도 1을 참조하면, 180nm의 CMOS 공정에서는 전원전압 VDD의 레벨이 1.2V로 설정된다. Rcell은 MTJ의 저항을 나타내며, 고저항 상태에서의 저항값은 32K 정도의 값을 가진다. MTJ의 저항상태를 읽기 위해 공급되는 전류인 Ibias는 낮은 값을 유지한다. 높은 값을 가지는 Ibias가 공급되면 읽기 동작시 저항에 따른 전압의 변화량이 증가하여 일정한 저항상태의 감지가 불가능해진다. 예컨대 Ibias는 5uA로 설정된다. 또한, 워드라인 WL에 의해 턴온되는 트랜지스터 MN1은 선형영역에서 동작한다. 트랜지스터 MN1은 단순한 스위치로 작용하며, MTJ의 저항에 비해 낮은 저항을 가진다. 180nm 공정에서 MN1의 드레인-소스 간의 저항 Rds는 1K이다. 따라서, 트랜지스터 Q1의 게이트 단자에 인가되는 전압은 165mV이다. 또한, 상기 공정에서 트랜지스터 Q1의 게이트-소스간 전압의 절대치
Figure pat00001
는 1.035V이고, PMOS의 문턱전압의 절대치
Figure pat00002
는 450mV이다. 따라서, 트랜지스터 Q1의 오버드라이버 전압은
Figure pat00003
이므로 0.585V가 된다. 따라서, 트랜지스터 Q1이 활성영역에서 동작하기 위해서는 오버드라이버 전압보다 큰 소스-드레인 간의 전압 Vsd가 필요하다. 이는 Q1의 드레인 단자의 전압이 0.615V 미만이 되어야함을 의미한다.
그러나, 트랜지스터 Q1의 오버드라이버 전압이 매우 높은 값을 가지므로, 활성영역에서 동작하는 트랜지스터 Q1 및 Q3의 전류는 비교적 매우 높은 값을 가진다. 따라서, 트랜지스터 Q1 및 Q3의 드레인 단자의 전압도 높은 값을 가져야 한다. 즉, 활성영역에서 동작하기 위해 트랜지스터 Q1의 드레인 단자의 전압은 낮은 값을 가져야 하고, 활성영역에서 발생되는 전류에 의해 트랜지스터 Q1의 드레인 단자의 전압은 높은 값을 가져야 하는 문제가 발생한다. 이는 트랜지스터 Q1이 활성영역에서 동작하지 못하고, 선형영역에서 동작하는 문제를 일으킨다. 트랜지스터 Q1이 선형영역에서 동작하는 경우, 단순한 스위치로 작용하며 증폭기로 작용하지 못한다. 따라서, 소자의 동작에서 Rcell에서의 전압변동은 증폭되지 못하며, 감지 증폭기에 인가되는 전압차는 충분히 증폭되지 못하는 문제가 발생된다.
본 발명이 이루고자 하는 기술적 과제는 활성영역에서의 동작이 확대된 저항성 메모리의 감지증폭회로를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명은, 셀 저항의 변동을 공통 소스 증폭하기 위한 제1 셀 전압 증폭기; 상기 제1 셀 전압 증폭기의 증폭된 신호를 수신하여 공통 소스 증폭하기 위한 제2 셀 전압 증폭기; 및 상기 제1 셀 전압 증폭기의 증폭된 신호 및 상기 제2 셀 전압 증폭기의 증폭된 신호를 수신하여 증폭하기 위한 감지 증폭기를 포함하는 감지증폭회로를 제공한다.
상술한 본 발명에 따르면, 공통 소스 증폭 동작을 수행하는 트랜지스터들의 동작 마진은 확대된다. 활성영역에서 동작하기 위해 요구되는 조건은 확대되어 안정적인 소신호 증폭 동작이 수행될 수 있다. 또한, 오버 드라이버 전압의 감소에 따라 소모전력은 저감되며, 2단 증폭을 통한 감지 증폭기로의 입력을 이용하므로 셀 저항의 변동은 감지 증폭기에 의해 효과적으로 증폭된다.
도 1은 종래 기술에 따른 메모리의 감지증폭회로의 회로도이다.
도 2는 본 발명의 바람직한 실시예에 따른 저항성 메모리의 감지증폭회로를 도시한 회로도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
실시예
도 2는 본 발명의 바람직한 실시예에 따른 저항성 메모리의 감지증폭회로를 도시한 회로도이다.
도 2를 참조하면, 감지증폭회로는 제1 셀 전압 증폭부(100) 및 제2 셀 전압 증폭부(200)를 가진다.
제1 셀 전압 증폭부(100)는 셀 바이어스 승압부(110) 및 제1 공통 소스 증폭부(120)를 가진다. 제1 셀 전압 증폭부(100)는 제1 전류원(310)으로부터 인가되는 바이어스 전류 Ibias에 의한 전압을 생성하고, 이를 소신호 레벨에서 증폭한다. 소신호 레벨의 증폭은 공통 소스 증폭기 구성에 따른다.
제1 전류원(310)은 인가되는 바이어스 전압 Vbias에 따른 바이어스 전류 Ibias를 형성하고, 형성된 바이어스 전류 Ibias는 셀 저항 Rcell을 흐른다.
또한, 셀 바이어스 승압부(110)는 셀 저항 Rcell과 접지 사이에 연결된다. 워드라인 전압 Vwd에 의해 셀 바이어스 승압부(110)는 턴온되고, 셀 저항 Rcell에 인가되는 전압을 승압시킨다. 셀 저항 Rcell을 흐르는 바이어스 전류 Ibias에 의해 제1 노드 N1에는 셀 전압이 형성된다. 형성된 셀 전압은 제1 공통 소스 증폭부(120)로 인가된다. 제1 공통 소스 증폭부(120)는 활성영역(saturation region)에서 동작하고, 셀 전압의 변동량을 증폭한다. 또한, 상기 제1 공통 소스 증폭부(120)는 셀 전압이 가지는 직류 성분에 의해 활성영역에서 동작한다.
제2 셀 전압 증폭부(200)는 기준 바이어스 승압부(210) 및 제2 공통 소스 증폭부(220)를 가진다. 제2 전류원(320)은 인가되는 바이어스 전압 Vbias에 따른 바이어스 전류 Ibias를 형성하고, 형성된 바이어스 전류 Ibias는 기준 저항 Rref을 흐른다. 또한, 기준 바이어스 승압부(210)는 기준 저항 Rref와 접지 사이에 연결된다. 워드라인 전압 Vwd에 의해 기준 바이어스 승압부(210)는 턴온되고, 기준 저항 Rref에 인가되는 전압을 승압시킨다. 기준 저항 Rref를 흐르는 바이어스 전류 Ibias에 의해 제3 노드 N3에는 기준 전압이 형성된다. 형성된 기준 전압은 제2 공통 소스 증폭부(220)로 인가된다. 제2 공통 소스 증폭부(220)는 활성영역에서 동작하며, 제1 공통 소스 증폭부(120)에서 증폭된 신호를 증폭하고, 증폭된 신호를 감지 증폭기(330)에 입력한다.
감지 증폭기(330)는 제1 셀 전압 증폭부(100)의 출력신호 및 제2 셀 전압 증폭부(200)의 출력신호를 수신하고, 이를 증폭한다.
먼저, 제1 셀 전압 증폭부(100)는 셀 바이어스 승압부(110)로 제1 스위칭 트랜지스터 Nsw1 및 제1 부팅 트랜지스터 Nbot1을 가지고, 제1 공통 소스 증폭부(120)로 제1 트랜지스터 M1 및 제2 트랜지스터 M2를 가진다.
제1 전류원(310)을 형성하는 트랜지스터 Pbias1은 양의 전원전압 VDD와 제1 노드 N1 사이에 연결되고, 바이어스 전압 Vbias를 수신한다. 바이어스 전압 Vbias에 따라 바이어스 전류 Ibias는 결정된다.
셀 저항 Rcell은 제1 노드 N1과 셀 바이어스 승압부(110) 사이에 연결된다. 셀 저항 Rcell은 이를 구성하는 물질의 상태에 따라 저항이 변화하는 가변 저항의 특성을 가진다. 또한, 셀 저항 Rcell의 저항변화를 감지하기 위해 바이어스 전류 Ibias는 셀 저항 Rcell을 흐른다. 셀 저항 Rcell 및 셀 바이어스 승압부(110)를 흐르는 바이어스 전류 Ibias에 의해 제1 노드 N1의 전압인 셀 전압은 결정된다.
셀 바이어스 승압부(110)는 셀 저항 Rcell과 접지 사이에 연결된다. 셀 바이어스 승압부(110)는 제1 스위칭 트랜지스터 Nsw1 및 제1 부팅 트랜지스터 Nbot1을 가진다. 제1 스위칭 트랜지스터 Nsw1은 셀 저항 Rcell과 제1 부팅 트랜지스터 Nbot1 사이에 연결된다. 또한, 제1 스위칭 트랜지스터 Nsw1의 게이트 단자에는 워드라인 전압 Vwd가 인가된다. 워드라인 전압 Vwd가 하이 레벨을 가지면 제1 스위칭 트랜지스터 Nsw1은 턴온되며, 선형영역(linear region or triode region)에서 동작한다. 따라서, 제1 스위칭 트랜지스터 Nsw1의 드레인-소스 단의 전압강하는 미미한 수준이 된다.
제1 부팅 트랜지스터 Nbot1은 제1 스위칭 트랜지스터 Nsw1과 접지 사이에 연결되며, 다이오드 연결된다. 따라서, 제1 부팅 트랜지스터 Nbot1은 활성영역에서 동작하며, 문턱전압 이상의 드레인-소스 간의 전압차를 가진다. 즉, 제1 부팅 트랜지스터 Nbot1의 드레인 단자의 전압은 문턱전압 이상이며, 바이어스 전류 Ibias에 의해 그 값이 결정된다.
제1 공통 소스 증폭부(120)는 제1 트랜지스터 M1 및 제2 트랜지스터 M2로 구성된다. 제1 트랜지스터 M1은 양의 전원전압 VDD와 제2 노드 N2 사이에 연결되고, 제2 트랜지스터 M2는 제2 노드 N2 및 접지 사이에 연결된다. 소신호 레벨에서 제1 트랜지스터 M1은 공통 소스 증폭기로 작용하고, 제2 트랜지스터 M2는 엑티브 로드로 작용한다. 제2 노드 N2의 소신호 전압은 감지 증폭기(330)의 일측 입력단에 인가된다.
셀 저항 Rcell에서 변화가 발생하는 경우, 제1 노드 N1의 전압은 변동된다. 바이어스 전류 Ibias가 일정한 값을 가진다고 가정하면, 셀 저항 Rcell의 변동은 제1 노드 N1의 셀 전압의 변동으로 나타난다. 제1 노드 N1에서의 전압의 변동은 공통 소스 증폭기로 작용하는 제1 트랜지스터 M1에 의해 증폭된다. 예컨대, 셀 저항 Rcell의 저항이 감소되는 경우, 제1 노드 N1의 전압은 감소되며, 제1 트랜지스터 M1의 게이트 단자의 전압도 감소된다. 따라서, 제1 트랜지스터 M1을 흐르는 전류는 증가한다. 따라서, 엑티브 로드로 작용하는 제2 트랜지스터 M2에 의해 제2 노드 N2의 전압은 상승한다.
제1 트랜지스터 M1이 공통 소스 증폭기로 작용하고, 다이오드 연결된 제2 트랜지스터 M2가 엑티브 로드로 작용하기 위해서는 상기 2개의 트랜지스터들은 활성영역에서 동작하여야 한다.
제2 셀 전압 증폭부(200)는 기준 바이어스 승압부(210)로 제2 스위칭 트랜지스터 Nsw2 및 제2 부팅 트랜지스터 Nbot2를 가지고, 제2 공통 소스 증폭부(220)로 제3 트랜지스터 M3 및 제4 트랜지스터 M4를 가진다.
제2 바이어스 트랜지스터 Pbias2는 제2 전류원(320)을 구성하고, 양의 전원전압 VDD와 제3 노드 N3 사이에 연결된다. 인가되는 바이어스 전압 Vbias에 의해 제2 바이어스 트랜지스터 Pbias2는 바이어스 전류 Ibias를 형성한다.
기준 저항 Rref는 제3 노드 N3과 제2 스위칭 트랜지스터 Nsw2 사이에 연결된다. 기준 저항 Rref 및 기준 바이어스 승압부(210)를 흐르는 바이어스 전류 Ibais에 의해 제3 노드 N3의 전압은 결정된다. 다만, 기준 저항 Rref는 고정된 값을 가짐이 바람직하다. 따라서, 제3 노드 N3의 전압도 변동없는 고정값을 가짐이 바람직하다.
제2 스위칭 트랜지스터 Nsw2는 기준 저항 Rref와 제2 부팅 트랜지스터 Nbot2 사이에 연결된다. 제2 스위칭 트랜지스터 Nsw2의 게이트 단자에는 워드라인 전압 Vwd가 인가된다. 워드라인 전압 Vwd의 인가에 의해 제2 스위칭 트랜지스터 Nsw2는 턴온되고, 선형영역에서 동작된다. 따라서, 제2 스위칭 트랜지스터 Nsw2의 드레인-소스 사이의 전압차는 미미한 수준이다. 또한, 제2 스위칭 트랜지스터 Nsw2와 접지 사이에는 제2 부팅 트랜지스터 Nbot2가 연결된다. 상기 제2 부팅 트랜지스터 Nbot2는 다이오드 연결된다. 또한, 제2 부팅 트랜지스터 Nbot2는 다이오드 연결된 구조를 가지므로 활성영역에서 동작한다. 따라서, 제2 부팅 트랜지스터 Nbot2의 드레인 단자의 전압은 바이어스 전류 Ibias에 의해 결정된다.
제3 트랜지스터 M3 및 제4 트랜지스터 M4는 제2 공통 소스 증폭부(220)를 구성한다. 먼저, 제4 트랜지스터 M4는 양의 전원전압 VDD와 제4 노드 N4 사이에 연결된다. 또한, 제4 트랜지스터 M4의 게이트 단자에는 제3 노드 N3의 전압이 인가된다. 다만, 제3 노드 N3의 전압 레벨은 고정된 상태가 되므로, 제4 트랜지스터 M4에서의 증폭작용은 실질적으로 발생되지 않는다. 제3 트랜지스터 M3은 제4 노드 N4와 접지 사이에 연결되며, 제2 노드 N2의 전압을 게이트 단자로 수신한다. 제3 트랜지스터 M3은 인가되는 제2 노드 N2의 전압을 소신호 증폭하고, 감지 증폭기(330)의 타측 입력단에 인가한다. 따라서, 제2 공통 소스 증폭부(220)에서 제3 트랜지스터 M3은 공통 소스 증폭기로 작용하고, 제4 트랜지스터 M4는 엑티브 로드로 작용한다. 이를 위해 제3 트랜지스터 M3 및 제4 트랜지스터 M4는 활성영역에서 동작하여야 한다.
대신호 레벨에서 바이어스 전압 Vbias가 인가되면 제1 바이어스 트랜지스터 Pbais1 및 제2 바이어스 트랜지스터 Pbais2는 각각 바이어스 전류 Ibias를 생성한다. 또한, 워드라인 전압 Vwd에 의해 제1 스위칭 트랜지스터 Nsw1 및 제2 스위칭 트랜지스터 Nsw2가 턴온된다. 셀 저항 Rcell 및 기준 저항 Rref가 서로 동일하다고 가정하면, 제1 노드 N1의 전압 및 제3 노드 N3의 전압은 서로 동일한 값을 가진다. 따라서, 제1 트랜지스터 M1 및 제4 트랜지스터 M4를 흐르는 전류는 서로 동일한 값을 가진다. 또한, 제2 트랜지스터 M2는 다이오드 연결된 상태이므로 제1 트랜지스터 M1을 흐르는 전류에 의해 제2 노드 N2의 전압은 결정된다. 다만, 제3 트랜지스터 M3의 드레인 단자의 전압인 제4 노드 N4의 전압은 제2 노드 N2의 전압과 달리 설정될 수 있다. 이는 제3 트랜지스터 M3이 다이오드 연결된 상태가 아님에 기인한다. 다만, 제3 트랜지스터 M3은 제2 트랜지스터 M2와 전류 미러를 형성하므로, 양 트랜지스터를 흐르는 전류는 서로 동일하다. 제4 노드 N4의 전압은 제3 트랜지스터 M3 및 제4 트랜지스터 M4의 전류-전압 특성에 따라 결정될 수 있다. 다만, 제2 노드 N2과 제4 노드 N4의 전압은 서로 동일함이 바람직하다.
예컨대, 감지 증폭기(330)가 내부에 가상 단락회로를 가지는 경우, 제2 노드 N3과 제4 노드 N4의 대신호 레벨은 서로 동일하게 설정될 수 있다.
소신호 레벨에서의 해석은 직류 성분을 접지로 설정하고, 신호의 변동에 대한 해석이 수행되는 경우이다. 특히, 제3 노드 N3에서는 신호의 변동이 발생되지 않으므로 제4 트랜지스터 M4의 게이트 단자는 접지된 상태로 해석된다. 또한, 제1 노드 N1에서는 신호의 변동이 발생된다. 이는 셀 저항 Rcell의 변동에 기인한다. 따라서, 제1 노드 N1의 소신호 레벨이 증가하면, 제1 트랜지스터 M1은 공통 소스 증폭기로 작용하고, 제1 노드 N1의 소신호 레벨을 증폭한다. 이득의 결정을 위해 제2 트랜지스터 M2는 엑티브 로드로 작용한다. 예컨대, 제2 노드 N2에서는 제2 트랜지스터 M2의 드레인-소스 간의 소신호 저항이 나타나고 이를 통해 공통 소스 증폭기의 이득이 결정된다. 제2 노드 N2에서 증폭된 신호는 감지 증폭기의 일측 입력단에 인가되고, 제3 트랜지스터 M3의 게이트 단자에 입력된다.
제3 트랜지스터 M3은 공통 소스 증폭기의 구성을 가진다. 또한, 제3 트랜지스터 M3의 이득은 제4 트랜지스터 M4의 드레인-소스 간의 소신호 저항에 의해 결정된다. 제4 노드 N4에서 제3 트랜지스터 M3에 의해 증폭된 신호는 감지 증폭기의 타측 입력단에 인가된다.
만일 공통 소스 증폭기인 제1 트랜지스터 M1의 소신호 이득을 K1 이라 하고, 제3 트랜지스터 M3의 소신호 이득을 K2라 하고, 제1 노드 N1에서의 소신호 전압을 v1이라 하면, 제2 노드 N2의 소신호 전압 v2는 하기의 수학식 1로 결정된다.
Figure pat00004
상기 수학식 1에서 소신호 이득 K1은 공통 소스 증폭기의 구성에 의해 음의 값을 가진다. 이는 입력 v1에 비해 출력 v2가 위상이 반전됨을 의미한다.
또한, 제4 노드 N4에서의 소신호 전압을 v3이라 한다면, 상기 소신호 전압 v3은 하기의 수학식 2로 결정된다.
Figure pat00005
상기 수학식 2에서 K2는 제3 트랜지스터 M3이 공통 소스 증폭기로 작동하므로 음의 값을 가진다. 따라서, 제4 노드 N4의 소신호 전압 v3은 v1과 동일한 위상의 값을 가진다. 반면, 제2 노드 N2의 소신호 전압 v2는 음의 값을 가지는 소신호 이득 K1에 의해 반대 위상의 값을 가진다.
따라서, 공통 소스 증폭기에 의해 증폭된 소신호 전압 v2 및 v3은 각각 음의 값과 양의 값을 가지고, 감지 증폭기에 입력되어 입력신호인 소신호 전압 v1의 차이를 증폭할 수 있다.
상기 본 발명에서 제1 셀 전압 증폭부(100)의 제1 공통 소스 증폭부(120)는 안정한 상태에서 활성영역에서 동작할 수 있다. 제1 노드 N1에서 직류 성분은 셀 바이어스 승압부(110)에 의해 상승된다. 이는 제1 공통 소스 증폭부(120)의 제1 트랜지스터 M1의 오버 드라이버 전압을 감소시킨다. 이는 상기 도 1의 종래 기술과 비교하면 명확하다.
즉, 제1 노드 N1의 전압은 제1 부팅 트랜지스터 Nbot1의 문턱전압인 Vthn만큼 증가한다. 따라서, 제1 트랜지스터 M1의 오버 드라이버 전압도 감소한다. 또한 제1 트랜지스터 M1이 활성영역에서 동작하기 위한 조건은 소스-드레인 사이의 전압차 Vsd가 오버 드라이버 전압보다 커야한다는 것이다. 제1 트랜지스터 M1이 활성영역에서 동작하기 위해 전압 Vsd의 조건은 도 1보다 감소한다. 이는 드레인 전압의 레벨이 상승하여도 제1 트랜지스터 M1이 활성영역에서 동작함을 의미한다. 즉, 제1 트랜지스터 M1이 활성영역에서 동작하여야만, 소신호 증폭 동작을 수행할 수 있으며, 이를 수행하기 위한 제1 트랜지스터 M1의 드레인 전압의 마진은 증가된다.
또한, 제1 트랜지스터 M1 및 제2 트랜지스터 M2를 흐르는 직류 전류 성분은 레벨인 증가된 제1 노드 N1의 직류 전압에 의해 감소된다. 즉, 제1 트랜지스터 M1이 활성영역에서 동작하기 위해 요구되는 전력은 감소된다.
이는 제2 셀 전압 증폭부(200)에서도 동일하게 적용된다. 제2 셀 전압 증폭부(200)는 다이오드 연결된 트랜지스터가 포함된 기준 바이어스 승압부(210)를 가진다. 따라서, 제3 노드 N3의 직류 전압은 증가하고, 제4 트랜지스터 M4가 활성영역에서 동작하기 위한 전압 마진은 확대된다. 또한, 상승된 제3 노드 N3의 전압에 의해 활성영역에서 발생되는 제4 트랜지스터 M4의 직류 전류는 감소하고, 소모전력은 절감된다.
특히, 제1 트랜지스터 M1과 제4 트랜지스터 M4는 회로의 구성상 서로 대칭적인 연결관계를 가지나, 제1 트랜지스터 M1은 공통 소스 증폭기로 사용되고, 제4 트랜지스터 M4는 엑티브 로드로 사용된다. 또한, 제2 트랜지스터 M2와 제3 트랜지스터 M3은 전류 미러의 구성을 가지고, 제2 트랜지스터 M2는 공통 소스 증폭기인 제1 트랜지스터 M1의 엑티브 로드로 작용하나, 제3 트랜지스터 M3은 공통 소스 증폭기로 작용하고, 제4 트랜지스터 M4를 엑티브 로드로 이용한다.
상술한 본 발명에서는 인가되는 입력신호인 셀 저항의 변화에 대해서 소신호 증폭동작을 수행할 수 있는 마진은 확대되고, 소모 전력은 감소된다. 또한, 제2 셀 전압 증폭부(200)의 제2 공통 소스 증폭부(220)는 셀 저항 Rcell의 변화에 따른 소신호 전압에 대해 2단계의 공통 소스 증폭 동작을 수행한다. 즉, 제1 트랜지스터 M1에 의해 소신호 증폭된 신호는 제3 트랜지스터 M3에 의해 소신호 증폭되고, 감지 증폭기(330)로 인가된다. 따라서, 증가된 감지 마진과 낮은 소모전력을 가지는 감지증폭회로를 얻을 수 있다.
100 : 제1 셀 전압 증폭부 110 : 셀 바이어스 승압부
120 : 제1 공통 소스 증폭부 200 : 제2 셀 전압 증폭부
210 : 기준 바이어스 승압부 220 : 제2 공통 소스 증폭부
310 : 제1 전류원 320 : 제2 전류원
330 : 감지 증폭기

Claims (7)

  1. 셀 저항의 변동을 공통 소스 증폭하기 위한 제1 셀 전압 증폭기;
    상기 제1 셀 전압 증폭기의 증폭된 신호를 수신하여 공통 소스 증폭하기 위한 제2 셀 전압 증폭기; 및
    상기 제1 셀 전압 증폭기의 증폭된 신호 및 상기 제2 셀 전압 증폭기의 증폭된 신호를 수신하여 증폭하기 위한 감지 증폭기를 포함하는 감지증폭회로.
  2. 제1항에 있어서, 상기 제1 셀 전압 증폭기는,
    상기 셀 저항과 접지 사이에 연결되고, 제1 전류원에 의해 발생되는 바이어스 전류에 따라 상기 셀 저항과 상기 제1 전류원 사이의 제1 노드에서 셀 전압의 직류성분을 상승시키기 위한 셀 바이어스 승압부; 및
    상기 제1 노드의 셀 전압을 수신하고, 공통 소스 증폭을 통해 상기 제1 노드의 셀 전압을 제2 노드로 소신호 증폭하기 위한 제1 공통 소스 증폭부를 포함하는 것을 특징으로 하는 감지증폭회로.
  3. 제2항에 있어서, 상기 셀 바이어스 승압부는,
    상기 셀 저항에 연결되고, 워드라인 전압에 의해 스위칭 동작을 수행하는 제1 스위칭 트랜지스터; 및
    상기 제1 스위칭 트랜지스터와 접지 사이에 연결되고, 다이오드 연결되어 활성영역에서 동작하는 제1 부팅 트랜지스터를 포함하는 것을 특징으로 하는 감지증폭회로.
  4. 제2항에 있어서, 상기 제1 공통 소스 증폭부는,
    양의 전원전압과 상기 제2 노드 사이에 연결되고, 상기 셀 전압을 소신호 증폭하기 하여 공통 소스 구성을 가지며, 상기 증폭된 셀 전압을 상기 감지 증폭기의 일측 입력단에 입력하기 위한 제1 트랜지스터; 및
    상기 제1 트랜지스터와 접지 사이에 연결되고, 다이오드 연결되어 상기 제1 트랜지스터에 대해 엑티브 로드로 작용하는 제2 트랜지스터를 포함하는 것을 특징으로 하는 감지증폭회로.
  5. 제1항에 있어서, 상기 제2 셀 전압 증폭기는,
    기준 저항과 접지 사이에 연결되고, 제2 전류원에 의해 발생되는 바이어스 전류에 따라 상기 기준 저항과 상기 제2 전류원 사이의 제3 노드에서 기준 전압을 상승시키기 위한 기준 바이어스 승압부;
    상기 기준 전압을 수신하고, 공통 소스 증폭을 통해 상기 제2 셀 전압 증폭기의 증폭된 신호를 제4 노드에 출력하여 상기 감지 증폭기의 타측 입력단에 입력하기 위한 제2 공통 소스 증폭기를 포함하는 것을 특징으로 하는 감지증폭회로.
  6. 제5항에 있어서, 상기 기준 바이어스 승압부는,
    상기 기준 저항에 연결되고, 워드라인 전압에 의해 스위칭 동작을 수행하는 제2 스위칭 트랜지스터; 및
    상기 제2 스위칭 트랜지스터와 접지 사이에 연결되고, 다이오드 연결되어 활성영역에서 동작하는 제2 부팅 트랜지스터를 포함하는 것을 특징으로 하는 감지증폭회로.
  7. 제5항에 있어서, 상기 제2 공통 소스 증폭부는,
    상기 제2 노드의 소신호를 공통 소스 증폭하여 제4 노드로 출력하고, 상기 제4 노드의 신호를 상기 감지 증폭기의 타측 입력단에 입력하기 위한 제3 트랜지스터; 및
    양의 전원전압과 상기 제4 노드 사이에 연결되고, 상기 제3 트랜지스터에 대해 엑티브 로드로 작용하며, 상기 제3 노드의 신호를 수신하기 위한 제4 트랜지스터를 포함하는 것을 특징으로 하는 감지증폭회로.
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