KR102044478B1 - 드라이버 및 이를 포함하는 메모리 컨트롤러 - Google Patents

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Abstract

본 발명의 하나의 실시형태에 따른 드라이버는 접지 전압과 제1 노드 사이에 연결되며, 제1 신호에 의하여 제어되는 제1 NMOS 트랜지스터, 상기 제1 노드와 제2 노드 사이에 연결되며, 제2 신호에 의하여 제어되는 제2 NMOS 트랜지스터, 상기 제2 노드와 전원 전압 사이에 연결되며, 제3 신호에 의하여 제어되는 제1 PMOS 트랜지스터 및 상기 제1 노드에 연결된 패드를 포함하고, 제1 전송 방식을 지원하는 경우, 상기 제1 PMOS 트랜지스터가 활성화되면, 상기 전원 전압은 상기 제2 NMOS 트랜지스터를 통하여 상기 패드로 전달되고, 제2 전송 방식을 지원하는 경우, 상기 패드는 상기 제2 노드와 연결된다.따라서, 본 발명의 실시 예에 따른 드라이버를 포함하는 메모리 컨트롤러는 LPDDR3 또는 LPDDR4 전송 방식의 반도체 메모리 장치들 모두를 지원할 수 있다.

Description

드라이버 및 이를 포함하는 메모리 컨트롤러{DRIVER AND MEMORY CONTROLLER HAVING THE SAME}
본 발명은 메모리 컨트롤러에 관한 것으로, 좀더 구체적으로는 LPDDR3(Low Power Double Data Rate 3) 또는 LPDDR4(Low Power Double Data Rate 4) 전송 방식을 선택적으로 지원할 수 있는 드라이버를 포함하는 메모리 컨트롤러에 관한 것이다.
스마트 폰(smart phone), 테블릿(tablet) PC, 울트라 북(ultra book)에 적용되는 모바일 메모리 장치의 대역폭(bandwidth)은 고성능 메모리 장치 및 멀티-코어(multi-core) 애플리케이션 프로세서(application processor)의 적용으로 인하여 급격하게 증가되고 있다.
이에 대한 요구를 충족하기 위하여 모바일 메모리 장치는 VDDQ-TERM 방식의 시그널링(Signaling)을 사용하는 LPDDR3 전송 방식 및 VSSQ-TERM 방식의 시그널링을 사용하는 LPDDR4 전송 방식으로 발전하고 있다.
한편, LPDDR3 또는 LPDDR4 방식을 지원하는 메모리 장치를 제공하는 공급업체는 LPDDR3 전송 방식의 메모리 컨트롤러 및 LPDDR4 전송 방식의 메모리 컨트롤러를 모두 제공할 필요가 있다.
본 발명의 목적은 LPDDR3 또는 LPDDR4 방식을 모두 지원할 수 있는 드라이버를 제공하는 것이다.
또한, 본 발명의 또 다른 목적은 상기 드라이버를 포함하는 메모리 컨트롤러를 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 드라이버는 접지 전압과 제1 노드 사이에 연결되며, 제1 신호에 의하여 제어되는 제1 NMOS 트랜지스터, 상기 제1 노드와 제2 노드 사이에 연결되며, 제2 신호에 의하여 제어되는 제2 NMOS 트랜지스터, 상기 제2 노드와 전원 전압 사이에 연결되며, 제3 신호에 의하여 제어되는 제1 PMOS 트랜지스터 및 상기 제1 노드에 연결된 패드를 포함하고, 제1 전송 방식을 지원하는 경우, 상기 제1 PMOS 트랜지스터가 활성화되면, 상기 전원 전압은 상기 제2 NMOS 트랜지스터를 통하여 상기 패드로 전달되고, 제2 전송 방식을 지원하는 경우, 상기 패드는 상기 제2 노드와 연결된다.
실시 예에 따라, 상기 제2 및 제3 신호는 서로 반대 위상을 가진다.
실시 예에 따라, 상기 제2 전송 방식을 지원하는 경우, 상기 패드는 메탈 리비젼(metal revision)을 통하여 상기 제2 노드와 연결되고, 상기 제1 PMOS 트랜지스터가 활성화되면, 상기 전원 전압은 상기 제2 노드를 통하여 상기 패드로 전달된다.
실시 예에 따라, 상기 제2 전송 방식을 지원하는 경우, 상기 패드는 안티 퓨즈(anti-fuse)를 통하여 상기 제2 노드와 연결되고, 상기 제1 PMOS 트랜지스터가 활성화되면, 상기 전원 전압은 상기 제2 노드를 통하여 상기 패드로 전달된다.
실시 예에 따라, 상기 전원 전압은 상기 제2 신호로 인가된다.
실시 예에 따라, 상기 제2 전송 방식을 지원하는 경우, 상기 패드는 메탈 리비젼(metal revision)을 통하여 상기 제2 노드와 연결되고, 상기 제1 PMOS 트랜지스터가 활성화되면, 상기 전원 전압은 상기 제2 노드를 통하여 상기 패드로 전달된다.
실시 예에 따라, 상기 제2 전송 방식을 지원하는 경우, 상기 패드는 안티 퓨즈(anti-fuse)를 통하여 상기 제2 노드와 연결되고, 상기 제1 PMOS 트랜지스터가 활성화되면, 상기 전원 전압은 상기 제2 노드를 통하여 상기 패드로 전달된다.
실시 예에 따라, 상기 제2 노드와 상기 패드 사이에 연결되며, 제4 신호에 의하여 제어되는 제2 PMOS 트랜지스터를 더 포함한다.
실시 예에 따라, 상기 제2 및 제3 신호는 서로 반대 위상을 가지며, 상기 제4 신호에 응답하여 상기 제1 또는 제2 전송 방식을 지원한다.
실시 예에 따라, 상기 전원 전압은 상기 제2 신호에 인가되고, 상기 제4 신호에 응답하여 상기 제1 또는 제2 전송 방식을 지원한다.
실시 예에 따라, 상기 제1 NMOS 트랜지스터와 상기 제1 노드 사이에 연결된 제1 저항, 상기 제2 NMOS 트랜지스터와 상기 제2 노드 사이에 연결된 제2 저항 및 상기 제2 노드와 상기 제1 PMOS 트랜지스터 사이에 연결된 제3 저항을 포함하고, 상기 제1 전송 방식에서 상기 제1 및 제2 저항은 임피던스의 선형성을 증가시키고, 상기 제2 전송 방식에서 상기 제1 및 제3 저항은 임피던스의 선형성을 증가시킨다.
실시 예에 따라, 상기 제1 전송 방식은 LPDDR(low power dual data rate)4 전송 방식을 포함하고, 상기 제2 전송 방식은 LPDDR3 전송 방식을 포함한다.
본 발명의 다른 하나의 실시형태에 따른 메모리 컨트롤러는 제1 또는 제2 전송 방식을 지원하는 반도체 메모리 장치로 데이터를 전송하는 드라이버 및 기 드라이버에 연결되며, 상기 반도체 메모리 장치로 상기 데이터를 송수신하는 데이터 버스를 포함하고, 상기 드라이버는 접지 전압과 제1 노드 사이에 연결되며, 제1 신호에 의하여 제어되는 제1 NMOS 트랜지스터, 상기 제1 노드와 제2 노드 사이에 연결되며, 제2 신호에 의하여 제어되는 제2 NMOS 트랜지스터, 상기 제2 노드와 전원 전압 사이에 연결되며, 제3 신호에 의하여 제어되는 제1 PMOS 트랜지스터 및 상기 제1 노드에 연결된 패드를 포함하고, 상기 제1 전송 방식을 지원하는 경우, 상기 제1 PMOS 트랜지스터가 활성화되면, 상기 전원 전압은 상기 제2 노드를 통하여 상기 패드로 전달되고, 제2 전송 방식을 지원하는 경우, 상기 패드는 상기 제2 노드와 연결된다.
실시 예에 따라, 상기 제1 NMOS 트랜지스터와 상기 제1 노드 사이에 연결된 제1 저항, 상기 제2 NMOS 트랜지스터와 상기 제2 노드 사이에 연결된 제2 저항 및 상기 제2 노드와 상기 제1 PMOS 트랜지스터 사이에 연결된 제3 저항을 포함하고, 상기 제1 전송 방식을 지원하는 경우 상기 제1 및 제2 저항은 임피던스의 선형성을 증가시키고, 상기 제2 전송 방식을 지원하는 경우 상기 제1 및 제3 저항은 임피던스의 선형성을 증가시킨다.
실시 예에 따라, 상기 제2 노드와 상기 패드 사이에 연결되며, 제4 신호에 의하여 제어되는 제2 PMOS 트랜지스터를 더 포함하고, 상기 제2 및 제3 신호는 서로 반대 위상을 가지거나, 상기 전원 전압은 상기 제2 신호에 인가되고, 상기 제4 신호에 응답하여 상기 제1 또는 제2 전송 방식을 지원한다.
본 발명의 실시 예에 따른 메모리 컨트롤러는 LPDDR3 또는 LPDDR4 전송 방식의 반도체 메모리 장치 모두를 지원할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템(100)을 나타내는 블록도이다.
도 2a는 LPDDR3 전송 방식에 따른 드라이버(20)를 상세히 도시한다.
도 2b는 도 2a에 도시된 데이터 신호(DQ)를 도시한 그래프이다.
도 3a는 LPDDR4 전송 방식에 따른 드라이버(20')를 상세히 도시한다.
도 3b는 도 3a에 도시된 데이터 신호(DQ)를 도시한 그래프이다.
도 4a는 본 발명의 제1 실시 예에 따른 드라이버(21)를 도시한 회로도이다.
도 4b는 도 4a에 도시된 드라이버(21)의 동작을 도시한 테이블이다.
도 4c는 도 4a에 도시된 드라이버(21)를 메탈 리비젼을 통하여 재구성한 회로도이다.
도 4d는 도 4c에 도시된 드라이버(21)의 동작을 도시한 테이블이다.
도 4e는 본 발명의 제2 실시 예에 따른 드라이버(22)를 도시한 회로도이다.
도 4f는 도 5a에 도시된 드라이버(22)의 LPDDR4 방식에 따른 동작을 도시한 테이블이다.
도 4g는 도 5a에 도시된 드라이버(22)의 LPDDR3 방식에 따른 동작을 도시한 테이블이다.
도 5a는 본 발명의 제3 실시 예에 따른 드라이버(23)를 도시한 회로도이다.
도 5b는 도 5a에 도시된 드라이버(23)의 동작을 도시한 테이블이다.
도 5c는 도 5a에 도시된 드라이버(23)를 메탈 리비젼을 통하여 재구성한 회로도이다.
도 5d는 도 5c에 도시된 드라이버(23)의 동작을 도시한 테이블이다.
도 5e는 본 발명의 제4 실시 예에 따른 드라이버(24)를 도시한 회로도이다.
도 5f는 도 5a에 도시된 드라이버(24)의 LPDDR4 방식에 따른 동작을 도시한 테이블이다.
도 5g는 도 5a에 도시된 드라이버(24)의 LPDDR3 방식에 따른 동작을 도시한 테이블이다.
도 6a는 본 발명의 제5 실시 예에 따른 드라이버(25)를 도시한 회로도이다.
도 6b는 도 6a에 도시된 드라이버(25)의 LPDDR3 방식에 따른 동작을 도시한 테이블이다.
도 6c는 도 6a에 도시된 드라이버(25)의 LPDDR4 방식에 따른 동작을 도시한 테이블이다.
도 7a는 본 발명의 제6 실시 예에 따른 드라이버(26)를 도시한 회로도이다.
도 7b는 도 7a에 도시된 드라이버(26)의 LPDDR3 방식에 따른 동작을 도시한 테이블이다.
도 7c는 도 7a에 도시된 드라이버(26)의 LPDDR4 방식에 따른 동작을 도시한 테이블이다.
도 8a는 일반적인 드라이버(27)를 도시한 회로도이다.
도 8b는 도 8a에 도시된 드라이버(27)의 LPDDR3 방식에 따른 동작을 도시한 테이블이다.
도 8c는 도 8a에 도시된 드라이버(27)의 LPDDR4 방식에 따른 동작을 도시한 테이블이다.
도 9는 임피던스의 선형성을 도시한 그래프이다.
도 10a 내지 도 10c은 도 4a에 도시된 드라이버(21)를 변형한 회로도이다.
도 11a 내지 도 11c은 도 4e에 도시된 드라이버(22)를 변형한 회로도이다.
도 12a 내지 도 12c은 도 5a에 도시된 드라이버(23)를 변형한 회로도이다.
도 13a 내지 도 13c은 도 5e에 도시된 드라이버(24)를 변형한 회로도이다.
도 14a 내지 도 14c은 도 6a에 도시된 드라이버(25)를 변형한 회로도이다.
도 15a 내지 도 15c은 도 7a에 도시된 드라이버(26)를 변형한 회로도이다.
도 16은 도 1에 도시된 메모리 컨트롤러(10)를 포함하는 컴퓨터 시스템(210)의 일 실시 예를 나타낸다.
도 17은 도 1에 도시된 메모리 컨트롤러(10)를 포함하는 컴퓨터 시스템(220)의 다른 실시 예를 나타낸다.
도 18는 도 1에 도시된 메모리 컨트롤러(10)를 포함하는 컴퓨터 시스템(230)의 또 다른 실시 예를 나타낸다.
본문에 개시되어 있는 본 발명의 실시 예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시 예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시 예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 개시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시 예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다.
본 발명의 제1 내지 제6 실시 예에 따른 드라이버는 LPDDR3 또는 LPDDR4 전송 방식을 선택적으로 지원할 것이다.
구체적으로, 제1 및 제3 실시 예에 따른 드라이버는 메탈 리비젼(metal revision)을 이용하여 LPDDR3 또는 LPDDR4 전송 방식을 선택할 것이다. 제1 실시 예에 따른 드라이버는 도 4a부터 도 4d를 통하여 설명될 것이다. 제3 실시 예에 따른 드라이버는 도 5a부터 도 5d를 통하여 설명될 것이다.
제2 및 제4 실시 예에 따른 드라이버는 안티 퓨즈(anti-fuse)를 이용하여 LPDDR3 또는 LPDDR4 전송 방식을 선택할 것이다. 제2 실시 예에 따른 드라이버는 도 4e부터 도 4g를 통하여 설명될 것이다. 제4 실시 예에 따른 드라이버는 도 5e부터 도 5g를 통하여 설명될 것이다.
제5 및 제6 실시 예에 따른 드라이버는 PMOS 트랜지스터를 제어하여 LPDDR3 또는 LPDDR4 전송 방식을 선택할 것이다. 제5 실시 예에 따른 드라이버는 도 6a부터 도 6c를 통하여 설명될 것이다. 제6 실시 예에 따른 드라이버는 도 7a부터 도 7c를 통하여 설명될 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템(100)을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(100)은 메모리 컨트롤러(10) 및 반도체 메모리 장치(30)을 포함할 것이다.
메모리 컨트롤러(10)는 커맨드/어드레스 신호(C/A) 및 데이터 신호(DQ)를 발생할 것이다. 또한, 메모리 컨트롤러(10)는 데이터 신호(DQ)를 전송하기 위한 드라이버(20)를 포함할 것이다.
드라이버(20)는 풀업 트랜지스터(pull-up transistor)를 통하여 하이 신호를 데이터 버스(42)로 전송하고, 풀다운 트랜지스터(pull-down transistor)를 통하여 로우 신호를 데이터 버스(42)로 전송할 것이다. 본 발명의 제1 내지 제6 실시 예에 따른 드라이버는 도 4a부터 도 8c를 통하여 상세히 설명될 것이다.
또한, 드라이버(20)는 LPDDR3 또는 LPDDR4 전송 방식에 따라 데이터를 메모리 장치(30)로 전송할 것이다. LPDDR3 전송 방식은 도 2a 및 도 2b를 통하여 설명될 것이다. 또한, LPDDR4 전송 방식은 도 3a 및 도 3b를 통하여 설명될 것이다.
반도체 메모리 장치(30)는 커맨드/어드레스 신호(C/A) 및 데이터 신호(DQ)에 응답하여 동작할 것이다. 커맨드/어드레스 신호(C/A)는 커맨드 신호와 어드레스 신호가 패킷 형태로 결합된 패킷 데이터일 것이다. 실시 예로서, 반도체 메모리 장치(30)는 DRAM(dynamic random access memory)으로 구현될 것이다.
커맨드/어드레스 버스(41)는 플라이-바이(fly-by) 구조를 가지며, 반도체 메모리 장치(30)에 전기적으로 연결될 것이다. 데이터 신호(DQ)는 데이터 버스(42)를 통해 메모리 컨트롤러(10)와 반도체 메모리 장치(30) 사이에 송수신될 것이다.
도 2a는 LPDDR3 전송 방식에 따른 드라이버(20)를 상세히 도시한다.
도 2a를 참조하면, 드라이버(20)는 접지 전압(VSSQ)과 제1 노드(N1) 사이에 연결되며, NG 신호에 의하여 제어되는 NMOS 트랜지스터(MN1)와 제1 노드(N1)와 전원 전압(VDDQ) 사이에 연결되며, PG 신호에 의하여 제어되는 PMOS 트랜지스터(MP1)를 포함할 것이다. 패드(PD)는 제1 노드(N1)에 연결될 것이다.
메모리 장치(30)의 패드(PD)에는 풀업 저항(Rup)이 연결될 것이다. 데이터 버스(42)는 드라이버(20)의 패드(PD)와 메모리 장치(30)의 패드(PD) 사이에 연결될 것이다.
도 2b는 도 2a에 도시된 데이터 신호(DQ)를 도시한 그래프이다.
도 2a 및 도 2b를 참조하면, X축은 시간을 나타내고, Y축은 전압의 레벨을 나타낸다. 데이터 신호(DQ)는 접지 전압(VSSQ)와 전원 전압(VDDQ) 사이에서 변화될 것이다. 메모리 장치(30)의 패드(PD)에 연결된 풀업 저항(Rup)으로 인하여 기준 전압(Vref)은 VDDQ/2보다 더 높은 상태를 유지할 것이다.
데이터 신호(DQ)는 기준 전압(Vref)을 기준으로 기준전압(Vref)보다 크면, 하이 상태로 판정되고, 기준전압(Vref)보다 작으면, 로우 상태로 판정될 것이다.
데이터 신호(DQ)가 1이면, 풀업 트랜지스터인 PMOS 트랜지스터(MP1)는 활성화되어 데이터 버스(42)를 하이 상태로 만들 것이다. 또한, 데이터 신호(DQ)가 0이면, 풀다운 트랜지스터인 NMOS 트랜지스터(MN1)는 활성화되어 데이터 버스(42)를 로우 상태로 만들 것이다.
도 3a는 LPDDR4 전송 방식에 따른 드라이버(20')를 상세히 도시한다.
도 3a를 참조하면, 드라이버(20')는 접지 전압(VSSQ)과 제1 노드(N1) 사이에 연결되며, NG 신호에 의하여 제어되는 제1 NMOS 트랜지스터(MN1)와 상기 제1 노드(N1)와 전원 전압(VDDQ) 사이에 연결되며, PG 신호에 의하여 제어되는 제2 NMOS 트랜지스터(MN2)를 포함할 것이다. 패드(PD)는 제1 노드(N1)에 연결될 것이다.
메모리 장치(30')의 패드(PD)에는 풀다운 저항(Rdown)이 연결될 것이다. 데이터 버스(42)는 드라이버(20')의 패드와 메모리 장치(30')의 패드 사이에 연결될 것이다.
도 3b는 도 3a에 도시된 데이터 신호(DQ)를 도시한 그래프이다.
도 3a 및 도 3b를 참조하면, X축은 시간을 나타내고, Y축은 전압의 레벨을 나타낸다. 데이터 신호(DQ)는 접지 전압(VSSQ)와 전원 전압(VDDQ) 사이에서 변화될 것이다. 메모리 장치(30)의 입출력 패드에 연결된 풀다운 저항(Rdown)으로 인하여 기준 전압(Vref)은 VDDQ/2보다 더 낮은 상태를 유지할 것이다.
데이터 신호(DQ)는 기준 전압(Vref)을 기준으로 기준전압(Vref)보다 크면, 하이 상태로 판정되고, 기준전압(Vref)보다 작으면, 로우 상태로 판정될 것이다.
데이터 신호(DQ)가 1이면, PMOS 트랜지스터(MP1)는 활성화되어 데이터 버스(42)를 하이 상태로 만들 것이다. 또한, 데이터 신호(DQ)가 0이면, NMOS 트랜지스터(MN1)는 활성화되어 데이터 버스(42)를 로우 상태로 만들 것이다.
LPDDR3 전송 방식은 PMOS 트랜지스터(MP1)에 의하여 데이터 버스(42)를 하이 상태로 만들 것이다. 이에 반하여, LPDDR4 전송 방식은 NMOS 트랜지스터(MN1)의 드라이브(drive)에 의하여 데이터 버스(42)를 하이 상태로 만든다.
본 발명의 제1 실시 예에 따른 드라이버(21)는 메탈 리비젼(Metal Revision)을 통하여 LPDDR3 또는 LPDDR4 전송 방식을 선택할 수 있다.
메탈 리비젼이란 반도체 제조 공정 과정에서 파이널 메탈 공정(final metal process)만을 변경하여 회로의 구성을 변경하는 것이다. 따라서, 본 발명의 제1 실시 예에 따른 드라이버(21)는 메탈 리비젼을 적용하지 않으면, LPDDR3 전송 방식을 지원하고, 메탈 리비젼을 적용하면, LPDDR4 전송 방식을 지원할 것이다.
도 4a는 본 발명의 제1 실시 예에 따른 드라이버(21)를 도시한 회로도이다.
도 4a를 참조하면, 메탈 리비젼이 적용되지 않은 드라이버(21)는 접지 전압(VSSQ)와 제1 노드(N1) 사이에 연결되며, NG 신호에 의하여 제어되는 제1 NMOS 트랜지스터(MN1), 제1 노드(N1)와 제2 노드(N2) 사이에 연결되며, /PG 신호에 의하여 제어되는 제2 NMOS 트랜지스터(MN2) 및 제2 노드(N2)와 전원 전압(VDDQ) 사이에 연결되며, PG 신호에 의하여 제어되는 PMOS 트랜지스터(MP1)를 포함할 것이다. PG 신호는 /PG 신호와 서로 반대 위상을 가질 것이다. 패드(PD)는 제1 노드(N1)에 연결될 것이다.
도 4b는 도 4a에 도시된 드라이버(21)의 동작을 도시한 테이블이다.
도 4a 및 도 4b를 참조하면, 데이터 신호(DQ)가 1이면, PMOS 트랜지스터(MP1) 및 제2 NMOS 트랜지스터(MN2)는 활성화되고, 제1 NMOS 트랜지스터(MN1)는 비활성화될 것이다. 즉, PMOS 트랜지스터(MP1)를 활성화시키기 위하여, PG 신호는 로우 상태를 유지하고, 제2 NMOS 트랜지스터(MN2)는 전원 전압(VDDQ)을 패드(PD)로 전달하기 위하여, /PG 신호는 하이 상태를 유지할 것이다. 또한, 제1 NMOS 트랜지스터(MN1)을 비활성화시키기 위하여, NG 신호는 로우 상태를 유지할 것이다. 따라서, 패드(PD)는 하이 상태일 것이다.
마찬가지로, 데이터 신호(DQ)가 0이면, PMOS 트랜지스터(MP1) 및 제2 NMOS 트랜지스터(MN2)는 비활성화되고, 제1 NMOS 트랜지스터(MN1)는 활성화될 것이다. 즉, PMOS 트랜지스터(MP1)를 비활성화시키기 위하여, PG 신호는 하이 상태를 유지하고, /PG 신호는 로우 상태를 유지할 것이다. 또한, 제1 NMOS 트랜지스터(MN1)를 활성화시키기 위하여, NG 신호는 하이 상태를 유지할 것이다. 따라서, 패드(PD)는 로우 상태일 것이다.
드라이버(21)는 제2 NMOS 트랜지스터(MP2)를 통하여 데이터 버스(42)를 하이 상태로 만들 것이다. 따라서, 본 발명의 제1 실시 예에 따른 드라이버(21)를 포함하는 메모리 컨트롤러(10)는 LPDDR4 전송 방식의 메모리 장치(30)를 제어할 것이다.
입력 캐패시턴스(Cio)는 입력단(즉, 메모리 장치(30))에서 드라이버(10)의 패드(PD)를 바라볼 때 캐패시턴스를 의미한다. 또한, 드라이버(21)를 구성하는 트랜지스터는 캐패시터로 모델링될 것이다. 드라이버(21)는 PMOS 트랜지스터(MP1)와 제2 NMOS 트랜지스터(MN2)를 통하여 전원 전압(VDDQ)를 출력할 것이다. 즉, 드라이버(21)는 직렬로 연결된 두 개의 캐패시터로 모델링될 것이다. 따라서, 드라이버(21)는 도 2a 에 도시된 드라이버(20) 또는 도 3a에 도시된 드라이버(20')보다 더 낮은 캐패시턴스(capacitance)를 가질 것이다.
도 4c는 도 4a에 도시된 드라이버(21)를 메탈 리비젼(MR)을 통하여 재구성한 회로도이다.
도 4c를 참조하면, 메탈 리비젼(MR)이 적용된 드라이버(21)는 접지 전압(VSSQ)와 제1 노드(N1) 사이에 연결되며, NG 신호에 의하여 제어되는 제1 NMOS 트랜지스터(MN1), 제1 노드(N1)와 제2 노드(N2) 사이에 연결되며, /PG 신호에 의하여 제어되는 제2 NMOS 트랜지스터(MN2) 및 제2 노드(N2)와 전원 전압(VDDQ) 사이에 연결되며, PG 신호에 의하여 제어되는 PMOS 트랜지스터(MP1)를 포함할 것이다. PG 신호는 /PG 신호와 서로 반대 위상을 가질 것이다.
패드(PD)는 제1 노드(N1)에 연결될 것이다. 또한, 패드(PD)는 메탈 리비젼(MR)을 통하여 제2 노드(N2)와 연결될 것이다. 따라서, 전원 전압(VDDQ)은 제2 NMOS 트랜지스터(MN2)를 통하지 않고, PMOS 트랜지스터(MP1)를 통하여 패드(PD)에 인가될 것이다.
도 4d는 도 4c에 도시된 드라이버(21)의 동작을 도시한 테이블이다.
도 4c 및 도 4d를 참조하면, 데이터 신호(DQ)가 1이면, PMOS 트랜지스터(MP1)는 활성화되고, 제1 NMOS 트랜지스터(MN1)는 비활성화될 것이다. 즉, PMOS 트랜지스터(MP1)를 활성화시키기 위하여, PG 신호는 로우 상태를 유지할 것이다. 메탈 리비젼(MR)을 통하여 패드(PD)는 제2 노드(N2)에 직접 연결되므로, PMOS 트랜지스터(MP1)는 패드(PD)를 통해서 데이터 버스(42)를 하이 상태로 만들 것이다. 또한, 제1 NMOS 트랜지스터(MN1)을 비활성화시키기 위하여, NG 신호는 로우 상태를 유지할 것이다. 따라서, 패드(PD)는 하이 상태일 것이다.
마찬가지로, 데이터 신호(DQ)가 0이면, PMOS 트랜지스터(MP1)는 비활성화되고, 제1 NMOS 트랜지스터(MN1)는 활성화될 것이다. 즉, PMOS 트랜지스터(MP1)를 비활성화시키기 위하여, PG 신호는 하이 상태를 유지할 것이다. 또한, 제1 NMOS 트랜지스터(MN1)를 활성화시키기 위하여, NG 신호는 하이 상태를 유지할 것이다. 따라서, 패드(PD)는 로우 상태일 것이다.
드라이버(21)는 PMOS 트랜지스터(MP1)를 통하여 데이터 버스(42)를 하이 상태로 만들 것이다. 따라서, 본 발명의 제1 실시 예에 따른 드라이버(21)를 포함하는 메모리 컨트롤러는 LPDDR3 전송 방식의 메모리 장치(30)를 제어할 것이다.
본 발명의 제2 실시 예에 따른 드라이버(22)는 안티 퓨즈(Anti-fuse)를 통하여 LPDDR3 또는 LPDDR4 전송 방식을 선택할 것이다. 퓨징(fusing)을 하면 연결을 차단하는 퓨즈(fuse)와는 반대로, 안티 퓨즈는 퓨징을 하면, 차단된 메탈 라인을 연결하는 역할을 한다. 따라서, 본 발명의 제2 실시 예에 따른 드라이버(22)는 퓨징이 되면, LPDDR4 전송 방식을 지원하고, 퓨징이 안되면, LPDDR3 전송 방식을 지원할 것이다.
도 4e는 본 발명의 제2 실시 예에 따른 드라이버(22)를 도시한 회로도이다.
도 4e를 참조하면, 드라이버(22)는 접지 전압(VSSQ)와 제1 노드(N1) 사이에 연결되며, NG 신호에 의하여 제어되는 제1 NMOS 트랜지스터(MN1), 제1 노드(N1)와 제2 노드(N2) 사이에 연결되며, /PG 신호에 의하여 제어되는 제2 NMOS 트랜지스터(MN2) 및 제2 노드(N2)와 전원 전압(VDDQ) 사이에 연결되며, PG 신호에 의하여 제어되는 PMOS 트랜지스터(MP1)를 포함할 것이다. PG 신호는 /PG 신호와 서로 반대 위상을 가질 것이다.
패드(PD)는 제1 노드(N1)에 연결될 것이다. 또한, 패드(PD)는 안티 퓨즈(AF)를 통하여 제2 노드(N2)와 연결될 것이다. 따라서, 안티 퓨즈(AF)가 퓨징되면, 전원 전압(VDDQ)은 제2 NMOS 트랜지스터(MN2)를 통하지 않고, PMOS 트랜지스터(MP1)를 통하여 패드(PD)로 인가될 것이다. 안티 퓨즈(AF)가 퓨징되지 않으면, 전원 전압(VDDQ)은 제2 NMOS 트랜지스터(MN2)를 거쳐 패드(PD)로 인가될 것이다.
도 4f는 도 4e에 도시된 드라이버(22)의 LPDDR4 방식에 따른 동작을 도시한 테이블이다.
도 4e 및 도 4f를 참조하면, 안티 퓨즈(AF)가 퓨징되지 않으면, 드라이버(22)는 LPDDR4 전송 방식을 지원할 것이다.
데이터 신호(DQ)가 1이면, PMOS 트랜지스터(MP1) 및 제2 NMOS 트랜지스터(MN2)는 활성화되고, 제1 NMOS 트랜지스터(MN1)는 비활성화될 것이다. 즉, PMOS 트랜지스터(MP1)를 활성화시키기 위하여, PG 신호는 로우 상태를 유지하고, 제2 NMOS 트랜지스터(MN2)는 전원 전압(VDDQ)을 패드(PD)로 전달하기 위하여, /PG 신호는 하이 상태를 유지할 것이다. 또한, 제1 NMOS 트랜지스터(MN1)을 비활성화시키기 위하여, NG 신호는 로우 상태를 유지할 것이다. 즉, 전원 전압(VDDQ)은 제1 경로(P1)를 따라 패드(PD)로 전달될 것이다. 따라서, 패드(PD)는 하이 상태일 것이다.
마찬가지로, 데이터 신호(DQ)가 0이면, PMOS 트랜지스터(MP1) 및 제2 NMOS 트랜지스터(MN2)는 비활성화되고, 제1 NMOS 트랜지스터(MN1)는 활성화될 것이다. 즉, PMOS 트랜지스터(MP1)를 비활성화시키기 위하여, PG 신호는 하이 상태를 유지하고, /PG 신호는 로우 상태를 유지할 것이다. 또한, 제1 NMOS 트랜지스터(MN1)를 활성화시키기 위하여, NG 신호는 하이 상태를 유지할 것이다. 따라서, 패드(PD)는 로우 상태일 것이다.
드라이버(22)는 제2 NMOS 트랜지스터(MP2)를 통하여 데이터 버스(42)를 하이 상태로 만들 것이다. 따라서, 본 발명의 제2 실시 예에 따른 드라이버(22)를 포함하는 메모리 컨트롤러(10)는 LPDDR4 전송 방식의 메모리 장치(30)를 제어할 것이다.
도 4g는 도 4e에 도시된 드라이버(22)의 LPDDR3 방식에 따른 동작을 도시한 테이블이다.
도 4e 및 도 4g를 참조하면, 데이터 신호(DQ)가 1이면, PMOS 트랜지스터(MP1)는 활성화되고, 제1 NMOS 트랜지스터(MN1)는 비활성화될 것이다. 즉, PMOS 트랜지스터(MP1)를 활성화시키기 위하여, PG 신호는 로우 상태를 유지할 것이다. 안티 퓨즈(AF)를 통하여 패드(PD)는 제2 노드(N2)에 직접 연결되므로, PMOS 트랜지스터(MP1)는 패드(PD)를 통해서 데이터 버스(42)를 하이 상태로 만들 것이다. 또한, 제1 NMOS 트랜지스터(MN1)을 비활성화시키기 위하여, NG 신호는 로우 상태를 유지할 것이다. 즉, 전원 전압(VDDQ)은 제2 경로(P2)를 따라 패드(PD)로 전달될 것이다. 따라서, 패드(PD)는 하이 상태일 것이다.
마찬가지로, 데이터 신호(DQ)가 0이면, PMOS 트랜지스터(MP1)는 비활성화되고, 제1 NMOS 트랜지스터(MN1)는 활성화될 것이다. 즉, PMOS 트랜지스터(MP1)를 비활성화시키기 위하여, PG 신호는 하이 상태를 유지할 것이다. 또한, 제1 NMOS 트랜지스터(MN1)를 활성화시키기 위하여, NG 신호는 하이 상태를 유지할 것이다. 따라서, 패드(PD)는 로우 상태일 것이다.
드라이버(22)는 PMOS 트랜지스터(MP1)를 통하여 데이터 버스(42)를 하이 상태로 만들 것이다. 따라서, 본 발명의 제2 실시 예에 따른 드라이버(22)를 포함하는 메모리 컨트롤러(10)는 LPDDR3 전송 방식의 메모리 장치(30)를 제어할 것이다.
도 5a는 본 발명의 제3 실시 예에 따른 드라이버(23)를 도시한 회로도이다.
도 5a를 참조하면, 메탈 리비젼이 적용되지 않은 드라이버(23)는 접지 전압(VSSQ)와 제1 노드(N1) 사이에 연결되며, NG 신호에 의하여 제어되는 제1 NMOS 트랜지스터(MN1), 제1 노드(N1)와 제2 노드(N2) 사이에 연결되며, 전원 전압(VDDQ)이 게이트로 인가되는 제2 NMOS 트랜지스터(MN2) 및 제2 노드(N2)와 전원 전압(VDDQ) 사이에 연결되며, PG 신호에 의하여 제어되는 PMOS 트랜지스터(MP1)를 포함할 것이다. 패드(PD)는 제1 노드(N1)에 연결될 것이다.
도 5b는 도 5a에 도시된 드라이버(23)의 동작을 도시한 테이블이다.
도 5a 및 도 5b를 참조하면, 데이터 신호(DQ)가 1이면, PMOS 트랜지스터(MP1) 및 제2 NMOS 트랜지스터(MN2)는 활성화되고, 제1 NMOS 트랜지스터(MN1)는 비활성화될 것이다. 즉, PMOS 트랜지스터(MP1)를 활성화시키기 위하여, PG 신호는 로우 상태를 유지할 것이다. 그리고, 제2 NMOS 트랜지스터(MN2)의 게이트에는 전원 전압(VDDQ)가 연결되므로, 전원 전압(VDDQ)은 패드(PD)로 전달될 것이다. 또한, 제1 NMOS 트랜지스터(MN1)을 비활성화시키기 위하여, NG 신호는 로우 상태를 유지할 것이다. 따라서, 패드(PD)는 하이 상태일 것이다.
마찬가지로, 데이터 신호(DQ)가 0이면, PMOS 트랜지스터(MP1) 및 제2 NMOS 트랜지스터(MN2)는 비활성화되고, 제1 NMOS 트랜지스터(MN1)는 활성화될 것이다. 즉, PMOS 트랜지스터(MP1)를 비활성화시키기 위하여, PG 신호는 하이 상태를 유지할 것이다. 또한, 제1 NMOS 트랜지스터(MN1)를 활성화시키기 위하여, NG 신호는 하이 상태를 유지할 것이다. 따라서, 패드(PD)는 로우 상태일 것이다.
본 발명의 제3 실시 예에 따른 드라이버(23)는 제2 NMOS 트랜지스터(MP2)를 통하여 데이터 버스(42)를 하이 상태로 만들 것이다. 따라서, 본 발명의 제3 실시 예에 따른 드라이버(23)를 포함하는 메모리 컨트롤러(10)는 LPDDR4 전송 방식의 메모리 장치(30)를 제어할 것이다.
도 5c는 도 5a에 도시된 드라이버(23)를 메탈 리비젼(MR)을 통하여 재구성한 회로도이다.
도 5c를 참조하면, 메탈 리비젼(MR)이 적용된 드라이버(21)는 접지 전압(VSSQ)와 제1 노드(N1) 사이에 연결되며, NG 신호에 의하여 제어되는 제1 NMOS 트랜지스터(MN1), 제1 노드(N1)와 제2 노드(N2) 사이에 연결되며, 전원 전압(VDDQ)이 게이트로 인가되는 제2 NMOS 트랜지스터(MN2) 및 제2 노드(N2)와 전원 전압(VDDQ) 사이에 연결되며, PG 신호에 의하여 제어되는 PMOS 트랜지스터(MP1)를 포함할 것이다.
패드(PD)는 제1 노드(N1)에 연결될 것이다. 또한, 패드(PD)는 메탈 리비젼(MR)을 통하여 제2 노드(N2)와 연결될 것이다. 따라서, 전원 전압(VDDQ)은 제2 NMOS 트랜지스터(MN2)를 통하지 않고, PMOS 트랜지스터(MP1)를 통하여 패드(PD)에 인가될 것이다.
도 5d는 도 5c에 도시된 드라이버(23)의 동작을 도시한 테이블이다.
도 5c 및 도 5d를 참조하면, 데이터 신호(DQ)가 1이면, PMOS 트랜지스터(MP1)는 활성화되고, 제1 NMOS 트랜지스터(MN1)는 비활성화될 것이다. 즉, PMOS 트랜지스터(MP1)를 활성화시키기 위하여, PG 신호는 로우 상태를 유지할 것이다. 메탈 리비젼(MR)을 통하여 패드(PD)는 제2 노드(N2)에 직접 연결되므로, PMOS 트랜지스터(MP1)는 패드(PD)를 통해서 데이터 버스(42)를 하이 상태로 만들 것이다. 또한, 제1 NMOS 트랜지스터(MN1)을 비활성화시키기 위하여, NG 신호는 로우 상태를 유지할 것이다. 따라서, 패드(PD)는 하이 상태일 것이다.
마찬가지로, 데이터 신호(DQ)가 0이면, PMOS 트랜지스터(MP1)는 비활성화되고, 제1 NMOS 트랜지스터(MN1)는 활성화될 것이다. 즉, PMOS 트랜지스터(MP1)를 비활성화시키기 위하여, PG 신호는 하이 상태를 유지할 것이다. 또한, 제1 NMOS 트랜지스터(MN1)를 활성화시키기 위하여, NG 신호는 하이 상태를 유지할 것이다. 따라서, 패드(PD)는 로우 상태일 것이다.
드라이버(23)는 PMOS 트랜지스터(MP1)를 통하여 데이터 버스(42)를 하이 상태로 만들 것이다. 따라서, 본 발명의 제3 실시 예에 따른 드라이버(23)를 포함하는 메모리 컨트롤러(10)는 LPDDR3 전송 방식의 메모리 장치(30)를 제어할 것이다.
도 5e는 본 발명의 제4 실시 예에 따른 드라이버(24)를 도시한 회로도이다.
도 5e를 참조하면, 드라이버(24)는 접지 전압(VSSQ)와 제1 노드(N1) 사이에 연결되며, NG 신호에 의하여 제어되는 제1 NMOS 트랜지스터(MN1), 제1 노드(N1)와 제2 노드(N2) 사이에 연결되며, 전원 전압(VDDQ)이 게이트로 인가되는 제2 NMOS 트랜지스터(MN2) 및 제2 노드(N2)와 전원 전압(VDDQ) 사이에 연결되며, PG 신호에 의하여 제어되는 PMOS 트랜지스터(MP1)를 포함할 것이다.
패드(PD)는 제1 노드(N1)에 연결될 것이다. 또한, 패드(PD)는 안티 퓨즈(AF)를 통하여 제2 노드(N2)와 연결될 것이다. 따라서, 안티 퓨즈(AF)가 퓨징되면, 전원 전압(VDDQ)은 제2 NMOS 트랜지스터(MN2)를 통하지 않고, PMOS 트랜지스터(MP1)를 통하여 패드(PD)로 인가될 것이다. 안티 퓨즈(AF)가 퓨징되지 않으면, 전원 전압(VDDQ)은 제2 NMOS 트랜지스터(MN2)를 거쳐 패드(PD)로 인가될 것이다.
도 5f는 도 5e에 도시된 드라이버(24)의 LPDDR4 방식에 따른 동작을 도시한 테이블이다.
도 5e 및 도 5f를 참조하면, 안티 퓨즈(AF)가 퓨징되지 않으면, 드라이버(24)는 LPDDR4 전송 방식을 지원할 것이다.
데이터 신호(DQ)가 1이면, PMOS 트랜지스터(MP1) 및 제2 NMOS 트랜지스터(MN2)는 활성화되고, 제1 NMOS 트랜지스터(MN1)는 비활성화될 것이다. 즉, PMOS 트랜지스터(MP1)를 활성화시키기 위하여, PG 신호는 로우 상태를 유지할 것이다. 그리고, 제2 NMOS 트랜지스터(MN2)의 게이트에는 전원 전압(VDDQ)가 연결되므로, 전원 전압(VDDQ)은 패드(PD)로 전달될 것이다. 또한, 제1 NMOS 트랜지스터(MN1)을 비활성화시키기 위하여, NG 신호는 로우 상태를 유지할 것이다. 즉, 전원 전압(VDDQ)은 제1 경로(P1)를 따라 패드(PD)로 전달될 것이다. 따라서, 패드(PD)는 하이 상태일 것이다.
마찬가지로, 데이터 신호(DQ)가 0이면, PMOS 트랜지스터(MP1) 및 제2 NMOS 트랜지스터(MN2)는 비활성화되고, 제1 NMOS 트랜지스터(MN1)는 활성화될 것이다. 즉, PMOS 트랜지스터(MP1)를 비활성화시키기 위하여, PG 신호는 하이 상태를 유지할 것이다. 또한, 제1 NMOS 트랜지스터(MN1)를 활성화시키기 위하여, NG 신호는 하이 상태를 유지할 것이다. 따라서, 패드(PD)는 로우 상태일 것이다.
드라이버(24)는 제2 NMOS 트랜지스터(MP2)를 통하여 데이터 버스(42)를 하이 상태로 만들 것이다. 따라서, 본 발명의 제4 실시 예에 따른 드라이버(24)를 포함하는 메모리 컨트롤러(10)는 LPDDR4 전송 방식의 메모리 장치(30)를 제어할 것이다.
도 5g는 도 5e에 도시된 드라이버(24)의 LPDDR3 방식에 따른 동작을 도시한 테이블이다.
도 5e 및 도 5g를 참조하면, 데이터 신호(DQ)가 1이면, PMOS 트랜지스터(MP1)는 활성화되고, 제1 NMOS 트랜지스터(MN1)는 비활성화될 것이다. 즉, PMOS 트랜지스터(MP1)를 활성화시키기 위하여, PG 신호는 로우 상태를 유지할 것이다. 안티 퓨즈(AF)를 통하여 패드(PD)는 제2 노드(N2)에 직접 연결되므로, PMOS 트랜지스터(MP1)는 패드(PD)를 통해서 데이터 버스(42)를 하이 상태로 만들 것이다. 또한, 제1 NMOS 트랜지스터(MN1)을 비활성화시키기 위하여, NG 신호는 로우 상태를 유지할 것이다. 즉, 전원 전압(VDDQ)은 제2 경로(P2)를 따라 패드(PD)로 전달될 것이다. 따라서, 패드(PD)는 하이 상태일 것이다.
마찬가지로, 데이터 신호(DQ)가 0이면, PMOS 트랜지스터(MP1)는 비활성화되고, 제1 NMOS 트랜지스터(MN1)는 활성화될 것이다. 즉, PMOS 트랜지스터(MP1)를 비활성화시키기 위하여, PG 신호는 하이 상태를 유지할 것이다. 또한, 제1 NMOS 트랜지스터(MN1)를 활성화시키기 위하여, NG 신호는 하이 상태를 유지할 것이다. 따라서, 패드(PD)는 로우 상태일 것이다.
드라이버(24)는 PMOS 트랜지스터(MP1)를 통하여 데이터 버스(42)를 하이 상태로 만들 것이다. 따라서, 본 발명의 제4 실시 예에 따른 드라이버(24)를 포함하는 메모리 컨트롤러(10)는 LPDDR3 전송 방식의 메모리 장치(30)를 제어할 것이다.
도 6a는 본 발명의 제5 실시 예에 따른 드라이버(25)를 도시한 회로도이다.
도 6a를 참조하면, 드라이버(25)는 접지 전압(VSSQ)와 제1 노드(N1) 사이에 연결되며, NG 신호에 의하여 제어되는 제1 NMOS 트랜지스터(MN1), 제1 노드(N1)와 제2 노드(N2) 사이에 연결되며, /PG 신호에 의하여 제어되는 제2 NMOS 트랜지스터(MN2), 제2 노드(N2)와 전원 전압(VDDQ) 사이에 연결되며, PG 신호에 의하여 제어되는 제1 PMOS 트랜지스터(MP1) 및 제1 노드(N1)와 제2 노드(N2) 사이에 연결되며, LP 신호에 의하여 제어되는 제2 PMOS 트랜지스터(MP2)를 포함할 것이다. PG 신호는 /PG 신호와 서로 반대 위상을 가질 것이다.
패드(PD)는 제1 노드(N1)에 연결될 것이다. 또한, 패드(PD)는 제2 PMOS 트랜지스터(MP2)를 통하여 제2 노드(N2)에 연결될 것이다.
LP 신호가 로우 상태이면, 전원 전압(VDDQ)은 제2 NMOS 트랜지스터(MN2)를 통하지 않고, 제1 PMOS 트랜지스터(MP1)를 통하여 패드(PD)로 인가될 것이다. 또한, LP 신호가 하이 상태이면, 전원 전압(VDDQ)은 제2 NMOS 트랜지스터(MN2)를 거쳐 패드(PD)로 인가될 것이다. 즉, LP 신호가 로우 상태이면, 드라이버(25)는 LPDDR3 전송 방식을 지원할 것이다. 또한, LP 신호가 하이 상태이면, 드라이버(25)는 LPDDR4 전송 방식을 지원할 것이다.
도 6b는 도 6a에 도시된 드라이버(25)의 LPDDR3 방식에 따른 동작을 도시한 테이블이다.
도 6a 및 도 6b를 참조하면, 메모리 컨트롤러(10)는 LPDDR3 전송 방식을 지원하기 위하여 LP 신호를 로우 상태로 유지할 것이다.
데이터 신호(DQ)가 1이면, 제1 PMOS 트랜지스터(MP1), 제2 NMOS 트랜지스터(MN2) 및 제2 PMOS 트랜지스터(MP2)는 활성화될 것이다. 제2 NMOS 트랜지스터(MN2) 및 제2 PMOS 트랜지스터(MP2)는 트랜스미션 게이트(transmission gate)의 역할을 할 것이다. 즉, 제1 PMOS 트랜지스터(MP1)의 출력은 트랜스미션 게이트를 거쳐 패드(PD)로 전달될 것이다.
또한, 제1 NMOS 트랜지스터(MN1)는 비활성화될 것이다. 즉, 제1 PMOS 트랜지스터(MP1)를 활성화시키기 위하여, PG 신호는 로우 상태를 유지할 것이다.
제2 PMOS 트랜지스터(MP2)를 통하여 패드(PD)는 제2 노드(N2)에 직접 연결되므로, 제1 PMOS 트랜지스터(MP1)는 패드(PD)를 통해서 데이터 버스(42)를 하이 상태로 만들 것이다. 또한, 제1 NMOS 트랜지스터(MN1)을 비활성화시키기 위하여, NG 신호는 로우 상태를 유지할 것이다. 따라서, 패드(PD)는 하이 상태일 것이다.
마찬가지로, 데이터 신호(DQ)가 0이면, 제1 PMOS 트랜지스터(MP1) 및 제2 NMOS 트랜지스터(MN2)는 비활성화되고, 제1 NMOS 트랜지스터(MN1)는 활성화될 것이다. 즉, 제1 PMOS 트랜지스터(MP1)를 비활성화시키기 위하여, PG 신호는 하이 상태를 유지할 것이다. 또한, 제1 NMOS 트랜지스터(MN1)를 활성화시키기 위하여, NG 신호는 하이 상태를 유지할 것이다. 따라서, 패드(PD)는 로우 상태일 것이다.
드라이버(25)는 제2 NMOS 트랜지스터(MN2)를 통하여 데이터 버스(42)를 하이 상태로 만들 것이다. 따라서, 본 발명의 제5 실시 예에 따른 드라이버(25)를 포함하는 메모리 컨트롤러(10)는 LPDDR4 전송 방식의 메모리 장치(30)를 제어할 것이다.
도 6c는 도 6a에 도시된 드라이버(25)의 LPDDR4 방식에 따른 동작을 도시한 테이블이다.
도 6a 및 도 6c를 참조하면, 메모리 컨트롤러(10)는 LPDDR4 전송 방식을 지원하기 위하여 LP 신호를 하이 상태로 유지할 것이다.
데이터 신호(DQ)가 1이면, 제1 PMOS 트랜지스터(MP1) 및 제2 NMOS 트랜지스터(MN2)는 활성화되고, 제1 NMOS 트랜지스터(MN1)는 비활성화될 것이다. 즉, 제1 PMOS 트랜지스터(MP1)를 활성화시키기 위하여, PG 신호는 로우 상태를 유지하고, 제2 NMOS 트랜지스터(MN2)는 전원 전압(VDDQ)을 패드(PD)로 전달하기 위하여, /PG 신호는 하이 상태를 유지할 것이다. 또한, 제1 NMOS 트랜지스터(MN1)을 비활성화시키기 위하여, NG 신호는 로우 상태를 유지할 것이다. 따라서, 패드(PD)는 하이 상태일 것이다.
마찬가지로, 데이터 신호(DQ)가 0이면, 제1 PMOS 트랜지스터(MP1)는 비활성화되고, 제1 NMOS 트랜지스터(MN1)는 활성화될 것이다. 즉, 제1 PMOS 트랜지스터(MP1)를 비활성화시키기 위하여, PG 신호는 하이 상태를 유지하고, /PG 신호는 로우 상태를 유지할 것이다. 또한, 제1 NMOS 트랜지스터(MN1)를 활성화시키기 위하여, NG 신호는 하이 상태를 유지할 것이다. 따라서, 패드(PD)는 로우 상태일 것이다.
드라이버(25)는 제1 PMOS 트랜지스터(MP1)를 통하여 데이터 버스(42)를 하이 상태로 만들 것이다. 따라서, 본 발명의 제5 실시 예에 따른 드라이버(24)를 포함하는 메모리 컨트롤러(10)는 LPDDR3 전송 방식의 메모리 장치(30)를 제어할 것이다.
도 7a는 본 발명의 제6 실시 예에 따른 드라이버(26)를 도시한 회로도이다.
도 7a를 참조하면, 드라이버(26)는 접지 전압(VSSQ)와 제1 노드(N1) 사이에 연결되며, NG 신호에 의하여 제어되는 제1 NMOS 트랜지스터(MN1), 제1 노드(N1)와 제2 노드(N2) 사이에 연결되며, 전원 전압(VDDQ)이 게이트로 인가되는 제2 NMOS 트랜지스터(MN2), 제2 노드(N2)와 전원 전압(VDDQ) 사이에 연결되며, PG 신호에 의하여 제어되는 제1 PMOS 트랜지스터(MP1) 및 제1 노드(N1)와 제2 노드(N2) 사이에 연결되며, LP 신호에 의하여 제어되는 제2 PMOS 트랜지스터(MP2)를 포함할 것이다.
패드(PD)는 제1 노드(N1)에 연결될 것이다. 또한, 패드(PD)는 제2 PMOS 트랜지스터(MP2)를 통하여 제2 노드(N2)에 연결될 것이다.
LP 신호가 로우 상태이면, 전원 전압(VDDQ)은 제2 NMOS 트랜지스터(MN2)를 통하지 않고, 제1 PMOS 트랜지스터(MP1)를 통하여 패드(PD)로 인가될 것이다. 또한, LP 신호가 하이 상태이면, 전원 전압(VDDQ)은 제2 NMOS 트랜지스터(MN2)를 거쳐 패드(PD)로 인가될 것이다. 즉, LP 신호가 로우 상태이면, 드라이버(25)는 LPDDR3 전송 방식을 지원할 것이다. 또한, LP 신호가 하이 상태이면, 드라이버(25)는 LPDDR4 전송 방식을 지원할 것이다.
도 7b는 도 7a에 도시된 드라이버(26)의 LPDDR3 방식에 따른 동작을 도시한 테이블이다.
도 7a 및 도 7b를 참조하면, 메모리 컨트롤러(10)는 LPDDR3 전송 방식을 지원하기 위하여 LP 신호를 로우 상태로 유지할 것이다. 또한, 제2 NMOS 트랜지스터(MN2)의 게이트에는 전원 전압(VDDQ)이 인가되므로, 제2 NMOS 트랜지스터(MN2)는 항상 활성화된 상태일 것이다.
데이터 신호(DQ)가 1이면, 제1 PMOS 트랜지스터(MP1) 및 제2 PMOS 트랜지스터(MP2)는 활성화될 것이다. 제2 NMOS 트랜지스터(MN2) 및 제2 PMOS 트랜지스터(MP2)는 트랜스미션 게이트의 역할을 할 것이다. 즉, 제1 PMOS 트랜지스터(MP1)의 출력은 트랜스미션 게이트를 거쳐 패드(PD)로 전달될 것이다.
또한, 제1 NMOS 트랜지스터(MN1)는 비활성화될 것이다. 즉, 제1 PMOS 트랜지스터(MP1)를 활성화시키기 위하여, PG 신호는 로우 상태를 유지할 것이다.
제1 PMOS 트랜지스터(MP1)는 활성화되고, 그리고, 제1 NMOS 트랜지스터(MN1)는 비활성화될 것이다. 즉, 제1 PMOS 트랜지스터(MP1)를 활성화시키기 위하여, PG 신호는 로우 상태를 유지할 것이다. 제2 PMOS 트랜지스터(MP2)를 통하여 패드(PD)는 제2 노드(N2)에 직접 연결되므로, 제1 PMOS 트랜지스터(MP1)는 패드(PD)를 통해서 데이터 버스(42)를 하이 상태로 만들 것이다. 또한, 제1 NMOS 트랜지스터(MN1)을 비활성화시키기 위하여, NG 신호는 로우 상태를 유지할 것이다. 따라서, 패드(PD)는 하이 상태일 것이다.
마찬가지로, 데이터 신호(DQ)가 0이면, 제1 PMOS 트랜지스터(MP1) 및 제2 NMOS 트랜지스터(MN2)는 비활성화되고, 제1 NMOS 트랜지스터(MN1)는 활성화될 것이다. 즉, 제1 PMOS 트랜지스터(MP1)를 비활성화시키기 위하여, PG 신호는 하이 상태를 유지할 것이다. 또한, 제1 NMOS 트랜지스터(MN1)를 활성화시키기 위하여, NG 신호는 하이 상태를 유지할 것이다. 따라서, 패드(PD)는 로우 상태일 것이다.
드라이버(26)는 제2 NMOS 트랜지스터(MN2)를 통하여 데이터 버스(42)를 하이 상태로 만들 것이다. 따라서, 본 발명의 제6 실시 예에 따른 드라이버(26)를 포함하는 메모리 컨트롤러(10)는 LPDDR4 전송 방식의 메모리 장치(30)를 제어할 것이다.
도 7c는 도 7a에 도시된 드라이버(26)의 LPDDR4 방식에 따른 동작을 도시한 테이블이다.
도 7a 및 도 7c를 참조하면, 메모리 컨트롤러(10)는 LPDDR4 전송 방식을 지원하기 위하여 LP 신호를 하이 상태로 유지할 것이다. 또한, 제2 NMOS 트랜지스터(MN2)의 게이트에는 전원 전압(VDDQ)이 인가되므로, 제2 NMOS 트랜지스터(MN2)는 항상 활성화된 상태일 것이다.
데이터 신호(DQ)가 1이면, 제1 PMOS 트랜지스터(MP1)는 활성화되고, 그리고, 제1 NMOS 트랜지스터(MN1)는 비활성화될 것이다. 즉, 제1 PMOS 트랜지스터(MP1)를 활성화시키기 위하여, PG 신호는 로우 상태를 유지할 것이다. 제2 PMOS 트랜지스터(MP2)를 통하여 패드(PD)는 제2 노드(N2)에 직접 연결되므로, 제1 PMOS 트랜지스터(MP1)는 패드(PD)를 통해서 데이터 버스(42)를 하이 상태로 만들 것이다. 또한, 제1 NMOS 트랜지스터(MN1)을 비활성화시키기 위하여, NG 신호는 로우 상태를 유지할 것이다. 따라서, 패드(PD)는 하이 상태일 것이다.
마찬가지로, 데이터 신호(DQ)가 0이면, 제1 PMOS 트랜지스터(MP1) 및 제2 NMOS 트랜지스터(MN2)는 비활성화되고, 제1 NMOS 트랜지스터(MN1)는 활성화될 것이다. 즉, 제1 PMOS 트랜지스터(MP1)를 비활성화시키기 위하여, PG 신호는 하이 상태를 유지할 것이다. 또한, 제1 NMOS 트랜지스터(MN1)를 활성화시키기 위하여, NG 신호는 하이 상태를 유지할 것이다. 따라서, 패드(PD)는 로우 상태일 것이다.
드라이버(26)는 제1 PMOS 트랜지스터(MP1)를 통하여 데이터 버스(42)를 하이 상태로 만들 것이다. 따라서, 본 발명의 제6 실시 예에 따른 드라이버(26)를 포함하는 메모리 컨트롤러(10)는 LPDDR3 전송 방식의 메모리 장치(30)를 제어할 것이다.
도 8a는 일반적인 드라이버(27)를 도시한 회로도이다.
도 8a를 참조하면, 드라이버(27)는 접지 전압(VSSQ)와 제1 노드(N1) 사이에 연결되며, NG 신호에 의하여 제어되는 제1 NMOS 트랜지스터(MN1), 제1 노드(N1)와 전원 전압(VDDQ) 사이에 연결되며, PG1 신호에 의하여 제어되는 PMOS 트랜지스터(MP1) 및 제1 노드(N1)와 전원 전압(VDDQ) 사이에 연결되며, PG2 신호에 의하여 제어되는 제2 NMOS 트랜지스터(MN2)를 포함할 것이다. 패드(PD)는 제1 노드(N1)에 연결될 것이다. PG1 신호와 PG2 신호는 서로 독립적일 것이다.
또한, 드라이버(27)는 제1 NMOS 트랜지스터(MN1)와 제1 노드(N1) 사이에 연결된 제1 저항(R1), 제1 노드(N1)와 PMOS 트랜지스터(MP1) 사이에 연결된 제2 저항(R2) 및 제1 노드(N1)와 제2 NMOS 트랜지스터(MN2) 사이에 연결된 제3 저항(R3)을 더 포함할 것이다.
드라이버(27)는 제1 NMOS 트랜지스터(MN1)와 PMOS 트랜지스터(MP1)를 이용하여 LPDDR3 전송 방식을 지원할 것이다. 또한, 드라이버(27)는 제1 NMOS 트랜지스터(MN1)와 제2 NMOS 트랜지스터(MN2)를 이용하여 LPDDR4 전송 방식을 지원할 것이다.
도 8b는 도 8a에 도시된 드라이버(27)의 LPDDR3 방식에 따른 동작을 도시한 테이블이다.
도 8a 및 도 8b를 참조하면, 드라이버(27)는 LPDDR3 전송 방식을 지원하기 위하여, 제2 NMOS 트랜지스터(MN2)는 비활성화된 상태를 유지할 것이다.
데이터 신호(DQ)가 1이면, 풀업 트랜지스터인 PMOS 트랜지스터(MP1)는 활성화되고, 풀다운 트랜지스터인 제1 NMOS 트랜지스터(MN1)는 비활성화될 것이다. PMOS 트랜지스터(MP1)를 활성화시키기 위하여, PG1 신호는 로우 상태를 유지할 것이다. 또한, 제1 NMOS 트랜지스터(MN1)을 비활성화시키기 위하여, NG 신호는 로우 상태를 유지할 것이다. PMOS 트랜지스터(MP1)는 패드(PD)를 통해서 데이터 버스(42)를 하이 상태로 만들 것이다. 즉, 전원 전압(VDDQ)은 제2 경로(P2)를 따라 패드(PD)로 전달될 것이다. 따라서, 패드(PD)는 하이 상태일 것이다.
마찬가지로, 데이터 신호(DQ)가 0이면, 풀업 트랜지스터인 PMOS 트랜지스터(MP1)는 비활성화되고, 풀다운 트랜지스터인 제1 NMOS 트랜지스터(MN1)는 활성화될 것이다. 즉, PMOS 트랜지스터(MP1)를 비활성화시키기 위하여, PG 신호는 하이 상태를 유지할 것이다. 또한, 제1 NMOS 트랜지스터(MN1)를 활성화시키기 위하여, NG 신호는 하이 상태를 유지할 것이다. 따라서, 패드(PD)는 로우 상태일 것이다.
제1 NMOS 트랜지스터(MN1)는 패드(PD)를 통해서 데이터 버스(42)를 로우 상태로 만들 것이다. 드라이버(27)는 LPDDR3 전송 방식의 메모리 장치(30)와 연결될 것이다.
도 8c는 도 8a에 도시된 드라이버(27)의 LPDDR4 방식에 따른 동작을 도시한 테이블이다.
도 8a 및 도 8c를 참조하면, 드라이버(27)는 LPDDR4 전송 방식을 지원하기 위하여, PMOS 트랜지스터(MP1)는 비활성화된 상태를 유지할 것이다.
데이터 신호(DQ)가 1이면, 풀업 트랜지스터인 제2 NMOS 트랜지스터(MN2)는 활성화되고, 풀다운 트랜지스터인 제1 NMOS 트랜지스터(MN1)는 비활성화될 것이다. 제2 NMOS 트랜지스터(MN2)를 활성화시키기 위하여, PG2 신호는 하이 상태를 유지할 것이다. 또한, 제1 NMOS 트랜지스터(MN1)을 비활성화시키기 위하여, NG 신호는 로우 상태를 유지할 것이다. 제2 NMOS 트랜지스터(MN2)는 패드(PD)를 통해서 데이터 버스(42)를 하이 상태로 만들 것이다. 즉, 전원 전압(VDDQ)은 제1 경로(P1)를 따라 패드(PD)로 전달될 것이다. 따라서, 패드(PD)는 하이 상태일 것이다.
마찬가지로, 데이터 신호(DQ)가 0이면, 풀업 트랜지스터인 제2 NMOS 트랜지스터(MN2)는 비활성화되고, 풀다운 트랜지스터인 제1 NMOS 트랜지스터(MN1)는 활성화될 것이다. 즉, 제2 NMOS 트랜지스터(MN2)를 비활성화시키기 위하여, PG2 신호는 로우 상태를 유지할 것이다. 또한, 제1 NMOS 트랜지스터(MN1)를 활성화시키기 위하여, NG 신호는 하이 상태를 유지할 것이다. 따라서, 패드(PD)는 로우 상태일 것이다.
제2 NMOS 트랜지스터(MN2)는 패드(PD)를 통해서 데이터 버스(42)를 로우 상태로 만들 것이다. 드라이버(27)는 LPDDR4 전송 방식의 메모리 장치(30)와 연결될 것이다.
또한, 드라이버(27)는 PMOS 트랜지스터(MP1) 또는 제2 NMOS 트랜지스터(MN2)를 통하여 전원 전압(VDDQ)를 출력할 것이다. 즉, 드라이버(21)는 병렬로 연결된 두 개의 캐패시터로 모델링될 것이다. 따라서, 드라이버(27)는 도 4a 내지 도 7a에 도시된 드라이버(21-26)보다 더 큰 입력 캐패시턴스(Cio)를 가질 것이다.
도 9는 임피던스의 선형성을 도시한 그래프이다.
도 9에 도시된 그래프의 X축은 전압(voltage)을 의미하고, Y축은 전류(ampere)를 의미한다.
전압의 증가에 대하여 전류가 일정하게 증가된다면, 저항(resistor)은 일정한 값을 가질 것이다. 즉, 저항은 선형성을 가질 것이다. 이에 반하여, 캐패시터(capacitor)에 전압을 인가하면, 저전압에서는 전류의 증가가 크고, 고전압에서는 전류의 증가가 낮을 것이다. 즉, 캐패시터는 선형성을 가지지 못할 것이다.
따라서, 본 발명의 제1 내지 제6 실시 예에 따른 드라이버(21-26)에 충분히 큰 저항을 추가하면, 드라이버(21-26)의 임피던스(impedance)는 선형성을 가질 것이다. 드라이버(21-26)에 저항을 추가한 실시 예는 도 10a 내지 15c를 통하여 상세히 설명될 것이다.
도 10a 내지 도 10c은 도 4a에 도시된 드라이버(21)를 변형한 회로도이다.
도 10a를 참조하면, 드라이버(21a)는 접지 전압(VSSQ)와 제1 노드(N1) 사이에 연결되며, NG 신호에 의하여 제어되는 제1 NMOS 트랜지스터(MN1), 제1 노드(N1)와 제2 노드(N2) 사이에 연결되며, /PG 신호에 의하여 제어되는 제2 NMOS 트랜지스터(MN2) 및 제2 노드(N2)와 전원 전압(VDDQ) 사이에 연결되며, PG 신호에 의하여 제어되는 PMOS 트랜지스터(MP1)를 포함할 것이다. PG 신호는 /PG 신호와 서로 반대 위상을 가질 것이다.
또한, 드라이버(21a)는 제1 NMOS 트랜지스터(MN1)와 제1 노드(N1) 사이에 연결된 제1 저항(R1) 및 제2 NMOS 트랜지스터(MN2)와 제2 노드(N2) 사이에 연결된 제2 저항(R2)을 더 포함할 것이다.
패드(PD)는 제1 노드(N1)에 연결될 것이다. 또한, 드라이버(21a)에 메탈 리비젼(MR)이 적용되면, 패드(PD)는 메탈 리비젼(MR)을 통하여 제2 노드(N2)와 연결될 것이다.
데이터가 0인 경우, 접지 전압(VSSQ)는 제1 저항(R1)을 통해서 패드(PD)로 전달될 것이다. 또한, 데이터가 1인 경우, 전원 전압(VDDQ)는 제2 저항(R2)을 통해서 패드(PD)로 전달될 것이다.
제1 및 제2 저항(R1, R2)은 드라이버(21a)의 임피던스의 선형성을 증가시키는 역할을 할 것이다. 따라서, 드라이버(21a)에 메탈 리비젼(MR)이 적용 안된 경우 LPDDR4 전송 방식에서 드라이버(21a)는 선형성을 가질 것이다.
도 10b를 참조하면, 드라이버(21b)는 접지 전압(VSSQ)와 제1 노드(N1) 사이에 연결되며, NG 신호에 의하여 제어되는 제1 NMOS 트랜지스터(MN1), 제1 노드(N1)와 제2 노드(N2) 사이에 연결되며, /PG 신호에 의하여 제어되는 제2 NMOS 트랜지스터(MN2) 및 제2 노드(N2)와 전원 전압(VDDQ) 사이에 연결되며, PG 신호에 의하여 제어되는 PMOS 트랜지스터(MP1)를 포함할 것이다. PG 신호는 /PG 신호와 서로 반대 위상을 가질 것이다.
또한, 드라이버(21b)는 제1 NMOS 트랜지스터(MN1)와 제1 노드(N1) 사이에 연결된 제1 저항(R1) 및 제2 노드(N2)와 PMOS 트랜지스터(MP1)사이에 연결된 제3 저항(R3)을 더 포함할 것이다.
패드(PD)는 제1 노드(N1)에 연결될 것이다. 또한, 드라이버(21b)에 메탈 리비젼(MR)이 적용되면, 패드(PD)는 메탈 리비젼(MR)을 통하여 제2 노드(N2)와 연결될 것이다.
데이터가 0인 경우, 접지 전압(VSSQ)는 제1 저항(R1)을 통해서 패드(PD)로 전달될 것이다. 또한, 데이터가 1인 경우, 전원 전압(VDDQ)는 제3 저항(R3)을 통해서 패드(PD)로 전달될 것이다.
제1 및 제3 저항(R1, R3)은 드라이버(21b)의 임피던스의 선형성을 증가시키는 역할을 할 것이다. 따라서, 드라이버(21b)에 메탈 리비젼(MR)이 적용된 경우 LPDDR3 전송 방식에서 드라이버(21b)는 선형성을 가질 것이다.
도 10c를 참조하면, 드라이버(21c)는 접지 전압(VSSQ)와 제1 노드(N1) 사이에 연결되며, NG 신호에 의하여 제어되는 제1 NMOS 트랜지스터(MN1), 제1 노드(N1)와 제2 노드(N2) 사이에 연결되며, /PG 신호에 의하여 제어되는 제2 NMOS 트랜지스터(MN2) 및 제2 노드(N2)와 전원 전압(VDDQ) 사이에 연결되며, PG 신호에 의하여 제어되는 PMOS 트랜지스터(MP1)를 포함할 것이다. PG 신호는 /PG 신호와 서로 반대 위상을 가질 것이다.
또한, 드라이버(21c)는 제1 NMOS 트랜지스터(MN1)와 제1 노드(N1) 사이에 연결된 제1 저항(R1), 제2 NMOS 트랜지스터(MN2)와 제2 노드(N2) 사이에 연결된 제2 저항(R2) 및 제2 노드(N2)와 PMOS 트랜지스터(MP1)사이에 연결된 제3 저항(R3)을 더 포함할 것이다.
패드(PD)는 제1 노드(N1)에 연결될 것이다. 또한, 드라이버(21a)에 메탈 리비젼(MR)이 적용되면, 패드(PD)는 메탈 리비젼(MR)을 통하여 제2 노드(N2)와 연결될 것이다.
제1 내지 제3 저항(R1-R3)은 드라이버(21c)의 임피던스의 선형성을 증가시키는 역할을 할 것이다. 구체적으로, 드라이버(21c)에 메탈 리비젼(MR)이 적용된 경우 LPDDR3 전송 방식에서 드라이버(21c)는 선형성을 가질 것이다. 또한, 드라이버(21c)에 메탈 리비젼(MR)이 적용 안된 경우 LPDDR4 전송 방식에서 드라이버(21c)는 선형성을 가질 것이다.
제1 내지 제3 저항(R1-R3)을 가지는 드라이버(21c)는 제1 및 제2 저항(R1, R2)을 포함한 드라이버(21a) 또는 제1 및 제3 저항(R1, R3)을 포함한 드라이버(21b)보다 더 큰 칩 사이즈를 가질 것이다.
도 11a 내지 도 11c은 도 4e에 도시된 드라이버(22)를 변형한 회로도이다.
도 11a를 참조하면, 드라이버(22a)는 접지 전압(VSSQ)와 제1 노드(N1) 사이에 연결되며, NG 신호에 의하여 제어되는 제1 NMOS 트랜지스터(MN1), 제1 노드(N1)와 제2 노드(N2) 사이에 연결되며, /PG 신호에 의하여 제어되는 제2 NMOS 트랜지스터(MN2) 및 제2 노드(N2)와 전원 전압(VDDQ) 사이에 연결되며, PG 신호에 의하여 제어되는 PMOS 트랜지스터(MP1)를 포함할 것이다. PG 신호는 /PG 신호와 서로 반대 위상을 가질 것이다.
또한, 드라이버(22a)는 제1 NMOS 트랜지스터(MN1)와 제1 노드(N1) 사이에 연결된 제1 저항(R1) 및 제2 NMOS 트랜지스터(MN2)와 제2 노드(N2) 사이에 연결된 제2 저항(R2)을 더 포함할 것이다.
패드(PD)는 제1 노드(N1)에 연결될 것이다. 또한, 패드(PD)는 안티퓨즈(AF)를 통하여 제2 노드(N2)와 연결될 것이다.
데이터가 0인 경우, 접지 전압(VSSQ)는 제1 저항(R1)을 통해서 패드(PD)로 전달될 것이다. 또한, 데이터가 1인 경우, 전원 전압(VDDQ)는 제2 저항(R2)을 통해서 패드(PD)로 전달될 것이다.
제1 및 제2 저항(R1, R2)은 드라이버(22a)의 임피던스의 선형성을 증가시키는 역할을 할 것이다. 따라서, 안티 퓨즈(AF)가 퓨징되지 않은 경우, LPDDR4 전송 방식에서 드라이버(22a)는 선형성을 가질 것이다.
도 11b를 참조하면, 드라이버(22b)는 접지 전압(VSSQ)와 제1 노드(N1) 사이에 연결되며, NG 신호에 의하여 제어되는 제1 NMOS 트랜지스터(MN1), 제1 노드(N1)와 제2 노드(N2) 사이에 연결되며, /PG 신호에 의하여 제어되는 제2 NMOS 트랜지스터(MN2) 및 제2 노드(N2)와 전원 전압(VDDQ) 사이에 연결되며, PG 신호에 의하여 제어되는 PMOS 트랜지스터(MP1)를 포함할 것이다. PG 신호는 /PG 신호와 서로 반대 위상을 가질 것이다.
또한, 드라이버(22b)는 제1 NMOS 트랜지스터(MN1)와 제1 노드(N1) 사이에 연결된 제1 저항(R1) 및 제2 노드(N2)와 PMOS 트랜지스터(MP1)사이에 연결된 제3 저항(R3)을 더 포함할 것이다.
패드(PD)는 제1 노드(N1)에 연결될 것이다. 또한, 안티 퓨즈(AF)가 퓨징된 경우, 패드(PD)는 안티 퓨즈(AF)을 통하여 제2 노드(N2)와 연결될 것이다.
데이터가 0인 경우, 접지 전압(VSSQ)는 제1 저항(R1)을 통해서 패드(PD)로 전달될 것이다. 또한, 데이터가 1인 경우, 전원 전압(VDDQ)는 제3 저항(R3)을 통해서 패드(PD)로 전달될 것이다.
제1 및 제3 저항(R1, R3)은 드라이버(22b)의 임피던스의 선형성을 증가시키는 역할을 할 것이다. 따라서, 안티 퓨즈(AF)가 퓨징된 경우, LPDDR3 전송 방식에서 드라이버(22b)는 선형성을 가질 것이다.
도 11c를 참조하면, 드라이버(22c)는 접지 전압(VSSQ)와 제1 노드(N1) 사이에 연결되며, NG 신호에 의하여 제어되는 제1 NMOS 트랜지스터(MN1), 제1 노드(N1)와 제2 노드(N2) 사이에 연결되며, /PG 신호에 의하여 제어되는 제2 NMOS 트랜지스터(MN2) 및 제2 노드(N2)와 전원 전압(VDDQ) 사이에 연결되며, PG 신호에 의하여 제어되는 PMOS 트랜지스터(MP1)를 포함할 것이다. PG 신호는 /PG 신호와 서로 반대 위상을 가질 것이다.
또한, 드라이버(22c)는 제1 NMOS 트랜지스터(MN1)와 제1 노드(N1) 사이에 연결된 제1 저항(R1), 제2 NMOS 트랜지스터(MN2)와 제2 노드(N2) 사이에 연결된 제2 저항(R2) 및 제2 노드(N2)와 PMOS 트랜지스터(MP1)사이에 연결된 제3 저항(R3)을 더 포함할 것이다.
패드(PD)는 제1 노드(N1)에 연결될 것이다. 또한, 안티 퓨즈(AF)가 퓨징된 경우, 패드(PD)는 안티 퓨즈(AF)을 통하여 제2 노드(N2)와 연결될 것이다.
제1 내지 제3 저항(R1-R3)은 드라이버(22c)의 임피던스의 선형성을 증가시키는 역할을 할 것이다. 구체적으로, 안티 퓨즈(AF)가 퓨징 안된 경우, LPDDR3 전송 방식에서 드라이버(21c)는 선형성을 가질 것이다. 또한, 안티 퓨즈(AF)가 퓨징된 경우, LPDDR4 전송 방식에서 드라이버(22c)는 선형성을 가질 것이다.
제1 내지 제3 저항(R1-R3)을 가지는 드라이버(22c)는 제1 및 제2 저항(R1, R2)을 포함한 드라이버(22a) 또는 제1 및 제3 저항(R1, R3)을 포함한 드라이버(22b)보다 더 큰 칩 사이즈를 가질 것이다.
도 12a 내지 도 12c은 도 5a에 도시된 드라이버(23)를 변형한 회로도이다.
도 12a를 참조하면, 드라이버(23a)는 접지 전압(VSSQ)와 제1 노드(N1) 사이에 연결되며, NG 신호에 의하여 제어되는 제1 NMOS 트랜지스터(MN1), 제1 노드(N1)와 제2 노드(N2) 사이에 연결되며, 전원 전압(VDDQ)이 게이트로 인가되는 제2 NMOS 트랜지스터(MN2) 및 제2 노드(N2)와 전원 전압(VDDQ) 사이에 연결되며, PG 신호에 의하여 제어되는 PMOS 트랜지스터(MP1)를 포함할 것이다.
또한, 드라이버(23a)는 제1 NMOS 트랜지스터(MN1)와 제1 노드(N1) 사이에 연결된 제1 저항(R1) 및 제2 NMOS 트랜지스터(MN2)와 제2 노드(N2) 사이에 연결된 제2 저항(R2)을 더 포함할 것이다.
패드(PD)는 제1 노드(N1)에 연결될 것이다. 또한, 드라이버(21a)에 메탈 리비젼(MR)이 적용되면, 패드(PD)는 메탈 리비젼(MR)을 통하여 제2 노드(N2)와 연결될 것이다.
데이터가 0인 경우, 접지 전압(VSSQ)는 제1 저항(R1)을 통해서 패드(PD)로 전달될 것이다. 또한, 데이터가 1인 경우, 전원 전압(VDDQ)는 제2 저항(R2)을 통해서 패드(PD)로 전달될 것이다.
제1 및 제2 저항(R1, R2)은 드라이버(23a)의 임피던스의 선형성을 증가시키는 역할을 할 것이다. 따라서, 드라이버(23a)에 메탈 리비젼(MR)이 적용 안된 경우 LPDDR4 전송 방식에서 드라이버(23a)는 선형성을 가질 것이다.
도 12b를 참조하면, 드라이버(23b)는 접지 전압(VSSQ)와 제1 노드(N1) 사이에 연결되며, NG 신호에 의하여 제어되는 제1 NMOS 트랜지스터(MN1), 제1 노드(N1)와 제2 노드(N2) 사이에 연결되며, 전원 전압(VDDQ)이 게이트로 인가되는 제2 NMOS 트랜지스터(MN2) 및 제2 노드(N2)와 전원 전압(VDDQ) 사이에 연결되며, PG 신호에 의하여 제어되는 PMOS 트랜지스터(MP1)를 포함할 것이다.
또한, 드라이버(23b)는 제1 NMOS 트랜지스터(MN1)와 제1 노드(N1) 사이에 연결된 제1 저항(R1) 및 제2 노드(N2)와 PMOS 트랜지스터(MP1)사이에 연결된 제3 저항(R3)을 더 포함할 것이다.
패드(PD)는 제1 노드(N1)에 연결될 것이다. 또한, 드라이버(23b)에 메탈 리비젼(MR)이 적용되면, 패드(PD)는 메탈 리비젼(MR)을 통하여 제2 노드(N2)와 연결될 것이다.
데이터가 0인 경우, 접지 전압(VSSQ)는 제1 저항(R1)을 통해서 패드(PD)로 전달될 것이다. 또한, 데이터가 1인 경우, 전원 전압(VDDQ)는 제3 저항(R3)을 통해서 패드(PD)로 전달될 것이다.
제1 및 제3 저항(R1, R3)은 드라이버(23b)의 임피던스의 선형성을 증가시키는 역할을 할 것이다. 따라서, 드라이버(23b)에 메탈 리비젼(MR)이 적용된 경우 LPDDR3 전송 방식에서 드라이버(23b)는 선형성을 가질 것이다.
도 12c를 참조하면, 드라이버(23c)는 접지 전압(VSSQ)와 제1 노드(N1) 사이에 연결되며, NG 신호에 의하여 제어되는 제1 NMOS 트랜지스터(MN1), 제1 노드(N1)와 제2 노드(N2) 사이에 연결되며, 전원 전압(VDDQ)이 게이트로 인가되는 제2 NMOS 트랜지스터(MN2) 및 제2 노드(N2)와 전원 전압(VDDQ) 사이에 연결되며, PG 신호에 의하여 제어되는 PMOS 트랜지스터(MP1)를 포함할 것이다.
또한, 드라이버(23c)는 제1 NMOS 트랜지스터(MN1)와 제1 노드(N1) 사이에 연결된 제1 저항(R1), 제2 NMOS 트랜지스터(MN2)와 제2 노드(N2) 사이에 연결된 제2 저항(R2) 및 제2 노드(N2)와 PMOS 트랜지스터(MP1)사이에 연결된 제3 저항(R3)을 더 포함할 것이다.
패드(PD)는 제1 노드(N1)에 연결될 것이다. 또한, 드라이버(23a)에 메탈 리비젼(MR)이 적용되면, 패드(PD)는 메탈 리비젼(MR)을 통하여 제2 노드(N2)와 연결될 것이다.
제1 내지 제3 저항(R1-R3)은 드라이버(23c)의 임피던스의 선형성을 증가시키는 역할을 할 것이다. 구체적으로, 드라이버(23c)에 메탈 리비젼(MR)이 적용된 경우 LPDDR3 전송 방식에서 드라이버(23c)는 선형성을 가질 것이다. 또한, 드라이버(23c)에 메탈 리비젼(MR)이 적용 안된 경우 LPDDR4 전송 방식에서 드라이버(23c)는 선형성을 가질 것이다.
제1 내지 제3 저항(R1-R3)을 가지는 드라이버(23c)는 제1 및 제2 저항(R1, R2)을 포함한 드라이버(23a) 또는 제1 및 제3 저항(R1, R3)을 포함한 드라이버(23b)보다 더 큰 칩 사이즈를 가질 것이다.
도 13a 내지 도 13c은 도 5e에 도시된 드라이버(24)를 변형한 회로도이다.
도 13a를 참조하면, 드라이버(24a)는 접지 전압(VSSQ)와 제1 노드(N1) 사이에 연결되며, NG 신호에 의하여 제어되는 제1 NMOS 트랜지스터(MN1), 제1 노드(N1)와 제2 노드(N2) 사이에 연결되며, 전원 전압(VDDQ)이 게이트로 인가되는 제2 NMOS 트랜지스터(MN2) 및 제2 노드(N2)와 전원 전압(VDDQ) 사이에 연결되며, PG 신호에 의하여 제어되는 PMOS 트랜지스터(MP1)를 포함할 것이다.
또한, 드라이버(24a)는 제1 NMOS 트랜지스터(MN1)와 제1 노드(N1) 사이에 연결된 제1 저항(R1) 및 제2 NMOS 트랜지스터(MN2)와 제2 노드(N2) 사이에 연결된 제2 저항(R2)을 더 포함할 것이다.
패드(PD)는 제1 노드(N1)에 연결될 것이다. 또한, 패드(PD)는 안티 퓨즈(AF)를 통하여 제2 노드(N2)와 연결될 것이다.
데이터가 0인 경우, 접지 전압(VSSQ)는 제1 저항(R1)을 통해서 패드(PD)로 전달될 것이다. 또한, 데이터가 1인 경우, 전원 전압(VDDQ)는 제2 저항(R2)을 통해서 패드(PD)로 전달될 것이다.
제1 및 제2 저항(R1, R2)은 드라이버(24a)의 임피던스의 선형성을 증가시키는 역할을 할 것이다. 따라서, 안티 퓨즈(AF)가 퓨징되지 않은 경우, LPDDR4 전송 방식에서 드라이버(24a)는 선형성을 가질 것이다.
도 13b를 참조하면, 드라이버(24b)는 접지 전압(VSSQ)와 제1 노드(N1) 사이에 연결되며, NG 신호에 의하여 제어되는 제1 NMOS 트랜지스터(MN1), 제1 노드(N1)와 제2 노드(N2) 사이에 연결되며, 전원 전압(VDDQ)이 게이트로 인가되는 제2 NMOS 트랜지스터(MN2) 및 제2 노드(N2)와 전원 전압(VDDQ) 사이에 연결되며, PG 신호에 의하여 제어되는 PMOS 트랜지스터(MP1)를 포함할 것이다.
또한, 드라이버(24b)는 제1 NMOS 트랜지스터(MN1)와 제1 노드(N1) 사이에 연결된 제1 저항(R1) 및 제2 노드(N2)와 PMOS 트랜지스터(MP1)사이에 연결된 제3 저항(R3)을 더 포함할 것이다.
데이터가 0인 경우, 접지 전압(VSSQ)는 제1 저항(R1)을 통해서 패드(PD)로 전달될 것이다. 또한, 데이터가 1인 경우, 전원 전압(VDDQ)는 제3 저항(R3)을 통해서 패드(PD)로 전달될 것이다.
패드(PD)는 제1 노드(N1)에 연결될 것이다. 또한, 안티 퓨즈(AF)가 퓨징된 경우, 패드(PD)는 안티 퓨즈(AF)을 통하여 제2 노드(N2)와 연결될 것이다.
제1 및 제3 저항(R1, R3)은 드라이버(24b)의 임피던스의 선형성을 증가시키는 역할을 할 것이다. 따라서, 안티 퓨즈(AF)가 퓨징된 경우, LPDDR3 전송 방식에서 드라이버(24b)는 선형성을 가질 것이다.
도 13c를 참조하면, 드라이버(24c)는 접지 전압(VSSQ)와 제1 노드(N1) 사이에 연결되며, NG 신호에 의하여 제어되는 제1 NMOS 트랜지스터(MN1), 제1 노드(N1)와 제2 노드(N2) 사이에 연결되며, 전원 전압(VDDQ)이 게이트로 인가되는 제2 NMOS 트랜지스터(MN2) 및 제2 노드(N2)와 전원 전압(VDDQ) 사이에 연결되며, PG 신호에 의하여 제어되는 PMOS 트랜지스터(MP1)를 포함할 것이다.
또한, 드라이버(24c)는 제1 NMOS 트랜지스터(MN1)와 제1 노드(N1) 사이에 연결된 제1 저항(R1), 제2 NMOS 트랜지스터(MN2)와 제2 노드(N2) 사이에 연결된 제2 저항(R2) 및 제2 노드(N2)와 PMOS 트랜지스터(MP1)사이에 연결된 제3 저항(R3)을 더 포함할 것이다.
패드(PD)는 제1 노드(N1)에 연결될 것이다. 또한, 안티 퓨즈(AF)가 퓨징된 경우, 패드(PD)는 안티 퓨즈(AF)을 통하여 제2 노드(N2)와 연결될 것이다.
제1 내지 제3 저항(R1-R3)은 드라이버(24c)의 임피던스의 선형성을 증가시키는 역할을 할 것이다. 구체적으로, 안티 퓨즈(AF)가 퓨징 안된 경우, LPDDR3 전송 방식에서 드라이버(24c)는 선형성을 가질 것이다. 또한, 안티 퓨즈(AF)가 퓨징된 경우, LPDDR4 전송 방식에서 드라이버(24c)는 선형성을 가질 것이다.
제1 내지 제3 저항(R1-R3)을 가지는 드라이버(24c)는 제1 및 제2 저항(R1, R2)을 포함한 드라이버(24a) 또는 제1 및 제3 저항(R1, R3)을 포함한 드라이버(24b)보다 더 큰 칩 사이즈를 가질 것이다.
도 14a 내지 도 14c은 도 6a에 도시된 드라이버(25)를 변형한 회로도이다.
도 14a를 참조하면, 드라이버(25a)는 접지 전압(VSSQ)와 제1 노드(N1) 사이에 연결되며, NG 신호에 의하여 제어되는 제1 NMOS 트랜지스터(MN1), 제1 노드(N1)와 제2 노드(N2) 사이에 연결되며, /PG 신호에 의하여 제어되는 제2 NMOS 트랜지스터(MN2), 제2 노드(N2)와 전원 전압(VDDQ) 사이에 연결되며, PG 신호에 의하여 제어되는 제1 PMOS 트랜지스터(MP1) 및 제1 노드(N1)와 제2 노드(N2) 사이에 연결되며, LP 신호에 의하여 제어되는 제2 PMOS 트랜지스터(MP2)를 포함할 것이다.
또한, 드라이버(25a)는 제1 NMOS 트랜지스터(MN1)와 제1 노드(N1) 사이에 연결된 제1 저항(R1) 및 제2 NMOS 트랜지스터(MN2)와 제2 노드(N2) 사이에 연결된 제2 저항(R2)을 더 포함할 것이다.
패드(PD)는 제1 노드(N1)에 연결될 것이다. 또한, LP 신호가 로우 상태이면, 패드(PD)는 제2 PMOS 트랜지스터(MP2)를 통하여 제2 노드(N2)와 연결될 것이다.
데이터가 0인 경우, 접지 전압(VSSQ)는 제1 저항(R1)을 통해서 패드(PD)로 전달될 것이다. 또한, 데이터가 1인 경우, 전원 전압(VDDQ)는 제2 저항(R2)을 통해서 패드(PD)로 전달될 것이다.
제1 및 제2 저항(R1, R2)은 드라이버(25a)의 임피던스의 선형성을 증가시키는 역할을 할 것이다. 따라서, LP 신호가 하이 상태이면, LPDDR4 전송 방식에서 드라이버(25a)는 선형성을 가질 것이다.
도 14b를 참조하면, 드라이버(25b)는 접지 전압(VSSQ)와 제1 노드(N1) 사이에 연결되며, NG 신호에 의하여 제어되는 제1 NMOS 트랜지스터(MN1), 제1 노드(N1)와 제2 노드(N2) 사이에 연결되며, /PG 신호에 의하여 제어되는 제2 NMOS 트랜지스터(MN2), 제2 노드(N2)와 전원 전압(VDDQ) 사이에 연결되며, PG 신호에 의하여 제어되는 제1 PMOS 트랜지스터(MP1) 및 제1 노드(N1)와 제2 노드(N2) 사이에 연결되며, LP 신호에 의하여 제어되는 제2 PMOS 트랜지스터(MP2)를 포함할 것이다. PG 신호는 /PG 신호와 서로 반대 위상을 가질 것이다.
또한, 드라이버(25b)는 제1 NMOS 트랜지스터(MN1)와 제1 노드(N1) 사이에 연결된 제1 저항(R1) 및 제2 노드(N2)와 PMOS 트랜지스터(MP1)사이에 연결된 제3 저항(R3)을 더 포함할 것이다.
패드(PD)는 제1 노드(N1)에 연결될 것이다. 또한, LP 신호가 로우 상태이면, 패드(PD)는 제2 PMOS 트랜지스터(MP2)를 통하여 제2 노드(N2)와 연결될 것이다.
데이터가 0인 경우, 접지 전압(VSSQ)는 제1 저항(R1)을 통해서 패드(PD)로 전달될 것이다. 또한, 데이터가 1인 경우, 전원 전압(VDDQ)는 제3 저항(R3)을 통해서 패드(PD)로 전달될 것이다.
제1 및 제3 저항(R1, R3)은 드라이버(25b)의 임피던스의 선형성을 증가시키는 역할을 할 것이다. 따라서, LP 신호가 로우 상태이면, LPDDR3 전송 방식에서 드라이버(25b)는 선형성을 가질 것이다.
도 14c를 참조하면, 드라이버(25c)는 접지 전압(VSSQ)와 제1 노드(N1) 사이에 연결되며, NG 신호에 의하여 제어되는 제1 NMOS 트랜지스터(MN1), 제1 노드(N1)와 제2 노드(N2) 사이에 연결되며, /PG 신호에 의하여 제어되는 제2 NMOS 트랜지스터(MN2), 제2 노드(N2)와 전원 전압(VDDQ) 사이에 연결되며, PG 신호에 의하여 제어되는 제1 PMOS 트랜지스터(MP1) 및 제1 노드(N1)와 제2 노드(N2) 사이에 연결되며, LP 신호에 의하여 제어되는 제2 PMOS 트랜지스터(MP2)를 포함할 것이다. PG 신호는 /PG 신호와 서로 반대 위상을 가질 것이다.
또한, 드라이버(25c)는 제1 NMOS 트랜지스터(MN1)와 제1 노드(N1) 사이에 연결된 제1 저항(R1), 제2 NMOS 트랜지스터(MN2)와 제2 노드(N2) 사이에 연결된 제2 저항(R2) 및 제2 노드(N2)와 PMOS 트랜지스터(MP1)사이에 연결된 제3 저항(R3)을 더 포함할 것이다.
패드(PD)는 제1 노드(N1)에 연결될 것이다. 또한, LP 신호가 로우 상태이면, 패드(PD)는 제2 PMOS 트랜지스터(MP2)를 통하여 제2 노드(N2)와 연결될 것이다.
제1 내지 제3 저항(R1-R3)은 드라이버(25c)의 임피던스의 선형성을 증가시키는 역할을 할 것이다. 구체적으로, LP 신호가 하이 상태이면, LPDDR3 전송 방식에서 드라이버(25c)는 선형성을 가질 것이다. 또한, LP 신호가 로우 상태이면, LPDDR4 전송 방식에서 드라이버(25c)는 선형성을 가질 것이다.
제1 내지 제3 저항(R1-R3)을 가지는 드라이버(25c)는 제1 및 제2 저항(R1, R2)을 포함한 드라이버(25a) 또는 제1 및 제3 저항(R1, R3)을 포함한 드라이버(25b)보다 더 큰 칩 사이즈를 가질 것이다.
도 15a 내지 도 15c은 도 7a에 도시된 드라이버(26)를 변형한 회로도이다.
도 15a를 참조하면, 드라이버(26a)는 접지 전압(VSSQ)와 제1 노드(N1) 사이에 연결되며, NG 신호에 의하여 제어되는 제1 NMOS 트랜지스터(MN1), 제1 노드(N1)와 제2 노드(N2) 사이에 연결되며, 전원 전압(VDDQ)이 게이트로 인가되는 제2 NMOS 트랜지스터(MN2), 제2 노드(N2)와 전원 전압(VDDQ) 사이에 연결되며, PG 신호에 의하여 제어되는 제1 PMOS 트랜지스터(MP1) 및 제1 노드(N1)와 제2 노드(N2) 사이에 연결되며, LP 신호에 의하여 제어되는 제2 PMOS 트랜지스터(MP2)를 포함할 것이다.
또한, 드라이버(26a)는 제1 NMOS 트랜지스터(MN1)와 제1 노드(N1) 사이에 연결된 제1 저항(R1) 및 제2 NMOS 트랜지스터(MN2)와 제2 노드(N2) 사이에 연결된 제2 저항(R2)을 더 포함할 것이다.
패드(PD)는 제1 노드(N1)에 연결될 것이다. 또한, LP 신호가 로우 상태이면, 패드(PD)는 제2 PMOS 트랜지스터(MP2)를 통하여 제2 노드(N2)와 연결될 것이다.
데이터가 0인 경우, 접지 전압(VSSQ)는 제1 저항(R1)을 통해서 패드(PD)로 전달될 것이다. 또한, 데이터가 1인 경우, 전원 전압(VDDQ)는 제2 저항(R2)을 통해서 패드(PD)로 전달될 것이다.
제1 및 제2 저항(R1, R2)은 드라이버(26a)의 임피던스의 선형성을 증가시키는 역할을 할 것이다. 따라서, LP 신호가 하이 상태이면, LPDDR4 전송 방식에서 드라이버(26a)는 선형성을 가질 것이다.
도 15b를 참조하면, 드라이버(26b)는 접지 전압(VSSQ)와 제1 노드(N1) 사이에 연결되며, NG 신호에 의하여 제어되는 제1 NMOS 트랜지스터(MN1), 제1 노드(N1)와 제2 노드(N2) 사이에 연결되며, 전원 전압(VDDQ)이 게이트로 인가되는 제2 NMOS 트랜지스터(MN2), 제2 노드(N2)와 전원 전압(VDDQ) 사이에 연결되며, PG 신호에 의하여 제어되는 제1 PMOS 트랜지스터(MP1) 및 제1 노드(N1)와 제2 노드(N2) 사이에 연결되며, LP 신호에 의하여 제어되는 제2 PMOS 트랜지스터(MP2)를 포함할 것이다.
또한, 드라이버(26b)는 제1 NMOS 트랜지스터(MN1)와 제1 노드(N1) 사이에 연결된 제1 저항(R1) 및 제2 노드(N2)와 PMOS 트랜지스터(MP1)사이에 연결된 제3 저항(R3)을 더 포함할 것이다.
패드(PD)는 제1 노드(N1)에 연결될 것이다. 또한, LP 신호가 로우 상태이면, 패드(PD)는 제2 PMOS 트랜지스터(MP2)를 통하여 제2 노드(N2)와 연결될 것이다.
데이터가 0인 경우, 접지 전압(VSSQ)는 제1 저항(R1)을 통해서 패드(PD)로 전달될 것이다. 또한, 데이터가 1인 경우, 전원 전압(VDDQ)는 제3 저항(R3)을 통해서 패드(PD)로 전달될 것이다.
제1 및 제3 저항(R1, R3)은 드라이버(26b)의 임피던스의 선형성을 증가시키는 역할을 할 것이다. 따라서, LP 신호가 로우 상태이면, LPDDR3 전송 방식에서 드라이버(26b)는 선형성을 가질 것이다.
도 15c를 참조하면, 드라이버(26c)는 접지 전압(VSSQ)와 제1 노드(N1) 사이에 연결되며, NG 신호에 의하여 제어되는 제1 NMOS 트랜지스터(MN1), 제1 노드(N1)와 제2 노드(N2) 사이에 연결되며, 전원 전압(VDDQ)이 게이트로 인가되는 제2 NMOS 트랜지스터(MN2), 제2 노드(N2)와 전원 전압(VDDQ) 사이에 연결되며, PG 신호에 의하여 제어되는 제1 PMOS 트랜지스터(MP1) 및 제1 노드(N1)와 제2 노드(N2) 사이에 연결되며, LP 신호에 의하여 제어되는 제2 PMOS 트랜지스터(MP2)를 포함할 것이다.
또한, 드라이버(26c)는 제1 NMOS 트랜지스터(MN1)와 제1 노드(N1) 사이에 연결된 제1 저항(R1), 제2 NMOS 트랜지스터(MN2)와 제2 노드(N2) 사이에 연결된 제2 저항(R2) 및 제2 노드(N2)와 PMOS 트랜지스터(MP1)사이에 연결된 제3 저항(R3)을 더 포함할 것이다.
패드(PD)는 제1 노드(N1)에 연결될 것이다. 또한, LP 신호가 로우 상태이면, 패드(PD)는 제2 PMOS 트랜지스터(MP2)를 통하여 제2 노드(N2)와 연결될 것이다.
제1 내지 제3 저항(R1-R3)은 드라이버(26c)의 임피던스의 선형성을 증가시키는 역할을 할 것이다. 구체적으로, LP 신호가 하이 상태이면, LPDDR3 전송 방식에서 드라이버(26c)는 선형성을 가질 것이다. 또한, LP 신호가 로우 상태이면, LPDDR4 전송 방식에서 드라이버(26c)는 선형성을 가질 것이다.
제1 내지 제3 저항(R1-R3)을 가지는 드라이버(26c)는 제1 및 제2 저항(R1, R2)을 포함한 드라이버(26a) 또는 제1 및 제3 저항(R1, R3)을 포함한 드라이버(26b)보다 더 큰 칩 사이즈를 가질 것이다.
도 16은 도 1에 도시된 메모리 컨트롤러(10)를 포함하는 컴퓨터 시스템(210)의 일 실시 예를 나타낸다.
도 16을 참조하면, 컴퓨터 시스템(210)은 메모리 장치(211), 메모리 장치(211)을 제어하는 메모리 컨트롤러(212), 무선 송수신기(213), 안테나(214), 애플리케이션 프로세서(215), 입력 장치(216) 및 디스플레이(217)를 포함한다.
무선 송수신기(213)는 안테나(214)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(213)는 안테나(214)를 통하여 수신된 무선 신호를 애플리케이션 프로세서(215)에서 처리될 수 있는 신호로 변경할 수 있다.
따라서, 애플리케이션 프로세서(215)는 무선 송수신기(213)로부터 출력된 신호를 처리하고 처리된 신호를 디스플레이(217)로 전송할 수 있다. 또한, 무선 송수신기(213)는 애플리케이션 프로세서(215)으로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(214)를 통하여 외부 장치로 출력할 수 있다.
입력 장치(216)는 애플리케이션 프로세서(215)의 동작을 제어하기 위한 제어 신호 또는 애플리케이션 프로세서(215)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드 (touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
실시 예에 따라, 메모리 장치(211)의 동작을 제어할 수 있는 메모리 컨트롤러(212)는 애플리케이션 프로세서(215)의 일부로서 구현될 수 있고 또한 애플리케이션 프로세서(215)와 별도의 칩으로 구현될 수 있다.
또한, 메모리 컨트롤러(212)는 도 1에 도시된 메모리 컨트롤러(10)로 구현될 수 있다.
도 17은 도 1에 도시된 메모리 컨트롤러(10)를 포함하는 컴퓨터 시스템(220)의 다른 실시 예를 나타낸다.
도 17을 참조하면, 컴퓨터 시스템(220)은 PC(personal computer), 네트워크 서버(Network Server), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA (personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
컴퓨터 시스템(220)은 메모리 장치(221)와 메모리 장치(221)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(222), 애플리케이션 프로세서(223), 입력 장치(224) 및 디스플레이(225)를 포함한다.
애플리케이션 프로세서(223)는 입력 장치(224)를 통하여 입력된 데이터에 따라 메모리 장치(221)에 저장된 데이터를 디스플레이(225)를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(224)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다. 애플리케이션 프로세서(223)는 컴퓨터 시스템(220)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(222)의 동작을 제어할 수 있다.
실시 예에 따라 메모리 장치(221)의 동작을 제어할 수 있는 메모리 컨트롤러(222)는 애플리케이션 프로세서(223)의 일부로서 구현될 수 있고 또한 애플리케이션 프로세서(223)와 별도의 칩으로 구현될 수 있다.
또한, 메모리 컨트롤러(222)는 도 1에 도시된 메모리 컨트롤러(10)로 구현될 수 있다.
도 18는 도 1에 도시된 메모리 컨트롤러(10)를 포함하는 컴퓨터 시스템(230)의 또 다른 실시 예를 나타낸다.
도 18을 참조하면, 컴퓨터 시스템(230)은 이미지 처리 장치(Image Process Device), 예컨대 디지털 카메라 또는 디지털 카메라가 부착된 이동 전화기, 스마트 폰(smart phone) 또는 테블릿(tablet) 으로 구현될 수 있다.
컴퓨터 시스템(230)은 메모리 장치(231)와 메모리 장치(231)의 데이터 처리 동작, 예컨대 라이트(write) 동작 또는 리드(read) 동작을 제어할 수 있는 메모리 컨트롤러(232)를 포함한다. 또한, 컴퓨터 시스템(230)은 애플리케이션 프로세서(233), 이미지 센서(234) 및 디스플레이(235)을 더 포함한다.
컴퓨터 시스템(230)의 이미지 센서(234)는 광학 이미지를 디지털 신호들로 변환하고, 변환된 디지털 신호들은 애플리케이션 프로세서(233) 또는 메모리 컨트롤러(232)로 전송된다. 애플리케이션 프로세서(233)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(235)를 통하여 디스플레이되거나 또는 메모리 컨트롤러(232)를 통하여 메모리 장치(231)에 저장될 수 있다.
또한, 메모리 장치(231)에 저장된 데이터는 애플리케이션 프로세서(233) 또는 메모리 컨트롤러(232)의 제어에 따라 디스플레이(235)를 통하여 디스플레이된다.
실시 예에 따라, 메모리 장치(231)의 동작을 제어할 수 있는 메모리 컨트롤러(232)는 애플리케이션 프로세서(233)의 일부로서 구현될 수 있고 또한 애플리케이션 프로세서(233)와 별개의 칩으로 구현될 수 있다.
또한, 메모리 컨트롤러(232)는 도 1에 도시된 메모리 컨트롤러(10)로 구현될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명은 LPDDR3 또는 LPDDR4 전송 방식을 가지는 반도체 메모리 장치를 제어할 수 있는 메모리 컨트롤러에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10 : 메모리 컨트롤러
20 : 드라이버
30 : 반도체 메모리 장치
41 : 커맨드/어드레스 버스
42 : 데이터 버스
100 : 메모리 시스템
210, 220, 230 : 본 발명의 실시 예에 따른 컴퓨터 시스템

Claims (10)

  1. 접지 전압과 제1 노드 사이에 연결되며, 제1 신호에 의하여 제어되는 제1 NMOS 트랜지스터;
    상기 제1 노드와 제2 노드 사이에 연결되며, 제2 신호에 의하여 제어되는 제2 NMOS 트랜지스터;
    상기 제2 노드와 전원 전압 사이에 연결되며, 제3 신호에 의하여 제어되는 제1 PMOS 트랜지스터; 및
    상기 제1 노드에 연결된 패드를 포함하고,
    제1 전송 방식을 지원하는 경우, 상기 제1 PMOS 트랜지스터가 활성화되면, 상기 전원 전압은 상기 제2 NMOS 트랜지스터를 통하여 상기 패드로 전달되고, 제2 전송 방식을 지원하는 경우, 상기 패드는 상기 제2 노드와 연결되는 드라이버.
  2. 제 1 항에 있어서,
    상기 제2 및 제3 신호는 서로 반대 위상을 가지는 드라이버.
  3. 제 2 항에 있어서,
    상기 제2 전송 방식을 지원하는 경우, 상기 패드는 메탈 리비젼(metal revision)을 통하여 상기 제2 노드와 연결되고, 상기 제1 PMOS 트랜지스터가 활성화되면, 상기 전원 전압은 상기 제2 노드를 통하여 상기 패드로 전달되는 드라이버.
  4. 제 2 항에 있어서,
    상기 제2 전송 방식을 지원하는 경우, 상기 패드는 안티 퓨즈(anti-fuse)를 통하여 상기 제2 노드와 연결되고, 상기 제1 PMOS 트랜지스터가 활성화되면, 상기 전원 전압은 상기 제2 노드를 통하여 상기 패드로 전달되는 드라이버.
  5. 제 1 항에 있어서,
    상기 전원 전압은 상기 제2 신호로 인가되는 드라이버.
  6. 제 5 항에 있어서,
    상기 제2 전송 방식을 지원하는 경우, 상기 패드는 메탈 리비젼(metal revision)을 통하여 상기 제2 노드와 연결되고, 상기 제1 PMOS 트랜지스터가 활성화되면, 상기 전원 전압은 상기 제2 노드를 통하여 상기 패드로 전달되는 드라이버.
  7. 제 5 항에 있어서,
    상기 제2 전송 방식을 지원하는 경우, 상기 패드는 안티 퓨즈(anti-fuse)를 통하여 상기 제2 노드와 연결되고, 상기 제1 PMOS 트랜지스터가 활성화되면, 상기 전원 전압은 상기 제2 노드를 통하여 상기 패드로 전달되는 드라이버.
  8. 제 1 항에 있어서,
    상기 제2 노드와 상기 패드 사이에 연결되며, 제4 신호에 의하여 제어되는 제2 PMOS 트랜지스터를 더 포함하는 드라이버.
  9. 제 8 항에 있어서,
    상기 제2 및 제3 신호는 서로 반대 위상을 가지며,
    상기 제4 신호에 응답하여 상기 제1 또는 제2 전송 방식을 지원하는 드라이버.
  10. 제1 또는 제2 전송 방식을 지원하는 반도체 메모리 장치로 데이터를 전송하는 드라이버; 및
    상기 드라이버에 연결되며, 상기 반도체 메모리 장치로 상기 데이터를 송수신하는 데이터 버스를 포함하고,
    상기 드라이버는,
    접지 전압과 제1 노드 사이에 연결되며, 제1 신호에 의하여 제어되는 제1 NMOS 트랜지스터;
    상기 제1 노드와 제2 노드 사이에 연결되며, 제2 신호에 의하여 제어되는 제2 NMOS 트랜지스터;
    상기 제2 노드와 전원 전압 사이에 연결되며, 제3 신호에 의하여 제어되는 제1 PMOS 트랜지스터;
    상기 제1 노드에 연결된 패드;
    상기 제1 NMOS 트랜지스터와 상기 제1 노드 사이에 연결된 제1 저항;
    상기 제2 NMOS 트랜지스터와 상기 제2 노드 사이에 연결된 제2 저항; 및
    상기 제2 노드와 상기 제1 PMOS 트랜지스터 사이에 연결된 제3 저항을 포함하고,
    상기 제1 전송 방식을 지원하는 경우, 상기 제1 PMOS 트랜지스터가 활성화되면 상기 전원 전압은 상기 제2 NMOS 트랜지스터를 통하여 상기 패드로 전달되고, 제2 전송 방식을 지원하는 경우, 상기 패드는 상기 제2 노드와 연결되고,
    상기 제1 전송 방식을 지원하는 경우 상기 제1 및 제2 저항은 임피던스의 선형성을 증가시키고,
    상기 제2 전송 방식을 지원하는 경우 상기 제1 및 제3 저항은 임피던스의 선형성을 증가시키는 메모리 컨트롤러.
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