CN104347103B - 半导体装置和使用半导体装置的半导体系统 - Google Patents

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Abstract

一种半导体装置包括：第一通孔和第二通孔、第一路径设定单元以及第二路径设定单元。第一通孔和第二通孔将第一芯片和第二芯片连接。第一路径设定单元将第一芯片电路与第一输入/输出端子连接，以及将第二通孔与第二输入/输出端子连接。第二路径设定单元将第二芯片电路与第一通孔和第二通孔连接，其中，第一通孔与第二输入/输出端子连接。

Description

半导体装置和使用半导体装置的半导体系统
相关申请的交叉引用
本申请要求2013年8月9日向韩国知识产权局提交的申请号为10-2013-0094570的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
各种实施例涉及一种半导体装置，更具体而言，涉及一种层叠有多个芯片的3D（三维）半导体装置和使用所述半导体装置的半导体系统。
背景技术
为了提升半导体装置的集成度，已经开发了三维（3D）半导体装置，其中多个芯片被层叠并封装在单个封装体中。近来，在本领域中公开了TSV（穿通硅通孔）型半导体装置，其中，硅通孔被形成为穿过多个层叠的芯片，使得所有的芯片彼此电耦接。
为了使用具有低电平的电源并且降低功耗，已经开发了具有增加的输入/输出数目的宽输入/输出（IO）半导体装置。宽IO半导体装置使用输入/输出线或端子的数目明显增加以降低其操作频率并增加其带宽的方案。
图1是示意性地说明根据现有技术的半导体装置10的配置的图。在图1中，半导体装置10可以包括第一芯片CHIP1和第二芯片CHIP2。第一芯片CHIP1和第二芯片CHIP2分别包括第一通孔11和第二通孔12以及输入/输出电路I/O。第一通孔11和第二通孔12分别延伸穿过第一芯片CHIP1和第二芯片CHIP2以经由凸块13将第一芯片CHIP1和第二芯片CHIP2彼此电耦接。输入/输出电路I/O分别与第一通孔11和第二通孔12电耦接。输入至第一输入/输出端子DQ<0>和第二输入/输出端子DQ<1>的信号可以分别经由第一通孔11和第二通孔12输入至第一芯片CHIP1和第二芯片CHIP2的内部电路。从第一芯片CHIP1和第二芯片CHIP2输出的数据可以分别经由第一通孔11和第二通孔12输出至第一输入/输出端子DQ<0>和第二输入/输出端子DQ<1>。
半导体装置10具有包括通孔的所有信号线都被短路的结构，并且具有固定数目的输入/输出线或端子。即，第一芯片和第二芯片的与同一通孔电耦接的输入/输出电路I/O不可以同时操作。此外，当通孔或凸块故障时，半导体装置10不具备用于信号路径修复的冗余通孔。
图2是示意性地说明根据现有技术的另一个半导体装置20的配置的图。在图2中，半导体装置20可以包括第一芯片CHIP1和第二芯片CHIP2，其中第一芯片CHIP1可以包括第一通孔21和第二通孔22以及输入/输出电路I/O，第二芯片CHIP2可以包括第三通孔23和第四通孔24以及输入/输出电路I/O。半导体装置20具有能够增加输入/输出线或端子的数目的结构。
第一通孔21和第二通孔22分别经由凸块25将第一芯片CHIP1和第二芯片CHIP2彼此电耦接。第三通孔23与第二通孔22电耦接，第二通孔22经由第一芯片CHIP1的输入/输出电路I/O与第一输入/输出端子DQ1<0>电耦接。第四通孔24与第一通孔21和第二芯片CHIP2的输入/输出电路I/O电耦接，并且经由第一通孔21与第二输入/输出端子DQ2<0>电耦接。由于半导体装置20针对第一芯片CHIP1和第二芯片CHIP2的输入/输出电路I/O具有独立的信号路径，所以与图1的半导体装置10相比，输入/输出线或端子的数目可以增加两倍。然而，如图2中所示，未使用从第三通孔23至第二通孔22的信号路径。
发明内容
本文描述了一种即使通孔或凸块故障也能通过形成多个信号路径来稳定地传输信号的半导体装置。
在本发明的一个实施例中，一种半导体装置包括：第一通孔和第二通孔，被配置成将第一芯片和第二芯片电耦接；第一路径设定单元，被配置成将第一芯片电路与第一输入/输出端子电耦接，以及将第二通孔与第二输入/输出端子电耦接；以及第二路径设定单元，被配置成将第二芯片电路与第一通孔和第二通孔电耦接，其中，第一通孔与第二输入/输出端子电耦接。
在本发明的一个实施例中，一种半导体装置包括：第一芯片，所述第一芯片包括：第一通孔至第三通孔；第一路径控制单元，被配置成与第三通孔电耦接，以及响应于控制信号而产生第一选择信号；以及第一路径设定单元，被配置成将第一芯片电路与第一输入/输出端子电耦接，以及将第二通孔与第二输入/输出端子电耦接，其中，第一通孔与第二输入/输出端子电耦接。
在本发明的一个实施例中，一种半导体装置包括：多个通孔，被配置成将第一芯片和第二芯片电耦接；传输路径设定单元，被配置在第二芯片中，以将在第二芯片电路中产生的信号传输至所述多个通孔中的两个或更多个通孔；以及接收路径设定单元，被配置在第一芯片中，以将在第一芯片电路中产生的信号输出至第一输入/输出端子、从两个或更多个通孔接收在第二芯片电路中产生的信号、以及将接收的信号输出至第二输入/输出端子。
在本发明的一个实施例中，一种半导体装置包括：多个通孔，被配置成将第一芯片和第二芯片电耦接；传输路径控制单元，被配置在第一芯片中，以将输入至第一输入/输出端子的信号传输至第一芯片电路，以及将输入至第二输入/输出端子的信号传输至所述多个通孔中的两个或更多个通孔；以及接收路径控制单元，被配置在第二芯片中，以从两个或更多个通孔接收信号，以及将接收的信号传输至第二芯片电路。
在本发明的一个实施例中，一种半导体装置包括：第一路径设定单元，被配置在第一芯片中，以将第一芯片电路与第一输入/输出端子电耦接，以及将第二通孔与第一输入/输出端子电耦接；以及第二路径设定单元，被配置在第二芯片中，以将第二芯片与第一通孔和第二通孔连接。
附图说明
结合附图描述本发明的特点、方面和实施例，其中：
图1是示意性地说明根据现有技术的一种半导体装置的配置的图；
图2是示意性地说明根据现有技术的另一种半导体装置的配置的图；
图3是示意性地说明根据一个实施例的半导体装置的配置的图；
图4是说明根据一个实施例的半导体装置的详细配置的图；
图5是说明根据一个实施例的半导体系统的配置的图；以及
图6是示意性地说明根据一个实施例的半导体系统的配置的图。
具体实施方式
在下文中，将参照附图经由实施例来详细地描述根据本发明的半导体装置和使用所述半导体装置的半导体系统。
在图3中，半导体装置1可以包括第一芯片CHIP1和第二芯片CHIP2。第一芯片CHIP1和第二芯片CHIP2可以被层叠以构成单个半导体装置。即，第一芯片CHIP1和第二芯片CHIP2可以被封装在单个封装体中。
半导体装置1可以包括：第一通孔110、第二通孔120、第一芯片电路210、第二芯片电路220、第一路径设定单元310、第二路径设定单元320、第一输入/输出端子IO1<0>、以及第二输入/输出端子IO2<0>。第一通孔110和第二通孔120可以形成为穿过第一芯片CHIP1，并且分别经由凸块150将第一芯片CHIP1和第二芯片CHIP2彼此电耦接。第一通孔110可以与第二输入/输出端子IO2<0>电耦接。
可以提供第一芯片电路210以输出在第一芯片CHIP1中产生的信号，或将从外部输入的信号传输至第一芯片CHIP1的内部电路。类似地，可以提供第二芯片电路220以输出在第二芯片电路220中产生的信号，或将从外部输入的信号传输至第二芯片电路220的内部电路。例如，第一芯片电路210和第二芯片电路220可以包括数据输入/输出电路。然而，第一芯片电路210和第二芯片电路220不限制于此。例如，第一芯片电路210和第二芯片电路220可以包括半导体装置1与外部通信时所使用的所有电路，诸如命令缓冲器、时钟缓冲器、或者数据选通缓冲器。
第一路径设定单元310可以被提供在第一芯片CHIP1中。第一路径设定单元310可以将第一芯片电路210与第一输入/输出端子IO1<0>电耦接，以及将第二通孔120与第一输入/输出端子IO1<0>电耦接。响应于第一选择信号SEL1，第一路径设定单元310可以中断第一芯片电路210与第二输入/输出端子IO2<0>之间的电耦接，以及可以将第二通孔120与第二输入/输出端子IO2<0>电耦接。因此，第一路径设定单元310可以在第一芯片电路210与第一输入/输出端子IO1<0>之间形成信号路径，以及可以在第二通孔120以及第一通孔110与第二输入/输出端子IO2<0>之间形成信号路径。
第二路径设定单元320可以被提供在第二芯片CHIP2中。第二路径设定单元320可以将第二芯片CHIP2与第一通孔110和第二通孔120电耦接。第二路径设定单元320可以响应于第二选择信号SEL2而将第二芯片电路220与第一通孔110电耦接，以及将第二芯片电路220与第二通孔120电耦接。因此，第二路径设定单元320可以在第二芯片电路220与第一通孔110和第二通孔120之间形成信号路径。如下所述，第一选择信号SEL1和第二选择信号SEL2可以在半导体装置1中产生。在一个实施例中，半导体装置1可以接收来自外部控制器（可以包括处理器和控制器）的第一选择信号SEL1和第二选择信号SEL2。
在图3中，第二芯片CHIP2还可以包括第三通孔130和第四通孔140。第三通孔130和第四通孔140可以被形成为穿过第二芯片CHIP2。当除了第一芯片CHIP1之外不存在与第二芯片CHIP2层叠的其他芯片时，第三通孔130和第四通孔140除了与第二芯片电路220和第二路径设定单元320形成电耦接之外可以不形成另外的电耦接。第三通孔130可以与第二通孔120电耦接，并且第二路径设定单元320可以响应于第二选择信号SEL2而中断第四通孔140与第二通孔120之间的连接。构成半导体装置1的第一芯片CHIP1和第二芯片CHIP2可以采用大体相同的结构而在大体相同的晶片上制造，以减少制造成本。因此，在一个实施例中，第一芯片CHIP1和第二芯片CHIP2具有大体相同的结构。然而，在层叠期间，第一芯片CHIP1和第二芯片CHIP2的元件可以具有不同的电耦接结构，并且执行不同的操作。
可以提供第一输入/输出端子IO1<0>和第二输入/输出端子IO2<0>以允许半导体装置1与外部通信。第一输入/输出端子IO1<0>和第二输入/输出端子IO2<0>可以与处理器直接电耦接，或者可以经由逻辑裸片和控制器与处理器电耦接。可以提供第一输入/输出端子IO1<0>和第二输入/输出端子IO2<0>以将在第一芯片CHIP1和第二芯片CHIP2中产生的信号输出至外部，或者接收从外部输入的信号。
当将信号从半导体装置1输出至外部时，第一路径设定单元310可以用作接收路径控制单元，第二路径设定单元320可以用作传输路径控制单元。在第一芯片电路210中产生的信号可以被输出至第一输入/输出端子IO1<0>。在第二芯片电路220中产生的信号可以经由第二路径设定单元320以及第一通孔110和第二通孔120传输至第一芯片CHIP1。经由第一通孔110传输的信号可以被输出至第二输入/输出端子IO2<0>，第一路径设定单元310可以将经由第二通孔120传输的信号输出至第二输入/输出端子IO2<0>。如上所述，在将第二芯片CHIP2中产生的信号传输至第一芯片CHIP1的情况下，半导体装置1可以形成两个或更多个信号传输路径。因此，即使一个信号路径由于第一通孔110和第二通孔120以及凸块150（所述凸块将第一通孔110和第二通孔120与第二芯片CHIP2电耦接）中的一个故障而故障，也可以经由其他的信号路径将在第二芯片CHIP2中产生的信号传输至第一芯片CHIP1。
当将信号从外部输入至半导体装置1时，第一路径设定单元310可以用作传输路径控制单元，第二路径设定单元320可以用作接收路径控制单元。输入至第一输入/输出端子IO1<0>的信号可以被传输至第一芯片电路210。输入至第二输入/输出端子IO2<0>的信号可以被传输至第一通孔110，以及可以经由第一路径设定单元310传输至第二通孔120。第二路径设定单元320可以将经由第一通孔110传输的信号传输至第二芯片电路220，以及可以将经由第二通孔120传输的信号传输至第二芯片电路220。如上所述，在将输入至第二输入/输出端子IO2<0>的信号从第一芯片CHIP1传输至第二芯片CHIP2的情况下，半导体装置1可以形成两个或更多个信号路径。因此，即使一个信号路径由于第一通孔110和第二通孔120以及凸块150（所述凸块150将第一通孔110和第二通孔120与第二芯片CHIP2电耦接）中的一个故障而故障，也可以经由其他的信号路径将输入至第二输入/输出端子IO2<0>的信号从第一芯片CHIP1传输至第二芯片CHIP2。
图4是说明根据一个实施例的半导体装置2的详细配置的图。在图4中，半导体装置2还可以包括：第五通孔160、第六通孔170、第一路径控制单元410、以及第二路径控制单元420。第五通孔160可以被提供在第一芯片CHIP1中，并且经由凸块150将第一芯片CHIP1和第二芯片CHIP2彼此电耦接。第五通孔160可以与第二芯片CHIP2的电源电压VDD端子电耦接。第六通孔170可以被提供在第二芯片CHIP2中。由于第二芯片CHIP2不与另一个芯片层叠，所以第六通孔170不会如同第五通孔160可以接收电源电压VDD。
在图4中，第一路径控制单元410可以与第五通孔160电耦接，并且响应于控制信号PWRUP而产生第一选择信号SEL1。第一路径控制单元410可以经由第五通孔160接收电源电压VDD，并且响应于电源电压VDD和控制信号PWRUP而产生第一选择信号SEL1。控制信号PWRUP可以使用用于初始化半导体装置2的信号，并且例如可以包括加电（power-up）信号。当电源供应至半导体装置2且电源电平稳定时，加电信号可以被使能成第一电平，然后被禁止成第二电平。第一路径控制单元410可以响应于电源电压VDD和控制信号PWRUP而产生处于第一电平的第一选择信号SEL1。在一个实施例中，第一电平可以是高电平，而第二电平可以是低电平。
第二路径控制单元420可以与第六通孔170电耦接，并且响应于控制信号PWRUP而产生第二选择信号SEL2。由于第六通孔170不会如同第五通孔160接收电源电压VDD，所以第二路径控制单元420可以响应于控制信号PWRUP而产生第二选择信号SEL2。因此，即使第二路径控制单元420具有与第一路径控制单元410大体相同的配置，第二路径控制单元420也可以产生处于与第一选择信号SEL1相反的第二电平的第二选择信号SEL2。
第一路径控制单元410可以包括：第一反相器IV1、第一NMOS晶体管N1、第一与非（NAND）门ND1、以及第二反相器IV2。第一反相器IV1可以将控制信号PWRUP反相。第一NMOS晶体管N1具有可以与第一与非门ND1的输出端子电耦接的栅极，以及可以与第一节点A电耦接的漏极。第一节点A可以与第五通孔160、第一NMOS晶体管N1的漏极、以及第一与非门ND1的输入端子共同电耦接。因此，第一NMOS晶体管N1可以经由其漏极接收电源电压VDD。第一NMOS晶体管N1的源极可以与接地电压VSS电耦接。第一与非门ND1可以接收第一反相器IV1的输出，并且可以与第一节点A电耦接。第二反相器IV2可以将第一与非门ND1的输出反相，并且产生第一选择信号SEL1。当控制信号PWRUP可以被禁止成第二电平时，第一反相器IV1可以输出处于第一电平的信号。当施加外部电压VDD时，第一节点A具有第一电平。因此，第一与非门ND1可以输出处于第二电平的信号。第二反相器IV2可以将处于第二电平的信号反相，并且产生具有第一电平的第一选择信号SEL1。
第二路径控制单元420可以具有与第一路径控制单元410大体相同的配置。第二路径控制单元420可以包括：第三反相器IV3、第二NMOS晶体管N2、第二与非门ND2、以及第四反相器IV4。第二路径控制单元420可以具有与第一路径控制单元410大体相同的配置和电耦接关系，但是与第一路径控制单元410的不同之处在于电源电压VDD可以不施加至第二节点B。因此，第二与非门ND2可以输出处于第一电平的信号，第四反相器IV4可以将处于第一电平的信号反相并产生处于第二电平的第二选择信号SEL2。
在图4中，第一路径设定单元310可以包括第五反相器IV5以及第一通过门（passgate）PG1和第二通过门PG2。第五反相器IV5可以将第一选择信号SEL1反相。第一通过门PG1可以响应于第一选择信号SEL1而将第一芯片电路210与第二输入/输出端子IO2<0>电耦接。第一通过门PG1可以经由其PMOS端子接收第一选择信号SEL1，以及经由其NMOS端子接收第五反相器IV5的输出（即，第一选择信号SEL1的反相信号）。第二通过门PG2可以响应于第一选择信号SEL1而将第二通孔120与第二输入/输出端子IO2<0>电耦接。第二通过门PG2可以经由其PMOS端子接收第五反相器IV5的输出，以及经由其NMOS端子接收第一选择信号SEL1。因此，响应于具有第一电平的第一选择信号SEL1，第一通过门PG1可以关断，而第二通过门PG2可以导通。第一路径设定单元310可以中断第一芯片电路210和第二输入/输出端子IO2<0>之间的电耦接，以及可以将第二通孔120与第二输入/输出端子IO2<0>电耦接。因此，可以形成将第二输入/输出端子IO2<0>与第一通孔110电耦接的信号路径，以及将第二输入/输出端子IO2<0>与第二通孔120电耦接的信号路径。
第二路径设定单元320可以包括第六反相器IV6以及第三通过门PG3和第四通过门PG4。第六反相器IV6可以将第二选择信号SEL2反相。第三通过门PG3可以响应于第二选择信号SEL2而将第二芯片电路220与第二通孔120电耦接。第三通过门PG3可以经由其PMOS端子接收第二选择信号SEL2，以及经由其NMOS端子接收第六反相器IV6的输出（即，第二选择信号SEL2的反相信号）。第四通过门PG4可以响应于第二选择信号SEL2而将第四通孔140与第二通孔120电耦接。第四通过门PG4可以经由其PMOS端子接收第六反相器IV6的输出，以及经由其NMOS端子接收第二选择信号SEL2。因此，响应于具有第二电平的第二选择信号SEL2，第三通过门PG3可以导通，而第四通过门PG4可以关断。第二路径设定单元320可以将第二芯片电路220与第二通孔120电耦接，以及可以中断第四通孔140和第二通孔120之间的电耦接。因此，可以形成将第一通孔110与第二芯片电路220电耦接的信号路径，以及将第二通孔120与第二芯片电路220电耦接的信号路径。
构成半导体装置2的第一芯片CHIP1和第二芯片CHIP2可以具有大体相同的结构。然而，当第一芯片CHIP1和第二芯片CHIP2层叠时，第一路径控制单元410和第二路径控制单元420可以分别产生具有彼此不同的电平的第一选择信号SEL1和第二选择信号SEL2。因此，将第一芯片CHIP1和第二芯片CHIP2彼此电耦接的第一通孔110和第二通孔120可以将第二芯片电路220与第二输入/输出端子IO2<0>电耦接，使得可以形成将从第二芯片电路220输出的信号传输至第二输入/输出端子IO2<0>的多个信号路径，或者形成将输入至第二输入/输出端子IO2<0>的信号传输至第二芯片电路220的多个信号路径。因此，即使所述多个信号路径中的一个故障，根据一个实施例的半导体装置2也可以在不需要额外的冗余电路和操作的情况下稳定地传输信号。
图5是说明根据一个实施例的半导体系统3的配置的图。在图5中，半导体系统3可以包括一个或更多个基底裸片和多个层叠裸片。图5说明可以层叠有一个基底裸片310以及两个层叠裸片320和330的结构。基底裸片310可以执行逻辑芯片的功能，并且例如可以包括处理器或控制器。层叠裸片320和330可以执行从芯片的功能，并且例如可以包括存储器。层叠裸片320和330可以包括前述的根据一个实施例的半导体装置1和2。
基底裸片310以及层叠裸片320和330可以经由凸块341彼此层叠，并且可以封装在单个封装体中以构成片上系统（SoC）或系统封装（SIP）。基底裸片310可以向层叠裸片320和330提供命令信号CMD、地址信号ADD、时钟信号CLK、数据DQ0至DQ2以及数据选通信号DQS。基底裸片310可以经由形成在其中的通孔342将信号传输至层叠裸片320和330。
第一层叠裸片320可以经由凸块341从基底裸片310接收命令信号CMD、地址信号ADD、时钟信号CLK、数据DQ0至DQ2、数据选通信号DQS等，并且可以响应于从基底裸片310传输的信号而执行数据输入/输出操作。第一层叠裸片320可以包括命令和地址缓冲器321、时钟缓冲器322、以及数据缓冲器323，以接收从基底裸片310传输的信号。第一层叠裸片320可以在数据输出操作中经由数据缓冲器323将数据DQ0至DQ2和数据选通信号DQS输出至基底裸片310。此外，第一层叠裸片320可以经由形成在其中的通孔343与第二层叠裸片330电耦接。
第二层叠裸片330可以经由凸块341与第一层叠裸片320电耦接，并且可以经由第一层叠裸片320与基底裸片310电耦接。第二层叠裸片330可以接收经由基底裸片310和第一层叠裸片320传输的命令信号CMD、地址信号ADD、时钟信号CLK、数据DQ0至DQ2、数据选通信号DQS等，并且可以执行数据输入/输出操作。第二层叠裸片330可以包括命令和地址缓冲器331、时钟缓冲器332、以及数据缓冲器333，以接收信号。此外，第二层叠裸片330可以在数据输出操作中经由数据缓冲器333将数据DQ0至DQ2和数据选通信号DQS输出至第一层叠裸片320，并且从第二层叠裸片330输出的数据DQ0至DQ2和数据选通信号DQS可以经由穿过第一层叠裸片320形成的通孔343而传输至基底裸片310。第二层叠裸片330可以在其中形成有通孔344，并且可以经由通孔344与另一芯片层叠。
图6是示意性地说明根据一个实施例的系统4的配置的图。在图6中，系统4可以用于手机、个人通信系统（PCS）设备、个人数字助理（PDA）设备、便携式GPS设备、平板计算机等，也可以用于PC、台式计算机、膝上型计算机、笔记本电脑、服务器计算机等。在图6中，系统4可以包括：通信处理器410、应用处理器420、输入单元430、输出单元440、储存单元450以及电源管理单元460。通信处理器410可以经由一个或多个无线电通信链路来输入/输出信号。无线电通信链路例如可以包括无线电信道、IR（红外线通信）信道、RF（射频通信）信道、WiFi信道等。
应用处理器420例如可以包括：中央处理单元（CPU）、数字信号处理器（DSP）、一个或更多个核心处理器、微处理器、主处理器、控制器、集成电路（IC）、专用集成电路（ASIC）等。应用处理器420执行系统4的操作系统（OS）或一个或更多个应用。具体地，应用处理器420可以包括根据一个实施例的半导体装置1和2。此外，应用处理器420可以包括图5中所示的半导体系统的配置，并且可以被实施成层叠有处理器/控制器和存储器的片上系统（SoC）或系统封装（SIP）。
输入单元430可以包括：键盘、按键、鼠标、触摸板、麦克风、数码照相机等，而输出单元440可以包括：显示器、屏幕、LCD设备、音频、扬声器、耳机、蓝牙（或免提）扬声器等。储存单元450可以包括非易失性存储器，诸如FLASH存储器、相变随机存取存储器（PCRAM）、阻变随机存取存储器（ReRAM）、铁电随机存取存储器（FeRAM）、磁阻随机存取存储器（MRAM）、或者自旋转移力矩随机存取存储器（STTRAM），并且可以储存用户期望的数据。
电源管理单元460可以管理构成系统4的每个器件的电源，使得可以有效地使用电池电源。具体地，在低功率操作模式下（诸如，待机模式、休眠模式、掉电模式、或者深度掉电模式），可以将应用处理器420和输出单元440中消耗的功率最小化。
尽管以上已经描述了某些实施例，但是本领域的技术人员将理解的是描述的实施例仅仅是实例。因此，不应基于所描述的实施例来限制本文描述的半导体装置和使用所述半导体装置的半导体系统。更确切地说，应当仅根据所附权利要求并结合以上描述和附图来限制本文描述的半导体装置和使用所述半导体装置的半导体系统。
通过以上实施例可以看出，本申请提供了以下的技术方案。
1.一种半导体装置，包括：
第一通孔和第二通孔，被配置成将第一芯片和第二芯片电耦接；
第一路径设定单元，被配置成将第一芯片电路与第一输入/输出端子电耦接，以及将所述第二通孔与第二输入/输出端子电耦接；以及
第二路径设定单元，被配置成将第二芯片电路与所述第一通孔和所述第二通孔电耦接，
其中，所述第一通孔与所述第二输入/输出端子电耦接。
2.如技术方案1所述的半导体装置，其中，所述第一路径设定单元被配置成响应于第一选择信号而中断所述第一芯片电路与所述第二输入/输出端子之间的电耦接。
3.如技术方案2所述的半导体装置，其中，所述第一路径设定单元被配置成响应于所述第一选择信号而控制所述第二通孔与所述第二输入/输出端子之间的电耦接。
4.如技术方案3所述的半导体装置，其中，所述第一路径设定单元包括：
第一通过门，被配置成响应于所述第一选择信号而将所述第一芯片电路与所述第二输入/输出端子电耦接；以及
第二通过门，被配置成响应于所述第一选择信号而将所述第二通孔与所述第二输入/输出端子电耦接。
5.如技术方案1所述的半导体装置，其中，所述第二路径设定单元被配置成响应于第二选择信号而将所述第二芯片电路与所述第二通孔电耦接。
6.如技术方案5所述的半导体装置，还包括：
第三通孔和第四通孔，被形成为穿过所述第二芯片，
其中，所述第三通孔与所述第二通孔电耦接，并且所述第二路径设定单元被配置成响应于所述第二选择信号而中断所述第四通孔与所述第二通孔之间的电耦接。
7.如技术方案6所述的半导体装置，其中，所述第二路径设定单元包括：
第三通过门，被配置成响应于所述第二选择信号而选择性地将所述第二芯片电路与所述第二通孔电耦接；以及
第四通过门，被配置成响应于所述第二选择信号而选择性地将所述第四通孔与所述第二通孔电耦接。
8.一种半导体装置，包括：
第一芯片，包括：第一通孔至第三通孔；第一路径控制单元，被配置成与所述第三通孔电耦接，并且响应于控制信号而产生第一选择信号；以及第一路径设定单元，被配置成将第一芯片电路与第一输入/输出端子电耦接，以及将所述第二通孔与第二输入/输出端子电耦接，
其中，所述第一通孔与所述第二输入/输出端子连接。
9.如技术方案8所述的半导体装置，其中，所述第一路径控制单元被配置成经由所述第三通孔接收电源电压，并且响应于所述电源电压和所述控制信号而产生处于第一电平的所述第一选择信号。
10.如技术方案9所述的半导体装置，其中，所述第一路径设定单元被配置成响应于所述第一选择信号而中断所述第一芯片电路和所述第二输入/输出端子之间的电耦接，以及将所述第二通孔与所述第二输入/输出端子电耦接。
11.如技术方案9所述的半导体装置，其中，所述第一路径设定单元包括：
第一通过门，被配置成响应于所述第一选择信号而选择性地将所述第一芯片电路与所述第二输入/输出端子电耦接；以及
第二通过门，被配置成响应于所述第一选择信号而选择性地将所述第二通孔与所述第二输入/输出端子电耦接。
12.如技术方案8所述的半导体装置，还包括：
第二芯片，包括：第四通孔至第六通孔；第二路径控制单元，被配置成与所述第六通孔电耦接，并且响应于所述控制信号而产生第二选择信号；以及第二路径设定单元，被配置成将第二芯片电路与所述第一通孔电耦接，以及将所述第五通孔与所述第二通孔电耦接，
其中，所述第四通孔与所述第二通孔电耦接。
13.如技术方案12所述的半导体装置，其中，所述第二路径控制单元被配置成响应于所述控制信号而产生处于第二电平的所述第二选择信号。
14.如技术方案13所述的半导体装置，其中，所述第二路径设定单元被配置成响应于所述第二选择信号而将所述第二芯片电路与所述第二通孔电耦接，以及中断所述第五通孔与所述第二通孔之间的电耦接。
15.如技术方案14所述的半导体装置，其中，所述第二路径设定单元包括：
第三通过门，被配置成响应于所述第二选择信号而选择性地将所述第二芯片电路与所述第二通孔电耦接；以及
第四通过门，被配置成响应于所述第二选择信号而选择性地将所述第五通孔与所述第二通孔电耦接。
16.一种半导体装置，包括：
多个通孔，被配置成将第一芯片和第二芯片电耦接；
传输路径设定单元，被配置在所述第二芯片中，并且将在第二芯片电路中产生的信号传输至所述多个通孔中的两个或更多个通孔；以及
接收路径设定单元，被配置在所述第一芯片中，以将在第一芯片电路中产生的信号输出至第一输入/输出端子、从所述两个或更多个通孔接收在所述第二芯片电路中产生的信号、以及将接收的信号输出至第二输入/输出端子。
17.如技术方案16所述的半导体装置，其中，所述接收路径设定单元被配置成中断所述第一芯片电路与所述第二输入/输出端子之间的电耦接。
18.一种半导体装置，包括：
多个通孔，被配置成将第一芯片和第二芯片电耦接；
传输路径控制单元，被配置在所述第一芯片中，以将输入至第一输入/输出端子的信号传输至第一芯片电路，以及将输入至第二输入/输出端子的信号传输至所述多个通孔中的两个或更多个通孔；以及
接收路径控制单元，被配置在所述第二芯片中，以从所述两个或更多个通孔接收所述信号，并且将接收的信号传输至第二芯片电路。
19.如技术方案18所述的半导体装置，其中，所述传输路径控制单元被配置成中断所述第一芯片电路与所述第二输入/输出端子之间的电耦接。
20.一种半导体装置，包括：
第一路径设定单元，被配置在第一芯片中，以将第一芯片电路与第一输入/输出端子电耦接，以及将第二通孔与所述第一输入/输出端子电耦接；以及
第二路径设定单元，被配置在第二芯片中，以将第二芯片电路与第一通孔和所述第二通孔电耦接。
21.如技术方案20所述的半导体装置，其中，所述第一路径设定单元中断所述第一芯片电路与第二输入/输出端子之间的电耦接，以及将所述第二通孔与所述第二输入/输出端子耦接。
22.如技术方案20所述的半导体装置，其中，当从所述半导体装置输出一个或更多个信号时，所述第一路径设定单元被配置为接收路径控制单元，所述第二路径设定单元被配置为传输路径控制单元。
23.如技术方案20所述的半导体装置，其中，当一个或更多个信号被输入至所述半导体装置时，所述第一路径设定单元被配置为传输路径控制单元，所述第二路径设定单元被配置为接收路径控制单元。
24.如技术方案23所述的半导体装置，其中，当信号被输入至所述第二输入/输出端子时，从所述第一芯片至所述第二芯片形成两个或更多个信号路径。

Claims (23)

1.一种半导体装置，包括：
第一通孔和第二通孔，被配置成将第一芯片和第二芯片电耦接；
第一路径设定单元，被配置成将第一芯片电路与第一输入/输出端子电耦接，以及将所述第二通孔与第二输入/输出端子电耦接；以及
第二路径设定单元，被配置成将第二芯片电路与所述第一通孔和所述第二通孔电耦接，
其中，所述第一通孔与所述第二输入/输出端子电耦接。
2.如权利要求1所述的半导体装置，其中，所述第一路径设定单元被配置成响应于第一选择信号而中断所述第一芯片电路与所述第二输入/输出端子之间的电耦接。
3.如权利要求2所述的半导体装置，其中，所述第一路径设定单元被配置成响应于所述第一选择信号而控制所述第二通孔与所述第二输入/输出端子之间的电耦接。
4.如权利要求3所述的半导体装置，其中，所述第一路径设定单元包括：
第一通过门，被配置成响应于所述第一选择信号而将所述第一芯片电路与所述第二输入/输出端子电耦接；以及
第二通过门，被配置成响应于所述第一选择信号而将所述第二通孔与所述第二输入/输出端子电耦接。
5.如权利要求1所述的半导体装置，其中，所述第二路径设定单元被配置成响应于第二选择信号而将所述第二芯片电路与所述第二通孔电耦接。
6.如权利要求5所述的半导体装置，还包括：
第三通孔和第四通孔，被形成为穿过所述第二芯片，
其中，所述第三通孔与所述第二通孔电耦接，并且所述第二路径设定单元被配置成响应于所述第二选择信号而中断所述第四通孔与所述第二通孔之间的电耦接。
7.如权利要求6所述的半导体装置，其中，所述第二路径设定单元包括：
第三通过门，被配置成响应于所述第二选择信号而选择性地将所述第二芯片电路与所述第二通孔电耦接；以及
第四通过门，被配置成响应于所述第二选择信号而选择性地将所述第四通孔与所述第二通孔电耦接。
8.一种半导体装置，包括：
第一芯片，包括：第一通孔、第二通孔以及第三通孔；第一路径控制单元，被配置成与所述第三通孔电耦接，并且响应于控制信号而产生第一选择信号；以及第一路径设定单元，被配置成将第一芯片电路与第一输入/输出端子电耦接，以及将所述第二通孔与第二输入/输出端子电耦接，
其中，所述第一通孔与所述第二输入/输出端子连接。
9.如权利要求8所述的半导体装置，其中，所述第一路径控制单元被配置成经由所述第三通孔接收电源电压，并且响应于所述电源电压和所述控制信号而产生处于第一电平的所述第一选择信号。
10.如权利要求9所述的半导体装置，其中，所述第一路径设定单元被配置成响应于所述第一选择信号而中断所述第一芯片电路和所述第二输入/输出端子之间的电耦接，以及将所述第二通孔与所述第二输入/输出端子电耦接。
11.如权利要求9所述的半导体装置，其中，所述第一路径设定单元包括：
第一通过门，被配置成响应于所述第一选择信号而选择性地将所述第一芯片电路与所述第二输入/输出端子电耦接；以及
第二通过门，被配置成响应于所述第一选择信号而选择性地将所述第二通孔与所述第二输入/输出端子电耦接。
12.如权利要求8所述的半导体装置，还包括：
第二芯片，包括：第四通孔、第五通孔以及第六通孔；第二路径控制单元，被配置成与所述第六通孔电耦接，并且响应于所述控制信号而产生第二选择信号；以及第二路径设定单元，被配置成将第二芯片电路与所述第一通孔电耦接，以及将所述第五通孔与所述第二通孔电耦接，
其中，所述第四通孔与所述第二通孔电耦接。
13.如权利要求12所述的半导体装置，其中，所述第二路径控制单元被配置成响应于所述控制信号而产生处于第二电平的所述第二选择信号。
14.如权利要求13所述的半导体装置，其中，所述第二路径设定单元被配置成响应于所述第二选择信号而将所述第二芯片电路与所述第二通孔电耦接，以及中断所述第五通孔与所述第二通孔之间的电耦接。
15.如权利要求14所述的半导体装置，其中，所述第二路径设定单元包括：
第三通过门，被配置成响应于所述第二选择信号而选择性地将所述第二芯片电路与所述第二通孔电耦接；以及
第四通过门，被配置成响应于所述第二选择信号而选择性地将所述第五通孔与所述第二通孔电耦接。
16.一种半导体装置，包括：
多个通孔，被配置成将第一芯片和第二芯片电耦接；
传输路径设定单元，被配置在所述第二芯片中，并且将在第二芯片电路中产生的信号传输至所述多个通孔中的两个或更多个通孔；以及
接收路径设定单元，被配置在所述第一芯片中，以将在第一芯片电路中产生的信号输出至第一输入/输出端子、从所述两个或更多个通孔接收在所述第二芯片电路中产生的信号、以及将接收的信号输出至第二输入/输出端子。
17.如权利要求16所述的半导体装置，其中，所述接收路径设定单元被配置成中断所述第一芯片电路与所述第二输入/输出端子之间的电耦接。
18.一种半导体装置，包括：
多个通孔，被配置成将第一芯片和第二芯片电耦接；
传输路径控制单元，被配置在所述第一芯片中，以将输入至第一输入/输出端子的信号传输至第一芯片电路，以及将输入至第二输入/输出端子的信号传输至所述多个通孔中的两个或更多个通孔；以及
接收路径控制单元，被配置在所述第二芯片中，以从所述两个或更多个通孔接收所述信号，并且将接收的信号传输至第二芯片电路。
19.如权利要求18所述的半导体装置，其中，所述传输路径控制单元被配置成中断所述第一芯片电路与所述第二输入/输出端子之间的电耦接。
20.一种半导体装置，包括：
第一路径设定单元，被配置在第一芯片中，以将第一芯片电路与第一输入/输出端子电耦接，以及将第二通孔与所述第一输入/输出端子电耦接；以及
第二路径设定单元，被配置在第二芯片中，以将第二芯片电路与第一通孔和所述第二通孔电耦接，
其中，所述第一路径设定单元中断所述第一芯片电路与第二输入/输出端子之间的电耦接，以及将所述第二通孔与所述第二输入/输出端子耦接。
21.如权利要求20所述的半导体装置，其中，当从所述半导体装置输出一个或更多个信号时，所述第一路径设定单元被配置为接收路径控制单元，所述第二路径设定单元被配置为传输路径控制单元。
22.如权利要求20所述的半导体装置，其中，当一个或更多个信号被输入至所述半导体装置时，所述第一路径设定单元被配置为传输路径控制单元，所述第二路径设定单元被配置为接收路径控制单元。
23.如权利要求20所述的半导体装置，其中，当信号被输入至所述第二输入/输出端子时，从所述第一芯片至所述第二芯片形成两个或更多个信号路径。
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