KR20150018094A - 반도체 장치 및 이를 이용하는 반도체 시스템 - Google Patents

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Abstract

반도체 장치는 제 1 및 제 2 관통 비아, 제 1 경로 설정부 및 제 2 경로 설정부를 포함한다. 상기 제 1 및 제 2 관통 비아는 제 1 및 제 2 칩을 전기적으로 연결한다. 상기 제 1 경로 설정부는 제 1 칩 회로를 제 1 입출력 단과 연결하고, 상기 제 2 관통 비아를 상기 제 2 입출력 단과 연결한다. 상기 제 2 경로 설정부는 제 2 칩 회로를 상기 제 1 관통 비아 및 제 2 관통 비아로 연결한다.

Description

반도체 장치 및 이를 이용하는 반도체 시스템 {SEMICONDUCTOR APPARATUS AND SEMICONDUCTOR SYSTEM USING THE SAME}
본 발명은 반도체 장치에 관한 것으로서, 더 상세하게는 복수의 칩이 적층되는 3D (three-dimensional) 반도체 장치 및 이를 이용하는 반도체 시스템에 관한 것이다.
반도체 장치의 집적도를 높이기 위해, 단일 패키지 내에 복수의 칩을 적층하고 패키징하여 집적도를 높이는 방식의 3D (three Dimensional) 반도체 장치가 개발되었다. 최근에는 적층된 복수의 칩을 실리콘 비아(Via)로 관통시켜 모든 칩을 전기적으로 연결하는 실리콘 관통 비아 (Through Silicon Via) 방식이 사용되어오고 있다.
또한, 낮은 레벨의 전원을 사용하고 전력소모를 감소시키기 위해, 입출력 개수를 증가시킨 와이드 IO 반도체 장치가 개발되었다. 상기 와이드 IO 반도체 장치는 입출력 라인 또는 단자를 크게 증가시킴으로써, 반도체 장치의 동작 주파수를 낮추고 대역폭을 증가시키는 방식을 이용한다.
도 1은 종래기술에 따른 반도체 장치(10)의 구성을 개략적으로 보여주는 도면이다. 도 1에서, 상기 반도체 장치(10)는 제 1 및 제 2 칩(CHIP1, CHIP2)을 포함한다. 상기 제 1 칩 및 제 2 칩(CHIP1, CHIP2)은 제 1 및 제 2 관통 비아(11, 12), 입출력 회로(I/O)들을 포함한다. 상기 제 1 및 제 2 관통 비아(11, 12)는 상기 제 1 및 제 2 칩(CHIP1, CHIP2)을 관통하고, 범프(13)를 통해 상기 제 1 및 제 2 칩(CHIP1, CHIP2)을 서로 전기적으로 연결한다. 상기 입출력 회로(I/O)들은 상기 제 1 및 제 2 관통 비아(11, 12)와 각각 연결된다. 제 1 및 제 2 입출력 단(DQ<0>, DQ<1>)으로 입력된 신호는 각각 상기 제 1 및 제 2 관통 비아(11, 12)를 통해 제 1 및 제 2 칩(CHIP1, CHIP2)의 내부 회로로 입력될 수 있다. 또한, 상기 제 1 및 제 2 칩(CHIP1, CHIP2)에서 출력되는 데이터는 상기 제 1 및 제 2 관통 비아(11, 12)를 통해 제 1 및 제 2 입출력 단(DQ<0>, DQ<1>)으로 출력될 수 있다.
상기 반도체 장치(10)는 관통 비아를 포함하는 모든 신호라인이 쇼트되어 있는 구조를 갖고, 입출력 라인 또는 단자의 개수가 고정되어 있다. 즉, 동일한 관통 비아와 연결된 상기 제 1 및 제 2 칩의 입출력 회로(I/O)는 동시에 동작할 수 없다. 또한, 상기 관통 비아 또는 범프에 불량이 발생한 경우 신호 경로 리페어를 위한 리던던시 관통 비아를 갖는 못하는 구조를 갖고 있다.
도 2는 또 다른 종래기술에 따른 반도체 장치(20)의 구성을 개략적으로 보여주는 도면이다. 도 2에서, 상기 반도체 장치(20)는 제 1 및 제 2 칩(CHIP1, CHIP2)을 포함하고, 상기 제 1 칩(CHIP1)은 제 1 및 제 2 관통 비아(21, 22), 입출력 회로(I/O)를 포함하며, 상기 제 2 칩(CHIP2)은 제 3 및 제 4 관통 비아(23, 24), 입출력 회로(I/O)를 포함한다. 상기 반도체 장치(20)는 입출력 라인 또는 단자의 개수를 증가시킬 수 있는 구조를 갖고 있다.
상기 제 1 및 제 2 관통 비아(21, 22)는 범프(25)를 통해 상기 제 1 및 제 2 칩(CHIP1, CHIP2)을 전기적으로 연결한다. 상기 제 3 관통 비아(23)는 상기 제 2 관통 비아(22)와 전기적으로 연결되고, 상기 제 2 관통 비아(22)는 상기 제 1 칩(CHIP1)의 입출력 회로(I/O)를 통해 제 1 입출력 단(DQ1<0>)과 연결된다. 상기 제 4 관통 비아(24)는 상기 제 1 관통 비아(25) 및 상기 제 2 칩(CHIP2)의 입출력 회로(I/O)와 연결되고, 상기 제 1 관통 비아(21)를 통해 제 2 입출력 단(DQ2<0>)과 연결된다. 따라서, 상기 반도체 장치(20)는 상기 제 1 및 제 2 칩(CHIP1, CHIP2)의 입출력 회로(I/O)마다 독립적인 신호 경로를 가지므로 입출력 라인 또는 단자의 개수를 도 1의 반도체 장치(10)보다 2배 증가시킬 수 있다. 그러나, 도 2에서 볼 수 있는 바와 같이, 상기 제 3 관통 비아(23)로부터 상기 제 2 관통 비아(22)까지 연결된 신호 경로가 활용되지 못한다.
본 발명의 실시예는 복수의 신호 경로를 형성시켜 관통 비아 또는 범프에 불량이 발생하더라도 안정적으로 신호의 전송을 가능하게 하는 반도체 장치를 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 제 1 및 제 2 칩을 전기적으로 연결하는 제 1 및 제 2 관통 비아; 제 1 칩 회로를 제 1 입출력 단과 연결하고, 상기 제 2 관통 비아를 상기 제 2 입출력 단과 연결하는 제 1 경로 설정부; 및 제 2 칩 회로를 상기 제 1 관통 비아 및 제 2 관통 비아로 연결하는 제 2 경로 설정부를 포함하고, 상기 제 1 관통 비아는 상기 제 2 입출력 단과 연결된다.
본 발명의 다른 실시예에 따른 반도체 장치는 제 1 내지 제 3 관통 비아; 상기 제 3 관통 비아와 연결되고, 제어신호에 응답하여 제 1 선택신호를 생성하는 제 1 경로 제어부; 및 제 1 칩 회로를 제 1 입출력 단과 연결하고, 상기 제 1 선택신호에 응답하여 상기 제 2 관통 비아 및 제 2 입출력 단 사이를 연결하는 제 1 경로 설정부를 포함하는 제 1 칩을 포함하고, 상기 제 1 관통 비아는 상기 제 2 입출력 단과 연결된다.
본 발명의 다른 실시예에 따른 반도체 장치는 제 1 및 제 2 칩을 전기적으로 연결하는 복수의 관통 비아를 포함하고, 상기 제 1 칩에 배치되고, 제 1 입출력 단으로 입력된 신호를 제 1 칩 회로로 전송하고, 제 2 입출력 단으로 입력된 신호를 상기 복수의 관통 비아 중 적어도 두 개의 관통 비아로 전송하는 전송 경로 제어부; 및 상기 제 2 칩에 배치되고, 상기 적어도 두 개의 관통 비아로부터 상기 신호를 수신하여 제 2 칩 회로로 전송하는 수신 경로 제어부를 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 장치는 제 1 및 제 2 칩을 전기적으로 연결하는 복수의 관통 비아를 포함하고, 상기 제 1 칩에 배치되고, 제 1 입출력 단으로 입력된 신호를 제 1 칩 회로로 전송하고, 제 2 입출력 단으로 입력된 신호를 상기 복수의 관통 비아 중 적어도 두 개의 관통 비아로 전송하는 전송 경로 제어부; 및 상기 제 2 칩에 배치되고, 상기 적어도 두 개의 관통 비아로부터 상기 신호를 수신하여 제 2 칩 회로로 전송하는 수신 경로 제어부를 포함한다.
본 발명의 실시예는 대역폭을 확장하는데 필수적으로 요구되는 여분의 관통 비아를 리던던시 관통 비아로 활용하여 관통 비아 또는 범프에 불량이 발생하더라도 안정적으로 신호의 전송이 가능하다. 따라서, 관통 비아 사용의 효율성을 증가시키고, 불량 관통 비아를 위한 추가적인 리던던시 회로가 불필요하다.
도 1은 종래기술에 따른 반도체 장치의 구성을 개략적으로 보여주는 도면,
도 2는 종래기술에 따른 또 다른 반도체 장치의 구성을 개략적으로 보여주는 도면,
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 구성을 개략적으로 보여주는 도면,
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 구성을 보다 상세하게 보여주는 도면,
도 5는 본 발명의 일 실시예에 따른 반도체 시스템의 구성을 보여주는 도면,
도 6은 본 발명의 일 실시예에 따른 반도체 시스템의 구성을 개략적으로 보여주는 도면이다.
도 3은 본 발명의 실시예에 따른 반도체 장치(1)의 구성을 개략적으로 보여주는 도면이다. 도 3에서, 상기 반도체 장치(1)는 제 1 및 제 2 칩(CHIP1, CHIP2)을 포함한다. 상기 제 1 및 제 2 칩(CHIP1, CHIP2)은 서로 적층되어 단일 반도체 장치를 구성한다. 즉, 상기 제 1 및 제 2 칩(CHIP1, CHIP2)은 단일 패키지로 패키징될 수 있다.
상기 반도체 장치(1)는 제 1 관통 비아(110), 제 2 관통 비아(120), 제 1 칩 회로(210), 제 2 칩 회로(220), 제 1 경로 설정부(310), 제 2 경로 설정부(320), 제 1 입출력 단(IO1<0>) 및 제 2 입출력 단(IO2<0>)을 포함한다. 상기 제 1 및 제 2 관통 비아(110, 120)는 상기 제 1 칩(CHIP1)에 형성될 수 있고, 범프(150)를 통해 상기 제 1 및 제 2 칩(CHIP1, CHIP2)을 전기적으로 연결한다. 상기 제 1 관통 비아(110)는 상기 제 2 입출력 단(IO2<0>)과 연결된다.
상기 제 1 칩 회로(210)는 상기 제 1 칩(CHIP1)에서 생성된 신호를 출력하거나 외부에서 입력된 신호를 상기 제 1 칩(CHIP1)의 내부 회로로 전달하기 위해 구비된다. 마찬가지로, 상기 제 2 칩 회로(220)는 상기 제 2 칩(CHIP2)에서 생성된 신호를 출력하거나 외부에서 입력된 신호를 상기 제 2 칩(CHIP2)의 내부 회로로 전달하기 위해 구비된다. 예를 들어, 상기 제 1 및 제 2 칩 회로(210, 220)는 데이터 입출력 회로일 수 있다. 그러나, 이에 한정하는 것은 아니고, 커맨드 버퍼, 클럭 버퍼, 데이터 스트로브 버퍼 등과 같이 상기 반도체 장치(1)가 외부와 통신하는데 필요한 모든 회로들을 포함할 수 있다.
상기 제 1 경로 설정부(310)는 상기 제 1 칩(CHIP1)에 배치된다. 상기 제 1 경로 설정부(310)는 제 1 칩 회로(210)를 상기 제 1 입출력 단(IO1<0>)과 연결하고, 상기 제 2 관통 비아(120)와 상기 제 1 입출력 단 사이(IO1<0>)를 연결한다. 상기 제 1 경로 설정부(310)는 제 1 선택신호(SEL1)에 응답하여 상기 제 1 칩 회로(210)와 상기 제 2 입출력 단(IO2<0>) 사이의 연결을 차단할 수 있고, 상기 제 2 관통 비아(120) 및 상기 제 2 입출력 단(IO2<0>) 사이를 연결할 수 있다. 따라서, 상기 제 1 경로 설정부(310)는 상기 제 1 칩 회로(210)와 제 1 입출력 단(IO1<0>) 사이의 신호 경로를 형성하고, 상기 제 1 관통 비아(110)뿐만 아니라 상기 제 2 관통 비아(120)와 제 2 입출력 단(IO2<0>) 사이의 신호 경로를 형성할 수 있다.
상기 제 2 경로 설정부(320)는 상기 제 2 칩(CHIP2)에 배치된다. 상기 제 2 경로 설정부(320)는 제 2 칩 회로(CHIP2)를 상기 제 1 및 제 2 관통 비아(110, 120)와 연결한다. 상기 제 2 경로 설정부(320)는 상기 제 2 칩 회로(220)를 상기 제 1 관통 비아(110)와 연결하고, 제 2 선택신호(SEL2)에 응답하여 상기 제 2 칩 회로(220)를 상기 제 2 관통 비아(120)와 연결한다. 따라서, 상기 제 2 경로 설정부(320)는 상기 제 2 칩 회로(220)와 상기 제 1 및 제 2 관통 비아(110, 120) 사이의 신호 경로를 각각 형성할 수 있다.
도 3에서, 상기 제 2 칩(CHIP2)은 제 3 및 제 4 관통 비아(130, 140)를 더 포함할 수 있다. 상기 제 3 및 제 4 관통 비아(130, 140)는 제 2 칩(CHIP2)에 형성될 수 있다. 상기 제 3 및 제 4 관통 비아(130, 140)는 상기 제 1 칩(CHIP1)을 제외하고 상기 제 2 칩(CHIP2)과 적층된 다른 칩이 존재하지 않을 때, 상기 제 2 입출력 회로(220) 및 상기 제 2 경로 설정부(320)를 제외하고는 다른 전기적 연결을 형성하지 않을 수 있다. 상기 제 3 관통 비아(130)는 상기 제 2 관통 비아(120)와 연결되고, 상기 제 2 경로 설정부(320)는 상기 제 2 선택신호(SEL2)에 응답하여 상기 제 4 관통 비아(140)와 상기 제 2 관통 비아(120) 사이의 연결을 차단한다. 상기 반도체 장치(1)를 구성하는 제 1 및 제 2 칩(CHIP1, CHIP2)은 제조 비용을 감소시키기 위해 동일한 구조를 갖고 동일한 웨이퍼에서 제조될 수 있어야 한다. 따라서, 본 발명의 실시예에서, 상기 제 1 및 제 2 칩(CHIP1, CHIP2)은 실질적으로 동일한 구조를 갖는다. 그러나, 적층이 이루어지면서, 상기 제 1 및 제 2 칩(CHIP1, CHIP2)의 구성들은 서로 다른 연결 구조를 갖고 서로 다른 동작을 수행할 수 있다.
상기 제 1 및 제 2 입출력 단(IO1<0>, IO2<0>)은 상기 반도체 장치(1)가 외부와 통신하기 위해 구비되는 단자이다. 상기 제 1 및 제 2 입출력 단(IO1<0>, IO2<0>)은 프로세서와 직접 연결될 수 있고, 또는 로직 다이 및 컨트롤러를 매개로 프로세서와 연결될 수 있다. 상기 제 1 및 제 2 입출력 단(IO1<0>, IO2<0>)은 상기 제 1 및 제 2 칩(CHIP1, CHIP2)에서 생성된 신호를 외부로 출력하거나, 외부로부터 입력되는 신호를 수신하기 위해 구비된다.
상기 반도체 장치(1)로부터 외부로 신호를 출력할 때, 상기 제 1 경로 설정부(310)는 수신 경로 제어부의 역할을 수행하고, 상기 제 2 경로 설정부(320)는 전송 경로 제어부의 역할을 수행한다. 제 1 칩 회로(210)에서 생성된 신호는 상기 제 1 입출력 단(IO1<0>)으로 출력될 수 있다. 상기 제 2 칩 회로(220)에서 생성되는 신호는 상기 제 2 경로 설정부(320)를 통해 상기 제 1 및 제 2 관통 비아(110, 120)를 통해 상기 제 1 칩(CHIP1)으로 전송된다. 상기 제 1 관통 비아(110)를 통해 전송된 상기 신호는 상기 제 2 입출력 단(IO2<0>)으로 출력될 수 있고, 또한 상기 제 1 경로 설정부(210)는 상기 제 2 관통 비아(120)를 통해 전송된 상기 신호를 상기 제 2 입출력 단(IO2<0>)으로 출력할 수 있다. 위와 같이, 상기 반도체 장치(1)는 상기 제 2 칩(CHIP2)에서 생성된 하나의 신호를 상기 제 1 칩(CHIP1)으로 전송할 때, 적어도 두 개의 신호 전송 경로를 형성한다. 따라서, 상기 제 1 및 제 2 관통 비아(110, 120) 또는 상기 제 1 및 제 2 관통 비아(110, 120)와 상기 제 2 칩(CHIP2)을 연결하는 범프(150) 중 어느 하나에 불량이 발생하여 하나의 신호 경로에 페일이 발생하더라도, 다른 하나의 신호 경로를 통해 상기 제 2 칩(CHIP2)에서 생성된 신호를 상기 제 1 칩(CHIP1)으로 전송할 수 있다.
외부로부터 상기 반도체 장치(1)로 신호가 입력될 때, 상기 제 1 경로 설정부(310)는 전송 경로 제어부의 역할을 수행하고, 상기 제 2 경로 설정부(320)는 수신 경로 제어부의 역할을 수행한다. 상기 제 1 입출력 단(IO1<0>)으로 입력된 신호는 상기 제 1 칩 회로(210)로 전송될 수 있다. 상기 제 2 입출력 단(IO2<0>)으로 입력된 신호는 상기 제 1 관통 비아(110)로 전송될 수 있고, 상기 제 1 경로 설정부(310)를 통해 상기 제 2 관통 비아(120)로 전송될 수 있다. 상기 제 2 경로 설정부(320)는 상기 제 1 관통 비아(110)를 통해 전송된 신호를 상기 제 2 칩 회로(220)로 전송할 수 있고, 또한 상기 제 2 관통 비아(120)를 통해 전송된 신호를 상기 제 2 칩 회로(220)로 전송할 수 있다. 위와 같이, 상기 반도체 장치(1)는 상기 제 2 입출력 단(IO2<0>)으로 입력된 하나의 신호를 상기 제 1 칩(CHIP1)에서 제 2 칩(CHIP2)으로 전송할 때, 적어도 두 개의 신호 경로를 형성한다. 따라서, 상기 제 1 및 제 2 관통 비아(110, 120) 또는 상기 제 1 및 제 2 관통 비아(110, 120)와 상기 제 2 칩(CHIP2)을 연결하는 범프(150) 중 어느 하나에 불량이 발생하여 하나의 신호 경로에 페일이 발생하더라도, 다른 하나의 신호 경로를 통해 상기 제 2 입출력 단(IO2<0>)으로 입력된 신호를 상기 제 1 칩(CHIP1)에서 상기 제 2 칩(CHIP2)으로 전송할 수 있다.
도 4는 본 발명의 실시예에 따른 반도체 장치(2)의 구성을 보다 상세하게 보여주는 도면이다. 도 4에서, 상기 반도체 장치(2)는 제 5 관통 비아(160), 제 6 관통 비아(170), 제 1 경로 제어부(410) 및 제 2 경로 제어부(420)를 더 포함하는 것으로 도시되었다. 상기 제 5 관통 비아(160)는 상기 제 1 칩(CHIP1)에 형성되고, 범프(150)를 통해 상기 제 1 및 제 2 칩(CHIP1, CHIP2)을 전기적으로 연결한다. 상기 제 5 관통 비아(160)는 상기 제 2 칩(CHIP2)의 전원전압(VDD) 단과 연결될 수 있다. 상기 제 6 관통 비아(170)는 제 2 칩(CHIP2)에 형성될 수 있다. 상기 제 6 관통 비아(170)는 제 2 칩(CHIP2)이 다른 칩과 적층되지 않으므로, 상기 제 5 관통 비아(160)와 같이 상기 전원전압(VDD)을 수신하지 않는다.
도 4에서, 상기 제 1 경로 제어부(410)는 상기 제 5 관통 비아(160)와 연결되고, 제어신호(PWRUP)에 응답하여 상기 제 1 선택신호(SEL1)를 생성한다. 상기 제 1 경로 제어부(310)는 상기 제 5 관통 비아(160)를 통해 상기 전원전압(VDD)을 수신하고, 상기 전원전압(VDD) 및 상기 제어신호(PWRUP)에 응답하여 상기 제 1 선택신호(SEL1)를 생성한다. 상기 제어신호(PWRUP)는 반도체 장치(2)를 초기화시키는 신호를 이용할 수 있고, 예를 들어, 상기 제어신호(PWRUP)는 파워 업 신호일 수 있다. 상기 파워 업 신호는 상기 반도체 장치(2)로 전원이 공급되고, 전원 레벨이 안정되면 제 1 레벨로 인에이블되었다가 제 2 레벨로 디스에이블되는 신호이다. 상기 제 1 경로 제어부(410)는 상기 전원전압(VDD)과 상기 제어신호(PWRUP)에 응답하여 제 1 레벨의 상기 제 1 선택신호(SEL1)를 생성할 수 있다. 본 발명의 실시예에서, 상기 제 1 레벨은 하이 레벨일 수 있고, 상기 제 2 레벨은 로우 레벨일 수 있다.
상기 제 2 경로 제어부(420)는 상기 제 6 관통 비아(170)와 연결되고, 상기 제어신호(PWRUP)에 응답하여 상기 제 2 선택신호(SEL2)를 생성한다. 상기 제 6 관통 비아(170)는 상기 제 5 관통 비아(160)와 같이 전원전압(VDD)을 수신하지 않으므로, 상기 제 2 경로 제어부(420)는 상기 제어신호(PWRUP)에 응답하여 상기 제 2 선택신호(SEL2)를 생성한다. 따라서, 상기 제 2 경로 제어부(420)는 상기 제 1 경로 설정부(410)와 동일한 구성을 갖더라도, 상기 제 1 선택신호(SEL1)와 반대 레벨인 제 2 레벨의 상기 제 2 선택신호(SEL2)를 생성할 수 있다.
상기 제 1 경로 제어부(410)는 제 1 인버터(IV1), 제 1 엔모스 트랜지스터(N1), 제 1 낸드 게이트(ND1) 및 제 2 인버터(IV2)를 포함할 수 있다. 상기 제 1 인버터(IV1)는 상기 제어신호(PWRUP)를 반전시킨다. 상기 제 1 엔모스 트랜지스터(N1)는 게이트가 상기 제 1 낸드 게이트(ND1)의 출력 단과 연결되고, 드레인이 제 1 노드(A)와 연결된다. 상기 제 1 노드(A)는 상기 제 5 관통 비아(160), 상기 제 1 엔모스 트랜지스터(N1)의 드레인 및 제 1 낸드 게이트(ND1)의 입력 단과 공통 연결된다. 따라서, 상기 제 1 엔모스 트랜지스터(N1)는 상기 드레인으로 상기 전원전압(VDD)을 수신한다. 상기 제 1 엔모스 트랜지스터(N1)의 소스는 접지전압(VSS)과 연결된다. 상기 제 1 낸드 게이트(ND1)는 상기 제 1 인버터(IV1)의 출력을 수신하고, 상기 제 1 노드(A)와 연결된다. 상기 제 2 인버터(IV2)는 상기 제 1 낸드 게이트(ND1)의 출력을 반전시켜 상기 제 1 선택신호(SEL1)를 생성한다. 상기 제어신호(PWRUP)가 제 2 레벨로 디스에이블되면, 상기 제 1 인버터(IV1)는 제 1 레벨의 신호를 출력한다. 상기 외부전원(VDD)이 인가되면서 상기 제 1 노드(A)는 제 1 레벨이 된다. 따라서, 상기 제 1 낸드 게이트(ND1)는 제 2 레벨의 신호를 출력한다. 상기 제 2 인버터(IV2)는 상기 제 2 레벨의 신호를 반전시켜 제 1 레벨을 갖는 상기 제 1 선택신호(SEL1)를 생성할 수 있다.
상기 제 2 경로 제어부(420)는 상기 제 1 경로 제어부(410)와 동일한 구성을 갖는다. 상기 제 2 경로 제어부(420)는 제 3 인버터(IV3), 제 2 엔모스 트랜지스터(N2), 제 2 낸드 게이트(ND2) 및 제 4 인버터(IV4)를 포함한다. 상기 제 2 경로 제어부(420)는 상기 제 1 경로 제어부(410)와 동일한 구성 및 연결관계를 갖고 있으나, 상기 제 2 노드(B)로 전원전압(VDD)이 인가되지 않는다는 점에서 차이점이 존재한다. 따라서, 상기 제 2 낸드 게이트(ND2)는 제 1 레벨의 신호를 출력하고, 상기 제 4 인버터(IV4)는 상기 제 1 레벨의 신호를 반전시켜 제 2 레벨을 갖는 제 2 선택신호(SEL2)를 생성할 수 있다.
도 4에서, 상기 제 1 경로 설정부(310)는 제 5 인버터(IV5), 제 1 및 제 2 패스 게이트(PG1, PG2)를 포함한다. 상기 제 5 인버터(IV5)는 상기 제 1 선택신호(SEL1)를 반전시킨다. 상기 제 1 패스 게이트(PG1)는 상기 제 1 선택신호(SEL1)에 응답하여 상기 제 1 칩 회로(210)와 상기 제 2 입출력 단(IO2<0>) 사이를 연결한다. 상기 제 1 패스 게이트(PG1)는 피모스 단자로 상기 제 1 선택신호(SEL1)를 수신하고, 엔모스 단자로 상기 제 5 인버터(IV5)의 출력(즉, 제 1 선택신호(SEL1)의 반전 신호)을 수신한다. 상기 제 2 패스 게이트(PG2)는 상기 제 1 선택신호(SEL1)에 응답하여 상기 제 2 관통 비아와 상기 제 2 입출력 단(IO2<0>) 사이를 연결한다. 상기 제 2 패스 게이트(PG2)는 피모스 단자로 상기 제 5 인버터(IV5)의 출력을 수신하고, 엔모스 단자로 상기 제 1 선택신호(SEL1)를 수신한다. 따라서, 상기 제 1 레벨을 갖는 상기 제 1 선택신호(SEL1)에 응답하여 상기 제 1 패스 게이트(PG1)는 턴오프되고, 상기 제 2 패스 게이트(PG2)는 턴온될 수 있다. 상기 제 1 경로 설정부(310)는 상기 제 1 칩 회로(210)와 상기 제 2 입출력 단(IO2<0>) 사이의 연결을 차단하고, 상기 제 2 관통 비아(210)와 상기 제 2 입출력 단 사이(IO2<0>)를 연결할 수 있다. 따라서, 상기 제 2 입출력 단(IO2<0>)과 상기 제 1 관통 비아(110)로 연결되는 신호 경로 및 상기 제 2 입출력 단(IO2<0>)과 상기 제 2 관통 비아(120)로 연결되는 신호 경로가 형성될 수 있다.
상기 제 2 경로 설정부(320)는 제 6 인버터(IV6), 제 3 및 제 4 패스 게이트(PG3, PG4)를 포함한다. 상기 제 6 인버터(IV6)는 상기 제 2 선택신호(SEL2)를 반전시킨다. 상기 제 3 패스 게이트(PG3)는 상기 제 2 선택신호(SEL2)에 응답하여 상기 제 2 칩 회로(220)와 상기 제 2 관통 비아(120) 사이를 연결한다. 상기 제 3 패스 게이트(PG3)는 피모스 단자로 상기 제 2 선택신호(SEL2)를 수신하고, 엔모스 단자로 상기 제 6 인버터(IV6)의 출력(즉, 제 2 선택신호(SEL2)의 반전 신호)을 수신한다. 상기 제 4 패스 게이트(PG4)는 상기 제 2 선택신호(SEL2)에 응답하여 상기 제 4 관통 비아(140) 및 상기 제 2 관통 비아(120) 사이를 연결한다. 상기 제 4 패스 게이트(PG4)는 피모스 단자로 상기 제 6 인버터(IV6)의 출력을 수신하고, 엔모스 단자로 상기 제 2 선택신호(SEL2)를 수신한다. 따라서, 상기 제 2 레벨을 갖는 상기 제 2 선택신호(SEL2)에 응답하여 상기 제 3 패스 게이트(PG3)는 턴온되고, 상기 제 4 패스 게이트(PG4)는 턴오프될 수 있다. 상기 제 2 경로 설정부(320)는 상기 제 2 칩 회로(220) 및 상기 제 2 관통 비아(120) 사이를 연결하고, 상기 제 4 관통 비아(140)와 상기 제 2 관통 비아(120) 사이의 연결을 차단할 수 있다. 따라서, 상기 제 1 관통 비아(110)와 상기 제 2 칩 회로(220)가 연결되는 신호 경로 및 상기 제 2 관통 비아(120)와 상기 제 2 칩 회로(220)가 연결되는 신호 경로가 형성될 수 있다.
상기 반도체 장치(2)를 구성하는 상기 제 1 및 제 2 칩(CHIP1, CHIP2)은 서로 동일한 구조를 갖는다. 그러나, 상기 제 1 및 제 2 칩(CHIP1, CHIP2)이 적층되었을 때 상기 제 1 및 제 2 경로 제어부(410, 420)는 서로 다른 레벨을 갖는 제 1 및 제 2 선택신호(SEL1, SEL2)를 생성한다. 따라서, 상기 제 1 및 제 2 칩(CHIP1, CHIP2)을 전기적으로 연결하는 제 1 및 제 2 관통 비아(110, 120)는 상기 제 2 칩 회로(220)와 상기 제 2 입출력 단(IO2<0>) 사이를 연결하고, 상기 제 2 칩 회로(220)에서 출력되는 신호가 상기 제 2 입출력 단(IO2<0>)으로 전송되는 복수의 신호 경로 또는 상기 제 2 입출력 단(IO2<0>)으로 입력되는 신호가 상기 제 2 칩 회로(220)로 전송되는 복수의 신호 경로를 형성할 수 있다. 따라서, 본 발명의 실시예에 따른 반도체 장치(2)는 상기 언급한 복수의 신호 경로 중 어느 하나의 신호 경로에 페일이 발생하더라도, 추가적인 리던던시 회로 및 동작 없이 안정적으로 신호를 전송할 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 시스템(3)의 구성을 보여주는 도면이다. 도 5에서, 상기 반도체 시스템(3)은 적어도 하나의 베이스 다이 및 복수의 적층 다이를 포함할 수 있다. 도 5에서, 1개의 베이스 다이(310)와 2개의 적층 다이(320, 330)가 서로 적층된 것을 예시하였다. 상기 베이스 다이(310)는 로직 칩의 기능을 수행하는 것으로, 예를 들어 프로세서 또는 컨트롤러를 포함할 수 있다. 상기 적층 다이(320, 330)는 슬레이브 칩의 기능을 수행하는 것으로, 예를 들어 메모리를 포함할 수 있다. 상기 적층 다이(320, 330)는 앞서 설명한 본 발명의 실시예에 따른 반도체 장치(1, 2)를 포함할 수 있다.
상기 베이스 다이(310) 및 적층 다이(320, 330)는 범프(341)를 통해 서로 적층될 수 있고, 단일 패키지로 패키징되어 시스템 온 칩(System on Chip) 또는 시스템 인 패키지(System in Package)를 구성할 수 있다. 상기 베이스 다이(310)는 상기 적층 다이(320, 330)로 커맨드 신호(CMD), 어드레스 신호(ADD), 클럭 신호(CLK), 데이터(DQ0-DQ2) 및 데이터 스트로브 신호(DQS)를 제공할 수 있다. 상기 베이스 다이(310)는 내부에 형성된 관통 비아(342)를 통해 상기 적층 다이(310, 320)로 상기 신호들을 전송할 수 있다.
제 1 적층 다이(320)는 범프(341)를 통해 상기 베이스 다이(310)로부터 상기 커맨드 신호(CMD), 어드레스 신호(ADD), 클럭 신호(CLK), 데이터(DQ0-DQ2) 및 데이트 스트로브 신호(DQS) 등을 수신할 수 있고, 상기 베이스 다이(310)로부터 전송된 신호에 응답하여 데이터 입출력 동작을 수행할 수 있다. 상기 제 1 적층 다이(320)는 커맨드 및 어드레스 버퍼(321), 클럭 버퍼(322) 및 데이터 버퍼(323)를 포함하여, 상기 베이스 다이(310)로부터 전송된 신호를 각각 수신할 수 있다. 상기 제 1 적층 다이(320)는 데이터 출력 동작에서 데이터 버퍼(323)를 통해 상기 베이스 다이(310)로 데이터(DQ0-DQ2) 및 데이터 스트로브 신호(DQS)를 출력할 수 있다. 또한, 상기 제 1 적층 다이(320)는 내부에 형성된 관통 비아(343)를 통해 제 2 적층 다이(330)와 전기적으로 연결될 수 있다.
상기 제 2 적층 다이(330)는 범프(341)를 통해 상기 제 1 적층 다이(320)와 전기적으로 연결되고, 상기 제 1 적층 다이(320)를 통해 상기 베이스 다이(310)와 전기적으로 연결될 수 있다. 상기 제 2 적층 다이(330)는 상기 베이스 다이(310) 및 상기 제 1 층 다이(320)를 통해 전송된 상기 커맨드 신호(CMD), 어드레스 신호(ADD), 클럭 신호(CLK), 데이터(DQ0-DQ2) 및 데이터 스트로브 신호(DQS) 등을 수신하여 데이터 입출력 동작을 수행할 수 있다. 상기 제 2 적층 다이(330)는 커맨드 및 어드레스 버퍼(331), 클럭 버퍼(332) 및 데이터 버퍼(333)를 포함하여, 상기 신호들을 수신할 수 있다. 또한, 상기 제 2 적층 다이(330)는 데이터 출력 동작에서, 데이터 버퍼(333)를 통해 상기 제 1 적층 다이(320)로 데이터(DQ0-DQ2) 및 데이터 스트로브 신호(DQS)를 출력할 수 있고, 상기 제 2 적층 다이(330)에서 출력된 데이터(DQ0-DQ2) 및 데이터 스트로브 신호(DQS)는 상기 제 1 적층 다이(320)에 형성된 관통 비아(343)를 통해 상기 베이스 다이(310)로 전송될 수 있다. 상기 제 2 적층 다이(330) 내부에는 관통 비아(344)가 형성될 수 있으며, 상기 제 2 적층 다이(330)는 상기 관통 비아(344)를 통해 또 다른 칩과 적층될 수 있다.
도 6은 본 발명의 일 실시예에 따른 시스템(4)의 구성을 개략적으로 보여주는 도면이다. 도 6에서, 상기 시스템(4)은 휴대폰(Cell Phone), PCS(Personal Communication System) 장치, PDA(Personal Digital Assistant) 장치, 휴대용 GPS 장치, 태블릿 컴퓨터 등에 활용될 수 있으며, 또한, PC, 데스트탑 컴퓨터, 랩탑 컴퓨터, 노트북 컴퓨터 서버 컴퓨터 등에도 활용될 수 있다. 도 6에서, 상기 시스템(4)은 통신 프로세서(410), 어플리케이션 프로세서(420), 입력부(430), 출력부(440), 스토리지부(450) 및 전원 관리부(460)를 포함할 수 있다. 상기 통신 프로세서(410)는 하나 또는 그 이상의 무선 통신 링크를 통해 신호를 입출력 할 수 있다. 상기 무선 통신 링크는 예를 들어, 라디오 채널, IR(적외선 통신) 채널, RF(무선 주파수 통신) 채널, 와이파이 채널 등을 포함할 수 있다.
상기 어플리케이션 프로세서(420)는 예를 들어, 중앙 처리 장치(CPU), 디지털 신호 프로세서(DSP), 하나 또는 그 이상의 코어 프로세서, 마이크로 프로세서, 호스트 프로세서, 컨트롤러, 집적 회로(IC), 주문형 집적 회로(ASIC) 등을 포함할 수 있다. 상기 어플리케이션 프로세서(420)는 상기 시스템(4)의 운용 시스템(OS) 또는 하나 또는 그 이상의 어플리케이션을 실행한다. 특히, 상기 어플리케이션 프로세서(420)는 본 발명의 실시예에 따른 반도체 장치(1, 2)를 함께 포함할 수 있다. 또한, 상기 어플리케이션 프로세서(420)는 도 5에 도시된 반도체 시스템(3)의 구성을 포함할 수 있으며, 프로세서 또는 컨트롤러와 메모리가 적층된 시스템 온 칩 또는 시스템 인 패키지로 구현딜 수 있다.
상기 입력부(430)는 키보드, 키패드, 마우스, 터치패드 마이크로 폰, 디지털 카메라 등을 포함할 수 있고, 상기 출력부(440)는 모니터, 스크린, LCD 장치, 오디오, 스피커, 이어폰 또는 블루투스(또는 핸즈 프리) 스피커 등을 포함할 수 있다. 상기 스토리지부(450)는 FLASH 메모리, PCRAM, ReRAM, FeRAM, MRAM 또는 STTRAM과 같은 비휘발성 메모리 장치를 포함할 수 있으며, 사용자가 원하는 데이터를 저장할 수 있다.
상기 전원 관리부(460)는 배터리의 전원이 효율적으로 사용될 수 있도록 상기 시스템(4)을 구성하는 각 장치들의 전원을 관리할 수 있다. 특히, 스탠바이 모드, 슬립 모드, 파워다운 모드, 딥 파워다운 모드와 같은 저전력 동작모드에서, 상기 어플리케이션 프로세서(420)와 출력부(440)에서 소모되는 전력을 최소화시킬 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1/2/10/20: 반도체 장치 11/21/110: 제 1 관통 비아
12/22/120: 제 2 관통 비아 13/25/150: 범프
23/130: 제 3 관통 비아 24/140: 제 4 관통 비아
160: 제 5 관통 비아 170: 제 6 관통 비아
210: 제 1 칩 회로 220: 제 2 칩 회로
310: 제 1 경로 설정부 320: 제 2 경로 설정부
410: 제 1 경로 제어부 420: 제 2 경로 제어부

Claims (19)

  1. 제 1 및 제 2 칩을 전기적으로 연결하는 제 1 및 제 2 관통 비아;
    제 1 칩 회로를 제 1 입출력 단과 연결하고, 상기 제 2 관통 비아를 제 2 입출력 단과 연결하는 제 1 경로 설정부; 및
    제 2 칩 회로를 상기 제 1 관통 비아 및 제 2 관통 비아로 연결하는 제 2 경로 설정부를 포함하고,
    상기 제 1 관통 비아는 상기 제 2 입출력 단과 연결되는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 경로 설정부는 제 1 선택신호에 응답하여 상기 제 1 칩 회로 및 상기 제 2 입출력 단 사이의 연결을 차단하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제 1 경로 설정부는 상기 제 1 선택신호에 상기 제 2 관통 비아 및 상기 제 2 입출력 단 사이의 연결을 제어하는 응답하여 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제 1 경로 설정부는 상기 제 1 선택신호에 응답하여 상기 제 1 칩 회로와 상기 제 2 입출력 단 사이를 연결하는 제 1 패스 게이트; 및
    상기 제 1 선택신호에 응답하여 상기 제 2 관통 비아 및 상기 제 2 입출력 단 사이를 연결하는 제 2 패스 게이트를 포함하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 2 경로 설정부는 제 2 선택신호에 응답하여 상기 제 2 칩 회로와 상기 제 2 관통 비아를 연결하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제 2 칩을 관통하는 제 3 및 제 4 관통 비아를 더 포함하고, 상기 제 3 관통 비아는 상기 제 2 관통 비아와 연결되며,
    상기 제 2 경로 설정부는 상기 제 1 선택신호에 응답하여 상기 제 4 관통 비아 및 상기 제 2 관통 비아 사이의 연결을 차단하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제 2 경로 설정부는 상기 제 2 선택신호에 응답하여 상기 제 2 칩 회로와 상기 제 2 관통 비아를 선택적으로 연결하는 제 3 패스 게이트; 및
    상기 제 2 선택신호에 응답하여 상기 제 4 관통 비아를 상기 제 2 관통 비아와 선택적으로 연결하는 제 4 패스 게이트를 포함하는 반도체 장치.
  8. 제 1 내지 제 3 관통 비아;
    상기 제 3 관통 비아와 연결되고, 제어신호에 응답하여 제 1 선택신호를 생성하는 제 1 경로 제어부; 및
    제 1 칩 회로를 제 1 입출력 단과 연결하고, 상기 제 1 선택신호에 응답하여 상기 제 2 관통 비아 및 제 2 입출력 단 사이를 연결하는 제 1 경로 설정부를 포함하는 제 1 칩을 포함하고,
    상기 제 1 관통 비아는 상기 제 2 입출력 단과 연결되는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제 1 경로 제어부는 상기 제 3 관통 비아를 통해 전원전압을 수신하고, 상기 전원전압 및 상기 제어신호에 응답하여 제 1 레벨의 상기 제 1 선택신호를 생성하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제 1 경로 설정부는 상기 제 1 선택신호에 응답하여 상기 제 1 칩 회로와 상기 제 2 입출력 단 사이의 연결을 차단하고, 상기 제 2 관통 비아 및 상기 제 2 입출력 단 사이를 연결하는 반도체 장치.
  11. 제 9 항에 있어서,
    상기 제 1 경로 설정부는 상기 제 1 선택신호에 응답하여 상기 제 1 칩 회로와 상기 제 2 입출력 단 사이를 선택적으로 연결하는 제 1 패스 게이트; 및
    상기 제 1 선택신호에 응답하여 상기 제 2 관통 비아 및 상기 제 2 입출력 단 사이를 선택적으로 연결하는 제 2 패스 게이트를 포함하는 반도체 장치.
  12. 제 8 항에 있어서,
    제 4 내지 제 6 관통 비아;
    상기 제 6 관통 비아와 연결되고, 상기 제어신호에 응답하여 제 2 선택신호를 생성하는 제 2 경로 제어부; 및
    제 2 칩 회로를 상기 제 1 관통 비아와 연결하고, 상기 제 5 관통 비아 및 상기 제 2 관통 비아 사이를 연결하는 제 2 경로 설정부를 포함하는 제 2 칩을 더 포함하고,
    상기 제 4 관통 비아는 상기 제 2 관통 비아와 연결되는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 제 2 경로 제어부는 상기 제어신호에 응답하여 제 2 레벨의 상기 제 2 선택신호를 생성하는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 제 2 경로 설정부는 상기 제 2 선택신호에 응답하여 상기 제 2 칩 회로 및 상기 제 2 관통 비아 사이를 연결하고, 상기 제 5 관통 비아 및 상기 제 2 관통 비아 사이의 연결을 차단하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 제 2 경로 설정부는 상기 제 2 선택신호에 응답하여 상기 제 2 칩 회로 및 상기 제 2 관통 비아 사이를 선택적으로 연결하는 제 3 패스 게이트; 및
    상기 제 2 선택신호에 응답하여 상기 제 5 관통 비아 및 상기 제 2 관통 비아를 선택적으로 연결하는 제 4 패스 게이트를 포함하는 반도체 장치.
  16. 제 1 및 제 2 칩을 전기적으로 연결하는 복수의 관통 비아를 포함하고,
    상기 제 2 칩에 배치되고, 상기 제 2 칩 회로에서 생성된 신호를 상기 복수의 관통 비아 중 적어도 두 개의 관통 비아로 전송하는 전송 경로 설정부; 및
    상기 제 1 칩에 배치되고, 상기 제 1 칩 회로에서 생성된 신호를 제 1 입출력 단으로 출력하고, 상기 적어도 두 개의 관통 비아로부터 상기 제 2 칩 회로에서 생성된 신호를 수신하여 제 2 입출력 단으로 출력하는 수신 경로 설정부를 포함하는 반도체 장치.
  17. 제 16 항에 있어서,
    상기 수신 경로 설정부는 상기 제 1 칩 회로 및 상기 제 2 입출력 단 사이의 연결을 차단하는 반도체 장치.
  18. 제 1 및 제 2 칩을 전기적으로 연결하는 복수의 관통 비아를 포함하고,
    상기 제 1 칩에 배치되고, 제 1 입출력 단으로 입력된 신호를 제 1 칩 회로로 전송하고, 제 2 입출력 단으로 입력된 신호를 상기 복수의 관통 비아 중 적어도 두 개의 관통 비아로 전송하는 전송 경로 제어부; 및
    상기 제 2 칩에 배치되고, 상기 적어도 두 개의 관통 비아로부터 상기 신호를 수신하여 제 2 칩 회로로 전송하는 수신 경로 제어부를 포함하는 반도체 장치.
  19. 제 18 항에 있어서,
    상기 전송 결로 설정부는 상기 제 1 칩 회로 및 상기 제 2 입출력 단 사이의 연결을 차단하는 반도체 장치.
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