KR20140088782A - 3차원 적층 반도체 집적회로 - Google Patents

3차원 적층 반도체 집적회로 Download PDF

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KR20140088782A
KR20140088782A KR1020130000720A KR20130000720A KR20140088782A KR 20140088782 A KR20140088782 A KR 20140088782A KR 1020130000720 A KR1020130000720 A KR 1020130000720A KR 20130000720 A KR20130000720 A KR 20130000720A KR 20140088782 A KR20140088782 A KR 20140088782A
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전병득
홍남표
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Abstract

본 기술은 제 1 모드에 맞도록 복수의 칩 선택 신호 전부를 사용 가능하도록 구성되거나, 제 2 모드에 맞도록 상기 복수의 칩 선택 신호 중에서 일부를 사용 가능하도록 구성된 컨트롤러; 및 각각 상기 제 1 모드 또는 상기 제 2 모드에 맞도록 설정된 신호 패스 설정 정보에 따라 상기 복수의 칩 선택 신호 중에서 하나를 선택적으로 수신하도록 구성된 복수의 반도체 칩을 포함한다.

Description

3차원 적층 반도체 집적회로{THREE DIMENSIONAL STACKED SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 반도체 회로에 관한 것으로서, 특히 3차원 적층 반도체 집적회로에 관한 것이다.
반도체 집적회로는 집적효율 향상을 목적으로 두 개 또는 그 이상의 칩(Chip)을 포함하는 형태로 구성되며, TSV(Through Silicon Via)를 이용하여 복수의 칩들의 인터페이스를 구현한 3차원 적층 반도체 집적회로가 개발되고 있다.
도 1은 종래의 기술에 따른 3차원 적층 반도체 집적회로(1)의 단면도이다.
이때 도 1은 4-Stack 구조를 갖는 3차원 적층 반도체 집적회로(1)의 예를 든 것이다.
도 1에 도시된 바와 같이, 종래의 기술에 따른 3차원 적층 반도체 집적회로(1)는 컨트롤러(Controller) 및 제 1 내지 제 4 반도체 칩(CHIP1 ~ CHIP4)을 포함한다.
제 1 내지 제 4 반도체 칩(CHIP1 ~ CHIP4) 각각에는 복수의 칩 선택 신호(CS1 ~ CS4)를 전송하기 위한 복수의 TSV(20)가 형성된다.
제 1 내지 제 4 반도체 칩(CHIP1 ~ CHIP4)은 각각 복수의 TSV(20) 형성이 완료된 후 적층되고 이후, 컨트롤러(Controller) 상에 연결된다.
컨트롤러(Controller)와 제 1 내지 제 4 반도체 칩(CHIP1 ~ CHIP4)은 범프 패드(Bump Pad)(10)와 복수의 TSV(20)를 통해 물리적으로 연결된다.
컨트롤러(Controller)는 복수의 칩 선택 신호(CS1 ~ CS4)를 이용하여 제 1 내지 제 4 반도체 칩(CHIP1 ~ CHIP4)을 선택적으로 동작시킬 수 있다.
예를 들어, 컨트롤러(Controller)가 칩 선택 신호(CS1)를 활성화시킬 경우, 제 1 반도체 칩(CHIP1)이 버퍼(30)를 통해 칩 선택 신호(CS1)를 전송 받아 활성화되고 정해진 명령에 따른 동작을 수행하게 된다.
마찬가지로 컨트롤러(Controller)가 칩 선택 신호(CS4)를 활성화시킬 경우, 제 4 반도체 칩(CHIP4)이 자신의 버퍼(30)를 통해 칩 선택 신호(CS4)를 전송 받아 활성화되고 정해진 명령에 따른 동작을 수행하게 된다.
상술한 바와 같이, 종래의 기술은 복수의 칩 선택 신호(CS1 ~ CS4)는 제 1 내지 제 4 반도체 칩(CHIP1 ~ CHIP4)에 일대일 대응되는 구조를 갖는다.
한편, 2-Stack 구조의 경우에는 컨트롤러(Controller)가 두 개의 칩 선택 신호(CS1, CS2) 만을 사용하도록 규정되어 있다.
따라서 종래의 기술은 4층 적층 후 또는 패키지 이후의 테스트 과정에서 일부의 반도체 칩 예를 들어, 제 1 반도체 칩(CHIP1)이 페일(Fail) 즉, 불량으로 판정되는 경우, 모든 칩을 사용하지 못하는 문제가 발생하게 된다.
본 발명의 실시예는 메모리 용량 변경이 가능하도록 한 3차원 적층 반도체 집적회로를 제공한다.
본 발명의 실시예는 제 1 모드에 맞도록 복수의 칩 선택 신호 전부를 사용 가능하도록 구성되거나, 제 2 모드에 맞도록 상기 복수의 칩 선택 신호 중에서 일부를 사용 가능하도록 구성된 컨트롤러; 및 각각 상기 제 1 모드 또는 상기 제 2 모드에 맞도록 설정된 신호 패스 설정 정보에 따라 상기 복수의 칩 선택 신호 중에서 하나를 선택적으로 수신하도록 구성된 복수의 반도체 칩을 포함할 수 있다.
본 발명의 실시예는 제 1 모드에 맞도록 복수의 칩 선택 신호 전부를 사용 가능하도록 구성되거나, 제 2 모드에 맞도록 상기 복수의 칩 선택 신호 중에서 일부를 사용 가능하도록 구성된 컨트롤러; 및 상기 컨트롤러 상부에 적층된 복수의 반도체 칩을 포함하며, 상기 제 2 모드의 경우에는 적층 위치에 상관없이 상기 복수의 반도체 칩 중에서 일부의 반도체 칩들에 상기 복수의 칩 선택 신호 중에서 사용 가능 상태로 설정 일부의 칩 선택 신호들이 전달되도록 구성될 수 있다.
본 발명의 실시예는 컨트롤러 상부에 N개의 반도체 칩이 적층된 3차원 적층 반도체 집적회로로서, 상기 N개의 반도체 칩은 테스트 결과에 따라 N/2개 이하가 페일(Fail) 판정된 경우에는, 패스(Pass) 판정된 N/2개의 반도체 칩이 N/2개의 칩 선택 신호를 선택적으로 수신하고, 상기 컨트롤러는 N/2개의 칩 선택 신호를 선택 적으로 활성화시키도록 구성될 수 있다.
본 기술은 패키지 이후의 반도체 집적회로의 메모리 용량을 변경하여 사용할 수 있다.
도 1은 종래의 기술에 따른 3차원 적층 반도체 집적회로(1)의 단면도,
도 2는 본 발명의 실시예에 따른 3차원 적층 반도체 집적회로(100)의 단면도,
도 3은 도 2의 전달 단자(S1 ~ S4)와 이를 통해 전송되는 칩 선택 신호(CS1 ~ CS4)의 관계를 나타낸 표,
도 4는 도 2의 신호 경로 제어부(200)의 회로도,
도 5는 패스 칩(Pass Chip)에 따른 퓨즈 정보를 나타낸 표,
도 6은 도 4의 디코딩 블록(220)의 동작을 설명하기 위한 표이다.
본 기술는 물리적으로 4-Stack 구조를 갖는 3차원 적층 반도체 집적회로의 예를 든 것으로서, 메모리 용량을 선택적으로 설정할 수 있도록 구성된다. 예를 들어, 3차원 적층 반도체 집적회로의 메모리 용량이 4G(4 Giga Byte)라면, 4-Stack 구조의 4G 메모리 또는 2-Stack 구조의 2G 메모리 중에서 하나를 선택적으로 사용할 수 있도록 한 것이다.
즉, 패키징 완료된 상태에서 모든 칩이 패스(Pass) 판정된 경우에는 4-Stack 구조의 4G 메모리로 사용한다.
한편, 패키징 완료된 상태에서 하나 또는 두 개의 칩이 페일(Fail) 판정되면, 패스(Pass) 판정된 두 개의 칩을 이용하여 2-Stack 구조의 2G 메모리를 구현할 수 있도록 한 것이다. 다시 말해, 물리적으로는 4-Stack 구조이지만 패스(Pass) 판정된 두 개의 칩을 이용하여 2-Stack 구조로 동작할 수 있도록 한 것이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 3차원 적층 반도체 집적회로(100)의 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 3차원 적층 반도체 집적회로(100)는 컨트롤러(Controller)(101) 및 제 1 내지 제 4 반도체 칩(CHIP1 ~ CHIP4)(102 ~ 105)을 포함한다.
제 1 내지 제 4 반도체 칩(102 ~ 105)의 적층이 완료된 후의 테스트 또는 패키지 이후의 테스트 결과(이하, 테스트 결과)에 따라 복수의 칩 선택 신호(CS1 ~ CS4) 전부를 사용하거나, 일부(CS0, CS1)를 사용하는 컨트롤러(101)가 선택될 수 있다.
테스트 결과, 모든 칩이 패스(Pass) 판정된 제 1 모드(제조 단계에서 설정된 메모리 용량으로 동작하는 모드)의 경우에는, 복수의 칩 선택 신호(CS1 ~ CS4) 전부를 사용 가능 상태로 설정하고, 복수의 칩 선택 신호(CS1 ~ CS4)를 선택적으로 활성화시키도록 구성된 컨트롤러(101)가 적용될 수 있다.
한편, 테스트 결과, 하나 또는 두 개의 칩이 페일(Fail) 판정된 제 2 모드(제조 단계에서 설정된 메모리 용량에 비해 절반의 메모리 용량으로 동작하는 모드)의 경우에는, 복수의 칩 선택 신호(CS1 ~ CS4) 중에서 CS1 및 CS2를 사용 가능 상태로 설정하고, CS1 및 CS2를 선택적으로 활성화시키도록 구성된 컨트롤러(101)가 적용될 수 있다.
제 1 내지 제 4 반도체 칩(102 ~ 105) 각각에는 복수의 칩 선택 신호(CS1 ~ CS4)를 전송하기 위한 복수의 TSV(20)가 형성된다.
제 1 내지 제 4 반도체 칩(102 ~ 105)은 각각 복수의 TSV(20) 형성이 완료된 후, 컨트롤러(101) 상에 순차적으로 적층된다.
컨트롤러(101)와 제 1 내지 제 4 반도체 칩(102 ~ 105)은 범프 패드(Bump Pad)(10)와 복수의 TSV(20)를 통해 물리적으로 연결된다.
제 1 내지 제 4 반도체 칩(102 ~ 105) 각각은 제 1 모드 또는 제 2 모드에 맞도록 설정된 신호 패스 설정 정보에 따라 복수의 칩 선택 신호(CS1 ~ CS4) 중에서 하나를 선택적으로 수신함으로써, 복수의 칩 선택 신호(CS1 ~ CS4) 중에서 사용 가능 상태로 설정된 신호들을 제 1 모드 또는 제 2 모드에 해당하는 반도체 칩들이 수신할 수 있도록 구성된다.
제 1 내지 제 4 반도체 칩(102 ~ 105) 각각은 복수의 전달 단자(S1 ~ S4)를 통해 전송되는 복수의 칩 선택 신호(CS1 ~ CS4)의 경로를 신호 패스 설정 정보에 따라 전환하는 신호 경로 제어부(200)를 포함한다.
이때 전달 단자(S1 ~ S4)는 제 1 내지 제 4 반도체 칩(102 ~ 105)의 복수의 TSV(20)의 물리적 위치를 기준으로 한 것이다.
도 3은 도 2의 전달 단자(S1 ~ S4)와 이를 통해 전송되는 칩 선택 신호(CS1 ~ CS4)의 관계를 나타낸 표이다.
제 1 내지 제 4 반도체 칩(102 ~ 105) 각각의 전달 단자(S1 ~ S4)와 연결된 내부 배선을 살펴보면, 도 3과 같이, 제 1 내지 제 4 반도체 칩(102 ~ 105) 각각의 전달 단자(S1 ~ S4)는 서로 동일한 순번을 가지지만 실질적으로 서로 다른 칩 선택 신호(CS1 ~ CS4)가 전송된다.
도 4는 도 2의 신호 경로 제어부(200)의 회로도이다.
도 4에 도시된 바와 같이, 신호 경로 제어부(200)는 퓨즈 블록(210), 디코딩 블록(220), 다중화 블록(230) 및 버퍼(240)를 포함한다.
퓨즈 블록(210)은 내부에 구비된 퓨즈들(예를 들어, E-Fuse: Electrical Fuse)의 컷팅 상태에 따른 신호 패스 설정 정보 즉, 퓨즈 정보(E_FU<0:1>)를 출력하도록 구성된다.
이때 퓨즈 블록(210)의 내부 퓨즈들은 제 1 모드 또는 제 2 모드에 맞도록 컷팅 여부가 결정된다.
디코딩 블록(220)은 퓨즈 정보(E_FU<0:1>)를 디코딩하여 복수의 인에이블 신호(EN1 ~ EN4)를 생성하도록 구성된다.
디코딩 블록(220)은 퓨즈 정보(E_FU<0:1>)를 디코딩하여 복수의 인에이블 신호(EN1 ~ EN4) 중에서 어느 하나를 활성화시키도록 구성된다.
디코딩 블록(220)은 복수의 인버터(IV1, IV2) 및 복수의 노아 게이트(NR1 ~ NR4)를 포함한다.
다중화부(230)는 복수의 인에이블 신호(EN1 ~ EN4)에 응답하여 복수의 전달 단자(S1 ~ S4) 중에서 하나를 통해 전송되는 신호(도 3 참조)를 선택하여 출력하도록 구성된다.
다중화부(230)는 복수의 인버터(IV3 ~ IV6) 및 복수의 패스 게이트(PG1 ~ PG4)를 포함한다.
버퍼(240)는 다중화부(230)의 출력 신호를 버퍼링하여 내부 회로(도시 생략)로 전달하도록 구성된다.
이후, 버퍼(240)의 출력 신호를 내부 회로가 인가 받음에 따라 해당 반도체 칩이 활성화되고 소정 명령에 따른 동작을 수행한다.
도 5는 패스 칩(Pass Chip)에 따른 퓨즈 정보를 나타낸 표이다.
본 발명의 실시예는 제 1 모드의 경우, 패스 판정된 반도체 칩들 즉, 제 1 내지 제 4 반도체 칩(102 ~ 105)에 복수의 칩 선택 신호(CS1 ~ CS4)가 그 순번에 맞도록 각각 전달되고,
제 2 모드의 경우, 그 위치에 상관없이 두 개의 패스 칩에 CS1, CS2가 각각 전달되도록 해야 한다.
따라서 제 1 모드의 경우 제 1 내지 제 4 반도체 칩(102 ~ 105) 각각의 퓨즈 블록(210)의 퓨즈를 하나도 컷팅하지 않으므로써 퓨즈 정보(E_FU<0:1>)가 모두 L(로직 로우) 값을 갖도록 한다.
제 2 모드에서 패스 칩이 제 1 및 제 3 반도체 칩(102, 104)이면 제 1 내지 제 4 반도체 칩(102 ~ 105)의 퓨즈 정보(E_FU<0:1>)는 각각 L/L, H/L or L/H, H/H, L/L or H/H의 값을 갖도록 한다.
제 2 모드에서 패스 칩이 제 2 및 제 4 반도체 칩(103, 105)이면 제 1 내지 제 4 반도체 칩(102 ~ 105)의 퓨즈 정보(E_FU<0:1>)는 각각 L/H or H/H, H/H, L/L or H/L, L/H의 값을 갖도록 한다.
제 2 모드에서 패스 칩이 제 1, 제 2 및 제 3 반도체 칩(102, 103, 104)인 경우 또는 제 2 모드에서 패스 칩이 제 1, 제 3 및 제 4 반도체 칩(102, 104, 105)인 경우에도, 제 2 모드에서 패스 칩이 제 1 및 제 3 반도체 칩(102, 104)인 경우와 동일하게 퓨즈를 컷팅할 수 있다.
또한 제 2 모드에서 패스 칩이 제 1, 제 2 및 제 4 반도체 칩(102, 103, 105)인 경우 또는 제 2 모드에서 패스 칩이 제 2, 제 3 및 제 4 반도체 칩(103, 104, 105)인 경우에도, 제 2 모드에서 패스 칩이 제 2 및 제 4 반도체 칩(103, 105)인 경우와 동일하게 퓨즈를 컷팅할 수 있다.
도 6은 도 4의 디코딩 블록(220)의 동작을 설명하기 위한 표이다.
디코딩 블록(220)은 도 6과 같이, 퓨즈 정보(E_FU<0:1>)를 디코딩하여 복수의 인에이블 신호(EN1 ~ EN4) 중에서 어느 하나를 활성화시킨다.
즉, 퓨즈 정보(E_FU<0:1>)가 L/L인 경우 인에이블 신호(EN1)을 활성화시킨다.
퓨즈 정보(E_FU<0:1>)가 L/H인 경우 인에이블 신호(EN3)를 활성화시킨다.
퓨즈 정보(E_FU<0:1>)가 H/L인 경우 인에이블 신호(EN2)를 활성화시킨다.
퓨즈 정보(E_FU<0:1>)가 H/H인 경우 인에이블 신호(EN4)를 활성화시킨다.
이와 같이 구성된 본 발명의 실시예의 칩 선택 동작을 설명하면 다음과 같다.
도 5를 참조하면, 예를 들어, 테스트 결과, 제 1 모드로 판정된 경우, 즉, 제 1 내지 제 4 반도체 칩(102 ~ 105)이 모두 패스 칩인 경우에는 제 1 내지 제 4 반도체 칩(102 ~ 105) 각각의 퓨즈 정보(E_FU<0:1>)가 모두 L(로직 로우) 값을 갖는다.
도 6을 참조하면, 퓨즈 정보(E_FU<0:1>)가 모두 L/L이므로 제 1 내지 제 4 반도체 칩(102 ~ 105) 각각의 인에이블 신호(EN1 ~ EN4) 중에서 EN1 만이 활성화된다.
도 2 및 도 3을 참조하면, 제 1 반도체 칩(102)은 전달 단자(S1)를 통해 칩 선택 신호(CS1)를 전달받는다.
제 2 반도체 칩(103)은 전달 단자(S1)를 통해 칩 선택 신호(CS2)를 전달받는다.
제 3 반도체 칩(104)은 전달 단자(S1)를 통해 칩 선택 신호(CS3)를 전달받는다.
제 4 반도체 칩(105)은 전달 단자(S1)를 통해 칩 선택 신호(CS4)를 전달받는다.
따라서 제 1 내지 제 4 반도체 칩(102 ~ 105)은 CS1 ~ CS4에 따라 선택되어 정해진 동작을 수행하게 된다.
한편, 도 5를 참조하면, 제 2 모드에서 패스 칩이 제 1 및 제 3 반도체 칩(102, 104)이면 제 1 내지 제 4 반도체 칩(102 ~ 105)의 퓨즈 정보(E_FU<0:1>)는 각각 L/L, H/L or L/H, H/H, L/L or H/H의 값을 갖게 된다.
도 6을 참조하면, 제 1 반도체 칩(102)의 퓨즈 정보(E_FU<0:1>)는 L/L이므로 인에이블 신호(EN1 ~ EN4) 중에서 EN1 만이 활성화된다.
제 2 반도체 칩(103)의 퓨즈 정보(E_FU<0:1>)는 H/L or L/H이므로 인에이블 신호(EN1 ~ EN4) 중에서 EN2 또는 EN3이 활성화된다.
제 3 반도체 칩(104)의 퓨즈 정보(E_FU<0:1>)는 H/H이므로 인에이블 신호(EN1 ~ EN4) 중에서 EN4 만이 활성화된다.
제 4 반도체 칩(105)의 퓨즈 정보(E_FU<0:1>)는 L/L or H/H이므로 인에이블 신호(EN1 ~ EN4) 중에서 EN1 또는 EN4가 활성화된다.
도 2 및 도 3을 참조하면, 제 1 반도체 칩(102)은 전달 단자(S1)를 통해 칩 선택 신호(CS1)를 전달받는다.
제 2 반도체 칩(103)은 전달 단자(S2 or S3)를 통해 칩 선택 신호(CS3 or CS4)를 전달받는다.
제 3 반도체 칩(104)은 전달 단자(S4)를 통해 칩 선택 신호(CS2)를 전달받는다.
제 4 반도체 칩(105)은 전달 단자(S1 or S4)를 통해 칩 선택 신호(CS4 or CS3)를 전달받는다.
이때 제 2 모드에서는 컨트롤러(101)는 복수의 칩 선택 신호(CS1 ~ CS4) 중에서 CS1 및 CS2가 사용 가능하도록 구성된 상태이므로, CS1 및 CS2를 선택적으로 활성화시킨다.
따라서 불량 판정된 제 2 반도체 칩(103) 및 제 4 반도체 칩(105)은 칩 선택 신호 자체가 인가되지 않아 억세스 불가능한 상태로 설정되는 한편, 제 1 반도체 칩(102)과 제 3 반도체 칩(104)만이 CS1 및 CS2에 따라 선택되어 해당 동작을 수행하게 된다.
결국, 상술한 바와 같이, 본 발명의 실시예는 적층된 반도체 칩들 중에서 불량이 발생하더라도 제조 단계에서 설정된 메모리 용량의 절반에 해당하는 메모리 용량으로 사용하는 것이 가능하다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (16)

  1. 제 1 모드에 맞도록 복수의 칩 선택 신호 전부를 사용 가능하도록 구성되거나, 제 2 모드에 맞도록 상기 복수의 칩 선택 신호 중에서 일부를 사용 가능하도록 구성된 컨트롤러; 및
    각각 상기 제 1 모드 또는 상기 제 2 모드에 맞도록 설정된 신호 패스 설정 정보에 따라 상기 복수의 칩 선택 신호 중에서 하나를 선택적으로 수신하도록 구성된 복수의 반도체 칩을 포함하는 3차원 적층 반도체 집적회로.
  2. 제 1 항에 있어서,
    상기 복수의 반도체 칩은 각각 복수의 쓰루 실리콘 비아를 통해 상기 복수의 칩 선택 신호를 상부의 반도체 칩으로 전송하도록 구성되는 3차원 적층 반도체 집적회로.
  3. 제 1 항에 있어서,
    상기 제 1 모드는 테스트 결과, 상기 복수의 반도체 칩이 모두 패스(Pass) 판정된 경우에 해당하는 3차원 적층 반도체 집적회로.
  4. 제 3 항에 있어서,
    상기 제 2 모드는 상기 테스트 결과, 상기 복수의 반도체 칩 중에서 일부가 페일(Fail) 판정된 경우에 해당하는 3차원 적층 반도체 집적회로.
  5. 제 2 항에 있어서,
    상기 복수의 반도체 칩은 각각 상기 복수의 쓰루 실리콘 비아와 연결되는 복수의 전달 단자를 통해 전송되는 상기 복수의 칩 선택 신호의 경로를 상기 신호 패스 설정 정보에 따라 전환하는 신호 경로 제어부를 포함하는 3차원 적층 반도체 집적회로.
  6. 제 5 항에 있어서,
    상기 신호 경로 제어부는
    내부에 구비된 퓨즈들의 컷팅 상태에 따른 상기 신호 패스 설정 정보를 퓨즈 정보로서 출력하도록 구성된 퓨즈 블록,
    상기 퓨즈 정보를 디코딩하여 복수의 인에이블 신호를 생성하도록 구성된 디코딩 블록, 및
    상기 복수의 인에이블 신호에 응답하여 상기 복수의 전달 단자 중에서 하나를 통해 전송되는 신호를 선택하여 해당 반도체 칩의 내부에 전송하도록 구성된 다중화부를 포함하는 3차원 적층 반도체 집적회로.
  7. 제 1 모드에 맞도록 복수의 칩 선택 신호 전부를 사용 가능하도록 구성되거나, 제 2 모드에 맞도록 상기 복수의 칩 선택 신호 중에서 일부를 사용 가능하도록 구성된 컨트롤러; 및
    상기 컨트롤러 상부에 적층된 복수의 반도체 칩을 포함하며,
    상기 제 2 모드의 경우에는 적층 위치에 상관없이 상기 복수의 반도체 칩 중에서 일부의 반도체 칩들에 상기 복수의 칩 선택 신호 중에서 사용 가능 상태로 설정 일부의 칩 선택 신호들이 전달되도록 구성된 3차원 적층 반도체 집적회로.
  8. 제 7 항에 있어서,
    상기 제 1 모드는 테스트 결과, 상기 복수의 반도체 칩이 모두 패스(Pass) 판정된 경우에 해당하는 3차원 적층 반도체 집적회로.
  9. 제 8 항에 있어서,
    상기 제 2 모드는 상기 테스트 결과, 상기 복수의 반도체 칩 중에서 일부가 페일(Fail) 판정된 경우에 해당하는 3차원 적층 반도체 집적회로.
  10. 제 7 항에 있어서,
    상기 복수의 반도체 칩은 각각 복수의 쓰루 실리콘 비아를 포함하며,
    상기 복수의 쓰루 실리콘 비아를 통해 상기 복수의 칩 선택 신호를 상부의 반도체 칩으로 전송하도록 구성되는 3차원 적층 반도체 집적회로.
  11. 제 10 항에 있어서,
    상기 복수의 반도체 칩은 각각 상기 복수의 쓰루 실리콘 비아와 연결되는 복수의 전달 단자를 통해 전송되는 상기 복수의 칩 선택 신호의 경로를 신호 패스 설정 정보에 따라 전환하는 신호 경로 제어부를 포함하는 3차원 적층 반도체 집적회로.
  12. 제 11 항에 있어서,
    상기 신호 경로 제어부는
    내부에 구비된 퓨즈들의 컷팅 상태에 따른 상기 신호 패스 설정 정보를 퓨즈 정보로서 출력하도록 구성된 퓨즈 블록,
    상기 퓨즈 정보를 디코딩하여 복수의 인에이블 신호를 생성하도록 구성된 디코딩 블록, 및
    상기 복수의 인에이블 신호에 응답하여 상기 복수의 전달 단자 중에서 하나를 통해 전송되는 신호를 선택하여 해당 반도체 칩의 내부에 전송하도록 구성된 다중화부를 포함하는 3차원 적층 반도체 집적회로.
  13. 컨트롤러 상부에 N개의 반도체 칩이 적층된 3차원 적층 반도체 집적회로로서,
    상기 N개의 반도체 칩은 테스트 결과에 따라 N/2개 이하가 페일(Fail) 판정된 경우에는, 패스(Pass) 판정된 N/2개의 반도체 칩이 N/2개의 칩 선택 신호를 선택적으로 수신하고,
    상기 컨트롤러는 N/2개의 칩 선택 신호를 선택 적으로 활성화시키도록 구성되는 3차원 적층 반도체 집적회로.
  14. 제 13 항에 있어서,
    상기 N개의 반도체 칩은 각각 복수의 쓰루 실리콘 비아를 포함하며,
    상기 복수의 쓰루 실리콘 비아를 통해 상기 N/2개의 칩 선택 신호를 상부의 반도체 칩으로 전송하도록 구성되는 3차원 적층 반도체 집적회로.
  15. 제 14 항에 있어서,
    상기 N개의 반도체 칩은 각각 상기 복수의 쓰루 실리콘 비아와 연결되는 복수의 전달 단자를 통해 전송되는 상기 N/2개의 칩 선택 신호의 경로를 신호 패스 설정 정보에 따라 전환하는 신호 경로 제어부를 포함하는 3차원 적층 반도체 집적회로.
  16. 제 15 항에 있어서,
    상기 신호 경로 제어부는
    내부에 구비된 퓨즈들의 컷팅 상태에 따른 상기 신호 패스 설정 정보를 퓨즈 정보로서 출력하도록 구성된 퓨즈 블록,
    상기 퓨즈 정보를 디코딩하여 복수의 인에이블 신호를 생성하도록 구성된 디코딩 블록, 및
    상기 복수의 인에이블 신호에 응답하여 상기 복수의 전달 단자 중에서 하나를 통해 전송되는 신호를 선택하여 해당 반도체 칩의 내부에 전송하도록 구성된 다중화부를 포함하는 3차원 적층 반도체 집적회로.
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