TWI628745B - 半導體堆疊封裝 - Google Patents

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TWI628745B
TWI628745B TW103134857A TW103134857A TWI628745B TW I628745 B TWI628745 B TW I628745B TW 103134857 A TW103134857 A TW 103134857A TW 103134857 A TW103134857 A TW 103134857A TW I628745 B TWI628745 B TW I628745B
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pad
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electrically connected
signal
circuit
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李其勇
金宗鉉
金相桓
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愛思開海力士有限公司
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Abstract

一種半導體堆疊封裝可以包括形成具有複數個耦合襯墊的基板，及堆疊在所述基板上的複數個半導體晶片。半導體堆疊封裝也可以包括設置在每個半導體晶片上的第一電路單元，並且通過接合襯墊的介質與耦合襯墊電連接。半導體堆疊封裝可以包括設置在每個半導體晶片上且與耦合襯墊電斷接的第二電路單元、設置在每個半導體晶片上並且對應於第二電路單元的連接襯墊以及在第二電路單元和連接襯墊之間耦合的阻擋電路。半導體堆疊封裝也可以包括電連接接合襯墊和耦合襯墊的接合線。

Description

半導體堆疊封裝
各種實施例一般涉及半導體技術，更具體地說，涉及一種半導體堆疊封裝。
相關申請案的交叉參見
本申請案基於35 U.S.C.119(a)主張2014年4月18日於韓國知識產權局所提申的韓國申請案第10-2014-0046368號的優先權，其通過引用將其整體併入本文中。
因為與小型化和提高容量相關的需求，正在不斷開發用於半導體整合裝置的封裝技術。最近，用於半導體堆疊封裝的各種技術是受到追捧的，其中半導體堆疊封裝一般能夠滿足小型化、提高容量以及更高的安裝效率的需求。
在半導體產業中提到的術語“堆疊”可以指垂直堆放或者一起排列所述至少兩個半導體晶片或封裝的技術。在記憶體裝置的情況下，藉由使用堆疊技術，提供的優點為實現記憶體容量比通過半導體整合製程可獲得的容量還大並且也可以提高安裝區利用效率的一種產品可以是可能的。一般而言，在半導體堆疊封裝中，半導體晶片與基板之間的信號傳輸可以通過接合線來實現。
在一實施例中，半導體堆疊封裝可以包括形成具有複數個耦合襯墊的基板，及堆疊在所述基板上的複數個半導體晶片。半導體堆疊封裝也可以包括設置在每個半導體晶片上的第一電路單元，並且通過接合襯墊的介質與耦合襯墊電連接。半導體堆疊封裝可以包括設置在每個半導體晶片上且與耦合襯墊電斷接的第二電路單元。半導體堆疊封裝可以包括設置在每個半導體晶片上並且對應於第二電路單元的連接襯墊、在第二電路單元和連接襯墊之間耦合的阻擋電路以及電連接接合襯墊和耦合襯墊的接合線。
10‧‧‧基板
11‧‧‧頂表面
12‧‧‧底表面
13‧‧‧耦合襯墊
14‧‧‧外部電極
15‧‧‧外部連接端子
20A‧‧‧半導體晶片
20B‧‧‧半導體晶片
20C‧‧‧半導體晶片
21‧‧‧第一接合襯墊/襯墊
22‧‧‧第二接合襯墊/襯墊
23‧‧‧連接襯墊/襯墊
23A‧‧‧連接襯墊
23B‧‧‧連接襯墊
23C‧‧‧連接襯墊
24‧‧‧第三接合襯墊
25A‧‧‧接合襯墊/襯墊
25B‧‧‧接合襯墊/襯墊
30‧‧‧黏著構件
41‧‧‧第一接合線
42A‧‧‧第二接合線
42B‧‧‧第二接合線
42C‧‧‧第二接合線
44A‧‧‧第四接合線
44B‧‧‧第四接合線
50‧‧‧假襯墊致能信號產生單元
60A‧‧‧去能信號提供單元
60B‧‧‧去能信號提供單元
61‧‧‧輸入緩衝器
62‧‧‧延遲電路
710‧‧‧電子系統
711‧‧‧控制器
712‧‧‧輸入/輸出單元
713‧‧‧記憶體
714‧‧‧介面
715‧‧‧匯流排
800‧‧‧記憶卡
810‧‧‧記憶體
820‧‧‧記憶體控制器
830‧‧‧主機
圖1是說明根據一個實施例的半導體堆疊封裝的表示的立體圖。
圖2是沿著圖1的線I-I'所截取的截面表示。
圖3是概要說明圖1所示的半導體晶片的範例的表示圖。
圖4是說明圖3所示的阻擋電路的範例的電路圖的表示。
圖5是說明圖3所示的阻擋電路的範例的電路圖的表示。
圖6A是說明圖3所示的阻擋電路的範例的電路圖的表示。
圖6B是與圖6A所示的電路圖相關聯的信號的操作波形圖的表示。
圖7A是說明圖3所示的阻擋電路的範例的電路圖的表示。
圖7B是與圖7A所示的電路圖相關聯的信號的操作波形圖的表示。
圖8是說明圖3所示的阻擋電路的範例的電路圖的表示。
圖9是說明圖1所示的半導體晶片的範例的表示的視圖。
圖10是說明根據一個實施例的半導體堆疊封裝的表示的立體圖。
圖11是概要說明圖10所示的半導體晶片的範例的表示的圖。
圖12是概要說明圖11所示的阻擋電路的範例的電路圖的表示。
圖13是說明根據一個實施例的半導體堆疊封裝的表示的立體圖。
圖14是概要說明圖13所示的半導體晶片的範例的表示的視圖。
圖15A是說明圖14所示的假襯墊致能信號產生單元的範例的表示的電路圖。
圖15B是說明圖14所示的去能信號產生單元的範例的表示的電路圖。
圖15C是與圖15A和15B所示的電路圖相關聯的信號的表示的操作波形圖。
圖16是說明根據一個實施例的半導體堆疊封裝的表示的立體圖。
圖17是說明應用根據本實施例的半導體堆疊封裝之電子系統的表示的方塊圖。
圖18是說明包括根據本實施例的半導體堆疊封裝的電子裝 置的範例的表示的方塊圖。
在下文中，半導體堆疊封裝將參照附圖通過實施例的各種範例來於下文描述。
各種實施例可以被引導到半導體堆疊封裝，其可以是適用於在設計半導體晶片的襯墊中改善接合線的電連接可靠性並且提高效率。
參照圖1和2，基板10可以具有頂表面11和底表面12。複數個耦合襯墊13可以形成在基板10的頂表面11上，以及複數個外部電極14可以形成在基板10的底表面12上。諸如焊球的外部連接端子15可以附著到外部電極14。
複數個半導體晶片20A、20B和20C可以堆疊在基板10的頂表面11上。為了說明方便起見，雖然在實施例中已說明堆疊了這3個半導體晶片20A、20B和20C，但是所述實施例的技術精神不限於堆疊的半導體晶片的數量為3個的情況下，並且應注意的是堆疊的半導體晶片的數量可以是2個或4個或更多個。
所述半導體晶片20A、20B和20C可以具有基本上相同的結構。
參見圖3，複數個電路單元IC_11、IC_12、IC_13、IC_21、IC_22和IC_23也可以形成在各自的半導體晶片20A、20B和20C中，以實現所需的晶片操作的各種功能。為了說明方便起見，雖然在實施例中已說明電路單元的數量為6個，但是所述實施例的技術精神不限於這樣，並且應注意的是電路單元的數目可以小於或大於6。
所述電路單元IC_11、IC_12、IC_13、IC_21、IC_22和IC_23可以包括例如用於存儲數據的數據存儲電路單元、用於處理數據的數據處理電路單元、測試邏輯電路單元以及可選的電路單元。
所述測試邏輯電路單元測試，例如，晶片是否如所想要的運作。這樣測試邏輯電路單元可以被用於在晶圓級的最後階段晶片測試，並且可以不在封裝級(package level)使用。可選的電路單元是將同一晶片應用於各種封裝和各種不同的應用。這樣可選的電路單元可以根據待應用的封裝的種類或用途而在封裝級使用或不在封裝級使用。可選的電路單元可以包括例如SD_SEL電路單元、QD_SEL電路單元、FB電路單元、INT電路單元和TOKEN電路單元。所述SD_SEL電路單元表示用於實現兩個晶片被分配到一個晶片致能信號(以下簡稱為“CE信號”)的DDP(dual die package，雙晶粒封裝)選項的電路，並且所述QD_SEL電路單元表示用於實現四個晶片被分配到一個CE信號的QDP(quad die package，四晶粒封裝)選項的電路。所述FB(front back，前後)電路單元表示用於區分在DDP選項或QDP選項中被分配至一個CE信號的晶片的電路，並且在複數個CE襯墊存在於單一晶片的情況下，所述INT電路單元表示用於區分存在於單一晶片中的複數個晶片致能襯墊(以下簡稱為“CE襯墊”)的電路。所述TOKEN電路單元表示用於感測峰值電流的電路。在CE信號的數目是八個且晶片的數量為八個以及或包括八個以上晶片的封裝之ODP(octa-die package，八晶粒封裝)的情況下，在具有四個或更少的晶片的半導體堆疊封裝中所使用的SD_SEL電路單元、QD_SEL電路單元、FB電路單元和INT電路單元可能無法使用。
以此方式，不是所有電路單元IC_11、IC_12、IC_13、IC_21、 IC_22和IC_23被用在封裝級，並且有些電路單元可以不在特定的用途中的封裝級使用。
在所述實施例中，在電路單元IC_11、IC_12、IC_13、IC_21、IC_22和IC_23中，藉由參考符號IC_11、IC_12和IC_13所標定的電路單元表示可以在封裝級中使用的電路單元，並且藉由參考符號IC_21、IC_22和IC_23所標定的電路單元表示可能不在封裝級使用的電路單元。在以下的說明中，為了說明方便起見，將可以在封裝級所使用的電路單元IC_11、IC_12和IC_13定義為第一電路單元，將可能無法使用在封裝級的電路單元IC_21、IC_22和IC_23定義為第二個電路單元。數據存儲電路單元和數據處理電路單元可以包括在所述第一電路單元中，並且測試邏輯電路單元可以被包括在所述第二電路單元中。此外，可選的電路單元根據所應用的封裝的種類或用途而可以包括在所述第一電路單元中以及可以包括在所述第二電路單元中。
用在封裝級的第一電路單元IC_11、IC_12和IC_13可以與基板10電連接以與基板10交換信號，然而沒有用在封裝級的第二電路單元IC_21、IC_22和IC_23可以是與基板10電斷接。
在半導體晶片20A、20B和20C的第一電路單元IC_11、IC_12和IC_13中，一些電路單元可以與一起堆疊的其他半導體晶片的第一電路單元電連接，並且一些電路單元可以不與一起堆疊的其他半導體晶片電連接。在圖3中，例如，藉由參考符號IC_11和IC_13所標定的第一電路單元表示與一起堆疊的其他半導體晶片的第一電路單元電連接的第一電路單元，並且藉由參考符號IC_12所標定的第一電路單元表示不與一起堆疊的其他半 導體晶片的第一電路單元電連接的第一電路單元。在以下的說明中，為了說明方便起見，與一起堆疊的其他半導體晶片的第一電路單元電連接的第一電路單元IC_11和IC_13被定義為屬於第一組，並且不與一起堆疊的其他半導體晶片的第一電路單元電連接的第一電路單元IC_12被定義為屬於第二組。
雖然已說明每個半導體晶片20A、20B和20C包括三個第一電路單元IC_11、IC_12和IC_13和三個第二電路單元IC_21、IC_22和IC_23之實施例，但是實施例的技術精神不限於這樣，並且應注意的是，在使用的每個半導體晶片20A、20B和20C中包括有至少一個第一電路單元和至少一個第二電路單元的所有情況落於實施例所保護的範疇下。
第一接合襯墊21、第二接合襯墊22、連接襯墊23A、23B和23C以及第三接合襯墊24可以形成在各個半導體晶片20A、20B和20C的頂表面上。
第一接合襯墊21可以分別對應於第一組的第一電路單元IC_11和IC_13，並且可以與對應的第一電路單元IC_11和IC_13電連接。第二接合襯墊22可以對應於第二組的第一電路單元IC_12，並且可以與對應的第一電路部IC_12電連接。連接襯墊23A、23B和23C可以分別對應於第二電路單元IC_21、IC_22和IC_23，並且可能以與對應的第二電路單元IC_21、IC_22和IC_23電連接。第三接合襯墊24可以與稍後描述的阻擋電路BC電連接。
在一實施例中，第一接合襯墊21、第二接合襯墊22、連接襯墊23A、23B和23C以及第三接合襯墊24可以相鄰並且沿著每個半導體晶片20A、20B和20C的頂表面的一個邊緣的一條線來排列。為了說明方便起見， 雖然在實施例中已說明和描述第一接合襯墊21、第二接合襯墊22、連接襯墊23A、23B和23C以及第三接合襯墊24是以相鄰並且沿著每個半導體晶片20A、20B和20C的頂表面的一個邊緣的一條線來排列，但是實施例的技術精神不限於這樣，並且應注意的是，第一接合襯墊21、第二接合襯墊22、連接襯墊23A、23B和23C以及第三接合襯墊24可以相鄰並且沿著每個半導體晶片20A、20B和20C的頂表面的至少兩個邊緣來排列並且可以至少兩行來排列。
現在參見圖1，半導體晶片20A、20B和20C可以暴露第一接合襯墊21、第二接合襯墊22、連接襯墊23A、23B和23C以及第三接合襯墊24的這樣方式而以階梯狀的形狀來堆疊在基板10的頂表面11上。黏著構件30可以被設置在基板10和最下層的半導體晶片20A之間以及半導體晶片20A、20B和20C之間，並且可以將基板10和半導體晶片20A、20B和20C彼此附著。
第一接合襯墊21可以通過第一接合線41電連接基板10的耦合襯墊13。各自的第一接合線41可以電連接最上層半導體晶片20C的第一接合襯墊21和中間半導體晶片20B的第一接合襯墊21，可以電連接中間半導體晶片20B的第一接合襯墊21和最下層半導體晶片20A的第一接合襯墊21，並且可以電連接最下層半導體晶片20A的第一接合襯墊21和基板10的耦合襯墊13。雖然未顯示，在一個實施例中，每個第一接合線可以被劃分成複數個子線。每個子線可以連接每個第一接合襯墊和耦合襯墊。
半導體晶片20A、20B和20C的第二接合襯墊22可以通過第二接合線42A、42B和42C而與基板10的耦合襯墊13電連接。藉由參考符號42A所標定的第二接合線可以電連接最下層半導體晶片20A的第二接合襯墊22和基板10的耦合襯墊13，以及藉由參考符號42B所標定的第二接合線可以電 連接中間半導體晶片20B的第二接合襯墊22和基板10的耦合襯墊13。
藉由參考符號42C所標定的第二接合線可以電連接最上層半導體晶片20C的第二接合襯墊22和最下層半導體晶片20A的連接襯墊23B，然後可以電連接最下層半導體晶片20A的連接襯墊23B和基板10的耦合襯墊13。在這事項中，當第二接合線42C電連接最上層半導體晶片20C的第二接合襯墊22和基板10的耦合襯墊13，目標連接物體之間的距離是相當長的。因此，在目標連接物體是直接電連接的情況下，由於接合線的長度變長，存在的問題可能會由於接合線的實際長度而引起。例如，接合線可能短路以及接合線和半導體晶片有可能短路。為了應對這樣的問題，在一個實施例中，對應於與基板10電斷接的第二電路單元IC_22的連接襯墊23B可以用作為第二接合線42C穿過的中間路由點。雖然未顯示，在一個實施例中，第二接合線可以被劃分成兩個子線。一個子線可以連接第二接合襯墊和連接襯墊，其它子線可以連接連接襯墊和耦合襯墊。
雖然在一個實施例中已說明第二接合線42C穿過最下層半導體晶片20A的連接襯墊23B，但是實施例的技術精神不限於這樣，並且應注意的是，在形成於封裝中包括有第一接合線41和第二接合線42A、42B和42C的所有接合線之中的至少一個接合線穿過在對應於不用在封裝級的第二電路單元IC_21、IC_22和IC_23的連接襯墊23A、23B和23C之中的至少一個連接襯墊之所有情況落在實施例的保護範疇之下。例如，如圖16所示，第一接合線41中的至少一個可以穿過中間半導體晶片20B的連接襯墊23A。
為了允許連接襯墊23A、23B和23C被用作為接合線的中間路由點，電斷接連接襯墊23A、23B和23C與第二電路單元IC_21、IC_22和IC_23 可能是必要的。當以第二電路單元IC_21、IC_22和IC_23是測試邏輯電路單元為範例的情況時，連接襯墊23A、23B和23C與第二電路單元IC_21、IC_22和IC_23應該電連接以在晶圓級測試中於第二電路單元IC_21、IC_22和IC_23和測試設備之間發送信號。在這事項中，如果連接襯墊23A、23B和23C被用作為連接襯墊23A、23B和23C與第二電路單元IC_21、IC_22和IC_23電連接的狀態中的接合線的中間路由點，不需要的電連接可能形成並且誤操作(miss operation)可能引起。出於這個原因，電斷接連接襯墊23A、23B和23C與第二電路單元IC_21、IC_22和IC_23可能是必要的。
現在參見圖3，為了電斷接連接襯墊23A、23B和23C與第二電路單元IC_21、IC_22和IC_23，各自的半導體晶片20A、20B和20C可以包括的阻擋電路BC，其可以在連接襯墊23A、23B和23C與對應它們的第二電路單元IC_21、IC_22和IC_23之間分別電連接。
阻擋電路BC可以在連接襯墊23A、23B和23C與對應它們的第二電路單元IC_21、IC_22和IC_23之間電連接，並且可以響應於假襯墊致能信號DUMMY_EN而在連接襯墊23A、23B和23C與對應它們的第二電路單元IC_21、IC_22和IC_23之間電斷接。
在一實施例中，阻擋電路BC可以電連接到第三接合襯墊24，並且可以設置有來自第三接合襯墊24的假襯墊致能信號DUMMY_EN。
再次參見圖1，半導體晶片20A、20B和20C的第三接合襯墊24可以通過第三接合線43而電連接到基板10的耦合襯墊13，並且可以設有來自基板10的假襯墊致能信號DUMMY_EN。
阻擋電路BC的各種實施例示於圖4至8。在將參照圖4至8所 作的下列描述中，用於說明方便起見，可以藉由參考符號23A所標定的連接襯墊和藉由參考符號IC_21所標定的第二電路單元之間電連接之阻擋電路BC將作為在阻擋電路BC之中代表進行說明。
參見圖4，阻擋電路BC可以藉由PMOS電晶體P1所配置，其中PMOS電晶體P1具有電連接到連接襯墊23A的源極S、電連接到第二電路單元IC_21的汲極D和假襯墊致能信號DUMMY_EN被輸入的閘極G。
在一實施例中，如圖1示出的半導體晶片20A、20B和20C的第三接合襯墊24可以通過第三接合線43電連接在基板10的耦合襯墊13之中的用於電源供應電壓的耦合襯墊13。因此，電源供應電壓位準(即，高的位準)的假襯墊致能信號DUMMY_EN可以通過第三接合線43從用於電源供應電壓的基板10的耦合襯墊13輸入至半導體晶片20A、20B和20C的第三接合襯墊24。
再次參見圖4，配置阻擋電路BC的PMOS電晶體P1被關斷以響應於從第三接合襯墊24輸入的高位準的假襯墊致能信號DUMMY_EN，由此，連接襯墊23A是與第二電路單元IC_21電斷接。因此，連接襯墊23A可以用作為接合線的中間路由點。
參見圖5，阻擋電路BC可以藉由NMOS電晶體N1所配置，其中NMOS電晶體N1具有電連接到連接襯墊23A的汲極D、電連接到第二電路單元IC_21的源極S以及假襯墊致能信號DUMMY_EN可以被輸入的閘極G。
在一實施例中，圖1顯示的半導體晶片20A、20B和20C的第三接合襯墊24可以通過第三接合線43電連接在基板10的耦合襯墊13之中用於接地電壓的耦合襯墊13。因此，接地電壓位準(即，低的位準)的假襯墊致 能信號DUMMY_EN可以通過第三接合線43從用於接地電壓的基板10的耦合襯墊13輸入至半導體晶片20A、20B和20C的第三接合襯墊24。
再次參見圖5，阻擋電路BC的NMOS電晶體N1被關斷以響應從第三接合襯墊24輸入的低位準的假襯墊致能信號DUMMY_EN，因此，連接襯墊23A是與第二電路單元IC_21電斷接。因此，連接襯墊23A可以用作為接合線的中間路由點。
參見圖6A，阻擋電路BC可以藉由輸入緩衝器所配置，其中輸入緩衝器在連接襯墊23A和對應於其之第二電路單元IC_21之間電連接並且被去能以響應假襯墊致能信號DUMMY_EN。
輸入緩衝器可以藉由第一反相器INV1和第一NAND閘NAND1所配置，其中第一反相器反相輸入致能條信號IN_EN_N並且產生輸入致能信號IN_EN；第一NAND閘反及(NAND)假襯墊致能信號DUMMY_EN和輸入致能信號IN_EN並且產生輸入緩衝器致能控制條信號INBUF_ENC_N。輸入緩衝器也可以包括第二反相器INV2，其反相輸入緩衝器致能控制條信號INBUF_ENC_N並且輸出輸入緩衝器致能控制信號INBUF_ENC。輸入緩衝器還可以包括第一PMOS電晶體P_01，其具有電連接於電源供應電壓VCCQ的一個端部和有輸入緩衝器致能控制條信號INBUF_ENC_N輸入的閘極。輸入緩衝器還可以包括第二PMOS電晶體P_02，其具有電連接到第一PMOS電晶體P_01的另一端部的一個端部與電連接到連接襯墊23A的閘極。輸入緩衝器還可以包括：第一NMOS電晶體N_01，其在第二PMOS電晶體P_02的另一端部和接地電壓VSSQ之間電連接並且具有電連接到連接襯墊23A的閘極。輸入緩衝器還可以包括第二NMOS電晶體 N_02，其具有電連接到第二PMOS電晶體P_02的另一端部的一個端部、電連接到接地電壓VSSQ的另一端部和有輸入緩衝器致能控制條信號INBUF_ENC_N輸入的閘極。輸入緩衝器還可以包括：第三PMOS電晶體P_03，其具有電連接到電源供應電壓VCCQ的一個端部和電連接到第二NMOS電晶體N_02的所述一個端部的閘極；以及第三NMOS電晶體N_03，其在第三PMOS電晶體P_03的另一端部與接地電壓VSSQ之間電連接和具有電連接到第二NMOS電晶體N_02的所述一個端部的閘極。
在一實施例中，如圖1所示的半導體晶片20A、20B和20C的第三接合襯墊24可以通過第三接合線43電連接在基板10的耦合襯墊13之中用於接地電壓的耦合襯墊13。因此，接地電壓位準(即，低的位準)的假襯墊致能信號DUMMY_EN可以通過第三接合線43從基板10的用於接地電壓的接合襯墊13輸入到半導體晶片20A、20B和20C的第三接合襯墊24。
參照圖6A和6B，如果具有低位準的假襯墊致能信號DUMMY_EN從第三接合襯墊24輸入到第一NAND閘NAND1，不管輸入致能信號IN_EN，第一NAND閘NAND1輸出高位準的輸入緩衝器致能控制條信號INBUF_ENC_N，並且第二反相器INV2反相輸入緩衝器致能控制條信號INBUF_ENC_N並且輸出低位準的輸入緩衝器致能控制信號INBUF_ENC。
響應於具有高位準的輸入緩衝器致能控制條信號INBUF_ENC_N，第一PMOS電晶體P_01被關斷，並且第二NMOS電晶體N_02被接通。
因此，不管連接襯墊23A的信號，低位準的信號被輸入到第二電路單元IC_21。也就是說，連接襯墊23A和第二電路單元IC_21是電斷接。 因此，連接襯墊23A可以用作為接合線的中間路由點。
參見圖7A，阻擋電路BC可以藉由輸出緩衝器來配置，其中輸出緩衝器在連接襯墊23A和對應其之第二電路單元IC_21之間電連接並且響應於假襯墊致能信號DUMMY_EN而去能。
輸出緩衝器可以包括：第三反相器INV3，其反相輸出致能條信號OUT_EN_N並且產生輸出致能信號OUT_EN；第二NAND閘NAND2，其NAND假襯墊致能信號DUMMY_EN和輸出致能信號OUT_EN並且產生輸出緩衝器致能控制條信號OUTBUF_ENC_N。輸出緩衝器還可以包括第四反相器INV4，其反相輸出緩衝器致能控制條信號OUTBUF_ENC_N並且產生輸出緩衝器致能控制信號OUTBUF_ENC。輸出緩衝器還可以包括：第四PMOS電晶體P_04，其具有電連接於電源供應電壓VCCQ的一個端部和有輸出緩衝器致能控制條信號OUTBUF_ENC_N輸入的閘極；以及第五PMOS電晶體P_05，其具有電連接到第四PMOS電晶體P_04的另一端部的一個端部與電連接到第二電路單元IC_21的閘極。輸出緩衝器還可以包括：第四NMOS電晶體N_04，其具有電連接到第五PMOS電晶體P_05的另一端部的一個端部並且電連接到第二電路單元IC_21的閘極；以及第五NMOS電晶體N_05，其在第四NMOS電晶體N_04的另一端部和接地電壓VSSQ之間電連接並且具有以輸出緩衝器致能控制信號OUTBUF_ENC輸入的閘極。輸出緩衝器還可以包括第六PMOS電晶體P_06，其具有電連接到電源供應電壓VCCQ的一個端部、電連接到第五PMOS電晶體P_05的另一端部的另一端部和以輸出緩衝器致能控制信號OUTBUF_ENC輸入的閘極。輸出緩衝器還可以包括：第七PMOS電晶體P_07，其具有電連接到電源供應電壓VCCQ的一個端部、通過第一電 阻器R1電連接到連接襯墊23A的另一端部和電連接第六PMOS電晶體P_06的另一端部的閘極；第八PMOS電晶體P_08，其具有電連接到電源供應電壓VCCQ的一個端部和以輸出緩衝器致能控制條信號OUTBUF_ENC_N輸入的閘極。輸出緩衝器還可以包括：第九PMOS電晶體P_09，其具有電連接到第八PMOS電晶體P_08的另一端部的一個端部以及電連接到第二電路單元IC_21的閘極；以及第六NMOS電晶體N_06，其具有電連接到第九PMOS電晶體P_09的另一端部的一個端部以及電連接到第二電路單元IC_21的閘極。輸出緩衝器還可以包括：第七NMOS電晶體N_07，其在第六NMOS電晶體N_06的另一端部與接地電壓VSSQ之間電連接並且具有以輸出緩衝器致能控制信號OUTBUF_ENC輸入的閘極；第八NMOS電晶體N_08，其具有電連接到第九PMOS電晶體P_09的另一端部的一個端部、電連接到接地電壓VSSQ的另一端部和以輸出緩衝器致能控制條信號OUTBUF_ENC_N輸入的閘極。輸出緩衝器還可以包括第九NMOS電晶體N_09，其具有通過第二電阻器R2電連接到連接襯墊23A的一個端部、電連接至接地電壓VSSQ的另一端部和電連接到第八NMOS電晶體N_08的所述一個端部的閘極。
在這些情況下，如圖1所示的半導體晶片20A、20B和20C的第三接合襯墊24可以通過第三接合線43電連接在基板10的耦合襯墊13之中用於接地電壓的耦合襯墊13。因此，接地電壓位準(即，低的位準)的假襯墊致能信號DUMMY_EN可以通過第三接合線43從基板10的用於接地電壓的耦合襯墊13輸入至半導體晶片20A、20B和20C的第三接合襯墊24。
參照圖7A和7B，如果具有低位準的假襯墊致能信號DUMMY_EN從第三接合襯墊24輸入到第二NAND閘NAND2，不管輸出致能 信號OUT_EN，第二NAND閘NAND2輸出具有高位準的輸出緩衝器致能控制條信號OUTBUF_ENC_N，並且第四反相器INV4反相輸出緩衝器致能控制條信號OUTBUF_ENC_N並且輸出具有低位準的輸出緩衝器致能控制信號OUTBUF_ENC。
第四和第八PMOS電晶體P_04和P_08被關斷以響應於具有高位準的輸出緩衝器致能控制條信號OUTBUF_ENC_N，以及第五和第七NMOS電晶體N_05和N_07被關斷以響應於具有低位準的輸出緩衝器致能控制信號OUTBUF_ENC。此外，第六PMOS電晶體P_06被接通以響應於具有低位準的輸出緩衝器致能控制信號OUTBUF_ENC，並且第八NMOS電晶體N_08被接通以響應於具有高位準的輸出緩衝器致能控制條信號OUTBUF_ENC_N。進一步，隨著第六PMOS電晶體P_06被接通並且電源供應電壓VCCQ被輸入到第七PMOS電晶體P_07的閘極，第七PMOS電晶體P_07被關斷，並且隨著第八NMOS電晶體N_08被接通並且接地電壓VSSQ被輸入到第九NMOS電晶體N_09的閘極，第九NMOS電晶體N_09被關斷。因此，沒有信號被輸出到連接襯墊23A，不管從第二電路單元IC_21輸出的信號。也就是說，連接襯墊23A和第二電路單元IC_21被電斷接。因此，連接襯墊23A可以用作為接合線的中間路由點。
參見圖8，阻擋電路BC可以藉由傳輸閘極所配置，其中傳輸閘極在連接襯墊23A和對應其之第二電路單元IC_21之間電連接並且響應於假襯墊致能信號DUMMY_EN而去能。
傳輸閘極可以包括：第十NMOS電晶體N_10，其在連接襯墊23A和對應其之第二電路單元IC_21之間電連接並且具有以假襯墊致能信號 DUMMY_EN輸入的閘極；第五反相器INV5，其反相假襯墊致能信號DUMMY_EN並且輸出假襯墊致能條信號DUMMY_EN_N；以及第十PMOS電晶體P_10，其在連接襯墊23A和對應其之第二電路單元IC_21之間電連接並且具有以假襯墊致能條信號DUMMY_EN_N輸入的閘極。
在這些情況下，如圖1所示的半導體晶片20A、20B和20C的第三接合襯墊24可以通過第三接合線43電連接在基板10的耦合襯墊13之中用於接地電壓的耦合襯墊13。因此，接地電壓位準(即，低的位準)的假襯墊致能信號DUMMY_EN可以通過第三接合線43從基板10的用於接地電壓的耦合襯墊13輸入至半導體晶片20A、20B和20C的第三接合襯墊24。
返回參照圖8，如果具有低位準的假襯墊致能信號DUMMY_EN從第三接合襯墊24輸入，第十NMOS電晶體N_10被關斷以響應於具有低位準的假襯墊致能信號DUMMY_EN，並且第十PMOS電晶體P_10被關斷以響應於通過連接襯墊23A和第二電路單元IC_21電斷接的具有高位準的假襯墊致能條信號DUMMY_EN_N。因此，連接襯墊23A可以用作為接合線的中間路由點。
雖然在藉由參考符號23A所標定的連接襯墊和對應其之第二電路單元IC_21之間電連接的阻擋電路BC參照圖4至8而於上述實施例中說明，但應當注意的是，在藉由參考符號23B和23C所標定的連接襯墊和對應於它們的第二電路單元IC_22和IC_23之間電連接的阻擋電路BC可以具有與圖4至8所示的阻擋電路BC相同的結構。因此，類似於連接襯墊23A，連接襯墊23B和23C可以用作為接合線的中間路由點。
雖然在上述參見圖1到3的實施例已說明具有與第一接合襯 墊21和第二接合襯墊22相同的尺寸或基本相同的大小的連接襯墊23A、23B和23C，所述實施例的技術精神並不限於此。例如，如圖9所示，連接襯墊23A、23B和23C可以形成為具有比第一接合襯墊21和第二接合襯墊22還大的尺寸，使得具有各種形狀的接合線可以穿過連接襯墊23A、23B和23C。
本發明並不限於參見圖1至9已描述於上方的實施例，並且可以被修改成各種類型。這種修改的實施例將通過下面的描述而變得更加顯而易見。
參見圖10，半導體晶片20A、20B和20C堆疊在具有複數個耦合襯墊13所形成的基板10的頂表面11上。
參見圖11，各個半導體晶片20A、20B和20C可以包括用於在封裝級的第一電路單元IC_11、IC_12和IC_13和不用在封裝級的第二電路單元IC_21、IC_22和IC_23。用於封裝級的第一電路單元IC_11、IC_12和IC_13電連接基板10以與基板10交換信號。不用在封裝級的第二電路單元IC_21、IC_22和IC_23與基板10電斷接。
在半導體晶片20A、20B和20C的第一電路單元IC_11、IC_12和IC_13中，一些電路單元可以與一起堆疊的其他半導體晶片的第一電路單元電連接，並且一些電路單元可以與一起堆疊的其他半導體晶片的第一電路單元電斷接。在圖11中，藉由參考符號IC_11和IC_13所標定的第一電路單元可以表示與一起堆疊的其他半導體晶片的第一電路單元電連接的第一電路單元。藉由參考符號IC_12所標定的第一電路單元可以表示與一起堆疊的其他半導體晶片的一第一電路單元或多個第一電路單元電斷接的第一電路單元。在以下的說明中，為了說明方便起見，與一起堆疊的其他半導體晶 片的第一電路單元電連接的第一電路單元IC_11和IC_13定義為屬於第一組，並且與一起堆疊的其他半導體晶片的第一電路單元電斷接的第一電路單元IC_12定義為屬於第二組。
雖然在一個實施例中已說明每個半導體晶片20A、20B、20C包括3個第一電路單元IC_11、IC_12和IC_13和3個第二電路單元IC_21、IC_22和IC_23，但是所述實施例的技術精神並不限定於這樣，應要注意的是，在所使用的每個半導體晶片20A、20B、20C中包含有至少一個第一電路單元和至少一個第二電路單元之所有情況落在實施例的保護範疇之下。
第一接合襯墊21、第二接合襯墊22與連接襯墊23A、23B和23C形成為鄰近並且沿著各個半導體晶片20A、20B和20C的頂表面的一個邊緣。第一接合襯墊21可以分別對應於屬於第一組的第一電路單元IC_11和IC_13，並且可以電連接對應的第一電路單元IC_11和IC_13。第二接合襯墊22可以對應於屬於第二組的第一電路單元IC_12，並且可以電連接對應的第一電路單元IC_12。連接襯墊23A、23B和23C可以分別對應於第二電路單元IC_21、IC_22和IC_23，並且可以與對應的第二電路單元IC_21、IC_22和IC_23電連接。
再次參見圖10，半導體晶片20A、20B和20C可以第一接合襯墊21、第二接合襯墊22和連接襯墊23A、23B和23C暴露的這樣方式而以階梯狀的形狀被堆疊。黏著構件30可以形成在基板10和最下層半導體晶片20A之間以及在半導體晶片20A、20B和20C之間，並且可以將基板10和半導體晶片20A、20B和20C彼此附著。
第一接合襯墊21可以通過第一接合線41而與基板10的耦合 襯墊13電連接。各自的第一接合線41可以電連接最上層半導體晶片20C的第一接合襯墊21和中間半導體晶片20B的第一接合襯墊21，可以電連接中間半導體晶片20B的第一接合襯墊21和最下層半導體晶片20A的第一接合襯墊21，並且可以電連接最下層半導體晶片20A的第一接合襯墊21與基板10的耦合襯墊13。
半導體晶片20A、20B和20C的第二接合襯墊22可以通過第二接合線42A、42B和42C電連接到基板10的耦合襯墊13。藉由參考符號42A所標定的第二接合線可以電連接最下層半導體晶片20A的第二接合襯墊22和基板10的耦合襯墊13，以及藉由參考符號42B所標定的第二接合線可以電連接中間半導體晶片20B的第二接合襯墊22和基板10的耦合襯墊13。藉由參考符號42C所標定的第二接合線可以電連接最上層半導體晶片20C的第二接合襯墊22與最下層半導體晶片20A的連接襯墊23B，然後可以電連接最下層半導體晶片20A的連接襯墊23B和基板10的耦合襯墊13。
在這事項中，當第二接合線42C可以電連接最上層半導體晶片20C的第二接合襯墊22和基板10的耦合襯墊13時，目標連接物體之間的距離基本上是長的。因此，在目標連接物體直接電連接的情況下，由於接合線的長度變長，問題可能由於接合線的實際長度而導致，接合線有可能短路並且接合線和半導體晶片有可能短路。為了應對這樣的問題，在一個實施例中，對應於與基板10電斷接的第二電路單元IC_22的連接襯墊23B可以用作為第二接合線42C穿過的中間路由點。
雖然在一個實施例中已說明第二接合線42C穿過最下層半導體晶片20A的連接襯墊23B，所述實施例的技術精神不限於這樣，應注意 的是，在形成在封裝中的包含第一接合線41和第二接合線42A、42B和42C的所有接合線中的至少一個接合線穿過在對應於不用在封裝的第二電路單元IC_21、IC_22和IC_23的連接襯墊23A、23B和23C中的至少一個連接襯墊之所有的情況落在實施例的保護範圍下。
再次參見圖11，為了允許連接襯墊23A、23B和23C用作為接合線的中間路由點，電斷接連接襯墊23A、23B和23C與第二電路單元IC_21、IC_22和IC_23是必要的。
為了電斷接連接襯墊23A、23B和23C與第二電路單元IC_21、IC_22和IC_23，各自的半導體晶片20A、20B和20C可以包括阻擋電路BC。阻擋電路BC可以在連接襯墊23A、23B和23C與對應於它們的第二電路單元IC_21、IC_22和IC_23之間分別電連接，並且可以電斷接連接襯墊23A、23B和23C與對應於它們的第二電路單元IC_21、IC_22和IC_23。
阻擋電路BC的一個實施例說明於圖12。在參照圖12的下列描述中，可以在藉由參考符號23A所標定的連接襯墊和藉由參考符號IC_21所標定的第二電路單元之間電連接的阻擋電路BC將作為阻擋電路BC之中的代表描述，為了說明方便起見。
參見圖12，阻擋電路BC可以藉由在連接襯墊23A和對應其之第二電路單元IC_21之間電連接的熔線F1來配置。雖然未顯示，熔線F1可以在封裝的組裝之前藉由通過連接襯墊23A輸入的具有高電壓位準的假襯墊致能信號所切斷。因此，當封裝被組裝時，熔線F1可以是為切斷狀態。連接襯墊23A和第二電路單元IC_21是電斷接。因此，連接襯墊23A可以用作為接合線的中間路由點。
雖然藉由參考符號23A所標定的連接襯墊和對應其之第二電路單元IC_21之間電連接的阻擋電路BC在參照圖10至12的上述實施例描述，但是應注意的是，藉由參考符號23B和23C所標定的連接襯墊與對應於它們的第二電路單元IC_22和IC_23之間電連接的阻擋電路BC可以具有與圖12中的阻擋電路相同或大致地配置。因此，類似於連接襯墊23A，連接襯墊23B和23C可以用作為接合線的中間路由點。
根據本發明的實施例，因為在半導體晶片20A、20B和20C中形成分離的襯墊以輸入假襯墊致能信號可能不是必需的，由於用於假襯墊致能信號的輸入的襯墊的附加形成所導致的襯墊過度擁擠問題就不會發生，因此襯墊設計效率可以得到改善。再者，由於沒有必要形成電連接襯墊和基板的接合線以用於假襯墊致能信號的輸入，接合線的數量可以減少並且線接合製程的難度可以減少。
雖然參見圖1至12的上述實施例已說明使用從外部裝置提供的假襯墊致能信號DUMMY_EN，但應當注意的是，假襯墊致能信號DUMMY_EN可以藉由在半導體晶片20A、20B和20C中產生而使用，而無需使用從外部裝置提供的假襯墊致能信號DUMMY_EN。這樣的實施例將通過參照圖13至15B所作的以下說明而變得更加明顯。
參見圖13所示，半導體晶片20A、20B和20C被堆疊在具有複數個耦合襯墊13所形成的基板10的頂表面11上。雖然未顯示，複數個外部電極可以形成在與基板10的頂表面11背離的基板10的底表面上，並且諸如焊球的外部連接端子可以附著到外部電極。
參見圖14，各個半導體晶片20A、20B和20C可以包括複數個 電路單元IC_11、IC_12、IC_13、IC_21、IC_EO1和IC_EO2以實現所需的晶片操作的各種功能。此外，分別對應於電路單元IC_11、IC_12、IC_13、IC_21、IC_EO1和IC_EO2和與對應的電路單元IC_11、IC_12、IC_13、IC_21、IC_EO1和IC_EO2電耦合的襯墊21、22、23、25A和25B可以形成於各自半導體晶片20A、20B和20C中每一個的頂表面上。
再次參見圖13，半導體晶片20A、20B和20C可以襯墊21、22、23、25A、25B被暴露的這種方式而以階梯狀的形狀來堆疊。黏著構件30可以在基板10和半導體晶片20A之間以及在半導體晶片20A、20B和20C之間來形成，並且可以將基板10和半導體晶片20A、20B和20C彼此附著。
再次參見圖14所示，電路單元IC_11、IC_12、IC_13、IC_21、IC_EO1和IC_EO2可以包括，例如，用於存儲數據的數據存儲電路單元、用於處理數據的數據處理電路單元、測試邏輯電路單元以及可選的電路單元。測試邏輯電路單元可以測試晶片是否如預期運作。這樣測試邏輯電路單元被用於在晶圓級的最後階段處晶片測試，並沒有使用在封裝級。可選的電路單元是將相同晶片應用於各種封裝和各種不同的用途。根據所應用的封裝種類或用途，這樣可選的電路單元可以在封裝級處使用或不在封裝級處使用。可選的電路單元可以藉由致能信號通過對應其之接合襯墊而輸入的情況下被啟用。換言之，為了使用可選的電路單元，致能信號應當被輸入到對應於將被使用的可選的電路單元的襯墊。
在可選的電路單元之中，可以有互斥可選的電路單元，其不能夠同時使用。例如，用於實現2個晶片被分配給1個CE信號的DDP選項之SD_SEL電路和用於實現4個晶片被分配給1個CE信號的QDP選項之QD_SEL 電路對應不能夠同時使用的互斥可選的電路單元。在圖14中，藉由參考符號IC_EO1和IC_EO2所標定的電路單元代表互斥可選的電路單元。
在除了互斥可選的電路單元IC_EO1和IC_EO2之外的剩餘的電路單元IC_11、IC_12、IC_13和IC_21之中，藉由參考符號IC_11、IC_12和IC_13所標定的電路單元可以表示用於封裝級的電路單元，並且藉由參考符號IC_21所標定的電路單元可以表示不用在封裝級的電路單元。在以下的說明中，為了說明方便起見，用於封裝級的電路單元IC_11、IC_12和IC_13定義為第一電路單元，並且不使用在封裝級的電路單元IC_21定義為第二電路單元。用在封裝級的第一電路單元IC_11、IC_12和IC_13與基板10電連接，而不用在封裝級的第二電路單元IC_21與基板10電斷接。
在半導體晶片20A、20B和20C的第一電路單元IC_11、IC_12和IC_13中，一些電路單元可以與一起堆疊的其他半導體晶片的第一電路單元電連接，並且一些電路單元可以與一起堆疊的其他半導體晶片的第一電路單元電斷接。在圖14中，藉由參考符號IC_11和IC_13所標定第一電路單元表示與一起堆疊的其他半導體晶片的第一電路單元電連接的第一電路單元，並且藉由參考符號IC_12所標定的第一電路單元表示與一起堆疊的其他半導體晶片的第一電路單元電斷接的第一電路單元。在以下的說明中，為了說明方便起見，與一起堆疊的其他半導體晶片的第一電路單元電連接的第一電路單元IC_11和IC_13定義為屬於第一組，並且與一起堆疊的其他半導體晶片的第一電路單元電斷接的第一電路單元IC_12定義為屬於第二組。
在襯墊21、22和23之中，藉由參考符號21所標定的襯墊可以分別對應於屬於第一組的第一電路單元IC_11和IC_13，並且可以與相應的第 一電路單元IC_11和IC_13電連接。藉由參考符號22所標定的襯墊可以對應於屬於第二組的第一電路單元IC_12，並且可以與對應的第一電路單元IC_12電連接。藉由參考符號23所標定的襯墊可以對應於第二電路單元IC_21，並且可以與對應的第二電路單元IC_21電連接。
在下面的描述中，為了說明方便起見，對應於第一組的第一電路單元IC_11和IC_13之襯墊21定義為第一接合襯墊，對應於第二組的第一電路單元IC_12之襯墊22定義為第二接合襯墊，並且對應於第二電路單元IC_21之襯墊23定義為連接襯墊。
再次參見圖13，第一接合襯墊21可以通過第一接合線41而與基板10的耦合襯墊13電連接。各自的第一接合線41可以電連接最上層半導體晶片20C的第一接合襯墊21和中間半導體晶片20B的第一接合襯墊21，可以電連接中間半導體晶片20B的第一接合襯墊21和最下層半導體晶片20A的第一接合襯墊21，並且可以電連接最下層半導體晶片20A的第一接合襯墊21和基板10的耦合襯墊13。
半導體晶片20A、20B和20C的第二接合襯墊22可以通過第二接合線42A、42B和42C而與基板10的耦合襯墊13電連接。藉由參考符號42A所標定的第二接合線可以電連接最下半導體晶片20A的第二接合襯墊22和基板10的耦合襯墊13，以及藉由參考符號42B所標定的第二接合線可以電連接中間半導體晶片20B的第二接合襯墊22和基板10的耦合襯墊13。
藉由參考符號42C所標定的第二接合線可以電連接最上層半導體晶片20C的第二接合襯墊22和最下層半導體晶片20A的連接襯墊23，然後可以電連接最下層半導體晶片20A的連接襯墊23與基板10的耦合襯墊 13。在這事項中，當第二接合線42C可以電連接最上層半導體晶片20C的第二接合襯墊22和基板10的耦合襯墊13，目標連接物體之間的距離是相當長的。因此，在目標連接物體被直接電連接的這些情況下，由於接合線的長度變長，存在的問題可能會由於接合線的實際長度而引起，接合線可能短路並且接合線和半導體晶片可能短路。為了應對這樣的問題，在一個實施例中，對應於與基板10電斷接的第二電路單元IC_21之連接襯墊23可以用作為第二接合線42C的中間路由點。
雖然在一個實施例中已說明第二接合線42C穿過最下層半導體晶片20A的連接襯墊23，這些實施例的技術精神不限於這樣，並且應注意的是，在形成在半導體堆疊封裝中包括有第一接合線41和第二接合線42A、42B和42C的所有接合線之中的至少一個接合線穿過對應於與基板10電斷接的第二電路部IC_21的連接襯墊23的所有情況落在實施例的保護範圍之下。
為了允許連接襯墊23用作為接合線的中間路由點，電斷接連接襯墊23和第二電路單元IC_21可能是必要的。
參見圖14所示，為了電斷接連接襯墊23和第二電路單元IC_21，每個半導體晶片20A、20B和20C可以包括阻擋電路BC。阻擋電路BC可以在連接襯墊23和對應其之第二電路單元IC_21之間電連接，並且可以電斷接連接襯墊23和對應其之第二電路單元IC_21。阻擋電路BC的配置基本上相同於參照圖4至8和10如上所述的阻擋電路BC的配置。因此，用於相同部件的重複描述將在此省略。
為了提供假襯墊致能信號DUMMY_EN到阻擋電路BC，每個 半導體晶片20A、20B和20C可以包括假襯墊致能信號產生單元50。
假襯墊致能信號產生單元50可以電連接到對應於互斥可選的電路單元IC_EO1和IC_EO2之接合襯墊25A和25B，並且在具有高位準的致能信號被同時輸入到對應於互斥可選的電路單元IC_EO1和IC_EO2的接合襯墊25A和25B的情況下，可以產生假襯墊致能信號DUMMY_EN以響應通過接合襯墊25A和25B所輸入的高位準的致能信號。假襯墊致能信號產生單元50的實施例如圖15A所示。
參見圖15A，假襯墊致能信號產生單元50可以包括：第三NAND閘NAND3，其NAND通過對應於互斥可選的電路單元IC_EO1和IC_EO2的接合襯墊25A和25B所輸入的信號，並且產生假襯墊致能信號DUMMY_EN；以及第五反相器INV5，其反相假襯墊致能信號DUMMY_EN並且產生假襯墊致能條信號DUMMY_EN_N。
在具有高位準的致能信號基本上同時地或同時地輸入到對應於互斥可選的電路單元IC_EO1和IC_EO2的接合襯墊25A和25B之這些情況下，為了防止互斥可選的電路單元IC_EO1和IC_EO2藉由通過接合襯墊25A和25B所輸入的致能信號而能夠同時使用之操作錯誤發生，每個半導體晶片20A、20B和20C可以包括去能信號提供單元60A和60B。
去能信號提供單元60A和60B在互斥可選的電路單元IC_EO1和IC_EO2和對應於它們的接合襯墊25A和25B之間分別電連接，並且可以提供去能信號D_EN1和D_EN2(參見圖15B)至互斥可選的電路單元IC_EO1和IC_EO2以響應於從假襯墊致能信號產生單元50輸入的假襯墊致能信號DUMMY_EN。去能信號提供單元60A和60B的實施例如圖15B所示。
參見圖15B，去能信號提供單元60A和60B可以具有基本相同的配置。詳細地說，每個去能信號提供單元60A和60B可以包括輸入緩衝器61、延遲電路62、第四NAND閘NAND4和第六反相器INV6。
輸入緩衝器61緩衝和輸出通過對應於每個互斥可選的電路單元IC_EO1和IC_EO2的每個接合襯墊25A和25B所輸入的信號。延遲電路62藉由串聯電連接的複數個反相器INV_01到INV_04所配置，並且延遲從輸入緩衝器61所輸出的信號一個預定的時間，以與從假襯墊致能信號產生單元50所提供的假襯墊致能信號DUMMY_EN同步時序。第四NAND閘NAND4 NAND假襯墊致能信號DUMMY_EN和延遲電路62的輸出信號。第六反相器INV6在第四NAND閘NAND4和互斥可選的電路單元IC_EO1或IC_EO2之間電連接，反相第四NAND閘NAND4的輸出信號，產生去能信號D_EN1或D_EN2，並且提供所產生的去能信號D_EN1或D_EN2到互斥可選的電路單元IC_EO1或IC_EO2。
再次參見圖13，為了確保具有高位準的致能信號同時輸入或基本上同時輸入到對應於互斥可選的電路單元IC_EO1和IC_EO2的接合襯墊25A和25B，對應於互斥可選的電路單元IC_EO1和IC_EO2的接合襯墊25A和25B可以通過第四接合線44A和44B與在基板10的耦合襯墊13中用於電源供應電壓的連接襯墊電連接。
再次參見圖13和15A，如果電源供應電壓位準(即，高位準)的致能信號通過第四接合線44A和44B從基板10的用於電源供應電壓的耦合襯墊被同時輸入或基本上同時輸入到對應於互斥可選的電路單元IC_EO1和IC_EO2的接合襯墊25A和25B。假襯墊致能信號產生單元50的第三NAND閘 NAND3可以NAND通過接合襯墊25A和25B所輸入的信號，並且可以輸出具有低位準的假襯墊致能信號DUMMY_EN。
參見圖15B和15C所示，如果具有低位準的假襯墊致能信號DUMMY_EN從假襯墊致能信號產生單元50輸入，去能信號提供單元60A和60B的第四NAND閘NAND4輸出具有高位準的信號，以及第六反相器INV6反相第四NAND閘NAND4的輸出信號，並且提供具有低位準的去能信號D_EN1到互斥可選的電路單元IC_EO1和IC_EO2 D_EN2。從而，互斥可選的電路單元IC_EO1和IC_EO2是藉由從去能信號提供單元60A和60B所提供的具有低位準的去能信號D_EN1和D_EN2而去能，並且不使用。
在一個實施例中，由於半導體堆疊封裝使用半導體晶片20A、20B和20C來配置，每個半導體晶片具有假襯墊致能信號產生單元50和去能信號提供單元60A和60B，假襯墊致能信號DUMMY_EN可以藉由使用通過對應於互斥可選的電路單元IC_EO1和IC_EO2的接合襯墊25A和25B而輸入的致能信號而產生和使用，同時不影響互斥可選的電路單元IC_EO1和IC_EO2的操作。相應地，因為在半導體晶片20A、20B和20C中形成用於假襯墊致能信號DUMMY_EN的輸入的分離襯墊是沒有必要的，由於用於假襯墊致能信號DUMMY_EN的輸入的襯墊的額外形成所導致的襯墊過度擁擠問題可以不發生，因此襯墊設計效率可以得到改善。
如從上面的描述可知，根據本實施例，由於半導體堆疊封裝是使用具有阻擋電路的半導體晶片所形成，阻擋電路用於將不用在封裝級的電路單元(例如測試邏輯電路單元和未使用的可選的電路單元)與對應於它們的連接襯墊電斷接，對應於不用在封裝級的電路單元的連接墊可以 被用作為接合線穿過的中間路由點。因此，因為從基板和基板的耦合襯墊遠程定位的半導體晶片的接合襯墊可以使用不長的接合線而相對短的接合線進行電連接，接合線形成製程的困難度可以減少，並且有可以應對由於長接合線的使用所引發的問題，所述問題為接合線可能短路或接合線和半導體晶片可能短路。結果，有可能提高接合線的可靠性。進一步，因為在半導體晶片中另外形成分離襯墊以用作為接合線的中間路由點是沒有必要的，所以由額外的襯墊形成所導致的襯墊過度擁擠可以防止，並且襯墊可以設置在所需要的位置，因此襯墊設計效率可以得到改善。
上述半導體堆疊封裝可以被應用於各種電子系統和電子裝置。
參見圖17所示，根據本實施例的半導體堆疊封裝可以被應用於電子系統710中。電子系統710可以包括控制器711、輸入/輸出單元712和記憶體713。控制器711、輸入/輸出單元712和記憶體713可以通過提供了數據移動路徑的匯流排715而彼此耦合。
控制器711可以包括至少一個微處理器、至少一個數位信號處理器、至少一個微控制器及能夠執行與這些部件相同的功能的至少一個邏輯裝置。輸入/輸出單元712可以包括在袖珍鍵盤、鍵盤、顯示裝置、觸控螢幕等等之間所選擇的至少一者。
記憶體713可以包括根據本實施例的半導體堆疊封裝。記憶體713作為用於存儲數據的裝置可以存儲數據及/或命令，以藉由控制器711等等來執行。記憶體713可以包括諸如DRAM的易失性記憶體裝置及/或諸如快閃記憶體的非易失性記憶體裝置。例如，快閃記憶體可以被安裝到諸如 移動終端或桌上型電腦的的資訊處理系統。快閃記憶體可以構成固態磁盤(solid state drive，SSD)。在這情況下，電子系統710可以在快閃記憶體系統中穩定地存儲大量數據。
電子系統710進一步可以包括介面714，其設定成能夠從通信網絡發送和接收數據以及發送和接收數據至通信網絡。介面714可以是有線或無線型。例如，介面714可以包括天線、有線收發器或無線收發器。這樣介面714可以通過匯流排715而與記憶體713、輸入/輸出單元712和控制器711耦合。
電子系統710可以被理解為行動系統、個人電腦、用於工業使用的電腦或執行各種功能的邏輯系統。例如，行動系統可以是個人數位助理(PDA)、便攜式電腦、平板電腦、行動電話、智慧型手機、無線手機、膝上型電腦、記憶卡、數位音樂系統和資訊發送/接收系統中任何一者。
在電子系統710是一種能夠進行無線通信的裝置的情況下，電子系統710可以使用在通信系統中，諸如CDMA(code division multiple access，分碼多重進接)、GSM(global system for mobile communications，全球行動通訊系統)、NADC(North American Digital Cellular，北美數位行動電話)、E-TDMA(enhanced-time division multiple access，增強分時多重進接)、WCDMA(wideband code division multiple access，寬頻分碼多工接取)、CDMA2000、LTE(long term evolution，長期演進技術)以及Wibro(wireless broadband internet，無線寬頻網路)。
參見圖18所示，根據本實施例的半導體堆疊封裝可以記憶卡800的形式提供。例如，記憶卡800可以包括這種非易失性記憶體裝置的記憶 體810和記憶體控制器820。記憶體810和記憶體控制器820可以存儲數據或讀出存儲的數據。
記憶體810可以包括根據本實施例的半導體堆疊封裝，記憶體控制器820可以控制記憶體810以讀取存儲的數據或存儲數據，以響應來自主機830的讀/寫請求。
雖然各種實施例已在上面描述，但對於熟知本領域的技術人士將理解所描述的實施例僅僅是作為示例的方式。因此，本文中所描述的半導體堆疊封裝不應該根據所描述的實施例而限制。

Claims (29)

  1. 一種半導體堆疊封裝，包括：基板，其形成為帶有複數個耦合襯墊；複數個半導體晶片，其堆疊在所述基板上；電路單元，其包括第一電路單元和第二電路單元，其中所述第一電路單元係設置在所述半導體晶片的每一個上，並且藉由接合襯墊的介質電連接所述耦合襯墊，所述第二電路單元係設置在所述半導體晶片的每一個上且與所述耦合襯墊電斷接；連接襯墊，其設置在所述半導體晶片的每一個上且對應於所述第二電路單元；阻擋電路，其在所述第二電路單元和所述連接襯墊之間耦合；以及接合線，其電連接所述接合襯墊和所述耦合襯墊。
  2. 如申請專利範圍第1項的半導體堆疊封裝，其中所述半導體晶片以階梯狀的形狀堆疊，使得所述接合襯墊和所述連接襯墊被暴露。
  3. 如申請專利範圍第1項的半導體堆疊封裝，其中所述半導體晶片中的每一個的所述第一電路單元包括：第一組的第一電路單元，其與一起堆疊的其它半導體晶片的第一電路單元電連接；以及第二組的第一電路單元，其與一起堆疊的其他半導體晶片的第一電路單元電斷接。
  4. 如申請專利範圍第3項的半導體堆疊封裝，其中所述接合襯墊包括： 第一接合襯墊，其對應於所述第一組的第一電路單元；以及第二接合襯墊，其對應於所述第二組的第一電路單元。
  5. 如申請專利範圍第4項的半導體堆疊封裝，其中所述接合線包括：第一接合線，其電連接所述半導體晶片的所述第一接合襯墊和所述基板的所述耦合襯墊；以及第二接合線，其分別電連接所述半導體晶片的所述第二接合襯墊和所述基板的所述耦合襯墊。
  6. 如申請專利範圍第5項的半導體堆疊封裝，其中所述第一接合線和所述第二接合線中的至少一個被形成為穿過所述連接襯墊。
  7. 如申請專利範圍第4項的半導體堆疊封裝，其中所述連接襯墊具有與所述第一和第二接合襯墊基本上相同的尺寸。
  8. 如申請專利範圍第4項的半導體堆疊封裝，其中所述連接襯墊在尺寸上為大於所述第一和第二接合襯墊。
  9. 如申請專利範圍第1項的半導體堆疊封裝，其中所述阻擋電路包括PMOS電晶體，其具有電連接到所述連接襯墊的源極、電連接到所述第二電路單元的汲極以及配置成用於接收假襯墊致能信號的閘極。
  10. 如申請專利範圍第1項的半導體堆疊封裝，其中所述阻擋電路包括NMOS電晶體，其具有電連接到所述連接襯墊的汲極、電連接到所述第二電路單元的源極以及配置成用於接收假襯墊致能信號的閘極。
  11. 如申請專利範圍第1項的半導體堆疊封裝，其中所述阻擋電路包括熔線，其在所述第二電路單元和所述連接襯墊之間電連接。
  12. 如申請專利範圍第1項的半導體堆疊封裝，其中所述阻擋電路包括輸入 緩衝器，所述輸入緩衝器在所述第二電路單元與所述連接襯墊之間耦合並且配置為響應於假襯墊致能信號而與所述第二電路單元與所述連接襯墊電斷接。
  13. 如申請專利範圍第12項的半導體堆疊封裝，其中所述輸入緩衝器包括：第一反相器，其配置成反相輸入致能條信號，並且產生輸入致能信號；第一NAND閘，其配置成NAND所述輸入致能信號和所述假襯墊致能信號，並且產生輸入緩衝器致能控制條信號；第二反相器，其配置成反相所述輸入緩衝器致能控制條信號，並且產生輸入緩衝器致能控制信號；第一PMOS電晶體，其具有電連接到電源供應電壓的一個端部以及配置成用於接收所述輸入緩衝器致能控制條信號的閘極；，第二PMOS電晶體，其具有電連接到所述第一PMOS電晶體的另一端部的一個端部和電連接到所述連接襯墊的閘極；第一NMOS電晶體，其具有電連接到所述第二PMOS電晶體的另一端部的一個端部、電連接於接地電壓的另一端部以及電連接到所述連接襯墊的閘極；第二NMOS電晶體，其具有電連接到所述第二PMOS電晶體的另一端部的一個端部、電連接到接地電壓的另一端部以及配置成用於接收所述輸入緩衝器致能控制條信號的閘極；第三PMOS電晶體，其具有電連接到所述電源供應電壓的一個端部、電連接到所述第二電路單元的另一端部以及連接到所述第二NMOS 電晶體的所述一個端部的閘極；以及第三NMOS電晶體，其具有電連接到所述第二電路裝置的一個端部、電連接到所述接地電壓的另一端部以及電連接到所述第二NMOS電晶體的所述一個端部的閘極。
  14. 如申請專利範圍第1項的半導體堆疊封裝，其中所述阻擋電路包括輸出緩衝器，其在所述第二電路單元與所述連接襯墊之間耦合，並且配置為響應於假襯墊致能信號而與所述第二電路單元與所述連接襯墊電斷接。
  15. 如申請專利範圍第14項的半導體堆疊封裝，其中所述輸出緩衝器包含：第三反相器，其配置成反相輸出致能條信號，並且產生輸出致能信號；第二NAND閘，其配置成NAND所述輸出致能信號和所述假襯墊致能信號，並且產生輸出緩衝器致能控制條信號；第四反相器，其配置成反相所述輸出緩衝器致能控制條信號，並且產生輸出緩衝器致能控制信號；第四PMOS電晶體，其具有電連接到所述電源供應電壓的一個端部以及配置成用於接收所述輸出緩衝器致能控制條信號的閘極；第五PMOS電晶體，其具有電連接到所述第四PMOS電晶體的另一端部的一個端部以及電連接到所述第二電路單元的閘極；第四NMOS電晶體，其具有電連接到所述第五PMOS電晶體的另一端部的一個端部以及電連接到所述第二電路單元的閘極；第五NMOS電晶體，其具有電連接到所述第四NMOS電晶體的另一 端部的一個端部、連接到所述接地電壓的另一端部以及配置成用於接收所述輸出緩衝器致能控制信號的閘極；第六PMOS電晶體，其具有電連接到所述電源供應電壓的一個端部、電連接到所述第五PMOS電晶體的另一端部的另一端部以及配置成用於接收所述輸出緩衝器致能控制信號的閘極；第七PMOS電晶體，其具有電連接到所述電源供應電壓的一個端部、通過第一電阻器而電連接到所述連接襯墊的另一端部以及電連接到所述第六PMOS電晶體的另一端部的閘極；第八PMOS電晶體，其具有電連接到所述電源供應電壓的一個端部以及配置成用於接收所述輸出緩衝器致能控制條信號的閘極；第九PMOS電晶體，其具有電連接到所述第八PMOS電晶體的另一端部的一個端部以及電連接到所述第二電路單元的閘極；第六NMOS電晶體，其具有電連接至所述第九PMOS電晶體的另一端部的一個端部以及電連接到所述第二電路單元的閘極；第七NMOS電晶體，其具有電連接到所述第六NMOS電晶體的另一端部的一個端部、電連接到所述接地電壓的另一端部以及配置成用於接收所述輸出緩衝器致能控制信號的閘極；第八NMOS電晶體，其具有電連接至所述第九PMOS電晶體的另一端部的一個端部、電連接到所述接地電壓的另一端部以及配置成用於接收所述輸出緩衝器致能控制條信號的閘極；以及第九NMOS電晶體，其具有通過第二電阻而電連接到所述連接襯墊的一個端部、電連接至所述接地電壓的另一端部以及電連接到所述第 八NMOS電晶體的所述一個端部的閘極。
  16. 如申請專利範圍第1項的半導體堆疊封裝，其中所述阻擋電路包括傳輸閘極，其在所述第二電路單元和所述連接襯墊之間耦合，並且配置成響應於假襯墊致能信號而與所述第二電路單元和所述連接襯墊電斷接。
  17. 如申請專利範圍第16項的半導體堆疊封裝，其中所述傳輸閘極包括：第十NMOS電晶體，其在所述第二電路單元和所述連接襯墊之間電連接，並且具有配置為接收所述假襯墊致能信號的閘極；第五反相器，其配置成反相所述假襯墊致能信號，並且產生假襯墊致能條信號；以及第十PMOS電晶體，其在所述第二電路單元和所述連接襯墊之間電連接，並且具有配置為接收所述假襯墊致能條信號的閘極。
  18. 如申請專利範圍第1項的半導體堆疊封裝，其中所述半導體晶片中的每一個進一步包括第三接合襯墊，其與所述阻擋電路電耦合並且配置成用於提供假襯墊致能信號到所述阻擋電路。
  19. 如申請專利範圍第18項的半導體堆疊封裝，進一步包括：第三接合線，其配置成電連接所述半導體晶片的每一個的所述第三接合襯墊和所述基板的所述耦合襯墊，以提供所述假襯墊致能信號到所述第三接合襯墊。
  20. 如申請專利範圍第1項的半導體堆疊封裝，其中所述電路單元包括包含在根據所施加的一種封裝或應用的所述第一電路單元或所述第二電路單元中的至少一個可選的電路單元。
  21. 如申請專利範圍第1項的半導體堆疊封裝，其中所述第一電路單元包括至少一個用於存儲數據的數據存儲電路單元。
  22. 如申請專利範圍第1項的半導體堆疊封裝，其中所述第一電路單元包括至少一個用於處理數據的數據處理電路單元。
  23. 如申請專利範圍第1項的半導體堆疊封裝，其中所述第二電路單元包括配置成用於確定所述半導體晶片是否運作的至少一個測試邏輯電路單元。
  24. 如申請專利範圍第20項的半導體堆疊封裝，其中所述可選的電路單元包括不能夠同時使用的互斥可選的電路單元。
  25. 如申請專利範圍第24項的半導體堆疊封裝，其中所述半導體晶片中的每一個進一步包括：假襯墊致能信號產生單元，其電連接到對應於所述互斥可選的電路單元的接合襯墊，並且被配置成用於響應於同時提供至對應於所述互斥可選的電路單元的所述接合襯墊的致能信號而產生所述假襯墊致能信號；以及去能信號提供單元，其在所述互斥可選的電路單元和對應於其之所述接合襯墊之間分別電連接，並且配置為響應於所述假襯墊致能信號而提供去能信號到所述互斥可選的電路單元。
  26. 如申請專利範圍第25項的半導體堆疊封裝，進一步包括：第四接合線，其配置成電連接對應於所述互斥可選的電路單元的所述接合襯墊和所述基板的所述耦合襯墊，以提供所述致能信號至對應於所述互斥可選的電路單元的所述接合襯墊。
  27. 如申請專利範圍第25項的半導體堆疊封裝，其中所述假襯墊致能信號產生單元包括：第三NAND閘，其配置成NAND通過對應於所述互斥可選的電路單元的所述接合襯墊所輸入的信號，並且產生假襯墊致能信號；以及第五反相器，其配置為反相所述假襯墊致能信號並且產生所述假襯墊致能條信號。
  28. 如申請專利範圍第25項的半導體堆疊封裝，其中所述去能信號提供單元中的每一個包括：第四NAND閘，其配置成NAND通過與所述第四NAND閘電耦合的所述接合襯墊所輸入的信號及所述假襯墊致能信號；以及第六反相器，其配置為反相所述第四NAND閘的輸出信號、產生所述去能信號以及輸出所述去能信號到所述互斥可選的電路單元。
  29. 如申請專利範圍第28項的半導體堆疊封裝，其中，所述去能信號提供單元中的每一個進一步包括：輸入緩衝器，其配置成用於緩衝通過與所述輸入緩衝器電連接的所述接合襯墊所輸入的信號；以及延遲電路，其配置成延遲從所述輸入緩衝器所輸出的信號，並且提供結果信號給所述第三NAND閘的輸入側。
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