KR20000073345A - 본딩 옵션을 이용한 반도체 집적회로의 스택 패키지 집적회로 - Google Patents

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Abstract

본 발명은 반도체 집적회로의 본딩 옵션에 의해 동일 성능의 복수의 반도체 집적회로가 미러 형태의 스택 패키지로서 구현될 수 있도록 된 본딩 옵션을 이용한 반도체 집적회로의 스택 패키지 집적회로를 제공하기 위한 것이다. 상기 스택 패키지 집적회로는 하나의 옵션 패드가 상기 복수개의 반도체 집적회로 칩에 각각 형성되고, 기준 회로인 제 1 반도체 집적회로에 형성된 옵션 패드와 미러 회로인 제 2 반도체 집적회로에 형성된 옵션 패드 중 어느 하나가 대응된 리드에 선택적으로 본딩되거나 본딩되지 않고 상기 옵션 패드 중 어느 하나가 대응된 리드와 입력 접지전원에 선택적으로 본딩되거나 본딩되지 않음으로써 입력전원에 의해 각각의 반도체 집적회로가 선택되어 동작되도록 하는 복수개의 옵션회로를 갖추고 있다. 그리고, 입력 버퍼회로는 상기 각각의 입력 리드에 각각 연결된 복수개의 입력 패드와 복수개의 반도체 집적회로의 복수개의 입력단간에 각각 형성되고, 상기 복수개의 입력 패드로부터의 입력신호가 상기 복수개의 반도체 집적회로의 복수개의 입력단으로 상호 교차적으로 입력되도록 한다. 또한, 출력 버퍼회로는 상기 복수개의 반도체 집적회로의 복수개의 출력단과 상기 복수개의 출력 패드간에 각각의 형성되고, 상기 복수개의 반도체 집적회로로부터의 데이터 출력신호가 상기 복수개의 반도체 집적회로의 복수개의 출력 패드로 상호 교차적으로 출력되도록 한다.

Description

본딩 옵션을 이용한 반도체 집적회로의 스택 패키지 집적회로 {Stack package integrated circuit of semiconductor integrated circuit using bonding option}
본 발명은 반도체 집적회로의 스택 패키지에 관한 것으로, 보다 상세하게는 미러 형태의 듀얼 반도체 집적회로가 스택 패키지될 수 있도록 된 본딩 옵션을 이용한 반도체 집적회로의 스택 패키지 집적회로에 관한 것이다.
현재, 반도체 제조기술의 발달에 의해 반도체 소자, 즉 반도체 메모리 소자의 집적도는 더욱 집적화되고 있는 추세이다. 이러한 추세에도 불과하고 시장의 상황은 보다 고집적도를 갖는 제품의 출현을 계속적으로 요구하고 있다. 예를 들면, 셀룰러 폰(cellular phone)에서는 반도체 소자를 내장한 응용 시스템에 대한 규모 축소(scale down)가 가속화되고 있고, 이에 따라 반도체 제조업체들은 작은 실장 면적에 최대한의 용량을 갖는 메모리 소자의 개발에 노력을 기울이고 있다.
이에 대한 노력은 여러 방향으로 진행되고 있지만, 이중 하나의 방법으로는 데이터를 저장하는 최소 유니트로서 셀의 상태(state)를 단순히 "0" 또는 "1"의 두 가지 상태로서 유지시키는 것이 아니라 세 가지 이상의 상태로 유지시키는 기술이 발표되고 있다. 이와 같이, 셀의 상태가 멀티 레벨상태(mutil-level state)를 갖도록 하게 되면, 동일한 공정 기술에 의해서도 2배 이상의 집적도를 갖을 수 있는 MLC(multi-level cell)와 같은 제품의 개발이 가능하게 되어 이러한 제품이 플래시 메모리 분야에서 적용되고 있다.
그리고, 다른 방법으로는 패키징 기술의 발달에 의해 하나의 패키지에 두 개의 반도체 집적회로 칩이 스택(stack)되어 두배의 집적도를 갖는 제품이 가능하게 되고, 이러한 제품을 일반적으로 MCP(multi-chip package) 또는 DCP(dual-chip package) 제품이라 한다. 이와 같은 제품은 본딩 방식에 따라 패키지의 내부구조가 다르고, 또한 집적회로의 패드 배열방식에 따라서도 내부구조가 다르다.
한편, DRAM과 같은 메모리 소자는 패드(20)의 배열 방식이 도 1a, 도 1b 및 도 1c에 도시된 바와 같이 반도체 집적회로 칩(22)의 중앙에 위치하는 LOC(lead on chip) 형태이고, 이와 같은 LOC 형태의 반도체 집적회로 칩(22)이 스택될 경우에는 본딩시 칩의 패드위치에 따른 제약은 없게 된다. 상기 도 1a는 종래 패드 배열이 반도체 집적회로의 중앙에 위치한 LOC 형태의 스택 패키지에 있어서 FF(fact to face) 형태의 스택 패키지를 도시한 도면이고, 도 1b는 BB(back to back) 형태의 스택 패키지를 도시한 도면이며, 도 1c는 BBG(back to back with gap) 형태의 스택 패키지를 도시한 도면이다. 여기서, 도면 중 참조부호 20은 패드이고, 22는 반도체 집적회로 칩이다.
그리고, 도 2는 종래 반도체 집적회로의 스택 패키지에 있어서 미러 형태(mirror type)의 스택 패키지를 도시한 도면이다. 여기서, 도면 중 참조부호 26은 패드이고, 27은 부가회로, 28은 반도체 집적회로 칩이다.
한편, 반도체 집적회로의 배열은 도 2에 도시된 바와 같이 미러 형태인 경우 각각의 반도체 집적회로가 뒷면을 마주보도록 되어 있어 본딩에 있어서는 스택 패키지로의 구현이 용이하지만, 이러한 경우에는 동일하게 설계된 두 개의 반도체 집적회로만으로는 스택 패키지의 구현이 불가능하게 되어 부가회로(27)가 필요함으로써 제조비용이 상승하는 문제점이 있다.
이와 같이, 두 개의 반도체 집적회로가 뒷면을 서로 마주보도록 하게 되면, 본딩해야 할 패드의 위치가 서로 반대가 되고, 이러한 문제를 해결하기 위해서는 반도체 집적회로의 설계시에 스택 패키지를 수행하기 위한 다른 반도체 집적회로를 하나 더 설계하거나 모든 패드를 두 개씩 배치하여야 한다. 이 경우, 반도체 집적회로 칩의 두께 등의 사이즈가 커짐과 더불어 소자의 개발비용이 증가하고, 또한 패드의 위치만이 반대인 동일한 성능의 반도체 소자 두 개를 별도로 관리해야 하는 문제점이 있었다.
이에 본 발명은 상기한 사정을 고려하여 이루어진 것으로, 반도체 집적회로의 본딩 옵션에 의해 동일 성능의 복수의 반도체 집적회로가 미러 형태의 스택 패키지로서 구현될 수 있도록 된 본딩 옵션을 이용한 반도체 집적회로의 스택 패키지 집적회로를 제공하고자 함에 그 목적이 있다.
도 1a는 종래 패드 배열이 반도체 집적회로의 중앙에 위치한 LOC(lead on chip) 형태의 스택 패키지에 있어서 FF(fact to face) 형태의 스택 패키지를 도시한 도면,
도 1b는 종래 패드 배열이 반도체 집적회로의 중앙에 위치한 LOC 형태의 스택 패키지에 있어서 BB(back to back) 형태의 스택 패키지를 도시한 도면,
도 1c는 종래 패드 배열이 반도체 집적회로의 중앙에 위치한 LOC 형태의 스택 패키지에 있어서 BBG(back to back with gap) 형태의 스택 패키지를 도시한 도면
도 2는 종래 반도체 집적회로의 스택 패키지에 있어서 미러 형태(mirror type)의 스택 패키지를 도시한 도면,
도 3은 본 발명에 따른 본딩 옵션을 이용한 반도체 집적회로의 스택 패키지의 단면을 나타낸 도면,
도 4a는 도 3에 도시된 기준 칩과 미러 칩의 패드가 각각의 리드에 듀얼 본딩(dual bonding)되는 상태를 나타내는 도표,
도 4b는 도 4a에 도시된 표에 의해 각각의 패드가 리드에 접속된 상태를 나타낸 도면,
도 5는 본 발명에 따른 본딩 옵션을 이용한 반도체 집적회로의 스택 패키지 집적회로에서의 옵션 회로,
도 6a는 본 발명에 따른 본딩 옵션을 이용한 반도체 집적회로의 스택 패키지 집적회로에서의 기준 칩의 입력 버퍼회로,
도 6b는 본 발명에 따른 본딩 옵션을 이용한 반도체 집적회로의 스택 패키지 집적회로에서의 미러 칩의 입력 버퍼회로,
도 7a는 본 발명에 따른 본딩 옵션을 이용한 반도체 집적회로의 스택 패키지 집적회로에서의 기준 칩의 출력 버퍼회로,
도 7b는 본 발명에 따른 본딩 옵션을 이용한 반도체 집적회로의 스택 패키지 집적회로에서의 미러 칩의 출력 버퍼회로이다.
*도면의 주요 부분에 대한 부호의 설명*
20,26,38: 패드 22,28: 반도체 집적회로
30: 지지부재 32: 리드
34: 제 1 반도체 집적회로 칩인 기준 칩(normal chip)
36: 제 2 반도체 집적회로 칩인 미러 칩(mirror chip)
40,81,82: PMOS 트랜지스터
42,52,56,72,76,94,102,110,124,132,140: 인버터
44: 옵션 패드
50,54,58,60,70,74,78,80,100,104,106,108,130,134,136,138: NOR 게이트
83,84: NMOS 트랜지스터
90,92,96,98,120,122,126,128: NAND 게이트
상기한 목적을 달성하기 위한 본 발명에 따른 본딩 옵션을 이용한 반도체 집적회로의 스택 패키지 회로는 복수개의 동일한 반도체 집적회로가 각각 포개어지어 스택되고, 각각 대응된 상기 복수개의 집적회로의 핀이 대응된 하나의 리드에 각각 연결된다. 그리고, 복수개의 옵션회로는 하나의 옵션 패드가 상기 복수개의 반도체 집적회로 칩에 각각 형성되고, 기준 회로인 제 1 반도체 집적회로에 형성된 옵션 패드와 미러 회로인 제 2 반도체 집적회로에 형성된 옵션 패드 중 어느 하나가 대응된 리드에 선택적으로 본딩되거나 본딩되지 않고 상기 옵션 패드 중 어느 하나가 대응된 리드와 입력 접지전원에 선택적으로 본딩되거나 본딩되지 않음으로써 입력전원에 의해 각각의 반도체 집적회로가 선택되어 동작되도록 한다.
또한, 입력 버퍼회로는 상기 각각의 입력 리드에 각각 연결된 복수개의 입력 패드와 복수개의 반도체 집적회로의 복수개의 입력단간에 각각 형성되고, 상기 복수개의 입력 패드로부터의 입력신호가 상기 복수개의 반도체 집적회로의 복수개의 입력단으로 상호 교차적으로 입력되도록 한다.
그리고, 출력 버퍼회로는 상기 복수개의 반도체 집적회로의 복수개의 출력단과 상기 복수개의 출력 패드간에 각각의 형성되고, 상기 복수개의 반도체 집적회로로부터의 데이터 출력신호가 상기 복수개의 반도체 집적회로의 복수개의 출력 패드로 상호 교차적으로 출력되도록 한다.
상기와 같이 구성된 본 발명은, 반도체 집적회로의 본딩 옵션을 이용함으로써 동일한 성능의 다른 반도체 집적회로 칩을 설계하지 않고서도 미러 형태의 스택 패키지를 구현할 수 있다. 그리고, 두 개의 반도체 집적회로 칩이 서로 뒷면을 마주보도록 하고, 본딩시킬 패드의 위치가 서로 반대가 되더라도 반도체 집적회로의 설계시에 간단한 회로가 부가됨으로써 간편하게 스택 패키지가 구현될 수 있다.
이하, 도면을 참조하여 본 발명에 따른 본딩 옵션을 이용한 반도체 집적회로의 스택 패키지 회로에 대해 상세히 설명한다.
도 3은 본 발명에 따른 본딩 옵션을 이용한 반도체 집적회로의 스택 패키지의 단면을 나타낸 도면이다. 여기서, 도면 중 참조부호 30은 지지부재, 32는 리드, 34는 제 1 반도체 집적회로 칩인 기준 칩(normal chip), 36은 제 2 반도체 집적회로 칩인 미러 칩(mirror chip), 38은 패드(pad)이다. 동 도면에 있어서, 기준 칩(34)과 미러 칩(36)이 지지부재(30)를 사이에 두고 서로 뒷면끼리 마주 대고 있는 형태로 구성되어 있다.
도 4a는 도 3에 도시된 기준 칩과 미러 칩의 패드가 각각의 리드 즉 각각의 핀에 듀얼 본딩(dual bonding)되는 상태를 나타내는 도표이고, 도 4b는 도 4a에 도시된 표에 의해 각각의 패드가 리드에 접속된 상태를 나타낸 도면이다. 여기서, 제 1 리드 즉 제 1 핀에는 제 1 칩인 기준 칩의 제 1 패드와 제 2 칩인 미러 칩의 제 8 패드가 접속되어 있고, 제 2 리드에는 제 1 칩의 제 2 패드와 제 2 칩의 제 7 패드가 접속되어 있다.
그리고, 제 3 리드에는 제 1 칩의 제 3 패드와 제 2 칩의 제 6 패드가 접속되어 있고, 제 4 리드에는 제 1 칩의 제 4 패드와 제 2 칩의 제 5 패드가 접속되어 있다. 또한, 제 5 리드에는 제 1 칩의 제 5 패드와 제 2 칩의 제 4 패드가 접속되어 있고, 제 6 리드에는 제 1 칩의 제 6 패드와 제 2 칩의 제 3 패드가 접속되어 있다. 그리고, 제 7 리드에는 제 1 칩의 제 7 패드와 제 2 칩의 제 2 패드가 접속되어 있고, 제 8 리드에는 제 1 칩의 제 8 패드와 제 2 칩의 제 1 패드가 접속되어 있다.
또한, 제 9 리드에는 제 1 칩의 제 9 패드와 제 2 칩의 제 16 패드가 접속되어 있고, 제 10 리드에는 제 1 칩의 제 10 패드와 제 2 칩의 제 15 패드가 접속되어 있다. 그리고, 제 11 리드에는 제 1 칩의 제 11 패드와 제 2 칩의 제 14 패드가 접속되어 있고, 제 12 리드에는 제 1 칩의 제 12 패드와 제 2 칩의 제 13 패드가 접속되어 있다. 또한, 제 13 리드에는 제 1 칩의 제 13 패드와 제 2 칩의 제 12 패드가 접속되어 있고, 제 14 리드에는 제 1 칩의 제 14 패드와 제 2 칩의 제 11 패드가 접속되어 있다.
그리고, 제 15 리드에는 제 1 칩의 제 15 패드와 제 2 칩의 제 3 패드가 접속되어 있고, 제 16 리드에는 제 1 칩의 제 16 패드와 제 2 칩의 제 9 패드가 접속되어 있다.
또한, 제 1 접지 리드(Vss1)에는 제 1 칩의 접지 패드(Vss1)와 제 2 칩의 접지 패드(Vss3)가 접속되어 있고, 제 2 접지 리드(Vss1)에는 제 1 칩의 접지 패드(Vss2)와 제 2 칩의 접지 패드(Vss4)가 접속되어 있다.
그리고, 제 1 전원 리드(Vcc1)에는 제 1 칩의 전원 패드(Vcc1)와 제 2 칩의 전원 패드(Vcc1)가 접속되어 있고, 제 2 전원 리드(Vcc2)에는 제 1 칩의 전원 패드(Vcc2)와 제 2 칩의 전원 패드(Vcc2)가 접속되어 있다.
한편, 제 1 칩의 옵션 패드(option pad)는 리드에 연결되지 않고, 제 2 칩의 옵션 패드는 제 3 접지 패드(Vs3)와 듀얼 본딩되어 리드에 연결된다. 이와 같이, 각각의 리드에는 2개의 칩으로부터 각각 2개씩의 패드가 연결되어 있고, 이들 패드는 다음의 도 6a와 도 6b에 도시된 입력 버퍼회로에 각각 연결되어 있다.
따라서, 두 개의 옵션 패드 중 하나만이 리드에 본딩됨으로써 각각의 칩이 기준 칩과 미러 칩으로 구분되는 바, 본 실시예에서는 제 1 칩을 기준 칩이라 하고, 제 2 칩을 미러 칩이라 한다.
도 5는 본 발명에 따른 본딩 옵션을 이용한 반도체 집적회로의 스택 패키지 집적회로에서의 옵션 회로로서, 이 옵션 회로는 도 4b에 도시된 스택 패키지의 기준 칩과 미러 칩을 선택적으로 동작시키게 된다. 그리고, 옵션 회로는 기준 칩과 미러 칩내에 각각 설치되게 된다. 여기서, 도면 중 참조부호 40은 PMOS 트랜지스터, 42는 인버터, 44는 옵션 패드이다.
도 4b에 도시된 바와 같이, 옵션 패드(44)는 각각 제 1 칩인 기준 칩의 옵션 패드(opt)와 제 2 칩인 미러 칩의 옵션 패드(opt) 중 하나이고, 기준 칩의 옵션 패드(opt)는 리드에 연결되어 있지 않고, 미러 칩의 옵션 패드(opt)는 제 3 접지 패드(Vss3)와 같은 접지 패드(Vss)와 듀얼 본딩되어 리드에 연결되게 된다.
한편, 본딩되지 않은 기준 칩에 있어서는 플로팅(floating) 상태를 방지하기 위해 대기전류(standby current)에 영향을 주지 않는 소자, 예를 들면 작은 크기의 풀업 트랜지스터(pull-up transistor)가 사용되고 있다. 상기 풀업 트랜지스터의 드레인은 제 1 전원 패드(Vcc1)와 같은 전원 패드(Vcc)에 연결되고, 그 게이트는 제 1 접지 전원패드(Vss1)와 같은 접지 전원(Vss)에 연결되며, 그 소스는 옵션 패드(44)와 인버터(42)의 입력단에 연결된다.
따라서, 풀업 트랜지스터(40)의 드레인으로부터 "하이레벨"의 전원 전압(Vcc)이 인가되게 되면, 풀업 트랜지스터가 온상태로 되어 "하이레벨"의 전원 전압(Vcc1)이 풀업 트랜지스터의 드레인과 소스 및 인버터(42)를 통해 "로우레벨"의 옵션 출력신호(MIRct1)로 출력되게 된다.
한편, 접지 패드(Vss)와 듀얼 본딩되어 옵션 리드에 연결되어 있는 미러 칩의 옵션 패드에 있어서는 풀업 트랜지스터(40)의 드레인으로부터 "하이레벨"의 전원 전압(Vcc)이 인가되게 되면, 풀업 트랜지스터(40)가 온상태로 되어 "하이레벨"의 전원 전압(Vcc)이 풀업 트랜지스터(40)의 드레인과 소스 및 옵션 패드(44)를 통해 접지 전원으로 인가됨으로써 트랜지스터(40)의 소스는 "로우레벨"인 접지 전원(Vss)의 상태를 유지하게 된다.
이후, 인버터(42)의 입력단으로는 "로우레벨"의 전원 전원(Vss)이 인가되어 인버터(42)의 출력단으로부터는 "하이레벨"의 옵션 출력신호(MIRct1)가 출력되게 된다. 이와 같이, 외부로부터의 전원 전압(Vcc)이 각각 기준 칩과 미러 칩으로 인가되게 되면, 기준 칩과 미러 칩에 각각 설치된 도 5의 옵션회로로부터 "로우레벨"의 옵션 출력신호(MIRct1)와 "하이레벨"의 옵션 출력신호(MIRct1)가 각각 출력된다.
도 6a는 본 발명에 따른 본딩 옵션을 이용한 반도체 집적회로의 스택 패키지 집적회로에서의 기준 칩의 입력 버퍼회로이고, 도 6b는 본 발명에 따른 본딩 옵션을 이용한 반도체 집적회로의 스택 패키지 집적회로에서의 미러 칩의 입력 버퍼회로로서, 도 5에 도시된 옵션 회로로부터의 옵션 출력신호(MIRct1)에 의해 입력 버퍼회로로부터의 버퍼 출력신호(oPADi, oPADj)가 각각의 집적회로로 입력되게 된다.
여기서, 버퍼 출력신호(oPADi, oPADj)가 입력되는 집적회로의 소정 핀의 기능은 동일한 기능을 수행하는 것을 예로서 설명하지만, 이에 한정되지 않고 본 발명에 따른 입력 버퍼회로의 형태를 변형시킴으로써 버퍼 출력신호(oPADi, oPADj)가 입력되는 집적회로의 소정 핀의 기능이 다른 경우에 대해서도 수행할 수 있다.
상기 도면에 있어서, 도면 중 참조부호 PADi는 기준 칩의 소정 패드, 예를 들면 기준 칩의 제 1 내지 제 16 패드 중 하나이고, PADj는 미러 칩의 소정 패드, 예를 들면 미러 칩의 제 1 내지 제 16 패드 중 하나이다. 그리고,는 칩 인네이블신호이고, MIRct1은 옵션 회로로부터의 옵션 출력신호이다.
또한, sPADi는 기준 칩에서의 소정 패드 예를 들면 제 1 패드의 입력 버퍼회로의 동작상태를 나타내는 동작신호이고, sPADj는 기준 칩의 소정 패드와 동일 리드에 접속된 미러 칩의 소정 패드 예를 들면 제 8 패드의 입력 버퍼회로의 동작상태를 나타내는 동작신호이다. 그리고, oPADi는 기준 칩의 입력버퍼로부터의 출력신호이고, oPADj는 미러 칩의 입력버퍼로부터의 출력신호이다.
다음에, 패드(PADi)가 기준 칩의 제 1 패드이고 패드(PADj)가 미러 칩의 제 8 패드라고 가정하고, 이들 제 1 패드와 제 8 패드가 동일한 리드 즉 제 1 리드에 본딩되어 있는 것으로 가정하자.
따라서, 제 1 리드 즉 제 1 패드와 제 8 패드로 입력되는 입력신호는 동일한 신호로서 각각의 입력 버퍼회로로 입력되게 된다. 이후, 각각의 입력 버퍼회로로부터의 각각의 입력버퍼 출력신호(oPADi, oPADj)가 기준 칩과 미러 칩으로 각각 입력되게 된다.
한편, 상호 연결된 패드(PADi, PADj) 즉 제 1 패드와 제 8 패드로부터의 입력되는 신호가 각 입력 버퍼회로를 교차하여 통과하게 되어 입력버퍼 출력신호(oPADi, oPADj)가 기준 칩과 미러 칩으로 각각 입력되게 된다.
먼저, 도 6a에 도시된 기준 칩의 소정 패드(PADi) 즉 제 1 패드와 연결된 입력 버퍼회로에 있어서, 도 5에 도시된 바와 같이 기준 칩의 옵션회로로부터 "로우레벨"의 옵션 출력신호(MIRct1)가 입력되고 제 1 패드로부터는 "하이레벨"의 입력신호가 입력되는 경우, 제 1 패드로부터의 "하이레벨"의 입력신호가 NOR 게이트(50)의 일단으로 입력되고, NOR 게이트(50)의 타단으로는 소정 레벨의 신호 즉 "로우레벨"의 칩 인네이블신호()가 입력된다.
따라서, NOR 게이트(50)는 그 출력단으로부터 "로우레벨"의 출력신호를 출력한다. 이 "로우레벨"의 출력신호가 인버터(52)의 입력단으로 입력됨으로써 인버터(52)는 그 출력단으로부터 "하이레벨"의 출력신호를 출력하고, 이 "하이레벨"의 출력신호는 제 1 패드의 입력 버퍼회로의 동작상태를 나타내는 동작신호(sPADi)로서 출력됨과 더불어 NOR 게이트(54)의 일단으로 입력된다. 그리고, NOR 게이트(54)의 타단으로는 "로우레벨"의 옵션 출력신호(MIRct1)가 입력된다. 따라서, NOR 게이트(54)는 그 출력단으로부터 "로우레벨"의 출력신호를 출력한다.
이와 동시에, "로우레벨"의 옵션 출력신호(MIRct1)가 인버터(56)의 입력단으로 입력됨으로써 인버터(56)가 그 출력단으로부터 "하이레벨"의 출력신호를 출력한다. 이후, 인버터(56)의 출력단으로부터는 "하이레벨"의 출력신호가 NOR 게이트(58)의 일단으로 입력되고, NOR 게이트(58)의 타단으로는 제 8 패드의 입력 버퍼회로의 동작상태를 나타내는 소정 레벨의 신호 즉 "하이레벨" 또는 "로우레벨"의 동작신호(sPADj)가 입력된다.
따라서, NOR 게이트(58)는 그 출력단으로부터 "로우레벨"의 출력신호를 출력하고, 이 "로우레벨"의 출력신호가 NOR 게이트(60)의 일단으로 입력된다. 그리고, NOR 게이트(60)의 타단으로는 NOR 게이트(54)의 출력단으로부터의 "로우레벨"의 출력신호가 입력됨으로써 NOR 게이트(60)는 그 출력단으로부터 "하이레벨"의 출력신호(oPADi)를 출력한다.
한편, NOR 게이트(58)는 미러 칩의 입력 버퍼회로의 동작상태를 나타내는 동작신호(sPADj)와 기준 칩의 옵션 출력신호(MIRct1)에 의해 항상 "로우레벨"의 출력신호를 출력하기 때문에, 패드(PADi) 즉 제 1 패드로부터 입력 버퍼회로로 "하이레벨"의 입력신호가 입력되면, 그 출력단으로부터도 "하이레벨"의 출력신호(oPADi)가 출력된다.
다음에, 도 5에 도시된 바와 같이 기준 칩의 옵션회로로부터 "로우레벨"의 옵션 출력신호(MIRct1)가 입력되고 제 1 패드로부터는 "하이레벨"의 입력신호가 입력되게 되면, 이와 동시에 미러 칩의 옵션회로로부터는 "하이레벨"의 옵션 출력신호(MIRct1)가 입력되고 제 8 패드로부터도 "하이레벨"의 입력신호가 입력되게 된다.
따라서, 도 6b에 도시된 미러 칩의 입력 버퍼회로의 출력단으로부터도 "하이레벨"의 출력신호(oPADi)가 출력되게 된다. 이를 도 6b를 참조하여 설명하면 다음과 같다. 먼저, 도 5에 도시된 옵션회로로부터는 "하이레벨"의 옵션 출력신호(MIRct1)가 입력되고 제 8 패드로부터는 "하이레벨"의 입력신호가 입력되게 되면, 제 8 패드로부터는 "하이레벨"의 입력신호가 NOR 게이트(70)의 일단으로 입력되고, NOR 게이트(70)의 타단으로는 소정 레벨의 신호 즉 "로우레벨"의 칩 인네이블신호()가 입력된다.
이후, NOR 게이트(70)는 그 출력단으로부터 "로우레벨"의 출력신호를 출력한다. 이 "로우레벨"의 출력신호가 인버터(72)의 입력단으로 입력됨으로써 인버터(72)는 그 출력단으로부터 "하이레벨"의 출력신호를 출력하고, 이 "하이레벨"의 출력신호는 제 8 패드의 입력 버퍼회로의 동작상태를 나타내는 동작신호(sPADj)로서 출력됨과 더불어 NOR 게이트(74)의 일단으로 입력된다. 그리고, NOR 게이트(74)의 타단으로는 "하이레벨"의 옵션 출력신호(MIRct1)가 입력된다. 따라서, NOR 게이트(74)는 그 출력단으로부터 "로우레벨"의 출력신호를 출력한다.
이와 동시에, "하이레벨"의 옵션 출력신호(MIRct1)가 인버터(76)의 입력단으로 입력됨으로써 인버터(76)는 그 출력단으로부터 "로우레벨"의 출력신호를 출력한다. 이후, 인버터(76)의 출력단으로부터는 "로우레벨"의 출력신호가 NOR 게이트(78)의 일단으로 입력되고, NOR 게이트(78)의 타단으로는 제 1 패드의 입력 버퍼회로의 동작상태를 나타내는 "하이레벨"의 동작신호(sPADi)가 입력된다.
따라서, NOR 게이트(78)는 그 출력단으로부터 "로우레벨"의 출력신호를 출력한다. 이 "로우레벨"의 출력신호가 NOR 게이트(80)의 일단으로 입력되고, NOR 게이트(80)의 타단으로는 NOR 게이트(74)의 출력단으로부터의 "로우레벨"의 출력신호가 입력됨으로써 NOR 게이트(80)는 그 출력단으로부터 "하이레벨"의 출력신호(oPADi)를 출력한다.
한편, NOR 게이트(74)는 미러 칩의 입력 버퍼회로의 동작상태를 나타내는 동작신호(sPADj)와 미러 칩의 옵션 출력신호(MIRct1)에 의해 항상 "로우레벨"의 출력신호를 출력하기 때문에, 기준 칩의 입력 버퍼회로의 동작상태를 나타내는 동작신호(sPADi)에 의해 NOR 게이트(80)의 출력신호(oPADi)가 결정되게 된다.
다음에, 도 5에 도시된 바와 같이 기준 칩의 옵션회로로부터 "로우레벨"의 옵션 출력신호(MIRct1)가 입력되고 제 1 패드로부터는 "로우레벨"의 입력신호가 입력되는 경우, 제 1 패드로부터의 "로우레벨"의 입력신호가 NOR 게이트(50)의 일단으로 입력되고, NOR 게이트(50)의 타단으로는 소정 레벨의 신호 즉 "로우레벨"의 칩 인네이블신호()가 입력된다.
따라서, NOR 게이트(50)는 그 출력단으로부터 "하이레벨"의 출력신호를 출력한다. 이 "하이레벨"의 출력신호가 인버터(52)의 입력단으로 입력됨으로써 인버터(52)는 그 출력단으로부터 "로우레벨"의 출력신호를 출력하고, 이 "로우레벨"의 출력신호는 제 1 패드의 입력 버퍼회로의 동작상태를 나타내는 동작신호(sPADi)로서 출력됨과 더불어 NOR 게이트(54)의 일단으로 입력된다. 그리고, NOR 게이트(54)의 타단으로는 "로우레벨"의 옵션 출력신호(MIRct1)가 입력된다. 따라서, NOR 게이트(54)는 그 출력단으로부터 "하이레벨"의 출력신호를 출력한다.
이와 동시에, "로우레벨"의 옵션 출력신호(MIRct1)가 인버터(56)의 입력단으로 입력됨으로써 인버터(56)가 그 출력단으로부터 "하이레벨"의 출력신호를 출력한다. 이후, 인버터(56)의 출력단으로부터는 "하이레벨"의 출력신호가 NOR 게이트(58)의 일단으로 입력되고, NOR 게이트(58)의 타단으로는 제 8 패드의 입력 버퍼회로의 동작상태를 나타내는 소정 레벨의 신호 즉 "하이레벨" 또는 "로우레벨"의 동작신호(sPADj)가 입력된다.
따라서, NOR 게이트(58)는 그 출력단으로부터 "로우레벨"의 출력신호를 출력하고, 이 "로우레벨"의 출력신호가 NOR 게이트(60)의 일단으로 입력된다. 그리고, NOR 게이트(60)의 타단으로는 NOR 게이트(54)의 출력단으로부터의 "하이레벨"의 출력신호가 입력됨으로써 NOR 게이트(60)는 그 출력단으로부터 "로우레벨"의 출력신호(oPADi)를 출력한다.
한편, NOR 게이트(58)는 미러 칩의 입력 버퍼회로의 동작상태를 나타내는 동작신호(sPADj)와 기준 칩의 옵션 출력신호(MIRct1)에 의해 항상 "로우레벨"의 출력신호를 출력하기 때문에, 패드(PADi) 즉 제 1 패드로부터 입력 버퍼회로로 "로우레벨"의 입력신호가 입력되면, 그 출력단으로부터도 "로우레벨"의 출력신호(oPADi)가 출력된다.
다음에, 도 5에 도시된 바와 같이 기준 칩의 옵션회로로부터 "로우레벨"의 옵션 출력신호(MIRct1)가 입력되고 제 1 패드로부터는 "로우레벨"의 입력신호가 입력되게 되면, 이와 동시에 미러 칩의 옵션회로로부터는 "하이레벨"의 옵션 출력신호(MIRct1)가 입력되고 제 8 패드로부터도 "로우레벨"의 입력신호가 입력되게 된다.
따라서, 도 6b에 도시된 미러 칩의 입력 버퍼회로의 출력단으로부터도 "로우레벨"의 출력신호(oPADi)가 출력되게 된다. 이를 도 6b를 참조하여 설명하면 다음과 같다. 먼저, 도 5에 도시된 옵션회로로부터는 "하이레벨"의 옵션 출력신호(MIRct1)가 입력되고 제 8 패드로부터는 "로우레벨"의 입력신호가 입력되게 되면, 제 8 패드로부터는 "로우레벨"의 입력신호가 NOR 게이트(70)의 일단으로 입력되고, NOR 게이트(70)의 타단으로는 소정 레벨의 신호 즉 "로우레벨"의 칩 인네이블신호()가 입력된다.
이후, NOR 게이트(70)는 그 출력단으로부터 "하이레벨"의 출력신호를 출력한다. 이 "하이레벨"의 출력신호가 인버터(72)의 입력단으로 입력됨으로써 인버터(72)는 그 출력단으로부터 "로우레벨"의 출력신호를 출력하고, 이 "로우레벨"의 출력신호는 제 8 패드의 입력 버퍼회로의 동작상태를 나타내는 동작신호(sPADj)로서 출력됨과 더불어 NOR 게이트(74)의 일단으로 입력된다. 그리고, NOR 게이트(74)의 타단으로는 "하이레벨"의 옵션 출력신호(MIRct1)가 입력된다. 따라서, NOR 게이트(74)는 그 출력단으로부터 "로우레벨"의 출력신호를 출력한다.
이와 동시에, "하이레벨"의 옵션 출력신호(MIRct1)가 인버터(76)의 입력단으로 입력됨으로써 인버터(76)는 그 출력단으로부터 "로우레벨"의 출력신호를 출력한다. 이후, 인버터(76)의 출력단으로부터는 "로우레벨"의 출력신호가 NOR 게이트(78)의 일단으로 입력되고, NOR 게이트(78)의 타단으로는 제 1 패드의 입력 버퍼회로의 동작상태를 나타내는 "로우레벨"의 동작신호(sPADi)가 입력된다.
따라서, NOR 게이트(78)는 그 출력단으로부터 "하이레벨"의 출력신호를 출력한다. 이 "하이레벨"의 출력신호가 NOR 게이트(80)의 일단으로 입력되고, NOR 게이트(80)의 타단으로는 NOR 게이트(74)의 출력단으로부터의 "로우레벨"의 출력신호가 입력됨으로써 NOR 게이트(80)는 그 출력단으로부터 "로우레벨"의 출력신호(oPADi)를 출력한다.
한편, NOR 게이트(74)는 미러 칩의 입력 버퍼회로의 동작상태를 나타내는 동작신호(sPADj)와 미러 칩의 옵션 출력신호(MIRct1)에 의해 항상 "로우레벨"의 출력신호를 출력하기 때문에, 기준 칩의 입력 버퍼회로의 동작상태를 나타내는 동작신호(sPADi)에 의해 NOR 게이트(80)의 출력신호(oPADi)가 결정되게 된다.
도 7a는 본 발명에 따른 본딩 옵션을 이용한 반도체 집적회로의 스택 패키지 집적회로에서의 기준 칩의 출력 버퍼회로이고, 도 7b는 본 발명에 따른 본딩 옵션을 이용한 반도체 집적회로의 스택 패키지 집적회로에서의 미러 칩의 출력 버퍼회로로서, 도 5에 도시된 옵션 회로로부터의 옵션 출력신호(MIRct1)에 의해 집적회로 칩 즉 기준 칩과 미러 칩으로부터의 데이터 출력신호(Datai, Dataj)가 각 출력 패드(PADi, PADj)로 출력되게 된다.
여기서, 데이터 출력신호(Datai, Dataj)를 출력하는 기준 칩과 미러 칩의 소정 핀은 동일한 기능을 수행하는 것으로서 설명하지만, 이에 한정되지 않고 본 발명에 따른 출력 버퍼회로의 형태를 변형시킴으로써 집적회로의 소정 핀의 기능이 다른 경우에 대해서도 수행할 수 있다.
상기 도면에 있어서, 도면 중 참조부호 Datai는 기준 칩으로부터의 데이터 출력신호이고, Dataj는 미러 칩으로부터의 데이터 출력신호이다. 그리고, Ooe는 출력 인네이블신호이며, MIRct1은 옵션 회로로부터의 옵션 출력신호이다.
또한, sPupi는 기준 칩의 소정 출력 버퍼회로의 상위회로의 동작상태를 나타내는 동작신호이고, sPupj는 미러 칩의 소정 출력 버퍼회로의 상위회로의 동작상태를 나타내는 동작신호이다. 그리고, sPdni는 기준 칩의 소정 출력 버퍼회로의 하위회로의 동작상태를 나타내는 동작신호이고, sPdnj는 미러 칩의 소정 출력 버퍼회로의 하위회로의 동작상태를 나타내는 동작신호이다.
한편, 출력 데이터신호(Datai)가 기준 칩의 제 9 번 핀의 출력 데이터신호이고 출력 데이터신호(DADAj)가 미러 칩의 제 16 번 핀의 출력 데이터신호라고 가정하자. 그리고, 이들 제 9 번 핀과 제 16 번 핀은 각각 출력 버퍼회로를 통해 각각 제 9 패드와 제 16 패드에 연결되어 있고, 이들 제 9 패드와 제 16 패드는 제 9 리드에 본딩되어 있는 것으로 가정하자.
따라서, 각 집적회로 칩, 즉 기준 칩과 미러 칩의 제 9 번 핀과 제 16 번 핀으로부터 출력되는 데이터 출력신호(Datai, Dataj)가 각각 출력 버퍼회로로 입력되게 된다. 이후, 각각의 출력 버퍼회로로부터의 각각의 데이터 출력신호(Datai, Dataj)가 출력 패드(PADi, PADj)로 각각 입력되게 된다.
한편, 각 출력 버퍼회로를 교차하여 통과한 출력버퍼 출력신호(Datai, Dataj)가 상호 연결된 출력 패드(PADi, PADj) 즉 제 9 패드와 제 16 패드로 출력되게 된다.
먼저, 도 7a에 도시된 기준 칩의 소정 데이터 출력신호(Datai)가 입력되는 출력 버퍼회로에 있어서, 도 5에 도시된 바와 같이 기준 칩의 옵션회로로부터 "로우레벨"의 옵션 출력신호(MIRct1)가 입력되고 기준 칩의 제 9 번 핀으로부터 "하이레벨"의 데이터 출력신호(Datai)가 출력되는 경우, 제 9 번 핀으로부터는 "하이레벨"의 데이터 출력신호(Datai)가 NAND 게이트(90)의 일단으로 입력되고, NAND 게이트(90)의 타단으로는 소정 레벨의 신호 즉 "하이레벨"의 출력데이터 인네이블신호(Ooe)가 입력된다.
따라서, NAND 게이트(90)는 그 출력단으로부터 "로우레벨"의 출력신호를 출력한다. 이 "로우레벨"의 출력신호는 기준 칩의 상위출력 버퍼회로의 동작상태를 나타내는 동작신호(sPupi)로서 출력됨과 더불어 NAND 게이트(92)의 일단으로 입력되고, 이 NAND 게이트(92)의 타단으로는 "하이레벨"의 옵션 출력신호(MIRct1)가 인버터(94)를 통해 입력된다.
상기 NAND 게이트(92)는 그 출력단으로부터 "하이레벨"의 출력신호를 출력하고, 이 "하이레벨"의 출력신호는 NAND 게이트(96)의 일단으로 입력되며, 이 NAND 게이트(96)의 타단으로는 NAND 게이트(98)의 출력신호가 입력되게 된다. 이 NAND 게이트(98)의 일단으로는 소정 레벨의 미러 칩의 상위출력 버퍼회로 동작신호(sPupj)가 입력되고, 타단으로는 "로우레벨"의 옵션 출력신호(MIRct1)가 입력되어 그 출력단으로부터는 "하이레벨"의 출력신호가 출력되게 된다.
이후, NAND 게이트(92)로부터의 "하이레벨"의 출력신호와 NAND 게이트(98)로부터의 "하이레벨"의 출력신호가 NAND 게이트(96)의 입력단으로 입력되어 NAND 게이트(96)는 그 출력단으로부터 "로우레벨"의 출력신호를 출력하게 된다. 이 "로우레벨"의 출력신호에 의해 PMOS 트랜지스터(81)가 온상태로 되어 전원(Vcc2)이 트랜지스터(81)의 드레인과 소스로 인가되게 된다.
이와 동시에, 기준 칩의 제 9 번 핀으로부터의 "하이레벨"의 데이터 출력신호(Datai)가 NOR 게이트(100)의 일단으로 입력되고, 이 NOR 게이트(100)의 타단으로는 "로우레벨"의 출력데이터 인네이블신호(Ooe)가 인버터(102)를 통해 입력된다.
상기 NOR 게이트(100)는 그 출력단으로부터 "로우레벨"의 출력신호를 출력한다. 이 "로우레벨"의 출력신호는 기준 칩의 하위출력 버퍼회로의 동작상태를 나타내는 동작신호(sPdni)로서 출력됨과 더불어 NOR 게이트(104)의 일단으로 입력되고, 이 NOR 게이트(104)의 타단으로는 "로우레벨"의 옵션 출력신호(MIRct1)가 입력된다.
따라서, NOR 게이트(104)는 그 출력단으로부터 "하이레벨"의 출력신호를 출력하고, 이 "하이레벨"의 출력신호는 NOR 게이트(106)의 일단으로 입력되며, 이 NOR 게이트(106)의 타단으로는 NOR 게이트(108)의 출력신호가 입력되게 된다. 이 NOR 게이트(108)의 일단으로는 소정 레벨의 미러 칩의 하위출력 버퍼회로 동작신호(sPdnj)가 입력되고, 타단으로는 인버터(110)를 통해 "하이레벨"의 옵션 출력신호(MIRct1)가 입력되어 그 출력단으로부터는 "로우레벨"의 출력신호가 출력되게 된다.
이후, NOR 게이트(104)로부터의 "하이레벨"의 출력신호와 NOR 게이트(108)로부터의 "로우레벨"의 출력신호가 NOR 게이트(106)의 입력단으로 입력되어 NOR 게이트(106)는 그 출력단으로부터 "로우레벨"의 출력신호를 출력하게 된다. 이 "로우레벨"의 출력신호에 의해 NMOS 트랜지스터(83)가 오프상태로 되어 PMOS 트랜지스터(81)로부터의 전원(Vcc2)이 차단됨으로써 출력 패드(PADi) 즉 제 9 출력 패드로 "하이레벨"의 출력신호가 출력되게 된다.
한편, NAND 게이트(98)는 미러 칩의 상위출력 버퍼회로의 동작상태를 나타내는 동작신호(sPupj)와 기준 칩의 옵션 출력신호(MIRct1)에 의해 항상 "하이레벨"의 출력신호를 출력하기 때문에, 데이터 출력신호(Datai)가 "하이레벨"이면 NAND 게이트(96)는 그 출력단으로부터 "로우레벨"의 출력신호를 출력하게 된다.
그리고, NOR 게이트(108)는 미러 칩의 출력 버퍼회로의 동작상태를 나타내는 동작신호(sPdnj)와 기준 칩의 옵션 출력신호(MIRct1)에 의해 항상 "로우레벨"의 출력신호를 출력하기 때문에, 데이터 출력신호(Datai)가 "하이레벨"이면 NOR 게이트(106)는 그 출력단으로부터 "로우레벨"의 출력신호를 출력하게 된다. 따라서, 출력 버퍼회로와 연결된 출력 패드(PADi) 즉 제 9 출력 패드로 "하이레벨"의 출력신호가 출력되게 된다.
다음에, 도 5에 도시된 바와 같이 기준 칩의 옵션회로로부터 "로우레벨"의 옵션 출력신호(MIRct1)가 입력되고 기준 칩의 제 9 번 핀으로부터 "하이레벨"의 데이터 출력신호(Datai)가 출력되게 되면, 이와 동시에 미러 칩의 옵션회로로부터는 "하이레벨"의 옵션 출력신호(MIRct1)가 입력되고 미러 칩의 제 16 번 핀으로부터도 "하이레벨"의 데이터 출력신호(Dataj)가 출력되게 된다.
이후, 도 7b를 참조하여 미러 칩으로부터의 "하이레벨" 데이터 출력신호(Dataj)의 동작과정을 설명하면 다음과 같다. 먼저, 도 5에 도시된 바와 같이 미러 칩의 옵션회로로부터 "하이레벨"의 옵션 출력신호(MIRct1)가 입력되고 미러 칩의 제 16 번 핀으로부터 "하이레벨"의 데이터 출력신호(Dataj)가 출력되는 경우, 제 16 번 핀으로부터는 "하이레벨"의 데이터 출력신호(Dataj)가 NAND 게이트(120)의 일단으로 입력되고, NAND 게이트(120)의 타단으로는 소정 레벨의 신호 즉 "하이레벨"의 출력데이터 인네이블신호(Ooe)가 입력된다.
상기 NAND 게이트(120)는 그 출력단으로부터 "로우레벨"의 출력신호를 출력한다. 이 "로우레벨"의 출력신호는 미러 칩의 상위출력 버퍼회로의 동작상태를 나타내는 동작신호(sPupj)로서 출력됨과 더불어 NAND 게이트(122)의 일단으로 입력되고, 이 NAND 게이트(122)의 타단으로는 인버터(124)를 통한 "로우레벨"의 옵션 출력신호(MIRct1)가 입력된다.
따라서, NAND 게이트(122)는 그 출력단으로부터 "하이레벨"의 출력신호를 출력하고, 이 "하이레벨"의 출력신호는 NAND 게이트(126)의 일단으로 입력되며, 이 NAND 게이트(126)의 타단으로는 NAND 게이트(128)의 출력신호가 입력되게 된다. 이 NAND 게이트(128)의 일단으로는 소정 레벨의 기준 칩의 상위출력 버퍼회로 동작신호(sPupi)가 입력되고, 타단으로는 "하이레벨"의 옵션 출력신호(MIRct1)가 입력되어 그 출력단으로부터는 "하이레벨"의 출력신호가 출력되게 된다.
이후, NAND 게이트(122)로부터의 "하이레벨"의 출력신호와 NAND 게이트(128)로부터의 "하이레벨"의 출력신호가 NAND 게이트(126)의 입력단으로 입력되어 NAND 게이트(126)는 그 출력단으로부터 "로우레벨"의 출력신호를 출력하게 된다. 이 "로우레벨"의 출력신호에 의해 PMOS 트랜지스터(82)가 온상태로 되어 전원(Vcc2)이 트랜지스터(82)의 드레인과 소스로 인가되게 된다.
이와 동시에, 미러 칩의 제 16 번 핀으로부터의 "하이레벨"의 데이터 출력신호(Dataj)가 NOR 게이트(130)의 일단으로 입력되고, 이 NOR 게이트(130)의 타단으로는 인버터(132)를 통한 "로우레벨"의 출력데이터 인네이블신호(Ooe)가 입력된다.
상기 NOR 게이트(130)는 그 출력단으로부터 "로우레벨"의 출력신호를 출력한다. 이 "로우레벨"의 출력신호는 미러 칩의 하위출력 버퍼회로의 동작상태를 나타내는 동작신호(sPdnj)로서 출력됨과 더불어 NOR 게이트(134)의 일단으로 입력되고, 이 NOR 게이트(134)의 타단으로는 "하이레벨"의 옵션 출력신호(MIRct1)가 입력된다.
따라서, NOR 게이트(134)는 그 출력단으로부터 "로우레벨"의 출력신호를 출력하고, 이 "로우레벨"의 출력신호는 NOR 게이트(136)의 일단으로 입력되며, 이 NOR 게이트(136)의 타단으로는 NOR 게이트(138)의 출력신호가 입력되게 된다. 이 NOR 게이트(138)의 일단으로는 소정 레벨의 기준 칩의 하위출력 버퍼회로 동작신호(sPdni)가 입력되고, 타단으로는 인버터(140)를 통해 "로우레벨"의 옵션 출력신호(MIRct1)가 입력되어 그 출력단으로부터는 "하이레벨"의 출력신호가 출력되게 된다.
이후, NOR 게이트(134)로부터의 "로우레벨"의 출력신호와 NOR 게이트(138)로부터의 "하이레벨"의 출력신호가 NOR 게이트(136)의 입력단으로 입력되어 NOR 게이트(136)는 그 출력단으로부터 "로우레벨"의 출력신호를 출력하게 된다. 이 "로우레벨"의 출력신호에 의해 NMOS 트랜지스터(84)가 오프상태로 되어 PMOS 트랜지스터(82)로부터의 전원(Vcc2)이 차단됨으로써 출력 패드(PADj) 즉 제 16 출력 패드로 "하이레벨"의 출력신호가 출력되게 된다.
한편, NAND 게이트(122)는 미러 칩의 상위출력 버퍼회로의 동작상태를 나타내는 동작신호(sPupj)와 기준 칩의 옵션 출력신호(MIRct1)에 의해 항상 "하이레벨"의 출력신호를 출력하기 때문에, 기준 칩의 상위출력 버퍼회로의 동작상태를 나타내는 동작신호(sPupi)에 의해 NAND 게이트(126)의 출력신호가 결정되게 된다.
그리고, NOR 게이트(134)는 미러 칩의 하위출력 버퍼회로의 동작상태를 나타내는 동작신호(sPdnj)와 미러 칩의 옵션 출력신호(MIRct1)에 의해 항상 "로우레벨"의 출력신호를 출력하기 때문에, 기준 칩의 하위출력 버퍼회로의 동작상태를 나타내는 동작신호(sPdni)에 의해 NOR 게이트(136)의 출력신호가 결정되게 된다.
다음에, 도 5에 도시된 바와 같이 기준 칩의 옵션회로로부터 "로우레벨"의 옵션 출력신호(MIRct1)가 입력되고 기준 칩의 제 9 번 핀으로부터 "로우레벨"의 데이터 출력신호(Datai)가 출력되는 경우, 제 9 번 핀으로부터는 "로우레벨"의 데이터 출력신호(Datai)가 NAND 게이트(90)의 일단으로 입력되고, NAND 게이트(90)의 타단으로는 소정 레벨의 신호 즉 "하이레벨"의 출력데이터 인네이블신호(Ooe)가 입력된다.
상기 NAND 게이트(90)는 그 출력단으로부터 "하이레벨"의 출력신호를 출력한다. 이 "하이레벨"의 출력신호는 기준 칩의 상위출력 버퍼회로의 동작상태를 나타내는 동작신호(sPupi)로서 출력됨과 더불어 NAND 게이트(92)의 일단으로 입력되고, 이 NAND 게이트(92)의 타단으로는 인버터(94)를 통한 "하이레벨"의 옵션 출력신호(MIRct1)가 입력된다.
따라서, NAND 게이트(92)는 그 출력단으로부터 "로우레벨"의 출력신호를 출력하고, 이 "로우레벨"의 출력신호는 NAND 게이트(96)의 일단으로 입력되며, 이 NAND 게이트(96)의 타단으로는 NAND 게이트(98)의 출력신호가 입력되게 된다. 이 NAND 게이트(98)의 일단으로는 소정 레벨의 미러 칩의 상위출력 버퍼회로 동작신호(sPupj)가 입력되고, 타단으로는 "로우레벨"의 옵션 출력신호(MIRct1)가 입력되어 그 출력단으로부터는 "하이레벨"의 출력신호가 출력되게 된다.
이후, NAND 게이트(92)로부터의 "로우레벨"의 출력신호와 NAND 게이트(98)로부터의 "하이레벨"의 출력신호가 NAND 게이트(96)의 입력단으로 입력되어 NAND 게이트(96)는 그 출력단으로부터 "하이레벨"의 출력신호를 출력하게 된다. 이 "하이레벨"의 출력신호에 의해 PMOS 트랜지스터(81)가 오프상태로 되어 전원(Vcc2)이 트랜지스터(81)의 드레인과 소스로 인가되지 않게 된다.
이와 동시에, 기준 칩의 제 9 번 핀으로부터의 "로우레벨"의 데이터 출력신호(Datai)가 NOR 게이트(100)의 일단으로 입력되고, 이 NOR 게이트(100)의 타단으로는 인버터(102)를 통한 "로우레벨"의 출력데이터 인네이블신호(Ooe)가 입력된다.
상기 NOR 게이트(100)는 그 출력단으로부터 "하이레벨"의 출력신호를 출력한다. 이 "하이레벨"의 출력신호는 기준 칩의 하위출력 버퍼회로의 동작상태를 나타내는 동작신호(sPdni)로서 출력됨과 더불어 NOR 게이트(104)의 일단으로 입력되고, 이 NOR 게이트(104)의 타단으로는 "로우레벨"의 옵션 출력신호(MIRct1)가 입력된다.
따라서, NOR 게이트(104)는 그 출력단으로부터 "로우레벨"의 출력신호를 출력하고, 이 "로우레벨"의 출력신호는 NOR 게이트(106)의 일단으로 입력되며, 이 NOR 게이트(106)의 타단으로는 NOR 게이트(108)의 출력신호가 입력되게 된다. 이 NOR 게이트(108)의 일단으로는 소정 레벨의 미러 칩의 하위출력 버퍼회로 동작신호(sPdnj)가 입력되고, 타단으로는 인버터(110)를 통해 "하이레벨"의 옵션 출력신호(MIRct1)가 입력되어 그 출력단으로부터는 "로우레벨"의 출력신호가 출력되게 된다.
이후, NOR 게이트(104)로부터의 "로우레벨"의 출력신호와 NOR 게이트(108)로부터의 "로우레벨"의 출력신호가 NOR 게이트(106)의 입력단으로 입력되어 NOR 게이트(106)는 그 출력단으로부터 "하이레벨"의 출력신호를 출력하게 된다. 이 "하이레벨"의 출력신호에 의해 NMOS 트랜지스터(83)가 온상태로 되어 출력 패드(PADi) 즉 제 9 출력 패드의 전위가 NMOS 트랜지스터(83)의 드레인과 소스를 통해 접지 전위로 인가됨으로써 출력 패드(PADi) 즉 제 9 출력 패드의 전위가 "로우레벨"로 되게 된다.
한편, NAND 게이트(98)는 미러 칩의 상위출력 버퍼회로의 동작상태를 나타내는 동작신호(sPupj)와 기준 칩의 옵션 출력신호(MIRct1)에 의해 항상 "하이레벨"의 출력신호를 출력하기 때문에, 데이터 출력신호(Datai)가 "로우레벨"이면 NAND 게이트(96)는 그 출력단으로부터 "하이레벨"의 출력신호를 출력하게 된다.
그리고, NOR 게이트(108)는 미러 칩의 출력 버퍼회로의 동작상태를 나타내는 동작신호(sPdnj)와 기준 칩의 옵션 출력신호(MIRct1)에 의해 항상 "로우레벨"의 출력신호를 출력하기 때문에, 데이터 출력신호(Datai)가 "로우레벨"이면 NOR 게이트(106)는 그 출력단으로부터 "하이레벨"의 출력신호를 출력하게 된다. 따라서, 출력 버퍼회로와 연결된 출력 패드(PADi) 즉 제 9 출력 패드로 "로우레벨"의 출력신호가 출력되게 된다.
다음에, 도 5에 도시된 바와 같이 기준 칩의 옵션회로로부터 "로우레벨"의 옵션 출력신호(MIRct1)가 입력되고 기준 칩의 제 9 번 핀으로부터 "로우레벨"의 데이터 출력신호(Datai)가 출력되게 되면, 이와 동시에 미러 칩의 옵션회로로부터는 "하이레벨"의 옵션 출력신호(MIRct1)가 입력되고 미러 칩의 제 16 번 핀으로부터도 "로우레벨"의 데이터 출력신호(Dataj)가 출력되게 된다.
이후, 도 7b를 참조하여 미러 칩으로부터의 "로우레벨" 데이터 출력신호(Dataj)의 동작과정을 설명하면 다음과 같다. 먼저, 도 5에 도시된 바와 같이 미러 칩의 옵션회로로부터 "하이레벨"의 옵션 출력신호(MIRct1)가 입력되고 미러 칩의 제 16 번 핀으로부터 "로우레벨"의 데이터 출력신호(Dataj)가 출력되는 경우, 제 16 번 핀으로부터는 "로우레벨"의 데이터 출력신호(Dataj)가 NAND 게이트(120)의 일단으로 입력되고, NAND 게이트(120)의 타단으로는 소정 레벨의 신호 즉 "하이레벨"의 출력데이터 인네이블신호(Ooe)가 입력된다.
상기 NAND 게이트(120)는 그 출력단으로부터 "하이레벨"의 출력신호를 출력한다. 이 "하이레벨"의 출력신호는 미러 칩의 상위출력 버퍼회로의 동작상태를 나타내는 동작신호(sPupj)로서 출력됨과 더불어 NAND 게이트(122)의 일단으로 입력되고, 이 NAND 게이트(122)의 타단으로는 인버터(124)를 통한 "로우레벨"의 옵션 출력신호(MIRct1)가 입력된다.
따라서, NAND 게이트(122)는 그 출력단으로부터 "하이레벨"의 출력신호를 출력하고, 이 "하이레벨"의 출력신호는 NAND 게이트(126)의 일단으로 입력되며, 이 NAND 게이트(126)의 타단으로는 NAND 게이트(128)의 출력신호가 입력되게 된다. 이 NAND 게이트(128)의 일단으로는 기준 칩의 "하이레벨"의 상위출력 버퍼회로 동작신호(sPupi)가 입력되고, 타단으로는 "하이레벨"의 옵션 출력신호(MIRct1)가 입력되어 그 출력단으로부터는 "로우레벨"의 출력신호가 출력되게 된다.
이후, NAND 게이트(122)로부터의 "하이레벨"의 출력신호와 NAND 게이트(128)로부터의 "로우레벨"의 출력신호가 NAND 게이트(126)의 입력단으로 입력되어 NAND 게이트(126)는 그 출력단으로부터 "하이레벨"의 출력신호를 출력하게 된다. 이 "하이레벨"의 출력신호에 의해 PMOS 트랜지스터(82)가 오프상태로 되어 전원(Vcc2)이 트랜지스터(82)의 드레인과 소스로 인가되지 않게 된다.
이와 동시에, 미러 칩의 제 16 번 핀으로부터의 "로우레벨"의 데이터 출력신호(Dataj)가 NOR 게이트(130)의 일단으로 입력되고, 이 NOR 게이트(130)의 타단으로는 인버터(132)를 통해 "로우레벨"의 출력데이터 인네이블신호(Ooe)가 입력된다.
상기 NOR 게이트(130)는 그 출력단으로부터 "하이레벨"의 출력신호를 출력한다. 이 "하이레벨"의 출력신호는 미러 칩의 하위출력 버퍼회로의 동작상태를 나타내는 동작신호(sPdnj)로서 출력됨과 더불어 NOR 게이트(134)의 일단으로 입력되고, 이 NOR 게이트(134)의 타단으로는 "하이레벨"의 옵션 출력신호(MIRct1)가 입력된다.
따라서, NOR 게이트(134)는 그 출력단으로부터 "로우레벨"의 출력신호를 출력하고, 이 "로우레벨"의 출력신호는 NOR 게이트(136)의 일단으로 입력되며, 이 NOR 게이트(136)의 타단으로는 NOR 게이트(138)의 출력신호가 입력되게 된다. 이 NOR 게이트(138)의 일단으로는 기준 칩의 "하이레벨"의 하위출력 버퍼회로 동작신호(sPdni)가 입력되고, 타단으로는 인버터(140)를 통해 "로우레벨"의 옵션 출력신호(MIRct1)가 입력되어 그 출력단으로부터는 "로우레벨"의 출력신호가 출력되게 된다.
이후, NOR 게이트(134)로부터의 "로우레벨"의 출력신호와 NOR 게이트(138)로부터의 "로우레벨"의 출력신호가 NOR 게이트(136)의 입력단으로 입력되어 NOR 게이트(136)는 그 출력단으로부터 "하이레벨"의 출력신호를 출력하게 된다. 이 "하이레벨"의 출력신호에 의해 NMOS 트랜지스터(84)가 온상태로 되어 출력 패드(PADj) 즉 제 16 출력 패드의 전위가 NMOS 트랜지스터(83)의 드레인과 소스를 통해 접지 전위로 인가됨으로써 출력 패드(PADj) 즉 제 16 출력 패드의 전위가 "로우레벨"로 되게 된다.
한편, 본 발명은 상기한 특정 실시예에 한정되는 것이 아니라 본원의 요지와 범주를 벗어나지 않는 범위내에서 여러 가지로 변형 및 수정하여 실시할 수 있는 것이다.
상기한 본 발명에 따른 본딩 옵션을 이용한 반도체 집적회로의 스택 패키지 회로에 의하면, 반도체 집적회로의 본딩 옵션이 이용됨으로써 동일한 성능의 다른 반도체 집적회로 칩이 설계되지 않으면서도 미러 형태의 스택 패키지가 구현될 수 있게 된다.
그리고, 두 개의 반도체 집적회로 칩이 서로 뒷면을 마주보도록 하고, 본딩해야 할 패드의 위치가 서로 반대가 되더라도 반도체 집적회로의 설계시에 간단한 회로를 부가함으로써 간편하게 스택 패키지를 구현할 수 있다. 이와 같이 본 발명의 스택 패키지 집적회로가 구현됨으로써 동일한 기능의 다른 반도체 집적회로가 하나 더 설계될 필요가 없고 또한 모든 패드가 두 개씩 배치될 필요가 없게 된다. 또, 반도체 집적회로 칩의 사이즈가 커지지 않음과 더불어 소자의 개발비용도 감소되게 된다.

Claims (6)

  1. 복수개의 동일한 반도체 집적회로가 각각 포개어지어 스택되고, 각각 대응된 상기 복수개의 집적회로의 핀이 대응된 하나의 리드에 각각 연결된 반도체 집적회로의 스택 패키지에 있어서;
    하나의 옵션 패드가 상기 복수개의 반도체 집적회로 칩에 각각 형성되고, 기준 회로인 제 1 반도체 집적회로에 형성된 옵션 패드와 미러 회로인 제 2 반도체 집적회로에 형성된 옵션 패드 중 어느 하나가 대응된 리드에 선택적으로 본딩되거나 본딩되지 않고 상기 옵션 패드 중 어느 하나가 대응된 리드와 입력 접지전원에 선택적으로 본딩되거나 본딩되지 않음으로써 입력전원에 의해 각각의 반도체 집적회로가 선택되어 동작되도록 하는 복수개의 옵션회로와;
    상기 각각의 입력 리드에 각각 연결된 복수개의 입력 패드와 복수개의 반도체 집적회로의 복수개의 입력단간에 각각 형성되고, 상기 복수개의 입력 패드로부터의 입력신호가 상기 복수개의 반도체 집적회로의 복수개의 입력단으로 상호 교차적으로 입력되도록 하는 입력 버퍼회로와;
    상기 복수개의 반도체 집적회로의 복수개의 출력단과 상기 복수개의 출력 패드간에 각각의 형성되고, 상기 복수개의 반도체 집적회로로부터의 데이터 출력신호가 상기 복수개의 반도체 집적회로의 복수개의 출력 패드로 상호 교차적으로 출력되도록 하는 출력 버퍼회로로 이루어진 것을 특징으로 하는 본딩 옵션을 이용한 반도체 집적회로의 스택 패키지 회로.
  2. 제 1 항에 있어서,
    상기 옵션회로는 상기 제 1 반도체 집적회로에 형성된 옵션 패드가 대응된 리드에 본딩되지 않고, 제 2 반도체 집적회로에 형성된 옵션 패드가 상기 대응된 리드와 입력 접지전원에 본딩되는 것을 특징으로 하는 본딩 옵션을 이용한 반도체 집적회로의 스택 패키지 회로.
  3. 제 2 항에 있어서,
    상기 옵션회로는 제 1 전류전극이 전원전압에 연결되고 제 2 전류전극이 상기 옵션 패드에 연결되며 제어전극이 접지전원에 연결된 풀업 트랜지스터와;
    이 풀업 트랜지스터의 제 2 전류전극으로부터 전원전압이 인가되어 상기 전원전압이 반전되어 출력되는 인버터회로로 구성된 것을 특징으로 하는 본딩 옵션을 이용한 반도체 집적회로의 스택 패키지 회로.
  4. 제 3 항에 있어서,
    상기 풀업 트랜지스터가 PMOS 트랜지스터인 것을 특징으로 하는 본딩 옵션을 이용한 반도체 집적회로의 스택 패키지 회로.
  5. 제 1 항에 있어서,
    상기 입력 버퍼회로는 복수개의 NOR 게이트와 복수개의 인버터로 각각 구성되고, 상기 옵션 회로로부터의 옵션 출력신호와 대응 입력 버퍼회로의 동작상태를 나타내는 동작신호에 의해 복수개의 입력 패드로부터의 입력신호가 상호 교차적으로 출력되는 것을 특징으로 하는 본딩 옵션을 이용한 반도체 집적회로의 스택 패키지 회로.
  6. 제 1 항에 있어서,
    상기 출력 버퍼회로는 복수개의 NAND 게이트와 복수개의 NOR 게이트, 복수개의 인버터, PMOS 트랜지스터 및 NMOS 트랜지스터로 각각 구성되고, 상기 옵션 회로로부터의 옵션 출력신호와 대응 출력 버퍼회로의 동작상태를 나타내는 동작신호에 의해 복수개의 반도체 집적회로로부터의 데이터 출력신호가 상호 교차적으로 출력되는 것을 특징으로 하는 본딩 옵션을 이용한 반도체 집적회로의 스택 패키지 회로.
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* Cited by examiner, † Cited by third party
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