KR100630761B1 - 메모리 집적도가 다른 2개의 반도체 메모리 칩들을내장하는 반도체 멀티칩 패키지 - Google Patents

메모리 집적도가 다른 2개의 반도체 메모리 칩들을내장하는 반도체 멀티칩 패키지 Download PDF

Info

Publication number
KR100630761B1
KR100630761B1 KR1020050077534A KR20050077534A KR100630761B1 KR 100630761 B1 KR100630761 B1 KR 100630761B1 KR 1020050077534 A KR1020050077534 A KR 1020050077534A KR 20050077534 A KR20050077534 A KR 20050077534A KR 100630761 B1 KR100630761 B1 KR 100630761B1
Authority
KR
South Korea
Prior art keywords
address
control
signal
semiconductor memory
output
Prior art date
Application number
KR1020050077534A
Other languages
English (en)
Inventor
한상집
신재경
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050077534A priority Critical patent/KR100630761B1/ko
Priority to US11/508,176 priority patent/US7486532B2/en
Application granted granted Critical
Publication of KR100630761B1 publication Critical patent/KR100630761B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

본 발명은 반도체 멀티칩 패키지에 관한 것이다. 본 발명은 n개의 노멀 어드레스 패드들과 제1 제어용 어드레스 패드 및 제1 어드레스 제어부를 갖는 제1 반도체 메모리 칩, 및 상기 제1 반도체 메모리 칩보다 메모리 집적도가 2배 높으며 상기 제1 반도체 메모리 칩에 적층되고 (n+1)개의 노멀 어드레스 패드들과 제2 제어용 어드레스 패드 및 제2 어드레스 제어부를 갖는 제2 반도체 메모리 칩을 내장한다. 상기 제1 반도체 메모리 칩의 n개의 노멀 어드레스 패드들과 상기 제2 반도체 메모리 칩의 (n+1)개의 노멀 어드레스 패드들은 (n+1)개의 노멀 어드레스 핀들 중 각각 대응되는 노멀 어드레스 핀들에 연결된다. 상기 제1 및 제2 제어용 어드레스 패드들은 제어용 어드레스 핀에 공통으로 연결된다. 상기 제어용 어드레스 핀에 인가되는 신호가 액티브되면 상기 제1 어드레스 제어부는 상기 제1 반도체 메모리 칩을 활성화시키고, 상기 제어용 어드레스 핀에 인가되는 신호가 인액티브되면 상기 제2 어드레스 제어부는 상기 제2 반도체 메모리 칩을 활성화시킨다. 따라서, 반도체 멀티칩 패키지의 메모리 용량이 1.5배로 증대된다.

Description

메모리 집적도가 다른 2개의 반도체 메모리 칩들을 내장하는 반도체 멀티칩 패키지{Semiconductor multi-chip package including 2 semiconductor memory chips having different memory density}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명에 따른 반도체 멀티칩 패키지의 개략적인 단면도이다.
도 2는 도 1에 도시된 제1 반도체 메모리 칩을 본 발명의 일 실시예에 따라 개략적으로 도시한 도면이다.
도 3은 도 1에 도시된 제2 반도체 메모리 칩을 본 발명의 일 실시예에 따라 개략적으로 도시한 도면이다.
도 4는 도 2 및 도 3에 도시된 제1 및 제2 반도체 메모리 칩들의 패드들과 도 1에 도시된 핀들의 연결 관계를 보여주는 도면이다.
도 5는 도 2에 도시된 제1 어드레스 제어부의 회로도이다.
도 6은 도 3에 도시된 제2 어드레스 제어부의 회로도이다.
도 7은 도 1에 도시된 제1 반도체 메모리 칩을 본 발명의 다른 실시예에 따라 개략적으로 도시한 도면이다.
도 8은 도 7에 도시된 어드레스 선택부의 회로도이다.
도 9는 도 8에 도시된 제어 신호 발생부의 회로도이다.
도 10은 도 7에 도시된 노멀 어드레스 버퍼들 중 하나의 회로도이다.
도 11은 도 1에 도시된 제2 반도체 메모리 칩을 본 발명의 다른 실시예에 따라 개략적으로 도시한 도면이다.
본 발명은 반도체 패키지에 관한 것으로서, 특히 메모리 집적도가 서로 다른 2개의 반도체 메모리 칩들을 내장하는 반도체 멀티칩 패키지에 관한 것이다.
전기 제품의 성능이 향상되고 기능이 다양해짐에 따라 전기 제품을 소프트웨어적으로 제어하려는 경향이 점차 강해지고 있다. 전기 제품을 소프트웨어적으로 제어하기 위해서는 용량이 큰 메모리 장치의 사용은 필수적이다. 메모리의 용량을 늘리기 위한 하나의 방편으로 반도체 메모리 장치의 집적도를 높이기 위한 노력이 끊임없이 이루어지고 있다.
그러나, 반도체 메모리 장치의 집적도는 어느 정도까지는 용이하게 높아질 수 있으나, 그 이상이 되면 집적도의 증가에 비해 제조 비용이 엄청나게 소요되는 문제가 발생하고 있다. 이러한 비용 문제를 해결하고 메모리 용량을 용이하게 증대시키기 위하여 반도체 멀티칩 패키지 구조가 개발되고 있다.
반도체 멀티칩 패키지는 복수개의 반도체 메모리 칩들만을 내장한 것 및 반도체 메모리 칩과 비메모리 반도체 칩을 내장한 것으로 구분되며, 반도체 메모리 칩들만을 내장한 것 중에서도 서로 다른 제품의 메모리 칩들을 내장한 것과 용량을 늘리기 위해 동일 제품의 메모리 칩들을 내장한 것이 있다.
본 발명이 이루고자하는 기술적 과제는 동일 제품의 메모리 집적도가 서로 다른 복수개의 반도체 메모리 칩들을 내장하여 메모리 용량을 1.5 배로 증대시키는 반도체 멀티칩 패키지 및 이에 구비되는 반도체 메모리 칩을 제공하는 것이다.
상기 기술적 과제를 이루기 위하여 본 발명은,
n개의 노멀 어드레스 핀들과 1개의 제어용 어드레스 핀을 갖는 반도체 멀티칩 패키지에 있어서, n개의 노멀 어드레스 패드들, 제1 제어용 어드레스 패드 및 제1 어드레스 제어부를 갖는 제1 반도체 메모리 칩; 및 상기 제1 반도체 메모리 칩보다 메모리 집적도가 2배 높으며, 상기 제1 반도체 메모리 칩에 적층되고, (n+1)개의 노멀 어드레스 패드들, 제2 제어용 어드레스 패드 및 제2 어드레스 제어부를 갖는 제2 반도체 메모리 칩을 내장하고, 상기 제1 반도체 메모리 칩의 n개의 노멀 어드레스 패드들과 상기 제2 반도체 메모리 칩의 (n+1)개의 노멀 어드레스 패드들은 상기 (n+1)개의 노멀 어드레스 핀들 중 각각 대응되는 노멀 어드레스 핀들에 연결되며, 상기 제1 및 제2 제어용 어드레스 패드들은 상기 제어용 어드레스 핀에 공통으로 연결되며, 상기 제어용 어드레스 핀에 인가되는 신호가 액티브되면 상기 제1 어드레스 제어부는 상기 제1 반도체 메모리 칩을 활성화시키고, 상기 제어용 어드레스 핀에 인가되는 신호가 인액티브되면 상기 제2 어드레스 제어부는 상기 제2 반도체 메모리 칩을 활성화시키는 반도체 멀티칩 패키지를 제공한다.
상기 기술적 과제를 이루기 위하여 본 발명은,
반도체 멀티칩 패키지에 내장되는 반도체 메모리 칩에 있어서, 복수개의 입출력 패드들을 통해서 전송되는 n개의 노멀 어드레스 신호들을 버퍼링하는 n개의 노멀 어드레스 버퍼들; 상기 입출력 패드들 중 하나를 통해서 전송되며, (n+1)번째에 해당하는 제어용 어드레스 신호를 버퍼링하는 제1 제어용 어드레스 버퍼; 상기 입출력 패드들 중 하나를 통해서 전송되며, (n+2)번째에 해당하는 제어용 어드레스 신호를 버퍼링하는 제2 제어용 어드레스 버퍼; 상기 제1 및 제2 제어용 어드레스 버퍼들에 연결된 어드레스 선택부; 및 상기 어드레스 선택부에 연결된 어드레스 제어부를 구비하고, 상기 어드레스 선택부는, 상기 반도체 메모리 칩이 메모리 집적도가 2배 높은 반도체 메모리 칩과 함께 상기 반도체 멀티칩 패키지에 내장될 때는 상기 제2 제어용 어드레스 버퍼로부터 출력되는 제어용 어드레스 신호를 입력하고, 메모리 집적도가 동일하거나 작은 반도체 메모리 칩과 함께 상기 반도체 멀티칩 패키지에 내장될 때는 상기 제1 제어용 어드레스 버퍼로부터 출력되는 제어용 어드레스 신호를 입력하며, 상기 어드레스 제어부는, 상기 어드레스 선택부의 출력 신호가 액티브되면 상기 반도체 메모리 칩을 활성화시키고, 상기 어드레스 선택부의 출력 신호가 인액티브되면 상기 반도체 메모리 칩을 비활성화시키는 반도체 메모리 칩을 제공한다.
상기 기술적 과제를 이루기 위하여 본 발명은,
복수개의 어드레스 신호들과 복수개의 데이터 입출력 신호들이 인가되는 복 수개의 입출력 핀들을 갖는 반도체 멀티칩 패키지에 있어서, 상기 복수개의 입출력 핀들에 연결된 제1 복수개의 입출력 패드들을 통해서 전송되는 n개의 노멀 어드레스 신호들을 버퍼링하는 n개의 노멀 어드레스 버퍼들과, 상기 입출력 핀들 중 하나를 통해 전송되며 (n+1)번째에 해당하는 제어용 어드레스 신호를 버퍼링하는 제1 제어용 어드레스 버퍼와, 상기 입출력 핀들 중 하나를 통해 전송되며 (n+2)번째에 해당하는 제어용 어드레스 신호를 버퍼링하는 제2 제어용 어드레스 버퍼와, 상기 제1 및 제2 제어용 어드레스 버퍼들에 연결된 어드레스 선택부, 및 상기 어드레스 선택부에 연결된 제1 어드레스 제어부를 구비하는 제1 반도체 메모리 칩; 및 상기 제1 반도체 메모리 칩보다 메모리 집적도가 2배 높으며, 상기 복수개의 입출력 핀들에 연결된 제2 복수개의 입출력 패드들을 통해서 전송되는 (n+1)개의 노멀 어드레스 신호들을 버퍼링하는 (n+1)개의 제2 노멀 어드레스 버퍼들과, 상기 입출력 핀들 중 하나를 통해서 전송되며 (n+2)번째에 해당하는 제어용 어드레스 신호를 버퍼링하는 제3 제어용 어드레스 버퍼, 및 상기 제3 제어용 어드레스 버퍼에 연결된 제2 어드레스 제어부를 구비하는 제2 반도체 메모리 칩을 내장하고, 상기 어드레스 선택부는 상기 제2 제어용 어드레스 버퍼로부터 출력되는 제어용 어드레스 신호를 받아서 출력하며, 상기 (n+2)번째에 해당하는 제어용 어드레스 신호가 액티브되면 상기 제1 어드레스 제어부에 의해 상기 제1 반도체 메모리 칩이 활성화되고, 상기 (n+2)번째에 해당하는 제어용 어드레스 신호가 인액티브되면 상기 제2 어드레스 제어부에 의해 상기 제2 반도체 메모리 칩이 활성화되는 반도체 멀티칩 패키지를 제공한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명에 따른 반도체 멀티칩 패키지의 개략적인 단면도이다. 도 1을 참조하면, 반도체 멀티칩 패키지(101)는 제1 및 제2 반도체 메모리 칩들(111,112)을 내장하며, 제1 및 제2 반도체 메모리 칩들(111,112)을 외부 시스템과 전기적으로 연결하기 위한 핀들(131)을 구비한다.
제1 반도체 메모리 칩(111)은 제2 반도체 메모리 칩(112) 위에 적층되며, 제1 반도체 메모리 칩(111)은 접착층(141)에 의해 제2 반도체 메모리 칩(112)과 접착된다.
제1 반도체 메모리 칩(111)의 패드들(121)과 제2 반도체 메모리 칩(112)의 패드들(122)은 본딩 라인들(151)을 통해 반도체 멀티칩 패키지(101)의 핀들(131)에 연결된다.
제1 반도체 메모리 칩(111)과 제2 반도체 메모리 칩(112)은 몰딩 컴파운드(161)에 의해 몰딩(molding)된다.
제1 반도체 메모리 칩(111)과 제2 반도체 메모리 칩(112)은 메모리 집적도는 서로 다르고, 칩 사이즈는 동일한 랜덤 억세스 메모리(Random Access Memory; RAM) 칩들로 구성되는 것이 바람직하다.
반도체 멀티칩 패키지(101)는 제1 반도체 메모리 칩(111)과 제2 반도체 메모리 칩(112)을 포함하여 3개 이상의 반도체 메모리 칩들을 내장할 수도 있다.
반도체 멀티칩 패키지(101)와 핀들(131)은 여러 가지 다른 형태로 구성이 가능하다. 예컨대, 반도체 멀티칩 패키지(101)가 BGA(Ball Grid Array) 패키지로 구성될 경우 핀들(131)은 볼(ball)들로 대체된다.
도 2는 도 1에 도시된 제1 반도체 메모리 칩(111)을 본 발명의 일 실시예에 따라 개략적으로 도시한 도면이다. 도 2를 참조하면, 제1 반도체 메모리 칩(111)은 n개의 노멀 어드레스 패드들(121A1∼121An), 제1 제어용 어드레스 패드(121An+1), 복수개의 입출력 패드들(121IO1∼121IOm), 제1 칩선택 패드(121CS), 제1 다이 콘트롤 패드(121D) 및 제1 어드레스 제어부(211)를 구비한다.
제1 어드레스 제어부(211)는 제1 제어용 어드레스 패드(121An+1)와 제1 칩선택 패드(121CS) 및 제1 다이 콘트롤 패드(121D)에 연결된다. 제1 어드레스 제어부(211)에 대해서는 도 4 및 도 5를 통하여 상세히 설명하기로 한다.
도 3은 도 1에 도시된 제2 반도체 메모리 칩(112)을 본 발명의 일 실시예에 따라 개략적으로 도시한 도면이다. 도 3을 참조하면, 제2 반도체 메모리 칩(112)은 (n+1)개의 노멀 어드레스 패드들(122A1∼122An+1), 제2 제어용 어드레스 패드(122An+2), 제2 칩선택 패드(122CS), 제2 다이 콘트롤 패드(122D), 복수개의 입출력 패드들(122IO1∼122IOm) 및 제2 어드레스 제어부(212)를 구비한다.
제2 어드레스 제어부(212)는 제2 제어용 어드레스 패드(122An+2)와 제2 칩선택 패드(122CS) 및 제2 다이 콘트롤 패드(122D)에 연결된다. 제2 어드레스 제어부 (212)에 대해서는 도 4 및 도 6을 통하여 상세히 설명하기로 한다.
제2 반도체 메모리 칩(112)은 제1 반도체 메모리 칩(도 2의 111)보다 메모리 집적도가 더 높기 때문에 노멀 어드레스 패드들(122A1∼122An+1)의 수가 더 많다. 만일, 제2 반도체 메모리 칩(112)이 제1 반도체 메모리 칩(도 2의 111)보다 메모리 집적도가 더 낮은 경우에는 제1 반도체 메모리 칩(111)의 노멀 어드레스 패드들(121A1∼121An)의 수가 더 많아진다.
도 4는 도 2 및 도 3에 도시된 제1 및 제2 반도체 메모리 칩들의 패드들과 도 1에 도시된 핀들의 연결 관계를 보여주는 도면이다. 도 4를 참조하면, 반도체 멀티칩 패키지(101)는 (n+1)개의 노멀 어드레스 핀들(131A1∼131An+1), 제어용 어드레스 핀(131An+2), 복수개의 입출력 핀들(131IO1∼131IOm), 칩선택 핀(131CS), 전원전압 핀(131VDD) 및 접지전압 핀(131VG)을 구비한다.
제1 반도체 메모리 칩(111)의 노멀 어드레스 패드들(121A1∼121An)과 제2 반도체 메모리 칩(112)의 노멀 어드레스 패드들(122A1∼122An+1)은 노멀 어드레스 핀들(131A1∼131An+1) 중 각각 대응되는 노멀 어드레스 핀들에 연결된다. 즉, 제1 반도체 메모리 칩(111)의 첫번째 노멀 어드레스 패드(121A1)와 제2 반도체 메모리 칩(112)의 첫번째 노멀 어드레스 패드(122A1)는 첫번째 노멀 어드레스 핀(131A1)에 공통으로 연결되고, 제1 반도체 메모리 칩(111)의 두번째 노멀 어드레스 패드(121A2)와 제2 반도체 메모리 칩(112)의 두번째 노멀 어드레스 패드(122A2)는 두번 째 노멀 어드레스 핀(131A2)에 공통으로 연결된다. 이러한 순서에 의해, 제1 반도체 메모리 칩(111)의 n번째 노멀 어드레스 패드(121An)와 제2 반도체 메모리 칩(112)의 n번째 노멀 어드레스 패드(122An)는 n번째 노멀 어드레스 핀(131An)에 공통으로 연결되고, 제2 반도체 메모리 칩(112)의 (n+1)번째 노멀 어드레스 패드(122An+1)는 (n+1)번째 노멀 어드레스 핀(131An+1)에 연결된다.
제1 제어용 어드레스 패드(121An+1)와 제2 제어용 어드레스 패드(122An+2)는 제어용 어드레스 핀(131An+2)에 공통으로 연결된다.
제1 반도체 메모리 칩(111)의 다수개의 입출력 패드들(121IO1∼121IOm)과 제2 반도체 메모리 칩(112)의 다수개의 입출력 패드들(122IO1∼122IOm)은 다수개의 입출력 핀들(131IO1∼131IOm) 중 각각 대응되는 핀들에 연결된다. 즉, 제1 반도체 메모리 칩(111)의 첫번째 입출력 패드(121IO1)와 제2 반도체 메모리 칩(112)의 첫번째 입출력 패드(122IO1)는 첫 번째 입출력 핀(131IO1)에 공통으로 연결되고, 제1 반도체 메모리 칩(111)의 두번째 입출력 패드(121IO2)와 제2 반도체 메모리 칩(112)의 두번째 입출력 패드(122IO2)는 두번째 입출력 핀(131IO2)에 공통으로 연결된다. 이러한 순서에 의해, 제1 반도체 메모리 칩(111)의 마지막 입출력 패드(121IOm)와 제2 반도체 메모리 칩(112)의 마지막 입출력 패드(122IOm)는 마지막 입출력 핀(131IOm)에 공통으로 연결된다.
제1 반도체 메모리 칩(111)의 칩선택 패드(121CS)와 제2 반도체 메모리 칩(112)의 칩선택 패드(122CS)는 칩선택 핀(131CS)에 공통으로 연결된다.
제1 반도체 메모리 칩(111)의 다이 콘트롤 패드(121D)는 접지전압 핀(131VG)에 연결되고, 제2 반도체 메모리 칩(112)의 다이 콘트롤 패드(122D)는 전원전압 핀(131VDD)에 연결된다.
도 2 내지 도 4를 참조하여 반도체 멀티칩 패키지(101)의 동작을 설명하기로 한다.
먼저, 제어용 어드레스 핀(131An+2)과 칩선택 핀(131CS)에 인가되는 신호들이 모두 액티브(active)되면, 예컨대 논리 로우(logic low)이면, 제1 어드레스 제어부(211)에 의해 제1 반도체 메모리 칩(111)이 활성화되고, 제2 어드레스 제어부(212)에 의해 제2 반도체 메모리 칩(112)은 비활성화된다. 따라서, 어드레스 핀들(131A1∼131An+2)에 인가되는 신호들과 입출력 핀들(131IO1∼131IOm)에 인가되는 신호들은 모두 제1 반도체 메모리 칩(111)으로 입력된다.
다음에, 제어용 어드레스 핀(131An+2)에 인가되는 신호가 인액티브(inactive)되고, 예컨대 논리 하이(logic high)로 되고, 칩선택 핀(131CS)에 인가되는 신호가 액티브되면, 제2 어드레스 제어부(212)에 의해 제2 반도체 메모리 칩(112)이 활성화되고, 제1 어드레스 제어부(211)에 의해 제1 반도체 메모리 칩(111)은 비활성화된다. 따라서, 어드레스 핀들(131A1∼131An+2)에 인가되는 신호들과 입출력 핀들(131IO1∼131IOm)에 인가되는 신호들은 모두 제2 반도체 메모리 칩(112)으로 입력된다.
이와 같이, 메모리 집적도가 서로 다른 2개의 반도체 메모리 칩들(111,112), 예컨대 512 메가비트의 반도체 메모리 칩(111)과 1 기가비트의 반도체 메모리 칩(112)을 반도체 멀티칩 패키지(101)에 내장하여 사용할 수가 있으며, 이에 따라 반도체 멀티칩 패키지(101)의 메모리 용량이 1개의 반도체 메모리 칩을 내장할 때에 비해 1.5배로 증가한다.
도 5는 도 2에 도시된 제1 어드레스 제어부(211)의 회로도이다. 도 5를 참조하면, 제1 어드레스 제어부(211)는 인버터들(511,512), 제1 및 제2 전송 게이트들(521,522) 및 논리 게이트(531)를 구비한다. 제어용 어드레스 신호(Ac1)는 제1 제어용 어드레스 패드(121An+1)를 통해서 전송되고, 다이 콘트롤 신호(Pd1)는 제1 다이 콘트롤 패드(121D)를 통해서 전송되며, 칩선택 신호(
Figure 112005046516472-pat00001
)는 제1 칩선택 패드(121CS)를 통해서 전송되는 신호이다.
인버터(511)는 제어용 어드레스 신호(Ac1)를 입력하고, 이를 반전시켜서 출력한다.
제1 전송 게이트(521)는 인버터(511)의 출력과 다이 콘트롤 신호(Pd1)를 입력한다. 다이 콘트롤 신호(Pd1)는 접지전압이므로, 제1 전송 게이트(521)는 항상 비활성화되어 인버터(511)의 출력을 전송하지 않는다.
제2 전송 게이트(522)는 제어용 어드레스 신호(Ac1)와 다이 콘트롤 신호(Pd1)를 입력한다. 다이 콘트롤 신호(Pd1)는 접지전압이므로, 제2 전송 게이트(522)는 항상 활성화되어 제어용 어드레스 신호(Ac1)를 전송한다.
논리 게이트(531)는 제1 및 제2 전송 게이트들(521,522)의 출력들과 칩선택 신호(
Figure 112005046516472-pat00002
)를 입력하고 내부 칩선택 신호(
Figure 112005046516472-pat00003
)를 출력한다. 그런데, 제1 전송 게이트(521)는 항상 비활성화 상태이고, 제2 전송 게이트(522)는 항상 활성화 상태이므로, 제2 전송 게이트(522)의 출력만 논리 게이트(531)로 입력된다. 논리 게이트(531)는 제2 전송 게이트(522)의 출력과 칩선택 신호(
Figure 112005046516472-pat00004
) 중 어느 하나라도 논리 하이(logic high)이면 내부 칩선택 신호(
Figure 112005046516472-pat00005
)를 논리 하이로써 출력하고, 이들이 모두 논리 로우(logic low)이면 내부 칩선택 신호(
Figure 112005046516472-pat00006
)를 논리 로우로써 출력한다. 논리 게이트(531)는 노아 게이트(533)와 인버터(534)를 구비하여 구성할 수 있다.
이와 같이, 제어용 어드레스 신호(Ac1)와 칩선택 신호(
Figure 112005046516472-pat00007
)가 모두 논리 로우로써 액티브될 때, 내부 칩선택 신호(
Figure 112005046516472-pat00008
)가 논리 로우로써 액티브된다. 내부 칩선택 신호(
Figure 112005046516472-pat00009
)가 논리 로우로써 액티브될 때 제1 반도체 메모리 칩(111)은 활성화되고, 내부 칩선택 신호(
Figure 112005046516472-pat00010
)가 논리 하이로써 인액티브되면 제1 반도체 메모리 칩(111)은 비활성화된다.
도 6은 도 3에 도시된 제2 어드레스 제어부(212)의 회로도이다. 도 6을 참조하면, 제2 어드레스 제어부(212)는 인버터들(611,612), 제3 및 제4 전송 게이트들(621,622) 및 논리 게이트(631)를 구비한다. 제어용 어드레스 신호(Ac2)는 제2 제어용 어드레스 패드(122An+1)를 통해서 전송되고, 다이 콘트롤 신호(Pd2)는 제2 다이 콘트롤 패드(122D)를 통해서 전송되며, 칩선택 신호(
Figure 112005046516472-pat00011
)는 제2 칩선택 패드(122CS)를 통해서 전송되는 신호이다.
인버터(611)는 제어용 어드레스 신호(Ac2)를 입력하고, 이를 반전시켜서 출 력한다.
제3 전송 게이트(621)는 인버터(611)의 출력과 다이 콘트롤 신호(Pd2)를 입력한다. 다이 콘트롤 신호(Pd2)는 전원전압이므로, 제3 전송 게이트(621)는 항상 활성화되어 인버터(611)의 출력을 받아서 전송한다.
제4 전송 게이트(622)는 제어용 어드레스 신호(Ac2)와 다이 콘트롤 신호(Pd2)를 입력한다. 다이 콘트롤 신호(Pd2)는 전원전압이므로, 제4 전송 게이트(622)는 항상 비활성화되어 제어용 어드레스 신호(Ac2)를 전송하지 않는다.
논리 게이트(631)는 제3 및 제4 전송 게이트들(621,622)의 출력들과 칩선택 신호(
Figure 112005046516472-pat00012
)를 입력하고 내부 칩선택 신호(
Figure 112005046516472-pat00013
)를 출력한다. 그런데, 제4 전송 게이트(622)는 항상 비활성화 상태이고, 제3 전송 게이트(621)는 항상 활성화 상태이므로, 제3 전송 게이트(621)의 출력만 논리 게이트(631)로 입력된다. 논리 게이트(631)는 제3 전송 게이트(621)의 출력과 칩선택 신호(
Figure 112005046516472-pat00014
) 중 어느 하나라도 논리 하이이면 내부 칩선택 신호(
Figure 112005046516472-pat00015
)를 논리 하이로써 출력하고, 이들이 모두 논리 로우이면 내부 칩선택 신호(
Figure 112005046516472-pat00016
)를 논리 로우로써 출력한다. 논리 게이트(631)는 노아 게이트(633)와 인버터(634)를 구비하여 구성할 수 있다.
이와 같이, 제어용 어드레스 신호(Ac2)가 논리 하이로써 인액티브되고, 칩선택 신호(
Figure 112005046516472-pat00017
)가 논리 로우로써 액티브될 때, 내부 칩선택 신호(
Figure 112005046516472-pat00018
)가 논리 로우로써 액티브된다. 내부 칩선택 신호(
Figure 112005046516472-pat00019
)가 논리 로우로써 액티브될 때 제2 반도체 메모리 칩(112)은 활성화되고, 내부 칩선택 신호(
Figure 112005046516472-pat00020
)가 논리 하이로써 인액티브되면 제2 반도체 메모리 칩(112)은 비활성화된다.
도 7은 도 1에 도시된 제1 반도체 메모리 칩(111)을 본 발명의 다른 실시예에 따라 개략적으로 도시한 도면이다. 도 7을 참조하면, 제1 반도체 메모리 칩(711)은 다수개의 입출력 패드들(711IO1∼711IO8), 칩선택 패드(711CS), 다이 콘트롤 패드(711D), 기입 인에이블 패드(711WE), 어드레스 래치 인에이블 패드(711ALE), n개의 노멀 어드레스 버퍼들로 구성된 버퍼 그룹들(721∼724), 제어용 어드레스 버퍼들(725,726), 어드레스 선택부(731), 어드레스 제어부(741) 및 클럭 발생부(751)를 구비한다.
도 7은 본 발명이 적용된 512 메가비트 낸드 플래시 메모리 칩의 구성을 보여준다. 따라서, 내부의 노멀 어드레스 신호들(A1∼A26)과 제어용 어드레스 신호들(A27,A28)은 클럭 신호(CLK)가 액티브될 때 입출력 패드들(711IO1∼711IO8)을 통해 입력된다. 클럭 신호(CLK)는 클럭 발생부(751)로부터 출력된다. 클럭 발생부(751)는 기입 인에이블 신호(
Figure 112005046516472-pat00021
)와 어드레스 래치 인에이블 신호(ALE)를 입력하고, 이들을 조합하여 클럭 신호(CLK)를 발생한다. 예컨대, 클럭 신호(CLK)는 어드레스 래치 인에이블 신호(ALE)가 인에이블된 상태에서 기입 인에이블 신호(
Figure 112005046516472-pat00022
)가 액티브될 때마다 액티브 상태로 출력된다. 입출력 패드들(711IO1∼711IO8)의 수는 8개이고, 노멀 어드레스 신호들(A1∼A26)의 수는 26개이다. 입출력 패드들(711IO1∼711IO8)과 어드레스 신호들(A1∼A26)의 수는 반도체 메모리 칩(711)의 구성에 따라 변경될 수가 있다.
버퍼 그룹들(721∼724)은 입출력 패드들(711IO1∼711IO8)을 통해서 전송되는 노멀 어드레스 신호들(A1∼A26)을 버퍼링(buffering)한다. 버퍼 그룹들(721∼724) 은 입출력 패드들(711IO1∼711IO8)의 수만큼 그룹화된다. 예컨대, 버퍼 그룹들(721∼724)은 각각 8개의 노멀 어드레스 버퍼들을 구비한다. 버퍼 그룹들(721∼724)로 입력되는 노멀 어드레스 신호들(A1∼A26)은 그룹별로 순차적으로 출력된다. 따라서, 클럭 신호(CLK)가 첫 번째 액티브될 때 1그룹(721)으로부터 8개의 노멀 어드레스 신호들(A1∼A8)이 출력되고, 클럭 신호(CLK)가 두 번째 액티브될 때 2그룹(722)으로부터 8개의 노멀 어드레스 신호들(A9∼A16)이 출력되고, 클럭 신호(CLK)가 세 번째 액티브될 때 3그룹(723)으로부터 8개의 노멀 어드레스 신호들(A17∼A24)이 출력되고, 클럭 신호(CLK)가 네 번째 액티브될 때 4그룹(724)으로부터 2개의 노멀 어드레스 신호들(A25,A26)이 출력된다.
제어용 어드레스 버퍼(725)는 입출력 패드(711IO3)를 통해서 전송되는 제어용 어드레스 신호(A27)를 버퍼링하여 출력하고, 제어용 어드레스 버퍼(726)는 입출력 패드(711IO4)를 통해서 전송되는 제어용 어드레스 신호(A28)를 버퍼링하여 출력한다. 제어용 어드레스 버퍼들(725,726)도 클럭 신호(CLK)가 네 번째 액티브될 때 액티브된다. 예컨대, 512 메가비트의 반도체 메모리 칩(711)이 1 기가비트의 반도체 메모리 칩과 함께 반도체 멀티칩 패키지(도 1의 101)에 내장될 때는, 4번째 입출력 패드(711IO4)를 통해서 전송되는 제어용 어드레스 신호(A28)를 사용하고, 512 메가비트의 반도체 메모리 칩(711)이 동일하거나 작은 집적도의 반도체 메모리 칩과 함께 반도체 멀티칩 패키지(도 1의 101)에 내장될 때는 3번째 입출력 패드(711IO3)를 통해서 전송되는 제어용 어드레스 신호(A27)를 사용한다.
어드레스 선택부(731)는 제어용 어드레스 버퍼들(725,726)에 연결된다. 어 드레스 선택부(731)는 제1 반도체 메모리 칩(711)이 메모리 집적도가 2배 높은 반도체 메모리 칩과 함께 반도체 멀티칩 패키지(도 1의 101)에 내장될 때는 제어용 어드레스 버퍼(726)로부터 출력되는 제어용 어드레스 신호(A28)를 출력하고, 제1 반도체 메모리 칩(711)이 동일하거나 작은 메모리 집적도의 반도체 메모리 칩과 함께 반도체 멀티칩 패키지(도 1의 101)에 내장될 때는 제어용 어드레스 버퍼(725)로부터 출력되는 제어용 어드레스 신호(A27)를 출력한다.
어드레스 제어부(741)는 어드레스 선택부(731)로부터 출력되는 제어용 어드레스 신호(Ac1)와 칩선택 패드(711CS)를 통해서 전송되는 칩선택 신호 및 다이 콘트롤 패드(711D0를 통해서 전송되는 다이 콘트롤 신호를 입력하고, 내부 칩선택 신호(
Figure 112005046516472-pat00023
)를 출력한다. 어드레스 제어부(741)의 구성 및 동작은 도 5에 도시된 어드레스 제어부(211)와 동일하므로 중복 설명은 생략하기로 한다.
도 8은 도 7에 도시된 어드레스 선택부(731)의 회로도이다. 도 8을 참조하면, 어드레스 선택부(731)는 제1 전송 게이트(811)와 제2 전송 게이트(812) 및 인버터(821)를 구비한다.
제1 전송 게이트(811)는 제어용 어드레스 신호(A27) 및 제어 신호(Se_Pd1)를 입력하고, 제어 신호(Se_Pd1)의 전압 레벨이 하이(high)이면 활성화되어 제어용 어드레스 신호(A27)를 출력하고, 제어 신호(Se_Pd1)의 전압 레벨이 로우(low)이면 비활성화된다.
제2 전송 게이트(812)는 제어용 어드레스 신호(A28) 및 제어 신호(Se_Pd1)를 입력하고, 제어 신호(Se_Pd1)의 전압 레벨이 로우이면 활성화되어 제어용 어드레스 신호(A28)를 출력하고, 제어 신호(Se_Pd1)의 전압 레벨이 하이이면 비활성화된다.
제어 신호(Se_Pd1)는 반도체 멀티칩 패키지의 전원전압 핀(도 4의 131VDD)에 인가되는 전원전압 또는 접지전압 핀(도 4의 131VG)에 인가되는 접지전압을 사용하거나 아니면, 제어 신호(Se_Pd1)를 발생하는 제어 신호 발생부(도 9의 901)가 구비될 수도 있다. 제어 신호 발생부(도 9의 901)에 대해서는 도 9를 통하여 상세히 설명하기로 한다.
도 9는 도 8에 도시된 제어 신호 발생부의 회로도이다. 도 9를 참조하면, 제어 신호 발생부(901)는 퓨즈(911), 버퍼(921) 및 래치부(931)를 구비한다.
퓨즈(911)에는 전원전압(VDD)이 인가된다.
버퍼(921)는 퓨즈(911)에 연결되고, 전원전압 제어신호(PVCCH)를 입력한다. 전원전압 제어신호(PVCCH)는 전원전압(VDD)이 소정 레벨 이하일 때는 논리 로우이고, 소정 레벨을 초과할 때 논리 하이로 천이된다. 버퍼(921)는 퓨즈(911)가 연결된 상태에서, 전원전압 제어신호(PVCCH)가 논리 로우이면 논리 로우를 출력하고, 전원전압 제어신호(PVCCH)가 논리 하이이면 논리 하이를 출력한다. 버퍼(921)는 퓨즈(911)가 끊어진 상태에서, 전원전압 제어신호(PVCCH)가 논리 로우를 출력하고, 전원전압 제어신호(PVCCH)가 논리 하이로 되면 신호를 출력하지 않는다. 버퍼(921)는 인버터(923)와 PMOS 트랜지스터(924) 및 NMOS 트랜지스터(925)를 구비한다.
래치부(931)는 버퍼(921)의 출력을 래치시키며, 제어 신호(Se_Pd1)를 출력한다. 래치부(931)는 인버터(933)와 NMOS 트랜지스터(934)를 구비한다.
제어 신호 발생부(901)의 동작을 설명하기로 한다.
먼저, 퓨즈(911)가 연결되어 있는 상태에서, 제1 반도체 메모리 칩(도 7의 711)에 전원전압(VDD)이 인가되는 초기에는 전원전압 제어신호(PVCCH)가 논리 로우로 되어 제어 신호 발생부(901)는 제어 신호(Se_Pd1)를 논리 하이로써 출력한다. 그러다가, 전원전압(VDD)이 소정 레벨 이상이 되면, 전원전압 제어신호(PVCCH)가 논리 하이로 되어 제어 신호 발생부(901)는 제어 신호(Se_Pd1)를 논리 로우로써 출력한다.
다음에, 퓨즈가 끊어져 있는 상태에서, 제1 반도체 메모리 칩(711)에 전원전압(VDD)이 인가되는 초기에는 전원전압 제어신호(PVCCH)가 논리 로우로 되어 제어 신호 발생부(901)는 제어 신호(Se_Pd1)를 논리 하이로써 출력한다. 그러나, 전원전압(VDD)이 소정 레벨 이상이 되어 전원전압 제어신호(PVCCH)가 논리 하이로 되더라도, 제어 신호(Se_Pd1)는 변하지 않고 계속해서 논리 하이로써 출력된다.
도 10은 도 7에 도시된 노멀 어드레스 버퍼들 중 하나의 회로도이다. 도 10을 참조하면, 어드레스 버퍼는 디플립플롭(1011)과 래치부(1021)를 구비한다.
디플립플롭(1011)은 클럭 신호(CLK)에 동기되어 입력되는 노멀 어드레스 신호(Ax)를 출력하고, 리셋 신호(RST)에 의해 리셋된다. 클럭 신호(CLK)는 어드레스 래치 인에이블 신호(ALE)가 하이 레벨인 동안 기입 인에이블 신호(
Figure 112005046516472-pat00024
)가 토글될 때마다 한번씩 액티브되도록 구성하는 것이 바람직하다.
래치부(1021)는 디플립플롭(1011)의 출력을 래치시킨다. 래치부는 디플립플롭의 출력과 제어 신호(SAPGM)를 입력하며, 낸드 게이트들(1023,1024))과 노아 게 이트(1025) 및 인버터(1026)를 구비하여 구성할 수 있다.
도 7에 도시된 제어용 어드레스 버퍼들(725,726)도 도 10에 도시된 노멀 어드레스 버퍼와 동일하게 구성된다.
도 11은 도 1에 도시된 제2 반도체 메모리 칩(112)을 본 발명의 다른 실시예에 따라 개략적으로 도시한 도면이다. 도 11을 참조하면, 제2 반도체 메모리 칩(1111)은 다수개의 입출력 패드들(1111IO1∼1111IO8), 칩선택 패드(1111CS), 다이 콘트롤 패드(1111D), 기입 인에이블 패드(1111WE), 어드레스 래치 인에이블 패드(1111ALE), n개의 노멀 어드레스 버퍼들로 구성된 버퍼 그룹들(1121∼1124), 제어용 어드레스 버퍼(1125), 어드레스 제어부(1131) 및 클럭 발생부(1141)를 구비한다.
제2 반도체 메모리 칩(1111)은 본 발명이 적용된 1 기가비트 낸드 플래시 메모리 칩의 구성을 보여준다. 따라서, 노멀 어드레스 버퍼들의 수는 27개이고, 제어용 어드레스 버퍼는 1개가 구비된다. 여기서, 4번째 그룹(1124)에 인가되는 노멀 어드레스 신호들(A25∼A27)은 첫 번째 내지 3번째 입출력 패드들(1111IO1∼1111IO3)을 통과하며, 제어용 어드레스 신호(Ac1)는 4번째 입출력 패드(1111IO4)를 통해서 제어용 어드레스 버퍼(1125)로 입력된다.
이와 같이, 제1 반도체 메모리 칩(도 7의 711)이 메모리 집적도가 2배 더 높은 제2 반도체 메모리 칩(1111)과 함께 반도체 멀티칩 패키지(도 1의 101)에 내장될 때, 제어용 어드레스 신호(Ac2)는 도 7을 통해서 설명한 바와 같은 원리에 의해 클럭 신호(CLK)가 네 번째 액티브될 때 제1 반도체 메모리 칩(도 7의 711)의 입출 력 패드들(711IO1∼711IO8)과 제2 반도체 메모리 칩(1111)의 입출력 패드들(1111IO1∼1111IO8) 중 동일한 순서의 입출력 패드들(711IO4,1111IO4)을 통해서 입력된다. 따라서, 하나의 입출력 신호를 사용하여 제1 및 제2 반도체 메모리 칩들(711,1111)의 메모리 데이터를 선택할 수가 있다.
버퍼 그룹들(1121∼1124)에 구비되는 노멀 어드레스 버퍼들과 제어용 어드레스 버퍼(1125)와 어드레스 제어부(1131) 및 클럭 발생부(1141)는 각각 도 7에 도시된 버퍼 그룹들(721∼724)에 구비되는 노멀 어드레스 버퍼들과 제어용 어드레스 버퍼들(725,726)과 어드레스 제어부(741) 및 클럭 발생부(751)와 동일하므로 중복 설명은 생략한다. 여기서, 제2 반도체 메모리 칩(1111)은 어드레스 선택부를 구비하지 않기 때문에 어드레스 제어부(1131)가 제어용 어드레스 버퍼(1125)에 바로 연결되는 차이점이 있다.
도면과 명세서에서 최적 실시예가 개시되었으며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 기재된 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이, 동일 제품의 메모리 집적도가 서로 다른 2개의 반도체 메모리 칩들을 반도체 멀티칩 패키지에 내장할 수가 있으며, 따라서, 반도체 멀티칩 패키지의 메모리 용량이 1.5배로 증대된다.

Claims (23)

  1. (n+1)개의 노멀 어드레스 핀들과 1개의 제어용 어드레스 핀을 갖는 반도체 멀티칩 패키지에 있어서,
    n개의 노멀 어드레스 패드들, 제1 제어용 어드레스 패드 및 제1 어드레스 제어부를 갖는 제1 반도체 메모리 칩; 및
    상기 제1 반도체 메모리 칩보다 메모리 집적도가 2배 높으며, 상기 제1 반도체 메모리 칩에 적층되고, (n+1)개의 노멀 어드레스 패드들, 제2 제어용 어드레스 패드 및 제2 어드레스 제어부를 갖는 제2 반도체 메모리 칩을 내장하고,
    상기 제1 반도체 메모리 칩의 n개의 노멀 어드레스 패드들과 상기 제2 반도체 메모리 칩의 (n+1)개의 노멀 어드레스 패드들은 상기 (n+1)개의 노멀 어드레스 핀들 중 각각 대응되는 노멀 어드레스 핀들에 연결되며,
    상기 제1 및 제2 제어용 어드레스 패드들은 상기 제어용 어드레스 핀에 공통으로 연결되며,
    상기 제어용 어드레스 핀에 인가되는 신호가 액티브되면 상기 제1 어드레스 제어부는 상기 제1 반도체 메모리 칩을 활성화시키고, 상기 제어용 어드레스 핀에 인가되는 신호가 인액티브되면 상기 제2 어드레스 제어부는 상기 제2 반도체 메모리 칩을 활성화시키는 것을 특징으로 하는 반도체 멀티칩 패키지.
  2. 제1항에 있어서, 상기 반도체 멀티칩 패키지는 다수개의 입출력 핀들을 더 구비하고, 상기 제1 반도체 메모리 칩과 제2 반도체 메모리 칩은 각각 다수개의 입출력 패드들을 더 구비하며, 상기 제1 반도체 메모리 칩의 다수개의 입출력 패드들과 상기 제2 반도체 메모리 칩의 다수개의 입출력 패드들은 상기 다수개의 입출력 핀들 중 각각 대응되는 핀들에 연결된 것을 특징으로 하는 반도체 멀티칩 패키지.
  3. 제1항에 있어서, 상기 반도체 멀티칩 패키지는 칩선택 핀을 더 구비하고, 상기 제1 반도체 메모리 칩과 상기 제2 반도체 메모리 칩은 각각 제1 칩선택 패드와 제2 칩선택 패드를 더 구비하며, 상기 제1 및 제2 칩선택 패드들은 모두 상기 칩선택 핀에 연결된 것을 특징으로 하는 반도체 멀티칩 패키지.
  4. 제1항에 있어서, 상기 반도체 멀티칩 패키지는 접지전압 핀과 전원전압 핀을 더 구비하고, 상기 제1 반도체 메모리 칩과 상기 제2 반도체 메모리 칩은 각각 제1 다이 콘트롤 패드와 제2 다이 콘트롤 패드를 더 구비하며, 상기 제1 다이 콘트롤 패드는 상기 접지전압 핀에 연결되고, 상기 제2 다이 콘트롤 패드는 상기 제2 전원전압 핀에 연결된 것을 특징으로 하는 반도체 멀티칩 패키지.
  5. 제1항, 제3항 또는 제4항 중 어느 한 항에 있어서, 상기 제1 어드레스 제어부는
    상기 제1 제어용 어드레스 패드에 연결된 인버터;
    상기 인버터의 출력단과 상기 제1 다이 콘트롤 패드에 연결되며, 상기 제1 다이 콘트롤 패드에 인가되는 접지전압에 의해 비활성화되어 상기 인버터의 출력을 전송하지 않는 제1 전송 게이트;
    상기 인버터의 입력단과 상기 제1 다이 콘트롤 패드에 연결되며, 상기 제1 다이 콘트롤 패드에 인가되는 접지전압에 의해 활성화되어 상기 인버터의 입력단에 인가되는 신호를 받아서 전송하는 제2 전송 게이트; 및
    상기 제1 및 제2 전송 게이트들의 출력단들과 상기 제1 칩선택 패드에 연결되고 내부 칩선택 신호를 출력하며, 상기 제2 전송 게이트를 통해서 출력되는 신호와 상기 제1 칩선택 패드를 통해서 전송되는 신호 중 어느 하나라도 논리 하이이면 상기 내부 칩선택 신호를 논리 하이로써 출력하고, 이들이 모두 논리 로우이면 상기 내부 칩선택 신호를 논리 로우로써 출력하는 논리 게이트를 구비하며,
    상기 내부 칩선택 신호가 논리 하이이면 상기 제1 반도체 메모리 장치가 비활성화되고, 상기 내부 칩선택 신호가 논리 로우이면 상기 제1 반도체 메모리 장치가 활성화되는 것을 특징으로 하는 반도체 멀티칩 패키지.
  6. 제1항, 제3항 또는 제4항 중 어느 한 항에 있어서, 상기 제2 어드레스 제어부는
    상기 제2 제어용 어드레스 패드에 연결된 다른 인버터;
    상기 다른 인버터의 출력단과 상기 제2 다이 콘트롤 패드에 연결되며, 상기 제2 다이 콘트롤 패드에 인가되는 전원전압에 의해 활성화되어 상기 다른 인버터의 출력을 전송하는 제3 전송 게이트; 및
    상기 다른 인버터의 입력단과 상기 제2 다이 콘트롤 패드에 연결되며, 상기 제2 다이 콘트롤 패드에 인가되는 전원전압에 의해 비활성화되어 상기 다른 인버터의 입력단에 인가되는 신호를 전송하지 않는 제4 전송 게이트;
    상기 제3 및 제4 전송 게이트들의 출력단들과 상기 제2 칩선택 패드에 연결되고 내부 칩선택 신호를 출력하며, 제3 전송 게이트를 통해서 전송되는 신호와 상기 제2 칩선택 패드를 통해서 전송되는 신호 중 어느 하나라도 논리 하이이면 상기 내부 칩선택 신호를 논리 하이로써 출력하고, 이들이 모두 논리 로우이면 상기 내부 칩선택 신호를 논리 로우로써 출력하는 다른 논리 게이트를 구비하고,
    상기 내부 칩선택 신호가 논리 하이이면 상기 제2 반도체 메모리 칩이 비활성화되고, 상기 내부 칩선택 신호가 논리 로우이면 상기 제2 반도체 메모리 칩이 활성화되는 것을 특징으로 하는 반도체 멀티칩 패키지.
  7. 제1항에 있어서, 상기 제1 반도체 메모리 칩과 상기 제2 반도체 메모리 칩은 모두 랜덤 억세스 메모리 칩들인 것을 특징으로 하는 반도체 멀티칩 패키지.
  8. 제1항에 있어서, 상기 제1 반도체 메모리 칩과 상기 제2 반도체 메모리 칩은 칩 사이즈가 서로 동일한 것을 특징으로 하는 반도체 멀티칩 패키지.
  9. 제1항에 있어서, 상기 제1 반도체 메모리 칩과 상기 제2 반도체 메모리 칩을 포함하여 3개 이상의 반도체 메모리 칩들이 내장될 수 있는 것을 특징으로 하는 반 도체 멀티칩 패키지.
  10. 반도체 멀티칩 패키지에 내장되는 반도체 메모리 칩에 있어서,
    복수개의 입출력 패드들을 통해서 전송되는 n개의 노멀 어드레스 신호들을 버퍼링하는 n개의 노멀 어드레스 버퍼들;
    상기 입출력 패드들 중 하나를 통해서 전송되며, (n+1)번째에 해당하는 제어용 어드레스 신호를 버퍼링하는 제1 제어용 어드레스 버퍼;
    상기 입출력 패드들 중 하나를 통해서 전송되며, (n+2)번째에 해당하는 제어용 어드레스 신호를 버퍼링하는 제2 제어용 어드레스 버퍼;
    상기 제1 및 제2 제어용 어드레스 버퍼들에 연결된 어드레스 선택부; 및
    상기 어드레스 선택부에 연결된 어드레스 제어부를 구비하고,
    상기 어드레스 선택부는, 상기 반도체 메모리 칩이 메모리 집적도가 2배 높은 반도체 메모리 칩과 함께 상기 반도체 멀티칩 패키지에 내장될 때는 상기 제2 제어용 어드레스 버퍼로부터 출력되는 제어용 어드레스 신호를 입력하고, 메모리 집적도가 동일하거나 작은 반도체 메모리 칩과 함께 상기 반도체 멀티칩 패키지에 내장될 때는 상기 제1 제어용 어드레스 버퍼로부터 출력되는 제어용 어드레스 신호를 입력하며,
    상기 어드레스 제어부는, 상기 어드레스 선택부의 출력 신호가 액티브되면 상기 반도체 메모리 칩을 활성화시키고, 상기 어드레스 선택부의 출력 신호가 인액티브되면 상기 반도체 메모리 칩을 비활성화시키는 것을 특징으로 하는 반도체 메 모리 칩.
  11. 제10항에 있어서, 상기 n개의 노멀 어드레스 버퍼들은 상기 복수개의 입출력 패드들보다 그 수가 더 많은 것을 특징으로 하는 반도체 메모리 칩.
  12. 제11항에 있어서, 상기 n개의 노멀 어드레스 버퍼들은 상기 입출력 패드들의 수만큼 그룹화되며, 상기 그룹들로 입력되는 노멀 어드레스 신호들은 상기 그룹별로 순차적으로 출력되는 것을 특징으로 하는 반도체 메모리 칩.
  13. 제10항에 있어서, 상기 어드레스 선택부는
    상기 제1 제어용 어드레스 버퍼로부터 출력되는 신호 및 외부에서 입력되는 제어 신호를 입력하고, 상기 제어 신호의 전압 레벨이 하이일 때 활성화되어 상기 제1 제어용 어드레스 버퍼로부터 출력되는 신호를 받아서 출력하고, 상기 제어 신호의 전압 레벨이 로우이면 비활성화되는 제1 전송 게이트; 및
    상기 제2 제어용 어드레스 버퍼로부터 출력되는 신호 및 상기 제어 신호를 입력하고, 상기 제어 신호의 전압 레벨이 로우일 때 활성화되어 상기 제2 제어용 어드레스 버퍼로부터 출력되는 신호를 받아서 출력하고, 상기 제어 신호의 전압 레벨이 하이이면 비활성화되는 제2 전송 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 칩.
  14. 제13항에 있어서, 상기 제어 신호는 상기 반도체 메모리 칩에 인가되는 전원전압 또는 접지전압인 것을 특징으로 하는 반도체 메모리 칩.
  15. 제13항에 있어서, 상기 제어 신호를 발생하는 제어 신호 발생부를 더 구비하고, 상기 제어 신호 발생부는
    상기 반도체 메모리 칩의 전원전압이 인가되는 퓨즈;
    상기 퓨즈에 연결되고, 상기 전원전압이 소정 레벨을 초과할 때 논리 하이로 되는 전원전압 제어신호를 입력하는 버퍼; 및
    상기 버퍼의 출력을 래치시켜서 상기 제어 신호를 발생하는 래치부를 구비하고,
    상기 퓨즈가 연결되어있을 때는, 상기 전원전압 제어신호가 논리 로우이면 상기 제어 신호는 전원전압 레벨로써 출력되고, 상기 전원전압 제어신호가 논리 하이이면 상기 제어 신호는 접지전압 레벨로써 출력되며,
    상기 퓨즈가 끊어져있을 때는, 상기 전원전압 제어신호가 논리 로우이면 상기 제어 신호는 전원전압 레벨로써 출력되고, 상기 전원전압 제어신호가 논리 로우에서 논리 하이로 천이되더라도 상기 제어 신호는 전원전압 레벨로써 출력되는 것을 특징으로 하는 반도체 메모리 칩.
  16. 제10항에 있어서, 상기 칩선택 패드와 다이 콘트롤 패드를 더 구비하는 것을 특징으로 하는 반도체 메모리 칩.
  17. 제10항 또는 제16항에 있어서, 상기 어드레스 제어부는
    상기 어드레스 선택부에 연결된 인버터;
    상기 인버터의 출력단과 상기 다이 콘트롤 패드에 연결되며, 상기 다이 콘트롤 패드에 인가되는 전압이 전원전압이면 활성화되어 상기 인버터의 출력을 전송하고, 상기 다이 콘트롤 패드에 인가되는 전압이 접지전압이면 비활성화되는 제3 전송 게이트;
    상기 인버터의 입력단과 상기 다이 콘트롤 패드에 연결되며, 상기 다이 콘트롤 패드에 인가되는 전압이 접지전압이면 활성화되어 상기 인버터의 입력단에 인가되는 신호를 전송하고, 상기 다이 콘트롤 패드에 인가되는 전압이 전원전압이면 비활성화되는 제4 전송 게이트; 및
    상기 제3 및 제4 전송 게이트들의 출력단들과 상기 칩선택 패드에 연결되고 내부 칩선택 신호를 출력하며, 상기 제3 및 제4 전송 게이트들 중 하나를 통해서 출력되는 신호와 상기 칩선택 패드를 통해서 전송되는 신호 중 어느 하나라도 논리 하이이면 상기 내부 칩선택 신호를 논리 하이로써 출력하고, 이들이 모두 논리 로우이면 상기 내부 칩선택 신호를 논리 로우로써 출력하는 논리 게이트를 구비하고,
    상기 내부 칩선택 신호가 논리 하이이면 상기 반도체 메모리 칩은 비활성화되고, 상기 내부 칩선택 신호가 논리 로우이면 상기 반도체 메모리 칩은 활성화되는 것을 특징으로 하는 반도체 메모리 칩.
  18. 제10항에 있어서, 상기 반도체 메모리 칩은 낸드 플래시 메모리 칩인 것을 특징으로 하는 반도체 메모리 칩.
  19. 제10항에 있어서, 상기 노멀 어드레스 버퍼들과 상기 제1 및 제2 제어용 어드레스 버퍼들은 각각
    상기 노멀 어드레스 신호 또는 상기 제어용 어드레스 신호를 입력하고 내부 클럭에 동기되어 동작하는 디플립플롭; 및
    상기 디플립플롭의 출력을 래키시키는 래치부를 구비하는 것을 특징으로 하는 반도체 메모리 칩.
  20. 복수개의 데이터 입출력 신호들이 인가되는 복수개의 입출력 핀들을 갖는 반도체 멀티칩 패키지에 있어서,
    상기 복수개의 입출력 핀들에 연결된 제1 복수개의 입출력 패드들을 통해서 전송되는 n개의 노멀 어드레스 신호들을 버퍼링하는 n개의 노멀 어드레스 버퍼들과, 상기 입출력 핀들 중 하나를 통해 전송되며 (n+1)번째에 해당하는 제어용 어드레스 신호를 버퍼링하는 제1 제어용 어드레스 버퍼와, 상기 입출력 핀들 중 하나를 통해 전송되며 (n+2)번째에 해당하는 제어용 어드레스 신호를 버퍼링하는 제2 제어용 어드레스 버퍼와, 상기 제1 및 제2 제어용 어드레스 버퍼들에 연결된 어드레스 선택부, 및 상기 어드레스 선택부에 연결된 제1 어드레스 제어부를 구비하는 제1 반도체 메모리 칩; 및
    상기 제1 반도체 메모리 칩보다 메모리 집적도가 2배 높으며, 상기 복수개의 입출력 핀들에 연결된 제2 복수개의 입출력 패드들을 통해서 전송되는 (n+1)개의 노멀 어드레스 신호들을 버퍼링하는 (n+1)개의 제2 노멀 어드레스 버퍼들과, 상기 입출력 핀들 중 하나를 통해서 전송되며 (n+2)번째에 해당하는 제어용 어드레스 신호를 버퍼링하는 제3 제어용 어드레스 버퍼, 및 상기 제3 제어용 어드레스 버퍼에 연결된 제2 어드레스 제어부를 구비하는 제2 반도체 메모리 칩을 내장하고,
    상기 어드레스 선택부는 상기 제2 제어용 어드레스 버퍼로부터 출력되는 제어용 어드레스 신호를 받아서 출력하며,
    상기 (n+2)번째에 해당하는 제어용 어드레스 신호가 액티브되면 상기 제1 어드레스 제어부에 의해 상기 제1 반도체 메모리 칩이 활성화되고, 상기 (n+2)번째에 해당하는 제어용 어드레스 신호가 인액티브되면 상기 제2 어드레스 제어부에 의해 상기 제2 반도체 메모리 칩이 활성화되는 것을 특징으로 하는 반도체 멀티칩 패키지.
  21. 제20항에 있어서, 상기 제2 반도체 메모리 칩은 칩선택 패드와 다이 콘트롤 패드를 더 구비하는 것을 특징으로 하는 반도체 멀티칩 패키지.
  22. 제20항 또는 제21항에 있어서, 상기 제2 어드레스 제어부는
    상기 제3 제어용 어드레스 버퍼에 연결된 인버터;
    상기 인버터의 출력단과 상기 다이 콘트롤 패드에 연결되며, 상기 다이 콘트 롤 패드에 인가되는 전압이 전원전압이면 활성화되어 상기 인버터의 출력을 전송하고, 상기 다이 콘트롤 패드에 인가되는 전압이 접지전압이면 비활성화되는 전송 게이트;
    상기 인버터의 입력단과 상기 다이 콘트롤 패드에 연결되며, 상기 다이 콘트롤 패드에 인가되는 전압이 접지전압이면 활성화되어 상기 인버터의 입력단에 인가되는 신호를 전송하고, 상기 다이 콘트롤 패드에 인가되는 전압이 전원전압이면 비활성화되는 다른 전송 게이트; 및
    상기 전송 게이트들의 출력단들과 상기 칩선택 패드에 연결되고 내부 칩선택 신호를 출력하며, 상기 전송 게이트들 중 하나를 통해서 출력되는 신호와 상기 칩선택 패드를 통해서 전송되는 신호 중 어느 하나라도 논리 하이이면 상기 내부 칩선택 신호를 논리 하이로써 출력하고, 이들이 모두 논리 로우이면 상기 내부 칩선택 신호를 논리 로우로써 출력하는 논리 게이트를 구비하고,
    상기 내부 칩선택 신호가 논리 하이이면 상기 제2 반도체 메모리 칩은 비활성화되고, 상기 내부 칩선택 신호가 논리 로우이면 상기 제2 반도체 메모리 칩은 활성화되는 것을 특징으로 하는 반도체 멀티칩 패키지.
  23. 제20항에 있어서, 상기 제1 및 제2 반도체 메모리 칩들은 모두 낸드 플래시 메모리 칩들인 것을 특징으로 하는 반도체 멀티칩 패키지.
KR1020050077534A 2005-08-23 2005-08-23 메모리 집적도가 다른 2개의 반도체 메모리 칩들을내장하는 반도체 멀티칩 패키지 KR100630761B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050077534A KR100630761B1 (ko) 2005-08-23 2005-08-23 메모리 집적도가 다른 2개의 반도체 메모리 칩들을내장하는 반도체 멀티칩 패키지
US11/508,176 US7486532B2 (en) 2005-08-23 2006-08-23 Semiconductor multi-chip package including two semiconductor memory chips having different memory densities

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050077534A KR100630761B1 (ko) 2005-08-23 2005-08-23 메모리 집적도가 다른 2개의 반도체 메모리 칩들을내장하는 반도체 멀티칩 패키지

Publications (1)

Publication Number Publication Date
KR100630761B1 true KR100630761B1 (ko) 2006-10-02

Family

ID=37622749

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050077534A KR100630761B1 (ko) 2005-08-23 2005-08-23 메모리 집적도가 다른 2개의 반도체 메모리 칩들을내장하는 반도체 멀티칩 패키지

Country Status (2)

Country Link
US (1) US7486532B2 (ko)
KR (1) KR100630761B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8399973B2 (en) * 2007-12-20 2013-03-19 Mosaid Technologies Incorporated Data storage and stackable configurations
US7894230B2 (en) * 2009-02-24 2011-02-22 Mosaid Technologies Incorporated Stacked semiconductor devices including a master device
CN102610276A (zh) * 2011-01-19 2012-07-25 鸿富锦精密工业（深圳）有限公司 Smbus接口存储芯片烧录装置
JP5624578B2 (ja) * 2012-03-23 2014-11-12 株式会社東芝 メモリシステム
JP2019092010A (ja) * 2017-11-13 2019-06-13 株式会社東海理化電機製作所 信号処理装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003007963A (ja) 2001-06-20 2003-01-10 Hitachi Ltd 半導体記憶装置および製造方法
JP2004071838A (ja) 2002-08-06 2004-03-04 Renesas Technology Corp 半導体装置
JP2004221215A (ja) 2003-01-14 2004-08-05 Renesas Technology Corp 半導体装置
JP2005209814A (ja) 2004-01-21 2005-08-04 Seiko Epson Corp 積層型半導体記憶装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5249160A (en) * 1991-09-05 1993-09-28 Mosel SRAM with an address and data multiplexer
US6492719B2 (en) * 1999-07-30 2002-12-10 Hitachi, Ltd. Semiconductor device
KR100284743B1 (ko) * 1999-01-06 2001-03-15 윤종용 저집적 디램 콘트롤러 장치와 연결되는 고집적 디램 반도체 장치
JP3415509B2 (ja) 1999-09-28 2003-06-09 エヌイーシーマイクロシステム株式会社 半導体装置
WO2002075341A1 (en) * 2001-03-19 2002-09-26 Hitachi, Ltd. Semiconductor device and its test method
GB2403574B (en) * 2003-07-03 2005-05-11 Micron Technology Inc Compact decode and multiplexing circuitry for a multi-port memory having a common memory interface
JP2005243132A (ja) * 2004-02-26 2005-09-08 Renesas Technology Corp 半導体装置
KR100626385B1 (ko) * 2004-09-13 2006-09-20 삼성전자주식회사 반도체 메모리 장치 및 그것을 포함하는 멀티칩 패키지

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003007963A (ja) 2001-06-20 2003-01-10 Hitachi Ltd 半導体記憶装置および製造方法
JP2004071838A (ja) 2002-08-06 2004-03-04 Renesas Technology Corp 半導体装置
JP2004221215A (ja) 2003-01-14 2004-08-05 Renesas Technology Corp 半導体装置
JP2005209814A (ja) 2004-01-21 2005-08-04 Seiko Epson Corp 積層型半導体記憶装置

Also Published As

Publication number Publication date
US7486532B2 (en) 2009-02-03
US20070045827A1 (en) 2007-03-01

Similar Documents

Publication Publication Date Title
US8837191B2 (en) Semiconductor apparatus
US8441831B2 (en) Semiconductor integrated circuit having stacked semiconductor chips and vias therebetween
US10615126B2 (en) Semiconductor apparatus and memory system
US8044395B2 (en) Semiconductor memory apparatus for controlling pads and multi-chip package having the same
US20140063990A1 (en) Multi-chip semiconductor apparatus
KR100630761B1 (ko) 메모리 집적도가 다른 2개의 반도체 메모리 칩들을내장하는 반도체 멀티칩 패키지
US6272053B1 (en) Semiconductor device with common pin for address and data
CN105006451A (zh) 半导体堆叠封装
CN111402945B (zh) 不具有单元阵列的集成电路芯片和裸片测试
TWI524471B (zh) 具有主／從可組態設定的微電子元件
KR101190689B1 (ko) 반도체 장치
KR20160068550A (ko) 멀티 칩 패키지를 구비하는 반도체 장치
US20140321223A1 (en) Semiconductor device and method of manufacturing the same
CN109920455B (zh) 半导体存储装置、其制造方法及数据选通信号的输出方法
US20210109873A1 (en) Memory
KR20160115483A (ko) 반도체 장치
US10255954B1 (en) Memory device
US9443826B2 (en) Stack package and reduction of standby current
US11201149B2 (en) Semiconductor devices
JP2000058772A (ja) 半導体メモリ装置
KR20000073345A (ko) 본딩 옵션을 이용한 반도체 집적회로의 스택 패키지 집적회로
JP2016126448A (ja) 半導体回路装置
CN114582384A (zh) 具有用于多个目的的多条信号总线的半导体装置
KR20090063810A (ko) 상태등록정보 생성회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee