JP2016126448A - 半導体回路装置 - Google Patents

Abstract

【課題】複数のメモリデバイスがＬＳＩに接続された半導体回路装置において、アクセスされていないメモリデバイスを低消費電力化する装置を提供する。
【解決手段】半導体回路装置１００は、複数のメモリデバイス１０３および他の集積回路を含む半導体回路装置であって、それぞれのメモリデバイス１０３の内部にあり、他の集積回路とデータ入出力を行う入出力手段と、それぞれのメモリデバイスの入出力手段を、電源供給状態から電源遮断状態へ又は電源遮断状態から電源供給状態へ切り替える切替え手段と、入出力手段のうち、他の集積回路とデータ入出力を行わない入出力手段を電源遮断状態にさせるように切替え手段を制御する制御手段と、を備える。
【選択図】図１

Description

本発明は、集積回路（ＬＳＩ）にメモリが多段に接続された半導体回路装置に関する。

半導体製造技術の進歩による素子の微細化に伴い、集積回路であるＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）に搭載されるトランジスタ数が飛躍的に増大してきている。

情報処理装置を構成するＬＳＩとメモリの開発では、情報処理装置の多機能実現のために、複数の機能が盛り込まれ、情報量が多くなることから、大容量のメモリが要求されてきている。一方、低コスト化のため、既存の開発資源を効率的に利用することが必須となってきている。

また、ＬＳＩのパッケージング技術では、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）技術等を用いることで、複数のデバイスを積層構造（３Ｄ実装）して高集積化が行われている。例えば、複数の機能を盛り込んだ集積回路（以下、ＬＳＩと称する）とＬＳＩが用いるメモリデバイスを、上記３Ｄ実装技術を用いてＬＳＩの上層にメモリデバイスを積層する形で高密度に集積されたチップが開発されている。メモリデバイスを多数積層することでメモリ容量の増加を図り、ＬＳＩに垂直方向に３Ｄ実装することで、ＰＣＢ基板の面積を削減することが出来る。

更に、高密度に集積された３Ｄ実装では、デバイスを貫通した配線が可能なＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）の利用で、チップ間の信号配線の短配線化によるタイミングも改善することが出来る。

図２は、一般的なＬＳＩとメモリデバイスの積層構造を示す図である。

ＬＳＩ２０４の上層に、メモリデバイス２０１、メモリデバイス２０２とメモリデバイス２０３の３つのメモリデバイスを接続した図を示している。メモリデバイスは、メタル層２１１、メタル層２１３とデバイス層２１２で構成される。ＬＳＩ２０４とメモリデバイスの接続は、パッケージバンプ２０５、インターポーザ２０６、フリップチップバンプ２０７を介して、ＬＳＩ２０４がメモリデバイスに接続される。

図２に示すように、各メモリデバイスには電源配線２０９、ＧＮＤ配線２１０が共通に接続されている。

図２のように３Ｄ実装により多層に積層された複数のメモリデバイスの構成の場合、実際にメモリデバイスへのアクセスが行われていない場合でも、それぞれのメモリデバイスにあるデータ入出力部は常に電源供給されているので、無駄な消費電力が発生する。また、接続されているメモリデバイスの数の増大に伴い、それぞれのメモリデバイスとデータ入出力を行うＬＳＩにあるデータ入出力部（以下、ＩＯバッファと称する）の負荷が増大する。そこで、ＩＯバッファの出力電流を高くして、ＩＯバッファの駆動能力を高くしなければ、データ信号の波形がなまり、データ信号が劣化する。積層された複数のメモリデバイスを安定的に動作させるためには、駆動能力のより高いＩＯバッファが必要となり、ＩＯバッファの出力電流が高くなるので、ＩＯバッファの消費電力の増大を招いてしまう。

そこで、特許文献１では、複数のＤＲＡＭチップがＬＳＩ上に積層されたメモリシステムをチップセットと共にマザーボードに実装するシステムにおいて、インターポーザＳｉ部の配線をＰＣＢ上にリファレンスプレーンを設ける。インピーダンス整合を容易に実現して波形品質を確保したので、ＬＳＩからＤＲＡＭまでの距離が短くなり、終端抵抗を設ける必要がなく、終端抵抗分の電力消費を削減できる技術が提案されている。

また特許文献２では、第１の信号経路に複数の半導体パッケージの複数の第１端子がフライバイ形式で接続される半導体装置の、スタブ配線の形成による信号波形の劣化を改善可能にする技術が提案されている。

特開２００５−１９１１７２号公報 特開２０１２−９６０１号公報

しかしながら、特許文献１と特許文献２では、アクセスされていないメモリデバイスのデータ入出力部に対しても常に電源が供給されている。また、より多くのメモリデバイスの駆動に対応するため、ＬＳＩのＩＯバッファの出力電流を高くしているので、低消費電力化することはできない。

本発明は上記の課題に鑑みてなされたものである。すなわち、複数のメモリデバイスがＬＳＩに接続された半導体回路装置において、アクセスされていないメモリデバイスのデータ入出力部への電源供給を遮断し、低消費電力化することを目的とする。

上記の課題を解決するために、本発明に係る半導体回路装置は、複数のメモリデバイスおよび他の集積回路を含み、それぞれの前記メモリデバイスの内部にあり、前記他の集積回路とデータ入出力を行う入出力手段と、それぞれの前記メモリデバイスの前記入出力手段を、電源供給状態から電源遮断状態へ又は電源遮断状態から電源供給状態へ切り替える切替え手段と、前記入出力手段のうち、前記他の集積回路とデータ入出力を行わない入出力手段を電源遮断状態にさせるように前記切替え手段を制御する制御手段と、を備える。

本発明によれば、複数のメモリデバイスがＬＳＩに接続された半導体回路装置において、アクセスされていないメモリデバイスのデータ入出力部への電源供給を遮断し、低消費電力化することができる。

実施形態１における半導体集積回路の構成例を示す図である。 ＬＳＩとメモリデバイスの積層構造例を示す図である。 （ａ）実施形態１におけるメモリモジュールの内部構造の一例を示す図である。（ｂ）実施形態１におけるメモリモジュールの内部構造の別例を示す図である。 実施形態１におけるＬＳＩの信号伝送経路モデル例を示す図である。 実施形態１におけるＬＳＩの信号伝送経路モデル例の信号波形を示す図である。 （ａ）実施形態１における電源配線切り替え部の例を示す図である。（ｂ）実施形態１におけるＧＮＤ配線切り替え部の例を示す図である。 実施形態１における各メモリデバイスの動作タイミングを示す図である。 （ａ）実施形態１における駆動能力毎の駆動強度を示す図である。（ｂ）実施形態１におけるメモリ動作モード毎の駆動能力切り替え例である。 実施形態１におけるドライバ切り替え部の例を示す図である。 実施形態１におけるメモリ動作モード設定例を示す図である。 実施形態２におけるメモリモジュール部の内部構造例を示す図である。 実施形態３におけるメモリモジュール部の内部構造例を示す図である。

［実施形態１］
図１は、本実施形態に係る半導体集積回路の構成例を示す図である。

半導体集積回路１００は、メモリモジュール部１０３と、メモリ制御部１１０により構成する。

メモリ制御部１１０は、動作制御部１０１、ＩＯバッファ部１０２、メモリ負荷制御部１０４、電源配線切り替え部１０５、ＧＮＤ配線切り替え部１０６（ＧＮＤ切替え部）で構成する。

メモリモジュール部１０３は、複数のメモリデバイスから構成され、ＩＯバッファ部１０２を介して、各メモリ動作モードで設定されたメモリデバイスにアクセスする。なお、メモリ制御部１１０に設けられたＩＯバッファ部１０２は、各メモリデバイスとのデータ入出力を行う機能ブロックである。

図３は、図１に示したメモリモジュール部１０３の内部構造を示す図である。

図３（ａ）に示すメモリモジュール部１０３は、積層されたメモリデバイス３０１、メモリデバイス３０２とメモリデバイス３０３の３つのメモリデバイスが接続されてある。複数のメモリデバイスのバイパス用電源配線とバイパス用ＧＮＤ配線がマイクロバンプとインターポーザを介してメモリデバイス３０２と３０３の内部供給用電源配線と内部供給用ＧＮＤ配線に接続されている。以下、その詳細を説明する。

本実施形態では、各メモリデバイス内にある電源配線は当該メモリデバイスに電源を供給する内部供給用電源配線と他のメモリデバイスに電源を供給するバイパス用電源配線に分けられる。また、各メモリデバイス内にあるＧＮＤ配線は当該メモリデバイスに基準電位を提供する内部供給用ＧＮＤ配線と他のメモリデバイスに基準電位を提供するバイパス用ＧＮＤ配線に分けられる。また、動作制御するメモリデバイス毎にインターポーザ上に配線経路を構成する。各メモリデバイスはメモリデバイス３０１用インターポーザ３３２、メモリデバイス３０２用インターポーザ３３３、メモリデバイス３０３用インターポーザ３３４、及びマイクロバンプ２０８を介して接続する。

データ信号配線３１０は、マイクロバンプ２０８、インターポーザ３３２〜３３４を介して、メモリデバイス３０１用ＩＯバッファ３１１、メモリデバイス３０２用ＩＯバッファ３１２とメモリデバイス３０３用ＩＯバッファ３１３のそれぞれに接続される。

メモリデバイス３０１の内部には、メモリデバイス３０１用ＩＯバッファ３１１に接続するメモリ内部のメモリデバイス３０１の内部供給用電源配線３４４と、メモリデバイス３０１の内部供給用ＧＮＤ配線３４７が構成される。

さらに、メモリデバイス３０１の内部に、内部供給用電源配線３４４とは別のバイパス用電源配線３１４、バイパス用電源配線３１５とバイパス用電源配線３１６が構成される。また、メモリデバイス３０１の内部に、内部供給用ＧＮＤ配線３４７とは別のバイパス用ＧＮＤ配線３１７、バイパス用ＧＮＤ配線３１８とバイパス用ＧＮＤ配線３１９が構成される。

バイパス用電源配線３１４、バイパス用電源配線３１５とバイパス用電源配線３１６及び、バイパス用ＧＮＤ配線３１７、バイパス用ＧＮＤ配線３１８とバイパス用ＧＮＤ配線３１９は、メモリデバイス３０１をバイパスする配線として構成される。

同様に、メモリデバイス３０２の内部には、メモリデバイス３０２用ＩＯバッファ３１２に接続するメモリデバイス３０２の内部供給用電源配線３４５と、メモリデバイス３０２の内部供給用ＧＮＤ配線３４８が構成される。

さらに、メモリデバイス３０２の内部に、内部供給用電源配線３４５とは別のバイパス用電源配線３２０、バイパス用電源配線３２１とバイパス用電源配線３２２が構成される。また、メモリデバイス３０２内に、内部供給用ＧＮＤ配線３４８とは別のバイパス用ＧＮＤ配線３２３、バイパス用ＧＮＤ配線３２４とバイパス用ＧＮＤ配線３２５が構成される。

メモリデバイス３０３の内部には、メモリデバイス３０３用ＩＯバッファ３１３に接続するメモリデバイス３０３の内部供給用電源配線３４６と、メモリデバイス３０３の内部供給用ＧＮＤ配線３４９が構成される。

さらに、メモリデバイス３０３の内部に、内部供給用電源配線３４６とは別のバイパス用電源配線３２６、バイパス用電源配線３２７とバイパス用電源配線３２８が構成される。また、メモリデバイス３０３内に、内部供給用ＧＮＤ配線３４９とは別のバイパス用ＧＮＤ配線３２９、バイパス用ＧＮＤ配線３３０とバイパス用ＧＮＤ配線３３１が構成される。

即ち、バイパス用電源配線３２６、バイパス用電源配線３２７とバイパス用電源配線３２８及び、バイパス用ＧＮＤ配線３２９、バイパス用ＧＮＤ配線３３０、バイパス用ＧＮＤ配線３３１は、メモリデバイス３０３をバイパスする配線として構成する。

本実施形態では、バイパス用電源配線３１６、バイパス用電源配線３２２とバイパス用電源配線３２８及び、バイパス用ＧＮＤ配線３１９、バイパス用ＧＮＤ配線３２５とバイパス用ＧＮＤ配線３３１は、メモリデバイス３０１に割り当てられる。

また、バイパス用電源配線３１５、バイパス用電源配線３２１とバイパス用電源配線３２７及び、バイパス用ＧＮＤ配線３１８、バイパス用ＧＮＤ配線３２４とバイパス用ＧＮＤ配線３３０はメモリデバイス３０２に割り当てられる。メモリデバイス３０２に割り当てられたバイパス用電源配線３２１、バイパス用電源配線３２７、バイパス用ＧＮＤ配線３２４とバイパス用ＧＮＤ配線３３０は、本実施形態の図３（ａ）に示される配線では使用されていない。

また、バイパス用電源配線３１４、バイパス用電源配線３２０とバイパス用電源配線３２６及び、バイパス用ＧＮＤ配線３１７、バイパス用ＧＮＤ配線３２３とバイパス用ＧＮＤ配線３２９はメモリデバイス３０３に割り当てられる。

インターポーザ３３２内部のメモリデバイス３０１用電源配線３０４は、マイクロバンプ２０８を介してメモリデバイス３０１の内部供給用電源配線３４４に接続される。バイパス配線は不要のため、電源配線３０４はメモリデバイス３０１内のバイパス用電源配線３１４、バイパス用電源配線３１５とバイパス用電源配線３１６には接続されない。

同様に、インターポーザ３３２内部のメモリデバイス３０１用ＧＮＤ配線３０７は、マイクロバンプ２０８を介してメモリデバイス３０１の内部供給用ＧＮＤ配線３７７に接続される。バイパス配線は不要のため、ＧＮＤ配線３０７はメモリデバイス１内のバイパス用ＧＮＤ配線３１７、バイパス用電源配線３１８とバイパス用電源配線３１９には接続されない。

インターポーザ３３２内部のメモリデバイス３０２用電源配線３０５は、マイクロバンプ２０８を介してメモリデバイス３０１内部のバイパス用電源配線の内、メモリデバイス３０２に割り当てられたバイパス用電源配線３１５に接続する。

さらに、バイパス用電源配線３１５はメモリデバイス３０２用インターポーザ３３３を介して、メモリデバイス３０２の内部の内部供給用電源配線３４５に接続する。この場合、メモリデバイス３０２においてはバイパス不要のため、メモリデバイス３０２内のバイパス用電源配線３２０、バイパス用電源配線３２１とバイパス用電源配線３２２には接続されない。

以下、同様に、インターポーザ３３２内部のメモリデバイス３０３用電源配線３０６は、メモリデバイス３０１の内部にあるバイパス用電源配線の内、メモリデバイス３０３に割り当てられたバイパスのためのバイパス用電源配線３１４に接続する。

さらに、メモリデバイス３０２用インターポーザ３３３を介して、メモリデバイス３０２内部にあるバイパス用電源配線の内、メモリデバイス３０３に割り当てられたバイパスのためのバイパス用電源配線３２０に接続する。メモリデバイス３０３用インターポーザ３３４を介して、メモリデバイス３０３の内部にある内部供給用電源配線３４６に接続する。この場合も、メモリデバイス３０３においてはバイパス不要のため、バイパス用電源配線３２６、バイパス用電源配線３２７とバイパス用電源配線３２８には接続されない。

ＧＮＤ配線も上述した電源配線と同様に接続する。

インターポーザ３３２にあるメモリデバイス３０１用ＧＮＤ配線３０７は、メモリデバイス３０１の内部にある内部供給用ＧＮＤ配線３４７に接続される。バイパス配線は不要のため、ＧＮＤ配線３０７はメモリデバイス３０１にあるバイパス用ＧＮＤ配線３１７、バイパス用ＧＮＤ配線３１８とバイパス用ＧＮＤ配線３１９には接続されない。

インターポーザ３３２にあるメモリデバイス３０２用ＧＮＤ配線３０８は、メモリデバイス３０１内部にあるバイパス用ＧＮＤ配線の内、メモリデバイス３０２に割り当てられたバイパス用ＧＮＤ配線３１８に接続する。

さらに、メモリデバイス３０２用インターポーザ３３３を介して、メモリデバイス３０２の内部にある内部供給用ＧＮＤ配線３４８に接続する。この場合も、メモリデバイス３０２においてはバイパス不要のため、バイパス用ＧＮＤ配線３２３、バイパス用ＧＮＤ配線３２４とバイパス用ＧＮＤ配線３２５には接続されない。

インターポーザ３３２にあるメモリデバイス３０３用ＧＮＤ配線３０９は、メモリデバイス３０１内にあるバイパス用ＧＮＤ配線の内、メモリデバイス３０３に割り当てられたバイパス用ＧＮＤ配線３１７に接続する。

さらに、メモリデバイス３０２用インターポーザ３３３を介して、メモリデバイス３０２内にあるバイパス用ＧＮＤ配線の内、メモリデバイス３０３に割り当てられたバイパス用ＧＮＤ配線３２３に接続する。メモリデバイス３０３用インターポーザ３３４を介して、メモリデバイス３０３の内部にある内部供給用ＧＮＤ配線３４９に接続する。この場合も、メモリデバイス３０３においてはバイパス不要のため、バイパス用ＧＮＤ配線３２９、バイパス用ＧＮＤ配線３３０とバイパス用ＧＮＤ配線３３１には接続されない。

上記接続により、メモリデバイス３０１、メモリデバイス３０２、メモリデバイス３０３を含むメモリモジュール部１０３において、データ信号配線３１０及び、メモリデバイス毎の電源配線とＧＮＤ配線が構成される。

インターポーザ３３２にある各メモリデバイスの電源配線３０４、電源配線３０５と電源配線３０６は、各メモリデバイスの外部にある電源配線切り替え部１０５に接続される。インターポーザ３３２にある各メモリデバイスのＧＮＤ配線３０７、ＧＮＤ配線３０８とＧＮＤ配線３０９は、各メモリデバイスの外部にあるＧＮＤ配線切り替え部１０６（ＧＮＤ切替え部）に接続される。

本実施形態の各メモリデバイスは、マイクロバンプで接続される共通のメモリデバイスとインターポーザを使用することが出来る。

図４は、本実施形態におけるＬＳＩの信号伝送経路モデルを示す図である。

図３のメモリモジュール１０３におけるデータ信号配線３１０において、ＩＯバッファ部１０２からメモリデバイス３０１までの配線による遅延と負荷を図４の伝送線路４０２で表している。また、メモリデバイス３０１からメモリデバイス３０２までのデータ信号配線３１０による遅延と負荷を伝送線路４０３で表している。更に、メモリデバイス３０２からメモリデバイス３０３までのデータ信号配線３１０による遅延と負荷を伝送線路４０４で表している。ノードＡ、ノードＢ、ノードＣはそれぞれ、メモリデバイス３０１、メモリデバイス３０２、メモリデバイス３０３内の分岐点を示している。

ＬＳＩの内部のＩＯバッファ部１０２内に存在するＩＯバッファ４０１は、メモリデバイス３０１の伝送線路４０２を介してノードＡを通り、メモリデバイス３０１のＩＯバッファ３１１に接続される。メモリデバイス３０１のＩＯバッファ３１１は、メモリデバイス３０１用電源配線スイッチ４０５を介して、電源配線に接続される。また、メモリデバイス３０１用ＧＮＤ配線スイッチ４０８を介してＧＮＤ配線に接続される。

ノードＡからは、メモリデバイス３０２の伝送線路４０３を介してノードＢを通り、メモリデバイス３０２のＩＯバッファ３１２に接続される。メモリデバイス３０２のＩＯバッファ３１２は、メモリデバイス３０２用電源配線スイッチ４０６を介して、電源配線に接続される。また、メモリデバイス３０２用ＧＮＤ配線スイッチ４０９を介してＧＮＤ配線に接続される。

ノードＢからは、メモリデバイス３０３の伝送線路４０４を介してのノードＣを通り、メモリデバイス３０３のＩＯバッファ３１３に接続される。メモリデバイス３０３のＩＯバッファ３１３は、メモリデバイス３０３用電源配線スイッチ４０７を介して、電源配線に接続される。また、メモリデバイス３０３用ＧＮＤ配線スイッチ４１０を介してＧＮＤ配線に接続される。

図４の信号伝送経路モデルは、本実施形態に関る部分を示しているが、メモリデバイス３０１〜３０３における他の部分の表示を省略している。

図４の電源配線スイッチ４０５、電源配線スイッチ４０６と電源配線スイッチ４０７は、図３の電源配線切り替え部１０５の中に構成される。図４のＧＮＤ配線スイッチ４０８、ＧＮＤ配線スイッチ４０９とＧＮＤ配線スイッチ４１０は、図３のＧＮＤ配線切り替え部１０６（ＧＮＤ切替え部）の中に構成される。

電源配線スイッチ４０５〜４０７及びＧＮＤ配線スイッチ４０８〜４１０が全て接続状態であれば、メモリデバイスのＩＯバッファ３１１〜３１３は、全て電源供給される。また、ＬＳＩのＩＯバッファ部１０２にあるＩＯバッファ４０１には、メモリデバイス３０１〜３０３の負荷の全てが接続されることになる。

図５は、本実施形態におけるＬＳＩの信号伝送経路モデルの信号波形を示す図である。

図４の信号伝送経路モデルの場合に、ＩＯバッファ４０１を駆動させた時のノードＡでの信号波形を示している。

ノードＡの理想波形を波形５０１とすると、メモリデバイス３０１とメモリデバイス３０２とメモリデバイス３０３の全ての負荷が接続された場合、信号波形５０２のように大きななまりが発生する。大きな波形なまりが発生すると、波形の振幅が理想波形で示す規定値に達せず、誤動作を起こす可能性がある。

信号波形５０３は、メモリデバイス３０１とメモリデバイス３０２またはメモリデバイス３０３の２つの負荷が接続された場合の波形である。

信号波形５０４は、メモリデバイス３０１だけの負荷が接続された場合の波形である。波形なまりは負荷の量に応じて変化し、負荷が大きい場合は、波形なまりが大きくなる。

負荷の量が変更できない場合、波形のなまりを規定値以下にして回路を正常に動作させるためには、ＩＯバッファ４０１に接続された負荷に応じてＩＯバッファ４０１の出力電流（駆動能力）を設定することが必要になる。

図６（ａ）は、本実施形態における電源配線切り替え部１０５を示す図である。

電源配線切り替え部１０５は、ＬＳＩの内部にあり、各メモリデバイスへの電源配線の切り替え部である。メモリデバイス３０１用電源配線スイッチ４０５は、メモリデバイス３０１のデータ入出力部であるＩＯバッファ３１１用電源配線の端子６０１との接続を切り替える。

同様に、メモリデバイス３０２用電源配線スイッチ４０６は、メモリデバイス３０２のデータ入出力部であるＩＯバッファ３１２用電源配線端子６０２との接続を切り替える。メモリデバイス３０３用電源配線スイッチ４０７は、メモリデバイス３０３のデータ入出力部であるＩＯバッファ３１３用電源配線端子６０３との接続を切り替える。

電源配線スイッチ４０５〜４０７はそれぞれ、電源配線端子６０１〜６０３との接続を切り替えて、電源供給状態から電源遮断状態へ又は電源遮断状態から電源供給状態へ切り替える。電源配線スイッチ４０５〜４０７は接続状態にある場合は、メモリデバイス３０１〜３０３は電源供給状態にある。電源配線スイッチ４０５〜４０７は遮断状態にある場合は、メモリデバイス３０１〜３０３は電源遮断状態にある。

図６（ａ）の構成により、アクセスされないメモリデバイスに対して、電源配線スイッチを制御することにより、そのメモリデバイスのデータ入出力部であるＩＯバッファへの電源供給を遮断し、消費電力を低減できる。また、メモリデバイスのＩＯバッファへの電源遮断状態では、ＩＯバッファ４０１の出力電流（駆動能力）を小さく設定することができる。

図６（ｂ）本実施形態におけるＧＮＤ配線切り替え部１０６（ＧＮＤ切替え部）を示す図である。

ＧＮＤ配線切り替え部１０６は、ＬＳＩの内部にあり、各メモリデバイスへのＧＮＤ配線の切り替え部である。メモリデバイス３０１用ＧＮＤ配線スイッチ４０８は、メモリデバイス３０１のデータ入出力部であるＩＯバッファ３１１用ＧＮＤ配線の端子６０４との接続を切り替える。

メモリデバイス３０２用ＧＮＤ配線スイッチ４０９は、メモリデバイス３０２のデータ入出力部であるＩＯバッファ３１２用ＧＮＤ配線端子６０５との接続を切り替える。メモリデバイス３０３用電源配線スイッチ４１０は、メモリデバイス３０３のデータ入出力部であるＩＯバッファ３１２用ＧＮＤ配線端子６０６との接続を切り替える。

ＧＮＤ配線スイッチ４０８〜４１０はそれぞれ、ＧＮＤ配線端子６０４〜６０６との接続を切り替えて、ＧＮＤ接続状態からＧＮＤ遮断状態へ又はＧＮＤ遮断状態からＧＮＤ接続状態へ切り替える。ＧＮＤ配線スイッチ４０８〜４１０は接続状態にある場合は、メモリデバイス３０１〜３０３はＧＮＤ接続状態にある。ＧＮＤ配線スイッチ４０８〜４１０は遮断状態にある場合は、メモリデバイス３０１〜３０３はＧＮＤ遮断状態にある。

図６（ｂ）の構成により、アクセスされないメモリデバイスに対して、ＧＮＤ配線スイッチを制御することにより、そのメモリデバイスのデータ入出力部であるＩＯバッファはＧＮＤ遮断状態になる。そこで、ＩＯバッファ４０１の出力電流（駆動能力）を小さく設定することができる。

また、電源配線スイッチやＧＮＤ配線スイッチは、電源配線やＧＮＤ配線を接続と遮断できれば良いので、パワースイッチのような回路であっても良い。

図９は、本実施形態における駆動能力切り替え部９０５を含むＩＯバッファ部１０２を示す図である。

ＩＯバッファ４０１は、駆動能力の切り替え機能を持っており、端子９０３は、図１の動作制御部１０１に接続され、メモリアクセス開始命令９０７を駆動能力切り替え部９０５に入力する。同様に、端子９０４は、メモリ負荷制御部１０４に接続され、ＩＯバッファ切り替え命令９０８を駆動能力切り替え部９０５に入力する。ドライバ切り替え部９０５では、バッファ切り替え命令９０７、及びメモリアクセス開始命令９０８から、駆動能力を切り替えるための信号を生成する。駆動能力の切り替えは、ＩＯバッファ４０１の出力電流の大きさの調整であり、出力電流を大きくすることによって、ＩＯバッファ４０１の駆動能力を高くする。

ＩＯバッファ４０１では、データ入力端子９０１から入力データ９０６が入力された場合に、切り替え命令によって出力電流の大きさが選択されたＩＯバッファ４０１を介して、データ出力端子９０２からメモリデバイスへデータを出力する。本実施形態では、ＩＯバッファ４０１は、駆動能力の弱い方（出力電流の小さい方）からレベルＡ、レベルＢとレベルＣが切り替え可能な構成である。接続するメモリデバイスの負荷の大きさに応じて、切り替え命令によって、ＩＯバッファ４０１の出力電流の大きさ（駆動能力）が切り替えられる。

図８（ａ）は、本実施形態における駆動能力毎の駆動強度を示す図である。駆動するメモリデバイスの数に応じて、ＩＯバッファ４０１から各メモリデバイスへの出力電流の大きさ（駆動能力）が変化する。図８（ａ）は、図９のＩＯバッファ内部の駆動能力を切り替える場合の駆動強度を示している。ＩＯバッファの駆動能力がレベルＡの状態では、駆動強度は弱く、駆動可能なメモリデバイス数は１個であることを示している。この場合のＩＯバッファ４０１の出力電流は小さい。また、レベルＢの状態では、駆動可能なメモリデバイス数は２個であることを示し、レベルＣの状態では、駆動可能なメモリデバイス数は３個であることを示している。レベルＣの状態でのＩＯバッファ４０１の出力電流は大きい。

図８（ｂ）は、本実施形態におけるメモリ動作モード毎の駆動能力切り替え例である。

図８（ｂ）で設定した各メモリ動作モード時に、３つのメモリデバイス３０１、メモリデバイス３０２とメモリデバイス３０３を従来の回路構造で駆動した場合のバッファ状態と、本実施形態の回路構造で駆動した場合のバッファ状態を示す。

例えば、各メモリデバイスが個別に動作するモード１、モード４、モード６の場合、メモリアクセスするメモリデバイスは１個だけである。しかし、ＩＯバッファには、メモリデバイス３０１、メモリデバイス３０２、メモリデバイス３０３の負荷が接続されている。そのため、従来の回路構造では３つのメモリデバイスを駆動する必要があり、ＩＯバッファは駆動能力の強いレベルＣが必要となる。なお、本実施形態の各モードは、図１０で説明されるように、接続されている複数のメモリデバイスにおいて、どのメモリデバイスにアクセスするのかを示すものである。

本実施形態では、メモリデバイス３０１、メモリデバイス３０２、メモリデバイス３０３の内、各メモリ動作モードに応じてメモリアクセスが必要となるメモリデバイスのみ電源配線及びＧＮＤ配線を接続する。一方、メモリアクセスが不要な他メモリデバイスへの電源配線及びＧＮＤ配線の接続は遮断する。上記動作モード１、動作モード４、動作モード６の場合では、１個のメモリデバイスのみ駆動出来れば良いので、ＩＯバッファは駆動能力の最も弱いレベルＡ（出力電流が最も小さい場合）を選択することが可能となる。

同様に、モード２では、メモリアクセスするメモリデバイスは２個なので、レベルＢを選択し、モード７では、メモリアクセスするメモリデバイスは３個なので、レベルＣを選択し、全てのメモリデバイスにアクセスする際に使用することになる。

図８（ａ）と（ｂ）は、メモリ負荷制御部１０４が内部に保持した情報を利用する場合であるが、外部記憶部に情報を保持しておき、それを読み込む構成としても良い。また、モードではなく、アクセスされるメモリデバイスに関するアクセス情報を直接に用いてもよい。例えば、モード１の替わりに、メモリデバイス３０１がアクセスされ、他のメモリデバイスはアクセスされないことを示すアクセス情報を用いてＩＯバッファ４０１の駆動能力（出力電流）を切替えてもよい。

次に、本実施形態における半導体回路装置の動作について説明する。

図１０は、本実施形態におけるメモリ動作モード設定を示す図である。メモリ動作モードは、半導体回路装置のメモリ動作の種類を表し、各メモリ動作モードの処理に使用するメモリデバイスおよび使用しないメモリデバイスを示している。

例えば、動作モード１では、メモリデバイス３０１のみ、動作モード４では、メモリデバイス３０２のみ、動作モード６では、メモリデバイス３０３のみを処理に使用することを示している。動作モード１において、ＬＳＩ側のＩＯバッファ部１０２は、積層されている三つのメモリデバイスのうちの一つのメモリデバイスとデータ入出力を行い、他の二つのメモリデバイスとデータ入出力を行わない。また、動作モード２では、メモリデバイス３０１とメモリデバイス３０２を処理に使用することを示している。動作モード２において、ＬＳＩ側のＩＯバッファ部１０２は、積層されている三つのメモリデバイスのうちの二つのメモリデバイスとデータ入出力を行い、他の一つのメモリデバイスとデータ入出力を行わない。動作モード７では、メモリデバイス３０１、メモリデバイス３０２、メモリデバイス３０３の全てのメモリデバイスを処理に使用することになる。

図７は、本実施形態における各メモリのメモリ動作モード切り替えタイミングを示す図である。

ここでは、図１０で説明したメモリ動作モードをモード１、モード４、モード６の順に切り替えた場合に、各メモリ動作モードで使用するメモリデバイスの切替えタイミングを説明する。

まず、最初に、動作制御部１０１には、不図示のシステム制御部から回路のメモリ動作モードに応じた動作命令が入力される。

例えば、Ｔ１のタイミングで、動作制御部１０１に、メモリを動作モード１に設定する動作命令が入力されると、データ入出力の処理に利用するメモリデバイス３０１の情報をメモリ負荷変更命令としてメモリ負荷制御部１０４に出力される。または、動作制御部１０１からにメモリ負荷制御部１０４に、動作モード１に設定させる動作命令として、メモリ負荷変更命令が出力される。動作モード１に対応する、データ入出力を行うメモリデバイスの情報及びデータ入出力を行わないメモリデバイスの情報は、メモリ負荷変更命令に含まれて出力されてもよい。

Ｔ２のタイミングでは、メモリ負荷制御部１０４はメモリ負荷変更命令を受信し、メモリアクセスに必要なメモリデバイス３０１と、不要な他のメモリデバイス３０２とメモリデバイス３０３の電源配線とＧＮＤ配線の接続切り替え命令を生成する。生成した接続切り替え命令は、電源配線切り替え部１０５、及びＧＮＤ配線切り替え部１０６に送信される。電源配線切り替え部１０５と、ＧＮＤ配線切り替え部１０６では、接続切り替え命令に従って電源配線とＧＮＤ配線の切り替え制御が行われる。

ＩＯバッファ部１０２には、アクセスするメモリデバイスの負荷に応じたＩＯバッファの出力電流の大きさ（駆動能力）を選択するためのＩＯバッファ切り替え命令がメモリ負荷制御部１０４より送信される。さらに、メモリ負荷制御部１０４は、電源配線とＧＮＤ配線の切り替え制御が終了した後に、動作制御部１０１にメモリアクセス開始要求を出力する。

Ｔ３のタイミングでは、動作制御部１０１からメモリデバイスへのアクセス開始命令をＩＯバッファ部１０２に送信する。

Ｔ４のタイミングでは、動作制御部１０１からのメモリアクセス開始命令を受けたＩＯバッファ部１０２は出力電流の大きさが選択されたＩＯバッファを介して、データ入力端子９０１から入力されたデータをメモリデバイスへデータ出力端子９０２で出力する。

その後に、最初のメモリ動作モードであるモード１でのメモリアクセスが完了した時点、すなわち、メモリアクセスが完了するＴ５のタイミングでメモリデバイス３０１へのアクセスは完了し、次のメモリ動作モード設定可能な状態へと移行する。

次に、メモリ動作モードをモード１からモード４に切り替わる際の動作を説明する。即ち、アクセスされるメモリデバイスが変更される場合の動作について説明する。

Ｔ５のタイミングで、メモリデバイス３０１へのメモリアクセスは完了する。

Ｔ６のタイミングで、動作制御部１０１に新たなメモリ動作モードとしてモード４に設定する動作命令が入力されると、処理に利用するメモリデバイス３０２の情報をメモリ負荷変更命令としてメモリ負荷制御部１０４に出力される。または、動作制御部１０１からにメモリ負荷制御部１０４に、動作モード４に設定させる動作命令として、メモリ負荷変更命令が出力される。動作モード４に対応する、データ入出力を行うメモリデバイスの情報及びデータ入出力を行わないメモリデバイスの情報は、メモリ負荷変更命令に含まれて出力されてもよい。

Ｔ７のタイミングで、メモリ負荷制御部１０４は、メモリ負荷変更命令を受信し、メモリアクセスに必要なメモリデバイス３０２と、不要な他のメモリデバイス３０１とメモリデバイス３０３のそれぞれの電源配線とＧＮＤ配線の接続切り替え命令を生成する。生成した接続切り替え命令は、電源配線切り替え部１０５、及びＧＮＤ配線切り替え部１０６に送信される。電源配線切り替え部１０５と、ＧＮＤ配線切り替え部１０６では、接続切り替え命令に従って電源配線とＧＮＤ配線の切り替え制御が行われる。

ＩＯバッファ部１０２には、アクセスするメモリデバイスの負荷に応じたＩＯバッファの駆動能力を選択するためのＩＯバッファ切り替え命令がメモリ負荷制御部１０４より送信される。さらに、メモリ負荷制御部１０４は、電源配線とＧＮＤ配線の切り替え制御が終了した後に、動作制御部１０１にメモリアクセス開始要求を出力する。

Ｔ８のタイミングでは、動作制御部１０１からメモリデバイスへのアクセス開始命令をＩＯバッファ部１０２に送信する。

以下同様に、モード４ではメモリデバイス３０２は、Ｔ９のタイミングでメモリアクセスが開始され、Ｔ１０のタイミングでメモリアクセスが完了する。メモリ動作モードのモード６ではメモリデバイス３０３は、Ｔ１４のタイミングでメモリアクセスが開始されＴ１５のタイミングでメモリアクセスが完了する。

本実施形態によれば、ＬＳＩに積層する各メモリデバイスの電源配線とＧＮＤ配線をメモリデバイス毎に分けておくことでデータ入出力の行われる各メモリデバイスへのアクセス状況に応じて電源配線とＧＮＤ配線の接続を切り替えることが出来る。

また、各メモリデバイスへの電源配線とＧＮＤ配線を切り替えることで、メモリデバイスへのアクセス状況に合わせたメモリ負荷に設定することでより駆動能力の低いＩＯバッファを設定出来る。これにより、複数のメモリデバイス間をフライバイ接続した状態であっても、低出力の駆動で波形なまりを低減することが出来る。

即ち、低出力の駆動能力（出力電流の小さい）のＩＯバッファを選択することができるので、低消費電力化することができる。

本実施形態では、ＬＳＩに積層する複数のメモリデバイスのＩＯバッファに常に電源を供給しない。また、メモリデバイスのＩＯバッファの電源配線とＧＮＤ配線を切替えることによって、ＬＳＩのＩＯバッファ４０１の負荷を制御し、ＬＳＩのＩＯバッファ４０１の負荷に合わせてＩＯバッファ４０１の出力電流を選択することができる。従って、アクセスされないメモリデバイスがある場合は、消費電力を低減することが可能となる。

尚、本実施形態では、メモリ動作モードとして、モード１、モード４、モード６のように、メモリアクセスするメモリデバイスが単一の場合を説明したが、複数の場合であっても、対応するメモリデバイスの負荷を加算することで負荷の合計値が算出できる。したがって、メモリデバイスが単一の場合と同様に、各メモリ動作モードに応じて必要なＩＯバッファの出力電流の大きさを設定することが可能となる。

また、本実施形態では、３個のメモリデバイスを垂直方向に積層する場合を説明しているが、積層するメモリデバイス数に制限はない。本実施形態のように、メモリ動作モードに応じたメモリデバイスを駆動するＩＯバッファが出力電流の大きさを選択できる構成となっていれば良い。更に、メモリデバイスは、垂直方向に積層する場合に限定されるものではない。例えば、垂直方向に積層したメモリデバイスに、一部のメモリデバイスを水平方向に配置して構成しても良い。垂直方向に積層したメモリデバイスと水平方向に配置したメモリデバイスの電源配線、ＧＮＤ配線を本実施形態のように分けて構成し、メモリデバイスの負荷に応じて必要なＩＯバッファの駆動能力を設定することで同様の効果が得られる。また、図３（ｂ）のように、メモリデバイスを積載せず、水平方向に配置して構成しても良い。

また、本実施形態では、各メモリデバイスそれぞれに、他のメモリデバイスの電源配線とＧＮＤ配線と接続するバイパス用電源配線とバイパス用ＧＮＤ配線を同じように割り当てている。このようにしたのは、バイパス用電源配線とバイパス用ＧＮＤ配線の配線順序を変更する自由度が高いためである。また、積層されたメモリデバイスの個数分の電源配線、ＧＮＤ配線を用意する必要はない。例えば、メモリデバイスが多層に積層され、多数のメモリデバイスが存在する場合には、隣接するメモリデバイスを１つのメモリデバイスとしてグループ化し、グループ化したメモリデバイスに電源配線、ＧＮＤ配線を割り当てるように構成しても良い。

［実施形態２］
本実施形態と実施形態１との違いは、各メモリデバイスに含まれる、他のメモリデバイスの電源配線とＧＮＤ配線と接続するバイパス用電源配線とバイパス用ＧＮＤ配線である。それ以外の部分は実施形態１と同じである。

本実施形態は、実施形態１のメモリデバイス３０１に割り当てられたバイパス用電源配線３１６、３２２と３２８及びバイパス用ＧＮＤ配線３１９、３２５と３３１を省略した。この場合のメモリモジュール部の内部構造を図１１に示す。

本実施形態では、メモリデバイス３０１に割り当てられている配線は、メモリデバイス３０１内にある内部供給用電源配線３４４と内部供給用ＧＮＤ配線３４７だけであるため、配線がよりシンプルである。本実施形態では、電源配線切り替え部１０５及びＧＮＤ配線切り替え部１０６に最も近いメモリデバイス３０１に割り当てられているバイパス用電源配線及びバイパス用ＧＮＤ配線を省略する。それらのバイパス用電源配線及びバイパス用ＧＮＤ配線は使われることはないので、省略しても問題はない。

［実施形態３］
本実施形態も実施形態１又は実施形態２との違いは、各メモリデバイスに含まれる、他のメモリデバイスの電源配線とＧＮＤ配線と接続するバイパス用電源配線とバイパス用ＧＮＤ配線である。それ以外の部分は実施形態１又は実施形態２と同じである。

本実施形態は実施形態２と比べると、さらに、メモリデバイス３０２に割り当てられたバイパス用電源配線３２１と３２７及びバイパス用ＧＮＤ配線３２４と３３０を省略した。また、メモリデバイス３０３に割り当てられたバイパス用電源配線３２６及びバイパス用ＧＮＤ配線３２９を省略した。本実施形態のメモリモジュール部の内部構造を図１２に示す。

本実施形態では、各メモリデバイスに割り当てられるバイパス用電源配線及びバイパス用ＧＮＤ配線を必要最小限にしたので、各メモリデバイスの配線がシンプルである。

なお、本実施形態において省略されたバイパス用電源配線及びバイパス用ＧＮＤ配線は使われることはないので、省略されても問題はない。

１００ 半導体集積回路
１０１ 動作制御部
１０２ ＩＯバッファ部
１０３ メモリモジュール部
１０４ メモリ負荷制御部
１０５ 電源配線切り替え部
１０６ ＧＮＤ配線切り替え部
１１０ メモリ制御部

Claims (12)

1. 複数のメモリデバイスおよび他の集積回路を含む半導体回路装置であって、
   それぞれの前記メモリデバイスの内部にあり、前記他の集積回路とデータ入出力を行う入出力手段と、
   それぞれの前記メモリデバイスの前記入出力手段を、電源供給状態から電源遮断状態へ又は電源遮断状態から電源供給状態へ切り替える切替え手段と、
   前記入出力手段のうち、前記他の集積回路とデータ入出力を行わない入出力手段を電源遮断状態にさせるように前記切替え手段を制御する制御手段と、
   を備えることを特徴とする半導体回路装置。
2. それぞれの前記メモリデバイスの前記入出力手段を、ＧＮＤ接続状態からＧＮＤ遮断状態へ又はＧＮＤ遮断状態からＧＮＤ接続状態へ切り替えるＧＮＤ切替え手段を、さらに備え、
   前記制御手段は、電源供給状態にある前記入出力手段をＧＮＤ接続状態に、電源遮断状態にある前記入出力手段をＧＮＤ遮断状態にさせるように前記ＧＮＤ切替え手段を、さらに制御することを特徴とする請求項１に記載の半導体回路装置。
3. 前記他の集積回路にあり、それぞれの前記メモリデバイスの前記入出力手段と接続し、少なくとも１つの前記メモリデバイスの前記入出力手段とデータ入出力を行うバッファを、さらに備え、
   前記制御手段は、前記バッファとデータ入出力を行わない前記入出力手段に応じて前記バッファの出力電流を低減させることを特徴とする請求項１又は２に記載の半導体回路装置。
4. 前記制御手段は、前記バッファとデータ入出力を行わない前記入出力手段の個数に基づいて、前記バッファの出力電流を低減させることを特徴とする請求項３に記載の半導体回路装置。
5. 前記切替え手段は、前記他の集積回路にあり、それぞれの前記メモリデバイスの外部から、前記入出力手段へ電源を供給する配線の接続状態を切替えることによって、前記入出力手段を、電源供給状態から電源遮断状態へ又は電源遮断状態から電源供給状態へ切り替えることを特徴とする請求項１乃至４の何れか１項に記載の半導体回路装置。
6. 前記ＧＮＤ切替え手段は、前記他の集積回路にあり、それぞれの前記メモリデバイスの外部において、前記入出力手段と接続するＧＮＤ配線の接続状態を切替えることによって、前記入出力手段を、ＧＮＤ接続状態からＧＮＤ遮断状態へ又はＧＮＤ遮断状態からＧＮＤ接続状態へ切り替えることを特徴とする請求項２に記載の半導体回路装置。
7. 前記制御手段は、少なくとも１つの前記メモリデバイスの前記入出力手段とデータ入出力を行わない動作モードに設定させる動作命令を受信し、前記動作命令に基づいて前記切替え手段を制御することを特徴とする請求項１乃至６の何れか１項に記載の半導体回路装置。
8. 前記制御手段は、少なくとも１つの前記メモリデバイスの前記入出力手段とデータ入出力を行わない動作モードに設定させる動作命令を受信し、前記動作命令に基づいて前記ＧＮＤ切替え手段を制御することを特徴とする請求項２又は６の何れか１項に記載の半導体回路装置。
9. 複数の前記メモリデバイスは、前記切替え手段及び前記ＧＮＤ切替え手段を含む前記他の集積回路の上に積層されていることを特徴とする請求項２、６又は８の何れか１項に記載の半導体回路装置。
10. 少なくとも１つの前記メモリデバイスは、当該メモリデバイスの入出力手段の電源配線と接続しないバイパス用電源配線及び当該メモリデバイスの入出力手段のＧＮＤ配線と接続しないバイパス用ＧＮＤ配線を備え、
    前記バイパス用電源配線は、それぞれ他の前記メモリデバイスの入出力手段の電源配線及びＧＮＤ配線と接続し、前記バイパス用電源配線は前記入出力手段に電源を供給し、前記バイパス用ＧＮＤ配線は、それぞれ他の前記メモリデバイスの入出力手段をＧＮＤと接続することを特徴とする請求項９に記載の半導体回路装置。
11. 前記メモリデバイス毎にインターポーザをさらに有し、前記バイパス用電源配線及び前記バイパス用ＧＮＤ配線はそれぞれ、前記インターポーザを介して、他の前記メモリデバイスの前記電源配線及び前記ＧＮＤ配線と接続することを特徴とする請求項１０に記載の半導体回路装置。
12. 前記バイパス用電源配線及び前記バイパス用ＧＮＤ配線は、さらに、マイクロバンプを介して前記インターポーザと接続し、前記インターポーザは、さらに、前記マイクロバンプを介して他の前記メモリデバイスの前記電源配線及び前記ＧＮＤ配線と接続することを特徴とする請求項１１に記載の半導体回路装置。

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